JP3526774B2 - Ｐｌｌ回路装置 - Google Patents
Ｐｌｌ回路装置Info
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- JP3526774B2 JP3526774B2 JP06474199A JP6474199A JP3526774B2 JP 3526774 B2 JP3526774 B2 JP 3526774B2 JP 06474199 A JP06474199 A JP 06474199A JP 6474199 A JP6474199 A JP 6474199A JP 3526774 B2 JP3526774 B2 JP 3526774B2
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- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、ＶＣＯ回路（電圧
制御発振回路）を有するＰＬＬ（位相同期ループ）回路
装置に関し、詳しくは、車載用高周波ユニットの局部発
振に好適に用いられるＰＬＬ回路装置に関する。
制御発振回路）を有するＰＬＬ（位相同期ループ）回路
装置に関し、詳しくは、車載用高周波ユニットの局部発
振に好適に用いられるＰＬＬ回路装置に関する。
【０００２】
【従来の技術】図５は、従来のコルピッツ形発振回路の
一例を示す図である。ＰＬＬ回路を構成する場合、ＰＬ
Ｌ−ＩＣ２のチャージポンプ出力３をローパスフィルタ
４に接続し、バラクタダイオード等を用いた電圧可変型
ＬＣ共振回路５を通してＶＣＯ回路１の発振用のトラン
ジスタ６のべ一ス端子に接続する。発振回路には、トラ
ンジスタ６のコレクタ・エミック間のコンデンサ７と、
ベ一ス・エミック間のコンデンサ８を外付けしている。
なお、発振回路の出力はトランジスタ６のエミッタ出力
にしているが、コレクタ出力にする場合もある。また、
従来のＰＬＬ回路装置は、前記ＶＣＯ回路１とＰＬＬ−
ＩＣ２の電源及び接地（ＧＮＤ）は、ＶＣＯ回路１とＰ
ＬＬ−ＩＣ２が設けられた基板のパタ一ン上でつながっ
ている構成が一般的である。
一例を示す図である。ＰＬＬ回路を構成する場合、ＰＬ
Ｌ−ＩＣ２のチャージポンプ出力３をローパスフィルタ
４に接続し、バラクタダイオード等を用いた電圧可変型
ＬＣ共振回路５を通してＶＣＯ回路１の発振用のトラン
ジスタ６のべ一ス端子に接続する。発振回路には、トラ
ンジスタ６のコレクタ・エミック間のコンデンサ７と、
ベ一ス・エミック間のコンデンサ８を外付けしている。
なお、発振回路の出力はトランジスタ６のエミッタ出力
にしているが、コレクタ出力にする場合もある。また、
従来のＰＬＬ回路装置は、前記ＶＣＯ回路１とＰＬＬ−
ＩＣ２の電源及び接地（ＧＮＤ）は、ＶＣＯ回路１とＰ
ＬＬ−ＩＣ２が設けられた基板のパタ一ン上でつながっ
ている構成が一般的である。
【０００３】
【発明が解決しようとする課題】最近の車載用高周波ユ
ニットにおいてＰＬＬ回路装置の小型化が求められてい
るがＶＣＯ回路１は上述の構成のように決まっているこ
とから、必然的に部品点数も決まってしまう。つまり、
一定の部品点数を実装しなければならないので、実装面
積を小型化することは難しいという問題がある。また、
ＰＬＬ−ＩＣ２のスイッチングノイズ（分周回路、位相
比較器、チャージポンプのロジックノイズ）は必ずＶＣ
Ｏの性能を悪化させるが、このノイズは基板パターンの
中でも特に電源とＧＮＤを通してＶＣＯ回路に流入し、
実際の回路配置やパターンの特性を大きく変えるために
設計者の経験と勘が必要とされる。そのため、実際にＶ
ＣＯの特性が出るかどうかの理論的予測が難しいという
問題がある。
ニットにおいてＰＬＬ回路装置の小型化が求められてい
るがＶＣＯ回路１は上述の構成のように決まっているこ
とから、必然的に部品点数も決まってしまう。つまり、
一定の部品点数を実装しなければならないので、実装面
積を小型化することは難しいという問題がある。また、
ＰＬＬ−ＩＣ２のスイッチングノイズ（分周回路、位相
比較器、チャージポンプのロジックノイズ）は必ずＶＣ
Ｏの性能を悪化させるが、このノイズは基板パターンの
中でも特に電源とＧＮＤを通してＶＣＯ回路に流入し、
実際の回路配置やパターンの特性を大きく変えるために
設計者の経験と勘が必要とされる。そのため、実際にＶ
ＣＯの特性が出るかどうかの理論的予測が難しいという
問題がある。
【０００４】本発明は、このような問題に鑑みてなされ
たものであって、部品点数の削減を図ったＰＬＬ回路装
置を提供することを第１の目的とする。また、ＰＬＬ−
ＩＣからＶＣＯ回路へのノイズの流入を防止し、ＶＣＯ
回路の性能の向上を図ったＰＬＬ回路装置を提供するこ
とを第２の目的とする。
たものであって、部品点数の削減を図ったＰＬＬ回路装
置を提供することを第１の目的とする。また、ＰＬＬ−
ＩＣからＶＣＯ回路へのノイズの流入を防止し、ＶＣＯ
回路の性能の向上を図ったＰＬＬ回路装置を提供するこ
とを第２の目的とする。
【０００５】
【課題を解決するための手段】本発明のＰＬＬ回路装置
は、ＰＬＬのチャージポンプ出力をＬＣ共振回路を通し
て発振用のトランジスタのべ一ス端子に接続し、該トラ
ンジスタのエミッタ又はコレクタから出力させるＶＣＯ
回路を有するものであって、前記トランジスタのコレク
タ・エミッタ間及び／又はべ一ス・エミック間にコンデ
ンサを接続せず該トランジスタの持つ浮遊容量で代用す
る構成とするものである。
は、ＰＬＬのチャージポンプ出力をＬＣ共振回路を通し
て発振用のトランジスタのべ一ス端子に接続し、該トラ
ンジスタのエミッタ又はコレクタから出力させるＶＣＯ
回路を有するものであって、前記トランジスタのコレク
タ・エミッタ間及び／又はべ一ス・エミック間にコンデ
ンサを接続せず該トランジスタの持つ浮遊容量で代用す
る構成とするものである。
【０００６】また、本発明のＰＬＬ回路装置は、ＶＣＯ
回路とＰＬＬ−ＩＣが基板に設けられたものであって、
前記ＶＣＯ回路とＰＬＬ−ＩＣの電源及び／又はＧＮＤ
は基板上で互いに分離されているものである。これによ
り、ＰＬＬ−ＩＣからのスイッチングノイズがＶＣＯ回
路に混入するのを防ぐことができ、このため、実際に基
板上で動作確認しなくても、ＶＣＯ回路の位相雑音が低
減されるため、高周波回路の経験が浅い設計者でも特性
の良いＰＬＬ回路を設計することが可能となる。
回路とＰＬＬ−ＩＣが基板に設けられたものであって、
前記ＶＣＯ回路とＰＬＬ−ＩＣの電源及び／又はＧＮＤ
は基板上で互いに分離されているものである。これによ
り、ＰＬＬ−ＩＣからのスイッチングノイズがＶＣＯ回
路に混入するのを防ぐことができ、このため、実際に基
板上で動作確認しなくても、ＶＣＯ回路の位相雑音が低
減されるため、高周波回路の経験が浅い設計者でも特性
の良いＰＬＬ回路を設計することが可能となる。
【０００７】さらに、基板上で互いに分離されている前
記電源及び／又はＧＮＤはコネクタを介して接続されて
いることで、簡単な構成でＶＣＯ回路とＰＬＬ−ＩＣの
アイソレーションを良くすることができる。また、基板
上で互いに分離されている前記ＧＮＤはシャーシを介し
て接続されていることで、簡単な構成でＶＣＯ回路とＰ
ＬＬ−ＩＣのアイソレーションを良くすることができ
る。
記電源及び／又はＧＮＤはコネクタを介して接続されて
いることで、簡単な構成でＶＣＯ回路とＰＬＬ−ＩＣの
アイソレーションを良くすることができる。また、基板
上で互いに分離されている前記ＧＮＤはシャーシを介し
て接続されていることで、簡単な構成でＶＣＯ回路とＰ
ＬＬ−ＩＣのアイソレーションを良くすることができ
る。
【０００８】
【発明の実施の形態】以下、添付図面を参照しながら本
発明の好適な実施の形態について詳細に説明する。な
お、図５と同一機能のものは同一符号で示している。図
１は、本発明の第１実施の形態によるＰＬＬ回路装置の
回路図である。ＶＣＯ回路１はＰＬＬ−ＩＣ２のチャー
ジポンプの出力３をローパスフィルタ４に接続し、バラ
クタダイオード等を用いた電圧可変型ＬＣ共振回路５を
通して、発振用のトランジスタ６のべ一ス端子に接続す
る。この構成は図６の従来と同じである。なお、発振回
路の出力はトランジスタ６のエミッタ出力にすることが
多いが、コレクタ出力（図１の鎖線で示す）にすること
もできる。
発明の好適な実施の形態について詳細に説明する。な
お、図５と同一機能のものは同一符号で示している。図
１は、本発明の第１実施の形態によるＰＬＬ回路装置の
回路図である。ＶＣＯ回路１はＰＬＬ−ＩＣ２のチャー
ジポンプの出力３をローパスフィルタ４に接続し、バラ
クタダイオード等を用いた電圧可変型ＬＣ共振回路５を
通して、発振用のトランジスタ６のべ一ス端子に接続す
る。この構成は図６の従来と同じである。なお、発振回
路の出力はトランジスタ６のエミッタ出力にすることが
多いが、コレクタ出力（図１の鎖線で示す）にすること
もできる。
【０００９】本発明においては、従来の図５の回路構成
におけるトランジスタ６のコレクタ・エミッタ間のコン
デンサ７と、べ一ス・エミッタ間のコンデンサ８の両方
のコンデンサを外した構成にしたものである。なお、コ
ンデンサ７と８のうちのいずれか一つを外した構成にし
てもよい。図５におけるコンデンサ７と８のどちらを外
すか、もしくは両方を外すかは発振周波数帯や発振安定
性などにより使い分けることができる。また、コンデン
サ７、８を外すことにより、Ｑ値（ｑｕａｌｉｔｙ ｆ
ａｃｔｏｒ）を調整することが困難になるため、高調波
成分を抑制できにくくなる場合があるが、この点は周波
数逓倍回路に接続する場合には問題にならない。このた
め、本発明のＰＬＬ回路装置は、高調波成分を得る目的
でＶＣＯ回路の出力を周波数逓倍回路に接続する場合に
好適であるが、これに限定するものではない。
におけるトランジスタ６のコレクタ・エミッタ間のコン
デンサ７と、べ一ス・エミッタ間のコンデンサ８の両方
のコンデンサを外した構成にしたものである。なお、コ
ンデンサ７と８のうちのいずれか一つを外した構成にし
てもよい。図５におけるコンデンサ７と８のどちらを外
すか、もしくは両方を外すかは発振周波数帯や発振安定
性などにより使い分けることができる。また、コンデン
サ７、８を外すことにより、Ｑ値（ｑｕａｌｉｔｙ ｆ
ａｃｔｏｒ）を調整することが困難になるため、高調波
成分を抑制できにくくなる場合があるが、この点は周波
数逓倍回路に接続する場合には問題にならない。このた
め、本発明のＰＬＬ回路装置は、高調波成分を得る目的
でＶＣＯ回路の出力を周波数逓倍回路に接続する場合に
好適であるが、これに限定するものではない。
【００１０】一般に、高周波の発振回路ではＬＣ共振回
路の時定数が小さくなるため、コンデンサの容量も小さ
くなる。本発明では、この点に着目し、トランジスタ６
のコレクタ・エミッタ間及びベース・エミック間のキャ
パシタンスを、もともとトランジスタ６が持っている浮
遊容量で代用する構成としたものである。これにより、
外付けのコンデンサ７、８の分だけ、部品点数を減らす
ことができる。図２〜図４は、ＶＣＯ回路とＰＬＬ−Ｉ
Ｃの電源パターンを分離したＰＬＬ回路装置の実施の形
態を示す。
路の時定数が小さくなるため、コンデンサの容量も小さ
くなる。本発明では、この点に着目し、トランジスタ６
のコレクタ・エミッタ間及びベース・エミック間のキャ
パシタンスを、もともとトランジスタ６が持っている浮
遊容量で代用する構成としたものである。これにより、
外付けのコンデンサ７、８の分だけ、部品点数を減らす
ことができる。図２〜図４は、ＶＣＯ回路とＰＬＬ−Ｉ
Ｃの電源パターンを分離したＰＬＬ回路装置の実施の形
態を示す。
【００１１】図２は、電源の配線構造を示す図である。
基板１０内でのＶＣＯ回路１とＰＬＬ−ＩＣ２の電源の
パターンは分離されている（図２は模式図であって、形
状や大きさ等に特に意味はない。図３及び図４も同
じ）。そして、この２つのパターンをつなぐ手段とし
て、コネクタ１１を利用し、このコネクタ１１を介して
のみ電源のＶCC１２と２つのパターンを接続するように
している。図３は、ＧＮＤの配線構造を示す図である。
同様に基板１０内でのＶＣＯ回路１とＰＬＬ−ＩＣ２の
ＧＮＤのパターンは分離されている。そして、この２つ
のパターンをつなぐ手段として、コネクタ１１を利用
し、このコネクタ１１を介してのみ本体もしくは電源の
ＧＮＤ１４と２つのパターンを接続するようにしてい
る。
基板１０内でのＶＣＯ回路１とＰＬＬ−ＩＣ２の電源の
パターンは分離されている（図２は模式図であって、形
状や大きさ等に特に意味はない。図３及び図４も同
じ）。そして、この２つのパターンをつなぐ手段とし
て、コネクタ１１を利用し、このコネクタ１１を介して
のみ電源のＶCC１２と２つのパターンを接続するように
している。図３は、ＧＮＤの配線構造を示す図である。
同様に基板１０内でのＶＣＯ回路１とＰＬＬ−ＩＣ２の
ＧＮＤのパターンは分離されている。そして、この２つ
のパターンをつなぐ手段として、コネクタ１１を利用
し、このコネクタ１１を介してのみ本体もしくは電源の
ＧＮＤ１４と２つのパターンを接続するようにしてい
る。
【００１２】図４は、ＧＮＤの他の配線構造を示す図で
ある。２つのパターンをつなぐ手段として、基板１０の
シャーシ１５を利用し、このシャーシ１５と本体もしく
は電源のＧＮＤ１４とを接続することも可能である。な
お、シャーシ１５を利用する場合、シャーシ１５のカシ
メ部１６等をパターンに半田付けすることによりシャー
シ１５とパターンとを電気的に接続している。以上のよ
うに、コネクタ１１、１３又はシャーシ１５を通しての
みＶＣＯ回路とＰＬＬ−ＩＣの２つのパターンと電源の
ＶCC１２、又は本体もしくは電源のＧＮＤ１４とを接続
することで、ＰＬＬ−ＩＣ２からのスイッチングノイズ
がＶＣＯ回路１に混入するのを防ぐことができる。
ある。２つのパターンをつなぐ手段として、基板１０の
シャーシ１５を利用し、このシャーシ１５と本体もしく
は電源のＧＮＤ１４とを接続することも可能である。な
お、シャーシ１５を利用する場合、シャーシ１５のカシ
メ部１６等をパターンに半田付けすることによりシャー
シ１５とパターンとを電気的に接続している。以上のよ
うに、コネクタ１１、１３又はシャーシ１５を通しての
みＶＣＯ回路とＰＬＬ−ＩＣの２つのパターンと電源の
ＶCC１２、又は本体もしくは電源のＧＮＤ１４とを接続
することで、ＰＬＬ−ＩＣ２からのスイッチングノイズ
がＶＣＯ回路１に混入するのを防ぐことができる。
【００１３】
【発明の効果】以上、詳述したように、請求項１記載の
発明によれば、ＶＣＯ回路における部品点数が削減さ
れ、実装面積の小型化が可能となり、したがって、例え
ば高周波ＲＦユニットに適用する場合、ＶＣＯ回路が小
型化できるため、高周波ＲＦユニット自体の小型化にも
つながる。また、請求項２記載の発明によれば、ＰＬＬ
−ＩＣからのスイッチングノイズがＶＣＯ回路に混入す
るのを防ぐことができ、このため、実際に基板上で動作
確認しなくても、ＶＣＯ回路の位相雑音が低減されるた
め、高周波回路の経験が浅い設計者でも特性の良いＰＬ
Ｌ回路を設計することが可能となる。
発明によれば、ＶＣＯ回路における部品点数が削減さ
れ、実装面積の小型化が可能となり、したがって、例え
ば高周波ＲＦユニットに適用する場合、ＶＣＯ回路が小
型化できるため、高周波ＲＦユニット自体の小型化にも
つながる。また、請求項２記載の発明によれば、ＰＬＬ
−ＩＣからのスイッチングノイズがＶＣＯ回路に混入す
るのを防ぐことができ、このため、実際に基板上で動作
確認しなくても、ＶＣＯ回路の位相雑音が低減されるた
め、高周波回路の経験が浅い設計者でも特性の良いＰＬ
Ｌ回路を設計することが可能となる。
【図１】本発明のＰＬＬ回路装置の実施の形態を示す回
路図である。
路図である。
【図２】本発明のＰＬＬ回路装置の他の実施の形態を示
す模式図である。
す模式図である。
【図３】本発明のＰＬＬ回路装置のさらに他の実施の形
態を示す模式図である。
態を示す模式図である。
【図４】本発明のＰＬＬ回路装置のさらに他の実施の形
態を示す模式図である。
態を示す模式図である。
【図５】従来の変形コルピッツ型ＶＣＯ回路を説明する
回路図である。
回路図である。
１ ＶＣＯ回路
２ ＰＬＬ−ＩＣ
３ チャージポンプ出力
５ ＬＣ共振回路
６ トランジスタ
１０ 基板
１１、１３ コネクタ
１２ 電源のＶCC
１３ 本体もしくは電源のＧＮＤ
１５ シャーシ
フロントページの続き
(56)参考文献 特開 平９−93124（ＪＰ，Ａ)
特開 平10−256904（ＪＰ，Ａ)
特開 平５−243845（ＪＰ，Ａ)
特開 平３−273710（ＪＰ，Ａ)
特開 平５−129950（ＪＰ，Ａ)
特開 平４−196922（ＪＰ，Ａ)
特開 平２−291161（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03L 7/099
H03B 5/12
Claims (2)
- 【請求項１】 ＶＣＯ回路とＰＬＬ−ＩＣが基板に設け
られたＰＬＬ回路装置であって、前記基板のシャーシを備え、 前記ＶＣＯ回路と前記ＰＬＬ−ＩＣのＧＮＤは前記基板
上で互いにパターンに分離され、 前記ＧＮＤのパターンは前記シャーシを介して互いに接
続され、 前記シャーシは、カシメ部を有し、前記カシメ部を前記
パターンに半田付けすることにより前記シャーシと前記
パターンとを電気的に接続する ことを特徴とするＰＬＬ
回路装置。 - 【請求項２】 さらに、前記ＶＣＯ回路と前記ＰＬＬ−
ＩＣの電源は前記基板上で互いにパターンに分離され、 前記電源のパターンはコネクタを介して互いに接続され
ている ことを特徴とする請求項１記載のＰＬＬ回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06474199A JP3526774B2 (ja) | 1999-03-11 | 1999-03-11 | Ｐｌｌ回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06474199A JP3526774B2 (ja) | 1999-03-11 | 1999-03-11 | Ｐｌｌ回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000261317A JP2000261317A (ja) | 2000-09-22 |
| JP3526774B2 true JP3526774B2 (ja) | 2004-05-17 |
Family
ID=13266895
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06474199A Expired - Fee Related JP3526774B2 (ja) | 1999-03-11 | 1999-03-11 | Ｐｌｌ回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3526774B2 (ja) |
-
1999
- 1999-03-11 JP JP06474199A patent/JP3526774B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2000261317A (ja) | 2000-09-22 |
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|---|---|---|---|
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