JP3526774B2 - Pll回路装置 - Google Patents
Pll回路装置Info
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- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
制御発振回路)を有するPLL(位相同期ループ)回路
装置に関し、詳しくは、車載用高周波ユニットの局部発
振に好適に用いられるPLL回路装置に関する。
一例を示す図である。PLL回路を構成する場合、PL
L−IC2のチャージポンプ出力3をローパスフィルタ
4に接続し、バラクタダイオード等を用いた電圧可変型
LC共振回路5を通してVCO回路1の発振用のトラン
ジスタ6のべ一ス端子に接続する。発振回路には、トラ
ンジスタ6のコレクタ・エミック間のコンデンサ7と、
ベ一ス・エミック間のコンデンサ8を外付けしている。
なお、発振回路の出力はトランジスタ6のエミッタ出力
にしているが、コレクタ出力にする場合もある。また、
従来のPLL回路装置は、前記VCO回路1とPLL−
IC2の電源及び接地(GND)は、VCO回路1とP
LL−IC2が設けられた基板のパタ一ン上でつながっ
ている構成が一般的である。
ニットにおいてPLL回路装置の小型化が求められてい
るがVCO回路1は上述の構成のように決まっているこ
とから、必然的に部品点数も決まってしまう。つまり、
一定の部品点数を実装しなければならないので、実装面
積を小型化することは難しいという問題がある。また、
PLL−IC2のスイッチングノイズ(分周回路、位相
比較器、チャージポンプのロジックノイズ)は必ずVC
Oの性能を悪化させるが、このノイズは基板パターンの
中でも特に電源とGNDを通してVCO回路に流入し、
実際の回路配置やパターンの特性を大きく変えるために
設計者の経験と勘が必要とされる。そのため、実際にV
COの特性が出るかどうかの理論的予測が難しいという
問題がある。
たものであって、部品点数の削減を図ったPLL回路装
置を提供することを第1の目的とする。また、PLL−
ICからVCO回路へのノイズの流入を防止し、VCO
回路の性能の向上を図ったPLL回路装置を提供するこ
とを第2の目的とする。
は、PLLのチャージポンプ出力をLC共振回路を通し
て発振用のトランジスタのべ一ス端子に接続し、該トラ
ンジスタのエミッタ又はコレクタから出力させるVCO
回路を有するものであって、前記トランジスタのコレク
タ・エミッタ間及び/又はべ一ス・エミック間にコンデ
ンサを接続せず該トランジスタの持つ浮遊容量で代用す
る構成とするものである。
回路とPLL−ICが基板に設けられたものであって、
前記VCO回路とPLL−ICの電源及び/又はGND
は基板上で互いに分離されているものである。これによ
り、PLL−ICからのスイッチングノイズがVCO回
路に混入するのを防ぐことができ、このため、実際に基
板上で動作確認しなくても、VCO回路の位相雑音が低
減されるため、高周波回路の経験が浅い設計者でも特性
の良いPLL回路を設計することが可能となる。
記電源及び/又はGNDはコネクタを介して接続されて
いることで、簡単な構成でVCO回路とPLL−ICの
アイソレーションを良くすることができる。また、基板
上で互いに分離されている前記GNDはシャーシを介し
て接続されていることで、簡単な構成でVCO回路とP
LL−ICのアイソレーションを良くすることができ
る。
発明の好適な実施の形態について詳細に説明する。な
お、図5と同一機能のものは同一符号で示している。図
1は、本発明の第1実施の形態によるPLL回路装置の
回路図である。VCO回路1はPLL−IC2のチャー
ジポンプの出力3をローパスフィルタ4に接続し、バラ
クタダイオード等を用いた電圧可変型LC共振回路5を
通して、発振用のトランジスタ6のべ一ス端子に接続す
る。この構成は図6の従来と同じである。なお、発振回
路の出力はトランジスタ6のエミッタ出力にすることが
多いが、コレクタ出力(図1の鎖線で示す)にすること
もできる。
におけるトランジスタ6のコレクタ・エミッタ間のコン
デンサ7と、べ一ス・エミッタ間のコンデンサ8の両方
のコンデンサを外した構成にしたものである。なお、コ
ンデンサ7と8のうちのいずれか一つを外した構成にし
てもよい。図5におけるコンデンサ7と8のどちらを外
すか、もしくは両方を外すかは発振周波数帯や発振安定
性などにより使い分けることができる。また、コンデン
サ7、8を外すことにより、Q値(quality f
actor)を調整することが困難になるため、高調波
成分を抑制できにくくなる場合があるが、この点は周波
数逓倍回路に接続する場合には問題にならない。このた
め、本発明のPLL回路装置は、高調波成分を得る目的
でVCO回路の出力を周波数逓倍回路に接続する場合に
好適であるが、これに限定するものではない。
路の時定数が小さくなるため、コンデンサの容量も小さ
くなる。本発明では、この点に着目し、トランジスタ6
のコレクタ・エミッタ間及びベース・エミック間のキャ
パシタンスを、もともとトランジスタ6が持っている浮
遊容量で代用する構成としたものである。これにより、
外付けのコンデンサ7、8の分だけ、部品点数を減らす
ことができる。図2〜図4は、VCO回路とPLL−I
Cの電源パターンを分離したPLL回路装置の実施の形
態を示す。
基板10内でのVCO回路1とPLL−IC2の電源の
パターンは分離されている(図2は模式図であって、形
状や大きさ等に特に意味はない。図3及び図4も同
じ)。そして、この2つのパターンをつなぐ手段とし
て、コネクタ11を利用し、このコネクタ11を介して
のみ電源のVCC12と2つのパターンを接続するように
している。図3は、GNDの配線構造を示す図である。
同様に基板10内でのVCO回路1とPLL−IC2の
GNDのパターンは分離されている。そして、この2つ
のパターンをつなぐ手段として、コネクタ11を利用
し、このコネクタ11を介してのみ本体もしくは電源の
GND14と2つのパターンを接続するようにしてい
る。
ある。2つのパターンをつなぐ手段として、基板10の
シャーシ15を利用し、このシャーシ15と本体もしく
は電源のGND14とを接続することも可能である。な
お、シャーシ15を利用する場合、シャーシ15のカシ
メ部16等をパターンに半田付けすることによりシャー
シ15とパターンとを電気的に接続している。以上のよ
うに、コネクタ11、13又はシャーシ15を通しての
みVCO回路とPLL−ICの2つのパターンと電源の
VCC12、又は本体もしくは電源のGND14とを接続
することで、PLL−IC2からのスイッチングノイズ
がVCO回路1に混入するのを防ぐことができる。
発明によれば、VCO回路における部品点数が削減さ
れ、実装面積の小型化が可能となり、したがって、例え
ば高周波RFユニットに適用する場合、VCO回路が小
型化できるため、高周波RFユニット自体の小型化にも
つながる。また、請求項2記載の発明によれば、PLL
−ICからのスイッチングノイズがVCO回路に混入す
るのを防ぐことができ、このため、実際に基板上で動作
確認しなくても、VCO回路の位相雑音が低減されるた
め、高周波回路の経験が浅い設計者でも特性の良いPL
L回路を設計することが可能となる。
路図である。
す模式図である。
態を示す模式図である。
態を示す模式図である。
回路図である。
Claims (2)
- 【請求項1】 VCO回路とPLL−ICが基板に設け
られたPLL回路装置であって、前記基板のシャーシを備え、 前記VCO回路と前記PLL−ICのGNDは前記基板
上で互いにパターンに分離され、 前記GNDのパターンは前記シャーシを介して互いに接
続され、 前記シャーシは、カシメ部を有し、前記カシメ部を前記
パターンに半田付けすることにより前記シャーシと前記
パターンとを電気的に接続する ことを特徴とするPLL
回路装置。 - 【請求項2】 さらに、前記VCO回路と前記PLL−
ICの電源は前記基板上で互いにパターンに分離され、 前記電源のパターンはコネクタを介して互いに接続され
ている ことを特徴とする請求項1記載のPLL回路装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP06474199A JP3526774B2 (ja) | 1999-03-11 | 1999-03-11 | Pll回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP06474199A JP3526774B2 (ja) | 1999-03-11 | 1999-03-11 | Pll回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000261317A JP2000261317A (ja) | 2000-09-22 |
JP3526774B2 true JP3526774B2 (ja) | 2004-05-17 |
Family
ID=13266895
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP06474199A Expired - Fee Related JP3526774B2 (ja) | 1999-03-11 | 1999-03-11 | Pll回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3526774B2 (ja) |
-
1999
- 1999-03-11 JP JP06474199A patent/JP3526774B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
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JP2000261317A (ja) | 2000-09-22 |
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