JP3526511B2 - 演算装置及び演算方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、２Ｎビットよりな
るワードを構成する、それぞれＮビットよりなる２つの
データを演算するための演算装置及び演算方法に関する
ものである。

【０００２】

【従来の技術】近年、技術的発展が著しいディジタル通
信システムの中でも、動画データの通信はマルチメディ
ア通信における主役になると予想される。動画データの
処理においては、膨大な画像データを高速で圧縮伸長す
る技術が必須である。該圧縮伸長のアルゴリズムは、用
途に応じてＨ．２６１，ＭＰＥＧ１，ＭＰＥＧ２等の規
格に標準化され、該アルゴリズムにおいては動きベクト
ルの検出及び補償処理が大きな部分を占める。精度を上
げるために、ＭＰＥＧ等においては処理単位として１／
２整数画素（以下、ハーフ・ペルと記す）を用いて、動
きベクトルを補償している。ハーフ・ペル単位で動きベ
クトルを補償するには、整数画素データに基づく補間値
であるハーフ・ペルのデータを予め算出する必要があ
る。

【０００３】以下、図２を参照しながら、ハーフ・ペル
のデータの算出を説明する。図２は、整数画素データ間
の補間値である、ハーフ・ペルのデータを算出する原理
を示す説明図である。図２において、Ｕ１，Ｌ１，Ｕ
２，Ｌ２，…，Ｕ８，Ｌ８は、それぞれ１画面を構成す
る整数画素データである。ここで、Ｎ個のデータから算
出した丸めつき平均を、「//Ｎ」で表わす。１ラインを
構成する画素間の補間値を求めるには、整数画素データ
Ｕ１，Ｌ１に基づいて丸めつき平均である（Ｕ１＋Ｌ
１）//２を、Ｌ１，Ｕ２に基づいて（Ｌ１＋Ｕ２）//２
を、Ｕ２，Ｌ２に基づいて（Ｕ２＋Ｌ２）//２をそれぞ
れ算出する。ライン間の補間値を求めるには、例えば、
整数画素データＵ１，Ｕ３に基づいて丸めつき平均であ
る（Ｕ１＋Ｕ３）//２を、Ｕ１，Ｕ３，Ｌ１，Ｌ３に基
づいて（Ｕ１＋Ｕ３＋Ｌ１＋Ｌ３）//４を、それぞれ算
出する。以下、同様に、すべての整数画素データの間を
補間する。したがって、２つの整数画素データ間の補間
値は、Ｕ１とＬ１、Ｌ１とＵ２、…、Ｕ８とＬ８、及
び、Ｕ１とＵ３、Ｕ３とＵ５、…、Ｕ６とＵ８、Ｌ１と
Ｌ３、Ｌ３とＬ５、…、Ｌ６とＬ８との各組合せを構成
するデータを、メモリからそれぞれ読み出して演算する
ことにより求められる。また、４つの整数画素データ間
の補間値は、上述のデータにおいて、Ｕ１とＵ３とＬ１
とＬ３、Ｌ１とＬ３とＵ２とＵ４、…との各組合せを構
成するデータを、メモリからそれぞれ読み出して演算す
ることにより求められる。すなわち、１個のハーフ・ペ
ルのデータは、２回又は４回のアクセスによりメモリか
らそれぞれ読み出したデータを用いた演算であって、か
つ、あるステップで用いた２組のデータのうちの１組を
必ず次のステップにおいて使用する演算によって算出さ
れる。特開平８−１２３７８７号によれば、使用する２
つのデータのうちの１つに直前のステップで用いたデー
タを充当する演算において、該使用する２つのデータの
うち所定の一方を保持して次のステップで使用する構成
が提案されている。該構成を用いると、１回の演算にお
いてメモリへのアクセスは１回でよく、処理サイクル数
を削減してデータ処理を高速化できる。

【０００４】ところで、ディジタル通信システムの中で
も特に携帯端末においては、データ処理用演算プロセッ
サに対して低消費電力化が強く要求される。外部メモリ
を使用すると該メモリへアクセスする度に電力が消費さ
れるため、たとえばＤＳＰ等のデータ処理用演算プロセ
ッサが有する内部メモリへデータを記憶することが好ま
しい。しかし、動画のように画像データが膨大である場
合には、該内部メモリの記憶容量の増大という新たな問
題が発生する。そこで、通常用いられるワード長８ビッ
トの画像データをワード長１６ビットの内部メモリへ記
憶する際に、該画像データを２つずつパックして記憶さ
せる。したがって、内部メモリへ記憶することにより低
消費電力化できると共に、同一画面の画像データを記憶
するための内部メモリの記憶容量を１／２に削減でき
る。

【０００５】

【発明が解決しようとする課題】しかしながら、低消費
電力化を目的として内部メモリへ記憶され、かつ該内部
メモリの記憶容量の削減を目的としてパックされたデー
タについては、処理する際に該内部メモリへのアクセス
回数が増加して高速化が困難となる。また、上記公開公
報に開示された高速化のための技術はパックされたデー
タに対して適用できず、したがって、データ処理の高速
化と低消費電力化とは相反する。

【０００６】本発明は、上記従来の問題に鑑み、ワード
を構成するパックされた２つのデータを高速で処理でき
る演算装置及び演算方法を提供することを目的とする。

【０００７】

【課題を解決するための手段】上記の目的を達成するた
めに本発明が講じた解決手段は、各々Ｎビット（Ｎは整
数）からなる上位及び下位ハーフワードにより構成され
るワードに基づき、第１のモードにおいて上位及び下位
ハーフワードを、第２のモードにおいて２つの上位ハー
フワード同士を、第３のモードにおいて２つの下位ハー
フワード同士を各々加算するための演算装置を、ワード
を順次記憶するための第１のレジスタと、第１のモード
においては該第１のレジスタから２サイクル毎に順次読
み出したワードに基づいて上位ハーフワードを右詰めし
て下位ハーフワードとし、上位ハーフワードをすべて０
に置き換え、第２のモードにおいては該第１のレジスタ
から１サイクル毎に順次読み出したワードに基づいて上
位ハーフワードを右詰めして下位ハーフワードとし、上
位ハーフワードをすべて０に置き換え、第３のモードに
おいては該第１のレジスタから１サイクル毎に順次読み
出したワードに基づいて上位ハーフワードをすべて０に
置き換えることによりそれぞれ生成ワードを生成するた
めの第１生成手段と、第１のモードにおいては、第１生
成手段より１サイクル遅れて第１のレジスタから順次読
み出したワードに基づいて１サイクル毎に上位ハーフワ
ードをすべて０に置き換え、第２及び第３のモードにお
いては、第１生成手段よりそれぞれ１サイクル遅れて該
第１生成手段と同じ動作をすることによりそれぞれ生成
ワードを生成するための第２生成手段と、各モードの各
サイクルにおいて第２生成手段から受け取った生成ワー
ドを記憶するための第２のレジスタと、各モードの各サ
イクルにおいて該第２のレジスタから受け取った生成ワ
ードと第１生成手段から受け取った生成ワードとを加算
するための加算手段とを備えた構成とするものである。

【０００８】この構成により、各加算に用いた２つのハ
ーフワードのうちの１つを次の加算で用いて、同一ワー
ドの上位ハーフワードと下位ハーフワードと、下位ハー
フワードと次ワードの上位ハーフワードと、上位ハーフ
ワードと次ワードの上位ハーフワードと、及び下位ハー
フワードと次ワードの下位ハーフワードとをそれぞれ加
算できる。

【０００９】

【発明の実施の形態】本発明に係る演算装置の構成を、
図１を参照しながら説明する。図１は、本発明に係る演
算装置の構成を示すブロック図である。

【００１０】図１において、データメモリ１０は、第１
のバンク１１、第２のバンク１２及び第３のバンク１３
から構成される、２Ｎビットよりなるワードを記憶する
ためのデータ記憶手段である。第１のバンク１１は演算
対象であるソースデータを、第２のバンク１２は演算結
果を、第３のバンク１３は演算の途中結果であるテンポ
ラリデータをそれぞれ記憶するためのデータ記憶手段で
ある。第１のデータバス１４はデータメモリ１０と第１
のレジスタ２０とを接続するための、第２のデータバス
１５はデータメモリ１０とセレクタ３０とを接続するた
めの、それぞれ２Ｎビットのビット幅を有する演算デー
タバスである。双方向転送データバス１６は、データメ
モリ１０と第３のレジスタ６０とを接続するための、２
Ｎビットのビット幅を有する双方向データバスである。
第１のレジスタ２０は、受け取った第１のラッチ信号Ｌ
Ａ１が「０」である期間に、データメモリ１０から第１
のデータバス１４を介して読出ワードＷＩを受け取り、
「１」である期間該受け取った読出ワードＷＩを記憶す
るための記憶手段である。Ｎビット右シフタ２１は、受
け取った第１のシフト信号ＳＦＴ１が、「０」である場
合には第１のレジスタ２０から受け取ったワードＷＲを
そのまま出力し、「１」である場合には該受け取ったワ
ードＷＲをＮビット右論理シフトして出力するためのシ
フト手段である。セレクタ２２は、受け取った上位ビッ
ト０固定信号ＵＦＩＸが、「０」である場合にはＮビッ
ト右シフタ２１から受け取った上位ハーフワードをその
まま出力し、「１」である場合には該上位ハーフワード
をすべて０に置き換えて出力するための出力データ選択
手段である。Ｎビット右シフタ２１とセレクタ２２と
は、併せて第１生成手段２３を構成する。

【００１１】セレクタ３０は、受け取った入力切替信号
ＳＥＬが、「０」である場合には第２のデータバス１５
から、「１」である場合には第１のレジスタ２０から、
それぞれワードを受け取るための選択手段である。Ｎビ
ット右シフタ３１は、受け取った第２のシフト信号ＳＦ
Ｔ２が、「０」である場合にはセレクタ３０から受け取
ったワードをそのまま出力し、「１」である場合には該
受け取ったワードをＮビット右論理シフトして出力する
ためのシフト手段である。セレクタ３２は、受け取った
上位ビット保持信号ＵＯＬＤが、「０」である場合に
は、Ｎビット右シフタ３１から受け取った上位ハーフワ
ードをそのまま出力し、「１」である場合には、第２の
レジスタ３３が記憶しているワードの上位ハーフワード
を受け取って出力するための出力データ選択手段であ
る。第２のレジスタ３３は、受け取った第２のラッチ信
号ＬＡ２が、「０」である期間にそれぞれセレクタ３２
及びＮビット右シフタ３１から上位及び下位ハーフワー
ドを受け取り、「１」である期間該受け取った上位及び
下位ハーフワードを記憶するための記憶手段である。Ｎ
ビット右シフタ３１とセレクタ３２とは、併せて第２生
成手段３４を構成する。

【００１２】加算器４０は、それぞれ第１生成手段２３
と第２のレジスタ３３とから受け取ったそれぞれ２Ｎビ
ットよりなる生成ワードＷ１とＷ２と、受け取った０又
は１よりなる加算値ＡＤＤとを加算するための加算手段
である。１，２ビット右シフタ５０は、受け取った第３
のシフト信号ＳＦＴ３が、「０」である場合には加算器
４０から受け取った加算ワードＷＡをそのまま出力し、
「１」である場合には該加算ワードＷＡを、受け取った
シフト量指定信号ＳＦＴＱの値「０」及び「１」に応じ
て１又は２ビット右論理シフトして出力するためのシフ
ト手段である。第３のレジスタ６０は、１，２ビット右
シフタ５０から受け取ったワードを記憶するための記憶
手段である。

【００１３】図１及び図２を参照しながら、本発明に係
る演算装置において演算されるデータの構造を説明す
る。ここで、それぞれＮビットよりなる上位及び下位ハ
ーフワードＵ及びＬより構成されるワードを、（Ｕ，
Ｌ）と表現する。図１において、データメモリ１０から
順次読み出されるワードＷＩは、図２における整数画素
データＵ１，Ｌ１，Ｕ２，Ｌ２，Ｕ３，Ｌ３，…にそれ
ぞれ相当する上位ハーフワードと下位ハーフワードとよ
りなる、Ｕ１とＬ１、Ｕ２とＬ２、Ｕ３とＬ３、…とか
らそれぞれ構成される。整数画素データからハーフ・ペ
ルを算出する場合には、Ｕ１とＬ１、Ｌ１とＵ２、…と
のように上位ハーフワードと下位ハーフワードとの組合
せよりなるワードを演算するための第１のモード、Ｕ１
とＵ３、Ｕ３とＵ５、…とのように上位ハーフワード同
士の組合せよりなるワードを演算するための第２のモー
ド、Ｌ１とＬ３、Ｌ３とＬ５、…とのように下位ハーフ
ワード同士の組合せよりなるワードを演算するための第
３のモードの、３通りの演算モードがある。

【００１４】以下、図１及び図３〜図６を参照しなが
ら、本発明に係る演算装置の動作を、各モードに共通す
る動作とモード別の動作とに分けて説明する。図３は、
図１の演算装置が第１〜第３のモードにおいて演算する
際に、該演算装置へそれぞれ供給される信号のレベルの
説明図である。２Ｎビットよりなるワード同士を演算す
る場合には、入力切替信号ＳＥＬを「０」に固定する。
以下に説明する各モード毎の動作においては、それぞれ
Ｎビットよりなる上位及び下位ハーフワードを演算する
ために、入力切替信号ＳＥＬを「１」に固定する。ま
た、右論理シフトするために第３のシフト信号ＳＦＴ３
を「１」に、１ビットだけシフトするためにシフト量指
定信号ＳＦＴＱを「０」に、それぞれ固定する。第１の
シフト信号ＳＦＴ１、上位ビット０固定信号ＵＦＩＸ、
第２のシフト信号ＳＦＴ２及び上位ビット保持信号ＵＯ
ＬＤは、それぞれ演算モードに応じた値に設定される。
また、加算値ＡＤＤは、ＡＤＤ＝１に設定される。

【００１５】以下、各モードに共通する動作を説明す
る。演算の最初に第２のレジスタ３３を初期化すること
により、該第２のレジスタ３３の記憶内容をすべてのビ
ットが０であるワード（０…０，０…０）にする。サイ
クル１から始まる演算において、第１のバンク１１か
ら、それぞれ（Ｕ１，Ｌ１），（Ｕ２，Ｌ２），（Ｕ
３，Ｌ３），…よりなるワードＷＩが第１のデータバス
１４を介して、１又は２サイクル単位で順次読み出され
る。サイクル１において第１のレジスタ２０は、受け取
った最初のワードＷＩである（Ｕ１，Ｌ１）を、第１の
ラッチ信号ＬＡ１が「０」である期間に受け取る。以
下、モード別の動作を説明する。

【００１６】（１）第１のモードの場合 図４は、図１の演算装置が第１のモードにおいてワード
を演算する際のデータの変移を示すタイミングチャート
図である。図４のサイクル２から、該演算装置の動作を
順次説明する。

【００１７】（ａ）サイクル２ 第１のレジスタ２０は、受け取ったワード（Ｕ１，Ｌ
１）を、第１のラッチ信号ＬＡ１が「１」である期間保
持する。Ｎビット右シフタ２１は、受け取った第１のシ
フト信号ＳＦＴ１が「１」なので、第１のレジスタ２０
から受け取った最初のワードＷＲである（Ｕ１，Ｌ１）
をＮビット右論理シフトし、生成ワード（０…０，Ｕ
１）を出力する。セレクタ２２は、受け取った上位ビッ
ト０固定信号ＵＦＩＸが「０」なので、該受け取った生
成ワード（０…０，Ｕ１）の上位ハーフワード（０…
０）をそのまま出力する。したがって、Ｎビット右シフ
タ２１とセレクタ２２とからなる第１生成手段２３は生
成ワード（０…０，Ｕ１）を出力し、加算器４０が受け
取るワードＷ１は該生成ワード（０…０，Ｕ１）とな
る。セレクタ３０は、入力切替信号ＳＥＬが「１」なの
で第１のレジスタ２０から、最初のワードＷＲである
（Ｕ１，Ｌ１）を受け取る。Ｎビット右シフタ３１は、
第２のシフト信号ＳＦＴ２が「０」なので、セレクタ３
０から受け取ったワード（Ｕ１，Ｌ１）をそのまま出力
する。セレクタ３２は、受け取った上位ビット保持信号
ＵＯＬＤが「１」なので、第２のレジスタ３３から受け
取った、初期値（０…０，０…０）の上位ハーフワード
（０…０）を出力する。したがって、Ｎビット右シフタ
３１とセレクタ３２とからなる第２生成手段３４は、生
成ワード（０…０，Ｌ１）を出力する。

【００１８】（ｂ）サイクル３ 第２のレジスタ３３は、第２のラッチ信号ＬＡ２が
「０」である期間に第２生成手段３４から受け取った生
成ワード（０…０，Ｌ１）を、該第２のラッチ信号ＬＡ
２が「１」である期間保持する。したがって、加算器４
０が受け取るワードＷ２は、生成ワード（０…０，Ｌ
１）となる。加算器４０は、引き続き受け取った生成ワ
ード（０…０，Ｕ１）よりなるワードＷ１と、新たに受
け取った生成ワード（０…０，Ｌ１）よりなるワードＷ
２と、「１」よりなる加算値ＡＤＤとを加算して、Ｕ１
＋Ｌ１＋１よりなる加算ワードＷＡを得る。また、第１
のレジスタ２０は、第１のラッチ信号ＬＡ１が「０」で
ある期間にデータメモリ１０から、２番目のワードＷＩ
である（Ｕ２，Ｌ２）を受け取る。

【００１９】（ｃ）サイクル４ 第１のレジスタ２０は、受け取ったワード（Ｕ２，Ｌ
２）を、第１のラッチ信号ＬＡ１が「１」である期間保
持する。１，２ビット右シフタ５０は、受け取った第３
のシフト信号ＳＦＴ３が「１」、かつシフト量指定信号
ＳＦＴＱが「０」なので、受け取ったＵ１＋Ｌ１＋１よ
りなる加算ワードＷＡを１ビット右論理シフトして、Ｕ
１＋Ｌ１＋１>>１よりなる演算処理ワードＷＯを、第３
のレジスタ６０を介して双方向転送データバス１６へ出
力する。ここで、Ｎビット右論理シフトすることを「>>
Ｎ」により表現する。（０…０，Ｕ１）よりなるワード
Ｗ１と（０…０，Ｌ１）よりなるワードＷ２と「１」と
を加算した結果を１ビット右論理シフトすることによ
り、該加算結果を２で除算することとなり、上位及び下
位ハーフワードＵ１及びＬ１の丸め付き平均である（Ｕ
１＋Ｌ１）//２を算出できる。第１生成手段２３は、第
１のレジスタ２０から受け取ったワード（Ｕ２，Ｌ２）
に基づき、サイクル２と同様に動作して生成ワード（０
…０，Ｕ２）を出力する。したがって、加算器４０が受
け取るワードＷ１は、該生成ワード（０…０，Ｕ２）と
なる。セレクタ３０は、入力切替信号ＳＥＬが「１」な
ので第１のレジスタ２０から、２番目のワードＷＲであ
る（Ｕ２，Ｌ２）を受け取る。Ｎビット右シフタ３１
は、第２のシフト信号ＳＦＴ２が「０」なのでセレクタ
３０から受け取ったワード（Ｕ２，Ｌ２）をそのまま出
力する。セレクタ３２は、受け取った上位ビット保持信
号ＵＯＬＤが「１」なので、「１」である第２のラッチ
信号ＬＡ２により第２のレジスタ３３が保持しているワ
ード（０…０，Ｌ１）の、上位ハーフワード（０…０）
を出力する。第２のレジスタ３３は、第２のラッチ信号
ＬＡ２が引き続き「１」なので、サイクル３において受
け取ったワード（０…０，Ｌ１）を引き続き保持する。
したがって、加算器４０が受け取るワードＷ２は、サイ
クル３に引き続き生成ワード（０…０，Ｌ１）となる。
加算器４０は、新たに受け取った生成ワード（０…０，
Ｕ２）よりなるワードＷ１と、引き続き受け取った生成
ワード（０…０，Ｌ１）よりなるワードＷ２と、「１」
よりなる加算値ＡＤＤとを加算して、Ｕ２＋Ｌ１＋１よ
りなる加算ワードＷＡを得る。

【００２０】（ｄ）サイクル５ １，２ビット右シフタ５０は、サイクル４と同様に動作
して、Ｕ２＋Ｌ１＋１>>１よりなる演算処理ワードＷＯ
を、第３のレジスタ６０を介して双方向転送データバス
１６へ出力する。以下、サイクル４と同様の動作を行な
う。

【００２１】以上説明したように、サイクル１〜５にお
いて第１のモードの演算は、上位及び下位ハーフワード
Ｕ１とＬ１，Ｌ１とＵ２，Ｕ２とＬ２とをそれぞれ加え
て更に１を加算し、該加算結果を１ビット右論理シフト
することにより該加算結果を２で除算する。以下、同様
の演算を繰返すことにより、上位及び下位ハーフワード
Ｕ１とＬ１，Ｌ１とＵ２，Ｕ２とＬ２，…との丸めつき
平均をそれぞれ算出して、整数画素データＵ１，Ｌ１，
Ｕ２，Ｌ２，…のそれぞれの間を補間してハーフ・ペル
のデータを算出できる。

【００２２】（２）第２のモードの場合 図５は、図１の演算装置が第２のモードにおいてワード
を演算する際のデータの変移を示すタイミングチャート
図である。図５のサイクル２から、該演算装置の動作を
順次説明する。

【００２３】（ａ）サイクル２ 第１のレジスタ２０は、受け取ったワード（Ｕ１，Ｌ
１）を、第１のラッチ信号ＬＡ１が「１」である期間保
持する。第１生成手段２３は、第１のレジスタ２０から
受け取ったワード（Ｕ１，Ｌ１）に基づき、第１のモー
ドのサイクル２と同様に動作して生成ワード（０…０，
Ｕ１）を出力する。したがって、加算器４０が受け取る
ワードＷ１は、該生成ワード（０…０，Ｕ１）となる。
セレクタ３０は、入力切替信号ＳＥＬが「１」なので第
１のレジスタ２０から、最初のワードＷＲである（Ｕ
１，Ｌ１）を受け取る。Ｎビット右シフタ３１は、第２
のシフト信号ＳＦＴ２が「１」なので、セレクタ３０か
ら受け取ったワード（Ｕ１，Ｌ１）をＮビット右論理シ
フトし、生成ワード（０…０，Ｕ１）を出力する。セレ
クタ３２は、受け取った上位ビット保持信号ＵＯＬＤが
「０」なので、Ｎビット右シフタ３１から受け取った生
成ワード（０…０，Ｕ１）の上位ハーフワード（０…
０）をそのまま出力する。したがって、第２生成手段３
４は、生成ワード（０…０，Ｕ１）を出力する。また、
第１のレジスタ２０は、第１のラッチ信号ＬＡ１が
「０」である期間にデータメモリ１０から、２番目のワ
ードＷＩである（Ｕ３，Ｌ３）を受け取る。

【００２４】（ｂ）サイクル３ 第１のレジスタ２０は、第１のラッチ信号ＬＡ１が
「１」である期間、受け取ったワード（Ｕ３，Ｌ３）を
保持する。第２のレジスタ３３は、第２のラッチ信号Ｌ
Ａ２が「０」である期間に第２生成手段３４から受け取
った生成ワード（０…０，Ｕ１）を、該第２のラッチ信
号ＬＡ２が「１」である期間保持する。したがって、加
算器４０が受け取るワードＷ２は、生成ワード（０…
０，Ｕ１）となる。第１生成手段２３は、サイクル２の
場合と同様に動作して、第１のレジスタ２０から受け取
ったワード（Ｕ３，Ｌ３）に基づき、生成ワード（０…
０，Ｕ３）を出力する。したがって、加算器４０が受け
取るワードＷ１は、該生成ワード（０…０，Ｕ３）とな
る。加算器４０は、いずれも新たに受け取った生成ワー
ド（０…０，Ｕ３）よりなるワードＷ１と、（０…０，
Ｕ１）よりなるワードＷ２と、「１」よりなる加算値Ａ
ＤＤとを加算して、Ｕ３＋Ｕ１＋１よりなる加算ワード
ＷＡを得る。第２生成手段３４は、サイクル２の場合と
同様に動作して、生成ワード（０…０，Ｕ３）を出力す
る。また、第１のレジスタ２０は、第１のラッチ信号Ｌ
Ａ１が「０」である期間にデータメモリ１０から、３番
目のワードＷＩである（Ｕ５，Ｌ５）を受け取る。

【００２５】（ｃ）サイクル４ 第１のレジスタ２０は、第１のラッチ信号ＬＡ１が
「１」である期間、受け取ったワード（Ｕ５，Ｌ５）を
保持する。１，２ビット右シフタ５０は、第１のモード
のサイクル４と同様に動作して、受け取ったＵ３＋Ｕ１
＋１よりなる加算ワードＷＡを１ビット右論理シフトし
て、Ｕ３＋Ｕ１＋１>>１よりなる演算処理ワードＷＯ
を、第３のレジスタ６０を介して双方向転送データバス
１６へ出力する。第１生成手段２３は、サイクル２の場
合と同様に動作して、第１のレジスタ２０から受け取っ
たワード（Ｕ５，Ｌ５）に基づき、生成ワード（０…
０，Ｕ５）を出力する。したがって、加算器４０が受け
取るワードＷ１は、該生成ワード（０…０，Ｕ５）とな
る。第２のレジスタ３３は、第２のラッチ信号ＬＡ２が
「０」である期間に第２生成手段３４から受け取った生
成ワード（０…０，Ｕ３）を、該第２のラッチ信号ＬＡ
２が「１」である期間保持する。したがって、加算器４
０が受け取るワードＷ２は、該生成ワード（０…０，Ｕ
３）となる。加算器４０は、いずれも新たに受け取った
生成ワード（０…０，Ｕ５）よりなるワードＷ１と、
（０…０，Ｕ３）よりなるワードＷ２と、「１」よりな
る加算値ＡＤＤとを加算して、Ｕ５＋Ｕ３＋１よりなる
加算ワードＷＡを得る。また、第１のレジスタ２０は、
第１のラッチ信号ＬＡ１が「０」である期間にデータメ
モリ１０から、３番目のワードＷＩである（Ｕ５，Ｌ
５）を受け取る。

【００２６】（ｄ）サイクル５ 第１のレジスタ２０は、第１のラッチ信号ＬＡ１が
「１」である期間、受け取ったワード（Ｕ５，Ｌ５）を
保持する。１，２ビット右シフタ５０は、サイクル４と
同様に動作して、Ｕ５＋Ｕ３＋１>>１よりなる演算処理
ワードＷＯを、第３のレジスタ６０を介して双方向転送
データバス１６へ出力する。以下、サイクル４と同様の
動作を行なう。

【００２７】以上説明したように、サイクル１〜５にお
いて第２のモードの演算は、上位ハーフワード同士Ｕ１
とＵ３，Ｕ３とＵ５，…とをそれぞれ加えて更に１を加
算し、該加算結果を１ビット右論理シフトすることによ
り該加算結果を２で除算する。以下、同様の演算を繰返
すことにより、上位ハーフワード同士Ｕ１とＵ３，Ｕ３
とＵ５，…との丸めつき平均をそれぞれ算出して、整数
画素データＵ１，Ｕ３，Ｕ５，…のそれぞれの間を補間
してハーフ・ペルのデータを算出できる。

【００２８】（３）第３のモードの場合 図６は、図１の演算装置が第３のモードにおいてワード
を演算する際のデータの変移を示すタイミングチャート
図である。図６のサイクル２から、該演算装置の動作を
順次説明する。

【００２９】（ａ）サイクル２ 第１のレジスタ２０は、受け取ったワード（Ｕ１，Ｌ
１）を、第１のラッチ信号ＬＡが「１」である期間保持
する。Ｎビット右シフタ２１は、受け取った第１のシフ
ト信号ＳＦＴ１が「０」なので、第１のレジスタ２０か
ら受け取った最初のワードＷＲである（Ｕ１，Ｌ１）を
そのまま出力する。セレクタ２２は、受け取った上位ビ
ット０固定信号ＵＦＩＸが「１」なので、該ワード（Ｕ
１，Ｌ１）の上位ハーフワードをすべて０に置き換えた
生成ワード（０…０，Ｌ１）の上位ハーフワード（０…
０）を出力する。したがって、第１生成手段２３は生成
ワード（０…０，Ｌ１）を出力し、加算器４０が受け取
るワードＷ１は該生成ワード（０…０，Ｌ１）となる。
セレクタ３０は、入力切替信号ＳＥＬが「１」なので第
１のレジスタ２０から、最初のワードＷＲである（Ｕ
１，Ｌ１）を受け取る。Ｎビット右シフタ３１は、第２
のシフト信号ＳＦＴ２が「０」なので、セレクタ３０か
ら受け取ったワード（Ｕ１，Ｌ１）をそのまま出力す
る。セレクタ３２は、受け取った上位ビット保持信号Ｕ
ＯＬＤが「１」なので、第２のレジスタ３３から受け取
った、初期値（０…０，０…０）の上位ハーフワード
（０…０）を出力する。したがって、第２生成手段３４
は、生成ワード（０…０，Ｌ１）を出力する。また、第
１のレジスタ２０は、第１のラッチ信号ＬＡ１が「０」
である期間にデータメモリ１０から、２番目のワードＷ
Ｉである（Ｕ３，Ｌ３）を受け取る。

【００３０】（ｂ）サイクル３ 第１のレジスタ２０は、第１のラッチ信号ＬＡ１が
「１」である期間、受け取ったワード（Ｕ３，Ｌ３）を
保持する。第２のレジスタ３３は、第２のラッチ信号Ｌ
Ａ２が「０」である期間に第２生成手段３４から受け取
った生成ワード（０…０，Ｌ１）を、該第２のラッチ信
号ＬＡ２が「１」である期間保持する。したがって、加
算器４０が受け取るワードＷ２は、生成ワード（０…
０，Ｌ１）となる。第１生成手段２３は、サイクル２の
場合と同様に動作して、第１のレジスタ２０から受け取
ったワード（Ｕ３，Ｌ３）に基づいて、生成ワード（０
…０，Ｌ３）を出力する。したがって、加算器４０が受
け取るワードＷ１は、生成ワード（０…０，Ｌ３）とな
る。加算器４０は、いずれも新たに受け取った生成ワー
ド（０…０，Ｌ３）よりなるワードＷ１と、（０…０，
Ｌ１）よりなるワードＷ２と、「１」よりなる加算値Ａ
ＤＤとを加算して、Ｌ３＋Ｌ１＋１よりなる加算ワード
ＷＡを得る。セレクタ３０は、入力切替信号ＳＥＬが
「１」なので第１のレジスタ２０から、２番目のワード
ＷＲである（Ｕ３，Ｌ３）を受け取る。Ｎビット右シフ
タ３１は、第２のシフト信号ＳＦＴ２が「０」なので、
セレクタ３０から受け取ったワード（Ｕ３，Ｌ３）をそ
のまま出力する。セレクタ３２は、受け取った上位ビッ
ト保持信号ＵＯＬＤが「１」なので、第２のレジスタ３
３から受け取った、ワード（０…０，Ｌ１）の上位ハー
フワード（０…０）を出力する。したがって、第２生成
手段３４は、生成ワード（０…０，Ｌ３）を出力する。
また、第１のレジスタ２０は、第１のラッチ信号ＬＡ１
が「０」である期間にデータメモリ１０から、３番目の
ワードＷＩである（Ｕ５，Ｌ５）を受け取る。

【００３１】（ｃ）サイクル４ 第１のレジスタ２０は、第１のラッチ信号ＬＡ１が
「１」である期間、受け取ったワード（Ｕ５，Ｌ５）を
保持する。１，２ビット右シフタ５０は、第１のモード
のサイクル４と同様に動作して、受け取ったＬ３＋Ｌ１
＋１よりなる加算ワードＷＡを１ビット右論理シフトし
て、Ｌ３＋Ｌ１＋１>>１よりなる演算処理ワードＷＯ
を、第３のレジスタ６０を介して双方向転送データバス
１６へ出力する。第１生成手段２３は、サイクル２の場
合と同様に動作して、第１のレジスタ２０から受け取っ
たワード（Ｕ５，Ｌ５）に基づいて、生成ワード（０…
０，Ｌ５）を出力する。したがって、加算器４０が受け
取るワードＷ１は、生成ワード（０…０，Ｌ５）とな
る。第２生成手段３４は、サイクル３の場合と同様に動
作して、第１のレジスタ２０から受け取ったワード（Ｕ
３，Ｌ３）に基づいて、生成ワード（０…０，Ｌ３）を
出力する。したがって、加算器４０が受け取るワードＷ
２は、生成ワード（０…０，Ｌ３）となる。加算器４０
は、いずれも新たに受け取った生成ワード（０…０，Ｌ
５）よりなるワードＷ１と、（０…０，Ｌ３）よりなる
ワードＷ２と、「１」よりなる加算値ＡＤＤとを加算し
て、Ｌ５＋Ｌ３＋１よりなる加算ワードＷＡを得る。セ
レクタ３０は、入力切替信号ＳＥＬが「１」なので第１
のレジスタ２０から、３番目のワードＷＲである（Ｕ
５，Ｌ５）を受け取る。第２生成手段３４は、サイクル
３の場合と同様に動作して、生成ワード（０…０，Ｌ
５）を出力する。また、第１のレジスタ２０は、第１の
ラッチ信号ＬＡ１が「０」である期間にデータメモリ１
０から、４番目のワードＷＩである（Ｕ７，Ｌ７）を受
け取る。

【００３２】（ｄ）サイクル５ 第１のレジスタ２０は、第１のラッチ信号ＬＡ１が
「１」である期間、受け取ったワード（Ｕ７，Ｌ７）を
保持する。１，２ビット右シフタ５０は、サイクル４と
同様に動作して、Ｌ５＋Ｌ３＋１>>１よりなる演算処理
ワードＷＯを、第３のレジスタ６０を介して双方向転送
データバス１６へ出力する。以下、サイクル４と同様の
動作を行なう。

【００３３】以上説明したように、サイクル１〜５にお
いて第３のモードの演算は、下位ハーフワード同士Ｌ１
とＬ３，Ｌ３とＬ５，…とをそれぞれ加えて更に１を加
算し、該加算結果を１ビット右論理シフトすることによ
り該加算結果を２で除算する。以下、同様の演算を繰返
すことにより、下位ハーフワード同士Ｌ１とＬ３，Ｌ３
とＬ５，…との丸めつき平均をそれぞれ算出して、整数
画素データＬ１，Ｌ３，Ｌ５，…のそれぞれの間を補間
してハーフ・ペルのデータを算出できる。

【００３４】第１〜第３のモードを用いて実際にハーフ
・ペルのデータを生成する動作を、図１及び図２を参照
しながら説明する。上述の第１〜第３のモードにおいて
説明した信号を、必要に応じてレベルを変更して使用す
る。

【００３５】手順１として、第１のバンク１１から読み
出したソースデータであるワード（Ｕ１，Ｌ１），（Ｕ
３，Ｌ３），（Ｕ５，Ｌ５），…，（Ｕ８，Ｌ８）に基
づいて、第２及び第３のモードにより演算する。該演算
結果である、Ｕ１＋Ｕ３＋１>>１，Ｕ３＋Ｕ５＋１>>
１，…，Ｕ６＋Ｕ８＋１>>１、及びＬ１＋Ｌ３＋１>>
１，Ｌ３＋Ｌ５＋１>>１，…，Ｌ６＋Ｌ８＋１>>１を、
第２のバンク１２に記憶する。

【００３６】手順２として、第３のシフト信号ＳＦＴ３
を「０」に設定して、ワード（Ｕ１，Ｌ１），（Ｕ２，
Ｌ２），…，（Ｕ８，Ｌ８）に基づいて第１のモードに
より演算する。したがって、このとき右論理シフトは行
なわない。演算の途中結果である右論理シフトしないデ
ータ、すなわち２で除算していないデータよりなる加算
結果である、Ｕ１＋Ｌ１＋１，Ｌ１＋Ｕ２＋１，…，Ｕ
８＋Ｌ８＋１を、第３のバンク１３に記憶する。

【００３７】手順３として、第３のシフト信号ＳＦＴ３
を「１」、シフト量指定信号ＳＦＴＱを「１」、かつ加
算値ＡＤＤをＡＤＤ＝１に設定して、第３のバンク１３
から読み出した手順２における加算結果である、Ｕ１＋
Ｌ１＋１，Ｕ３＋Ｌ３＋１，…，Ｕ８＋Ｌ８＋１に基づ
いて、第２及び第３のモードにより演算する。したがっ
て、１，２ビット右シフタ５０は、加算器４０から受け
取った結果である、Ｕ１＋Ｌ１＋Ｕ３＋Ｌ３＋２，…を
それぞれ２ビット右論理シフトする。該２ビット右論理
シフトされたデータ、すなわち該受け取った結果を４で
除算したデータである、Ｕ１＋Ｌ１＋Ｕ３＋Ｌ３＋２>>
２，…を第２のバンク１２に記憶する。

【００３８】手順４として、第３のシフト信号ＳＦＴ３
を「１」、シフト量指定信号ＳＦＴＱを「０」、かつ加
算値ＡＤＤをＡＤＤ＝０に設定して、第３のバンク１３
から、手順２における加算結果である、Ｕ１＋Ｌ１＋
１，Ｌ１＋Ｕ２＋１，…，Ｕ８＋Ｌ８＋１を読み出す。
１，２ビット右シフタ５０は、加算器４０から受け取っ
た結果である、Ｕ１＋Ｌ１＋１，Ｌ１＋Ｕ２＋１，…，
Ｕ８＋Ｌ８＋１をそれぞれ１ビット右論理シフトする。
該１ビット右論理シフトされたデータ、すなわち該受け
取った結果を２で除算したデータである、Ｕ１＋Ｌ１＋
１>>１，Ｌ１＋Ｕ２＋１>>１，…，Ｕ８＋Ｌ８＋１>>１
を第２のバンク１２に記憶する。

【００３９】手順５として、ソースデータそのもの、す
なわち、Ｕ１，Ｌ１，Ｕ２，Ｌ２，…，Ｕ８，Ｌ８を第
１のバンク１１から第２のバンク１２へ転送し、手順３
及び４において記憶したデータと併せて図２に示した画
像データを構成するように記憶する。以上説明した手順
１〜手順５の動作により、１画面分の整数画素データか
らハーフ・ペルのデータを生成し、かつ該整数画素デー
タと生成したハーフ・ペルのデータとから構成される１
画面分の画像データを記憶する。

【００４０】以上説明したように、本発明に係る演算装
置及び演算方法によれば、メモリに記憶した２Ｎビット
よりなるワードにパックされた、それぞれ整数画素デー
タであるＮビットよりなるハーフワードを用いて、演算
対象である２つのハーフワードのうち所定の一方のハー
フワードを保持して次の演算に用いることができる。ま
た、１画面分のＮビットよりなる整数画素データを補間
して１画面分のＮビットよりなるハーフ・ペルのデータ
を生成し、双方のデータを併せて２Ｎビットのビット幅
を有するメモリに記憶できる。

【００４１】なお、上述の実施形態において説明した各
信号は、プログラムの各命令をデコードすることにより
生成してもよく、所定のレジスタに予め設定された値か
ら生成してもよい。また、パックされていないデータ同
士を、言い換えれば２Ｎビットよりなるデータ同士を演
算する場合には、入力切替信号ＳＥＬを「０」に設定し
て第２生成手段がメモリ１０からのデータを受け取ると
共に、第１及び第２のシフト信号ＳＦＴ１及びＳＦＴ２
をいずれも「０」、上位ビット０固定信号を「０」、上
位ビット保持信号ＵＯＬＤを「０」に設定すればよい。

【００４２】

【発明の効果】本発明によれば、メモリに記憶した２Ｎ
ビットよりなるワードにパックされた、それぞれ整数画
素データであるＮビットよりなるハーフワードを用い
て、演算対象である２つのハーフワードのうち所定の一
方のハーフワードを保持して次の演算に用いる。このこ
とにより、１回の演算において必要なメモリへのアクセ
ス回数を削減して高速化でき、かつメモリの記憶容量を
削減して内部メモリ化を容易にすると共に、併せて低消
費電力化を実現できる。

【図面の簡単な説明】

【図１】本発明に係る演算装置の構成を示すブロック図
である。

【図２】ハーフ・ペルの算出原理の説明図である。

【図３】図１の演算装置が第１〜第３のモードにおいて
それぞれワードを演算する際の各信号レベルを説明する
図である。

【図４】図１の演算装置が第１のモードにおいてワード
を演算する際のデータの変移を示すタイミングチャート
図である。

【図５】図１の演算装置が第２のモードにおいてワード
を演算する際のデータの変移を示すタイミングチャート
図である。

【図６】図１の演算装置が第３のモードにおいてワード
を演算する際のデータの変移を示すタイミングチャート
図である。

【符号の説明】

１０ データメモリ １１ 第１のバンク １２ 第２のバンク １３ 第３のバンク（記憶手段） ２０ 第１のレジスタ ２３ 第１生成手段 ３３ 第２のレジスタ ３４ 第２生成手段 ４０ 加算器（加算手段） ５０ １，２ビット右シフタ（シフト手段） ＡＤＤ 加算値 ＬＡ１ 第１のラッチ信号 ＬＡ２ 第２のラッチ信号 ＳＦＴＱ シフト量指定信号 ＳＦＴ３ 第３のシフト信号

Claims (14)

(57)【特許請求の範囲】
1. 【請求項１】 各々Ｎビット（Ｎは整数）からなる上位
   及び下位ハーフワードにより構成されるワードに基づ
   き、第１のモードにおいて上位及び下位ハーフワード
   を、第２のモードにおいて２つの上位ハーフワード同士
   を、第３のモードにおいて２つの下位ハーフワード同士
   を各々加算するための演算装置であって、 第１、第２及び第３ワードを順次記憶するための第１の
   レジスタと、 前記第１のレジスタから、前記第１のモードにおいて２
   サイクル毎に順次読み出した第１及び第２ワードに基づ
   いて該ワードの上位ハーフワードを右詰めして下位ハー
   フワードとし、上位ハーフワードをすべて０に置き換
   え、前記第２のモードにおいて１サイクル毎に順次読み
   出した第１、第２及び第３ワードに基づいて該ワードの
   上位ハーフワードを右詰めして下位ハーフワードとし、
   上位ハーフワードをすべて０に置き換え、かつ、前記第
   ３のモードにおいて１サイクル毎に順次読み出した第
   １、第２及び第３ワードに基づいて該ワードの上位ハー
   フワードをすべて０に置き換えて、各々生成ワードを生
   成するための第１生成手段と、 前記第１のレジスタから前記第１生成手段より各々１サ
   イクル遅れて、前記第１のモードにおいて順次読み出し
   た第１及び第２ワードに基づいて該ワードの上位ハーフ
   ワードをすべて０に置き換え、前記第２のモードにおい
   て順次読み出した第１、第２及び第３ワードに基づいて
   該ワードの上位ハーフワードを右詰めして下位ハーフワ
   ードとし、上位ハーフワードをすべて０に置き換え、か
   つ、前記第３のモードにおいて順次読み出した第１、第
   ２及び第３ワードに基づいて該ワードの上位ハーフワー
   ドをすべて０に置き換えて、各々生成ワードを生成する
   ための第２生成手段と、 各々のモードの各サイクルにおいて前記第２生成手段か
   ら順次受け取った生成ワードを各々記憶するための第２
   のレジスタと、 各々のモードの各サイクルにおいて前記第１生成手段と
   前記第２のレジスタとから各々受け取った生成ワードを
   加算するための加算手段とを備えたことを特徴とする演
   算装置。
2. 【請求項２】 請求項１記載の演算装置において、 前記加算手段による加算結果を記憶するための記憶手段
   を更に備えたことを特徴とする演算装置。
3. 【請求項３】 請求項１又は２に記載された演算装置に
   おいて、 前記加算手段は、加算結果へ１又は２を加算する機能を
   更に備え、 前記加算手段から受け取った値を、加算した数に等しい
   ビット数だけ右へシフトするためのシフト手段を更に備
   えたことを特徴とする演算装置。
4. 【請求項４】 各々Ｎビット（Ｎは整数）からなる上位
   及び下位ハーフワードにより構成されるワードに基づ
   き、上位及び下位ハーフワードを加算する演算方法であ
   って、 各々第１及び第２の上位及び下位ハーフワードからなる
   第１及び第２ワードを第１のレジスタへ順次記憶する工
   程と、 前記第１のレジスタから受け取った第１ワードに基づい
   て、前記第１の上位ハーフワードを右詰めして下位ハー
   フワードとし、上位ハーフワードをすべて０に置き換え
   て第１生成ワードを生成し、かつ前記第１の上位ハーフ
   ワードをすべて０に置き換えて第２生成ワードを生成す
   る工程と、 前記第２生成ワードを第２のレジスタへ記憶する工程
   と、 前記第１生成ワードと前記第２のレジスタから読み出し
   た前記第２生成ワードとを加算する工程と、 前記第１のレジスタから受け取った第２ワードに基づい
   て、前記第２の上位ハーフワードを右詰めして下位ハー
   フワードとし、上位ハーフワードをすべて０に置き換え
   て第３生成ワードを生成する工程と、 前記第３生成ワードと前記第２のレジスタから読み出し
   た前記第２生成ワードとを加算する工程とを備えたこと
   を特徴とする演算方法。
5. 【請求項５】 各々Ｎビット（Ｎは整数）からなる上位
   及び下位ハーフワードにより構成されるワードに基づ
   き、２つの上位ハーフワード同士を加算する演算方法で
   あって、 第１及び第２ワードを第１のレジスタへ順次記憶する工
   程と、 前記第１のレジスタから順次各々受け取った第１及び第
   ２ワードに基づいて各々の上位ハーフワードを右詰めし
   て下位ハーフワードとし、上位ハーフワードをすべて０
   に置き換えて第１及び第２生成ワードを各々生成する工
   程と、 前記第１生成ワードを第２のレジスタへ記憶する工程
   と、 前記第２生成ワードと前記第２のレジスタから読み出し
   た前記第１生成ワードとを加算する工程とを備えたこと
   を特徴とする演算方法。
6. 【請求項６】 各々Ｎビット（Ｎは整数）からなる上位
   及び下位ハーフワードにより構成されるワードに基づ
   き、２つの下位ハーフワード同士を加算する演算方法で
   あって、 第１及び第２ワードを第１のレジスタへ順次記憶する工
   程と、 前記第１のレジスタから順次各々受け取った第１及び第
   ２ワードに基づいて各々の上位ハーフワードをすべて０
   に置き換えて第１及び第２生成ワードを各々生成する工
   程と、 前記第１生成ワードを第２のレジスタへ記憶する工程
   と、 前記第２生成ワードと前記第２のレジスタから読み出し
   た前記第１生成ワードとを加算する工程とを備えたこと
   を特徴とする演算方法。
7. 【請求項７】 請求項４〜６のいずれか１項に記載され
   た演算方法において、 前記加算する工程は、加算結果へ１を加算する工程を更
   に備え、 前記１を加算された値を１ビットだけ右へシフトする工
   程を更に備えたことを特徴とする演算方法。
8. 【請求項８】 請求項７記載の演算方法において、 前記加算する工程における１を加算された値を記憶手段
   へ記憶する工程を更に備えたことを特徴とする演算方
   法。
9. 【請求項９】 請求項８記載の演算方法において、 前記記憶手段から２つの値を読み出し、かつ該読み出し
   た２つの値を加算する工程と、 前記加算された値を２ビットだけ右へシフトする工程と
   を更に備えたことを特徴とする演算方法。
10. 【請求項１０】 各々Ｎビットからなる上位及び下位ハ
    ーフワードにより構成される２Ｎビットワードに基づ
    き、第１のモードにおいて上位及び下位ハーフワード
    を、第２のモードにおいて２つの上位ハーフワード同士
    を、第３のモードにおいて２つの下位ハーフワード同士
    を各々加算するための演算装置であって、 第１、第２及び第３の２Ｎビットワードを順次記憶する
    ための第１のレジスタと、 前記第１のレジスタから、前記第１のモードにおいて２
    サイクル毎に順次読み出した第１及び第２の２Ｎビット
    ワードに基づいて該２Ｎビットワードの上位ハーフワー
    ドのみを２Ｎビットで出力し、 前記第２のモードにおいて１サイクル毎に順次読み出し
    た第１、第２、及び第３の２Ｎビットワードに基づいて
    該２Ｎビットワードの上位ハーフワードのみを２Ｎビッ
    トで出力し、 前記第３のモードにおいて１サイクル毎に順次読み出し
    た第１、第２、及び第３の２Ｎビットワードに基づいて
    該２Ｎビットワードの下位ハーフワードのみを２Ｎビッ
    トで出力する第１生成手段と、 前記第１のレジスタから前記第１生成手段より各々１サ
    イクル遅れて、前記第１のモードにおいて順次読み出し
    た第１及び第２の２Ｎビットワードに基づいて該２Ｎビ
    ットワードの下位ハーフワードのみを２Ｎビットで出力
    し、 前記第２のモードにおいて順次読み出した第１、第２、
    及び第３の２Ｎビットワードに基づいて該２Ｎビットワ
    ードの上位ハーフワードのみを２Ｎビットで出力し、 前記第３のモードにおいて順次読み出した第１、第２、
    及び第３の２Ｎビットワードに基づいて該２Ｎビットワ
    ードの下位ハーフワードのみを２Ｎビットで出力する第
    ２生成手段と 、各々のモードの各サイクルにおいて前記第２生成手段か
    ら順次受け取った生成２Ｎビットワードを各々記憶する
    ための第２のレジスタと、 各々のモードの各サイクルにおいて前記第１生成手段と
    前記第２のレジスタとから各々受け取った生成２Ｎビッ
    トワードを加算するための加算手段とを備えたことを特
    徴とする演算装置。
11. 【請求項１１】 各々Ｎビットからなる上位及び下位ハ
    ーフワードにより構成される２Ｎビットワードに基づ
    き、上位及び下位ハーフワードを加算する演算方法であ
    って、 各々第１及び第２の上位及び下位ハーフワードからなる
    第１及び第２の２Ｎビットワードを第１のレジスタへ順
    次記憶する工程と、 前記第１のレジスタから受け取った第１の２Ｎビットワ
    ードに基づいて、前記第１の上位ハーフワードのみを２
    Ｎビット単位で表した第１生成ワードを生成する工程
    と、 前記第１の下位ハーフワードのみを２Ｎビット単位で表
    した第２生成ワードを生成する工程と、 前記第２生成ワードを第２のレジスタへ記憶する工程
    と、 前記第１生成ワードと前記第２のレジスタから読み出し
    た前記第２生成ワードとを加算する工程と、 前記第１のレジスタから受け取った第２の２Ｎビットワ
    ードに基づいて、前記第２の上位ハーフワードのみを２
    Ｎビット単位で表した第３生成ワードを生成する工程
    と、 前記第３生成ワードと前記第２のレジスタから読み出し
    た前記第２生成ワードとを加算する工程とを備えたこと
    を特徴とする演算方法。
12. 【請求項１２】 各々Ｎビットからなる上位及び下位ハ
    ーフワードにより構成される２Ｎビットワードに基づ
    き、２つの上位ハーフワード同士を加算する演算方法で
    あって、第１及び第２の２Ｎビットワードを第１のレジ
    スタへ順次記憶する工程と、 前記第１のレジスタから順次受け取った第１及び第２の
    ２Ｎビットワードに基づいて、各々の上位ハーフワード
    のみを２Ｎビット単位で表した第１及び生成ワードを各
    々生成する工程と、 前記第１生成ワードを第２のレジスタへ記憶する工程
    と、 前記第２生成ワードと前記第２のレジスタから読み出し
    た前記第１生成ワードとを加算する工程とを備えたこと
    を特徴とする演算方法。
13. 【請求項１３】 各々Ｎビットからなる上位及び下位ハ
    ーフワードにより構成される２Ｎビットワードに基づ
    き、２つの上位ハーフワード同士を加算する演算方法で
    あって、第１及び第２の２Ｎビットワードを第１のレジ
    スタへ順次記憶する工程と、 前記第１のレジスタから順次受け取った第１及び第２の
    ２Ｎビットワードに基づいて、各々の下位ハーフワード
    のみを２Ｎビット単位で表した第１及び生成ワードを各
    々生成する工程と、 前記第１生成ワードを第２のレジスタへ記憶する工程
    と、 前記第２生成ワードと前記第２のレジスタから読み出し
    た前記第１生成ワードとを加算する工程とを備えたこと
    を特徴とする演算方法。
14. 【請求項１４】 各々Ｎビットの上位及び下位ハーフワ
    ードにより構成される２Ｎビットワードに基づき、前記
    上位及び下位ハーフワード同士を演算する演算方法であ
    って、前記２ＮビットワードをシフタによってＮビット
    右シフトして、上位Ｎビットをすべて０に置き換えて、
    前記２Ｎビットワードの上位ハーフワードの値を２Ｎビ
    ット単位で生成する第１の生成工程と、 前記２Ｎビットワードの上位Ｎビットをすべて０に置き
    換えて、前記２Ｎビットワードの下位ハーフワードの値
    を２Ｎビット単位で生成する第２の生成工程と、 前記第１の生成工程と前記第２の生成工程にて生成され
    た前記上位ハーフワードと前記下位ハーフワードを２Ｎ
    ビット単位演算器にて演算する工程とからなる演算方
    法。