JP2003224862A - グラフィックコントローラ及び表示メモリ容量低減方式 - Google Patents

Abstract

(57)【要約】 【課題】 ビデオメモリ容量の増大はメモリＩＣの個数
増や大容量メモリＩＣの採用を招き、製品コストを上昇
させ、又デバイスのサイズが大きくなり、携帯情報端末
などの小型製品のサイズ要求に対応出来なくなるという
問題があった。 【解決手段】 ホストＣＰＵ等１から受けたＲＧＢ形式
のビデオ情報を色差情報が圧縮された４：２：２や４：
１：１のＹＵＶ形式のビデオ情報に変換し、ビデオメモ
リ７への書込情報とし、ホストＣＰＵ等１や表示処理部
５からの読出要求に応じビデオメモリ７から読み出され
た前記圧縮されたＹＵＶ形式のビデオ情報をＲＧＢ形式
のビデオ情報に変換し要求元に渡す色空間変換処理部４
を含み、ビデオメモリ７に格納するビデオ情報の形式を
色差データが圧縮された上記ＹＵＶ形式とする。色空間
変換処理部４は、要求元が送ってくる画素アドレスをビ
デオメモリ７上のアドレスに変換するアドレス変換部も
含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はホストからの表示メ
モリへの書込、読出を制御し、また表示メモリより表示
データを読出し表示デバイスへの出力を制御するグラフ
ィックコントローラと、表示メモリ容量を低減する方式
に関する。

【０００２】

【従来の技術】ノートパソコン、携帯情報端末などの液
晶ディスプレイ表示のために、グラフィックコントロー
ラは必要不可欠なデバイスである。ビデオ再生やゲーム
用途のため、近年グラフィックコントローラの高速処理
への要求は高まる一方であり、２Ｄ（２次元）、３Ｄ
（３次元）グラフィック処理演算のためにビデオメモリ
容量も増大の一途を辿っている。

【０００３】また、高解像度への要求も高まっているこ
とも容量増大の要因として挙げられる。

【０００４】

【発明が解決しようとする課題】ビデオメモリ容量の増
大はビデオメモリを構成するメモリＩＣの個数増ないし
大容量メモリＩＣの採用を招き、製品コストを上昇させ
るという第１の問題がある。

【０００５】また、デバイスのサイズが大きくなり、携
帯情報端末などの小型製品において、特に厳しい条件と
なり要求サイズに収まらなくるという第２の問題があ
る。

【０００６】本発明の主な目的は、ビデオメモリへ格納
する表示データ量を小さくする方式を提案し、本方式に
よって上述の厳しい条件を和らげることである。

【０００７】ここでＲＧＢ形式の画像データやビデオデ
ータはラインの間引きや平均化等で圧縮すれば画質や解
像度が低下するがＹＵＶ形式に変換し、色差データＵＶ
のみ圧縮すれば画質や解像度は殆ど低下しないという画
像データやビデオデータの性質を利用する。

【０００８】

【課題を解決するための手段】本発明の第１のグラフィ
ックコントローラは、表示メモリが接続され、ホストか
らの表示メモリへの書込、読出を制御し、また表示メモ
リより表示データを読出し表示デバイスへの出力を制御
するグラフィックコントローラであって、ホストから受
けたＲＧＢ形式のビデオ情報を色差情報が圧縮された輝
度・第１色差・第２色差形式のビデオ情報に変換し、前
記表示メモリへの書込情報とし、ホストや表示処理手段
からの読出要求に応じ表示メモリから読み出された前記
輝度・第１色差・第２色差形式のビデオ情報をＲＧＢ形
式のビデオ情報に変換し要求元に渡す色空間変換処理手
段を含み、表示メモリに格納するビデオ情報の形式を前
記圧縮された輝度・第１色差・第２色差形式とすること
を特徴とする。

【０００９】本発明の第２のグラフィックコントローラ
は、前記第１のグラフィックコントローラに於いて、前
記色空間変換処理手段は画素アドレス情報のライン内ア
ドレスとラインアドレスのそれぞれの桁数情報或いはそ
の種別を保持する手段と、ホストからの表示メモリ書込
や読出要求及び表示処理手段からの表示データ読出要求
に伴なって画素アドレス情報を受けると、これを前記保
持手段の桁数情報を用いライン内アドレスとラインアド
レスに分け、前記画素アドレス情報を表示メモリ上のア
ドレスに変換するアドレス変換手段も備えることを特徴
とする。

【００１０】本発明の第３のグラフィックコントローラ
は、前記第２のグラフィックコントローラに於いて、前
記アドレス変換手段が前記受けた画素アドレス情報を、
表示メモリ上の輝度データプレーン上のアドレスと第１
色差データプレーン上のアドレスと第２色差データプレ
ーン上のアドレスとに変換することを特徴とする。

【００１１】本発明の第４のグラフィックコントローラ
は、前記第１、第２、又は第３のグラフィックコントロ
ーラに於いて、ホストが設定し、また読み出しできる動
作モード保持手段を持ち、これにホストからの表示デー
タ及びホストへ返信する表示データの形式をＲＧＢ／輝
度・第１色差・第２色差の何れとするか指定するフラグ
を含み、前記色空間変換処理手段は前記フラグがＲＧＢ
形式を指定していれば、ホストからのビデオ情報を前記
圧縮された輝度・第１色差・第２色差形式の情報に変換
し表示メモリへの書込情報とし、表示メモリから読み出
した前記圧縮された輝度・第１色差・第２色差形式のデ
ータをＲＧＢ形式に変換し要求元への返信データとする
ことを特徴とする。

【００１２】本発明の第５のグラフィックコントローラ
は、前記第１、第２、又は第３のグラフィックコントロ
ーラに於いて、前記動作モード保持手段は表示メモリ上
の前記圧縮された輝度・第１色差・第２色差形式のデー
タの第１及び第２の色差データをより圧縮するかを指定
する圧縮比フラグを含み、このフラグが高圧縮を指定し
ていれば、前記色空間変換処理手段はＲＧＢ形式の表示
メモリ書込データを前記圧縮された輝度・第１色差・第
２色差形式のデータに変換する際に、同じライン上の２
ｎ番目の画素の色差データと２ｎ＋１番目の画素の色差
データとを一式の色差データに圧縮して変換し、表示メ
モリから読み出した高圧縮された輝度・第１色差・第２
色差形式のデータをＲＧＢ形式に変換する際に、同じラ
イン上の２ｎ番目の画素のＲＧＢ値と２ｎ＋１番目の画
素のＲＧＢ値への変換入力とし、ｎ番目の色差値を連続
して使用し、前記アドレス変換手段は色差データの表示
メモリ上のアドレスについて、前記受けた画素アドレス
情報のライン内画素アドレスの下位ビットを落としてア
ドレス変換することを特徴とする。

【００１３】本発明の第６のグラフィックコントローラ
は、前記第３、第４、又は第５のグラフィックコントロ
ーラに於いて、前記色空間変換処理手段はＲＧＢ形式の
書込データを画素単位で前記圧縮された輝度・第１色差
・第２色差形式データに変換するＲＧＢ／輝度・色差変
換手段と、前記圧縮された輝度・第１色差・第２色差形
式データを画素単位でＲＧＢ形式データに変換する輝度
・色差／ＲＧＢ変換手段と、前記表示処理手段の要求に
より表示メモリより読み出した数ワード単位の輝度デー
タと第１色差データと第２色差データを一時格納し、画
素単位の輝度データと画素或いは奇遇の２画素単位の色
差データを出力する表示データ用の並列−直列変換機能
付きバッファ手段とを含むことを特徴とする。

【００１４】本発明の第７のグラフィックコントローラ
は、前記第６のグラフィックコントローラに於いて、前
記色空間変換処理手段は、前記ＲＧＢ／輝度・色差変換
手段、前記輝度・色差／ＲＧＢ変換手段、前記表示デー
タ用の前記バッファ手段の他に、前記ＲＧＢ／輝度・色
差変換手段の出力を受けこれを順次蓄積しワード単位の
輝度データと第１色差データと第２色差データに変換し
表示メモリへの書込データとすると共に、ホスト要求に
より表示メモリより読み出したワード単位の輝度データ
と第１色差データと第２色差データを一時格納し、画素
単位の輝度データとこれに対応した画素或いは奇遇の２
画素単位の色差データを出力するホストデータ用の直列
／並列変換機能付きバッファ手段も含むことを特徴とす
る。

【００１５】本発明の第８のグラフィックコントローラ
は、前記第６のグラフィックコントローラに於いて、前
記ＲＧＢ／輝度・色差変換手段として、入力値をシフト
しそれを反転できる回路と加算回路とを一組以上備え、
加算回路では減算を行う際の反転入力に対するアドワン
を纏めてアドｍ（ｍ：減算回数）加算することを特徴と
する。

【００１６】本発明の第９のグラフィックコントローラ
は、前記第６のグラフィックコントローラに於いて、前
記輝度・色差／ＲＧＢ変換手段として、入力値をシフト
しそれを反転できる回路を含む入力作成ステージと、加
算回路で入力された値の部分和を作成するステージと、
別の加算回路で部文和を精算するステージとを一組以上
備え、加算回路では減算を行う際の反転入力に対するア
ドワンを纏めてアドｎ（ｎ：減算回数）加算することを
特徴とする。

【００１７】本発明の第１０のグラフィックコントロー
ラは、表示メモリが接続され、ホストの表示メモリ書込
や読出を制御し、また表示メモリより表示データを読出
し表示デバイスへの出力を制御するグラフィックコント
ローラであって、ホストとの表示メモリ書込や読出は色
差データが圧縮された輝度・第１色差・第２色差形式デ
ータで行い、表示処理手段からの要求に応じ表示メモリ
から読み出した前記圧縮された輝度・第１色差・第２色
差形式のデータをＲＧＢ形式のデータに変換し表示処理
手段に渡す第２の色空間変換処理手段を含み、表示メモ
リのデータを色差データが圧縮された輝度・第１色差・
第２色差形式とすることを特徴とする。

【００１８】本発明の第１１のグラフィックコントロー
ラは、前記第１０のグラフィックコントローラに於い
て、前記第２の色空間変換処理手段は、画素アドレス情
報のライン内アドレスとラインアドレスのそれぞれの桁
数情報或いはその種別を保持する手段と、表示処理手段
からの表示データ読出要求のアドレス情報を画素アドレ
ス情報で受け、これを前記保持手段の桁数情報を用いラ
イン内アドレスとラインアドレスに分け、前記画素アド
レス情報を表示メモリ上のアドレスに変換するアドレス
変換手段も備えることを特徴とする。

【００１９】本発明の第１２のグラフィックコントロー
ラは、前記第１０のグラフィックコントローラに於い
て、前記アドレス変換手段が前記受けた画素アドレス情
報を、表示メモリ上の輝度データプレーン上のアドレス
と第１色差データプレーン上のアドレスと第２色差デー
タプレーン上のアドレスとに変換することを特徴とす
る。

【００２０】本発明の第１３のグラフィックコントロー
ラは、前記第１０、第１１、又は第１２のグラフィック
コントローラに於いて、表示メモリ上の前記圧縮された
輝度・第１色差・第２色差形式のデータの第１及び第２
の色差データをより圧縮するかを指定する圧縮比フラグ
保持手段を持ち、このフラグが高圧縮を指定していれ
ば、前記第２の色空間変換処理手段は、表示メモリから
読み出した高圧縮された輝度・第１色差・第２色差形式
のデータをＲＧＢ形式に変換する際に、同じライン上の
２ｎ番目の画素のＲＧＢ値と２ｎ＋１番目の画素のＲＧ
Ｂ値への変換入力とし、ｎ番目の色差値を連続して使用
し、前記アドレス変換手段は色差データの表示メモリ上
のアドレスについて、前記受けた画素アドレス情報のラ
イン内画素アドレスの下位ビットを落としてアドレス変
換することを特徴とする。

【００２１】本発明の第１４のグラフィックコントロー
ラは、前記第１乃至第１３の何れかのグラフィックコン
トローラに於いて、前記輝度・第１色差・第２色差形式
をＹＵＶ形式とし、輝度・色差をＹＵＶとすることを特
徴とする。

【００２２】本発明の第１の表示メモリ容量低減方式
は、ホストからの表示メモリへの書込、読出を制御し、
また表示メモリより表示データを読出し表示デバイスへ
の出力を制御するグラフィックコントローラに、画素ア
ドレス情報のライン内アドレスとラインアドレスのそれ
ぞれの桁数情報或いはその種別を保持する手段と、ホス
トからの表示メモリ書込や読出要求及び表示処理手段か
らの表示メモリ読出要求に伴うアドレス情報を画素アド
レス情報で受け、これを前記保持手段の桁数情報を用い
ライン内アドレスとラインアドレスに分け、前記画素ア
ドレス情報を表示メモリ上のアドレスに変換するアドレ
ス変換手段と、ホストから受けたＲＧＢ形式のビデオデ
ータを色差データが圧縮された輝度・第１色差・第２色
差形式データに変換し表示メモリへの書込データとする
手段と、表示メモリから読み出した前記圧縮された輝度
・第１色差・第２色差形式のデータをＲＧＢ形式のデー
タに変換し要求元に渡す手段とを設け、グラフィックコ
ントローラにアクセスされる表示メモリの格納データ形
式を色差データが圧縮された輝度・第１色差・第２色差
形式とすることを特徴とする。

【００２３】本発明の第２の表示メモリ容量低減方式
は、ホストの表示メモリ書込や読出を制御し、また表示
メモリより表示データを読出し表示デバイスへの出力を
制御するグラフィックコントローラに於いて、ホストと
の表示メモリ書込や読出は色差データが圧縮された輝度
・第１色差・第２色差形式データで行ない、又表示処理
手段からの要求に応じ表示メモリから読み出した前記圧
縮された輝度・第１色差・第２色差形式のデータをＲＧ
Ｂ形式のデータに変換し表示処理手段に渡す第２の色空
間変換処理手段を設け、グラフィックコントローラにア
クセスされる表示メモリの格納データ形式を色差データ
が圧縮された輝度・第１色差・第２色差形式とすること
を特徴とする。

【００２４】本発明の第３の表示メモリ容量低減方式
は、前記第２の表示メモリ容量低減方式に於いて、前記
グラフィックコントローラの第２の色空間変換処理手段
に、画素アドレス情報のライン内アドレスとラインアド
レスのそれぞれの桁数情報或いはその種別を保持する手
段と、表示処理手段からの表示データ読出要求に伴うア
ドレス情報を画素アドレス情報で受け、これを前記保持
手段の桁数情報を用いライン内アドレスとラインアドレ
スに分け、前記画素アドレス情報を表示メモリ上のアド
レスに変換するアドレス変換手段も設けることを特徴と
する。

【００２５】本発明の第４の表示メモリ容量低減方式
は、前記第１、第２、又は第３の表示メモリ容量低減方
式に於いて、前記輝度・第１色差・第２色差形式をＹＵ
Ｖ形式とすることを特徴とする。

【００２６】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。先ず、本発明のグラ
フィックコントローラと表示メモリ容量低減方式の概要
を説明する。図１を参照し、グラフィックコントローラ
２は、ホストＣＰＵ等１と表示デバイス（液晶ディスプ
レイやＣＲＴ等）８との間に位置し、ビデオメモリ７へ
のデータ書き込みや、ビデオメモリデータを読み出して
表示デバイスへの出力制御を行っている。

【００２７】ビデオメモリ７へ書き込まれる表示データ
フォーマットには、ＲＧＢ形式が採用されている。一般
的にＲ、Ｇ、Ｂの各色８ビットずつのデータを持ち、計
２４ビットのデータをフルカラーという（場合によって
は、計３２ビットカラーを指すこともある）。又、ビデ
オメモリ７はグラフィックコントローラ２が専用でアク
セスするメモリであっても、ホストＣＰＵ等１のメイン
メモリのビデオメモリエリアであってもよい。

【００２８】グラフィックコントローラ２内部のホスト
Ｉ／Ｆ（インターフェース）部３とビデオメモリ７の間
にデータ変換機能が存在する。この変換機能は、色空間
変換処理部４であり、ＲＧＢ形式からＹＵＶ形式へ色空
間変換と、ＹＵＶ形式からＲＧＢ形式への復元を行う。

【００２９】ＹＵＶ形式は、ＴＶ（テレビジョン）やＶ
ＴＲ（ビデオテープレコーダ）等に使われていて、輝度
データと赤の色差、青の色差の２つの色差データで構成
される。ＹＵＶ形式には、ＹＵＶ＝４：２：２やＹＵＶ
＝４：１：１等の複数の形式が存在し、それぞれデータ
の圧縮率が異なる。高圧縮率である程、表示品位は低下
する。

【００３０】つまり、ホストＣＰＵ等１からのＲＧＢ形
式のデータをＹＵＶ形式に変換（圧縮）し、ビデオメモ
リ７へ書き込む機能と、ビデオメモリ７内のＹＵＶ形式
のデータをＲＧＢ形式に復元し、ホストＣＰＵ等１へデ
ータを渡したり、液晶ディスプレイ８などへ出力する機
能を有する。

【００３１】使用目的、アプリケーション等によって求
められる表示品位は異なるが、本発明はそれぞれの用途
に対応するために複数のＹＵＶ形式を選択することが出
来る。

【００３２】次に、本発明の動作概要を図１を参照して
説明する。先ず、ホストＣＰＵ１等からグラフィックコ
ントローラ２へ送られたＲＧＢ形式の表示データは、Ｙ
ＵＶ形式に変換され、ビデオメモリ７へ格納される。

【００３３】又、グラフィックコントローラ２は表示デ
バイス８の仕様に合わせて必要なタイミングでビデオメ
モリ７からデータを読み出し、ＲＧＢ形式へ復元して出
力する。

【００３４】グラフィックコントローラ２内部には、ホ
ストＣＰＵ等１からのビデオメモリアクセスと、表示デ
バイス８へ出力するためのビデオメモリリードアクセス
とを調停する機能を持ち、表示デバイス８への出力が最
優先で行われる。

【００３５】ＹＵＶ形式は複数存在するため、適用シス
テムに必要とする形式を設定できるレジスタをグラフィ
ックコントローラ内部に持つ。

【００３６】本発明の基本構成は上記の通りであるが、
近年のグラフィックコントローラにはホストインタフェ
ースや表示デバイスインタフェース（表示処理部）５の
他にも、ＣＭＯＳカメラなどの動画入出力インタフェー
スを備えたグラフィックコントローラが存在する。動画
データの入出力仕様としてはＹＵＶ形式が広く使われて
いるが、ビデオメモリの格納フォーマットはＲＧＢ形式
に変換されている。そこで、ビデオメモリの格納フォー
マットにＹＵＶ形式を採用した本発明を利用すれば、Ｙ
ＵＶ形式にて入出力される動画データについては、色空
間変換が不要となる。

【００３７】次に本発明のより具体的な実施形態につい
て説明する。図２は図１のグラフィックコントローラ２
の詳細構成を示したブロック図である。図２を参照し説
明するとグラフィックコントローラ２はホストＩ／Ｆ部
３と色空間変換処理部４と表示処理部５とメモリＩ／Ｆ
部６を含む。

【００３８】ホストＩ／Ｆ部３はホストＣＰＵ等１と接
続され、ホストＣＰＵ等１からコマンド・アドレスをコ
マンドレジスタに受けた後に、データをデータレジスタ
に受ける。コマンドレジスタには色空間変換処理部４が
変換、中継したビデオメモリ７からの読出データや、モ
ード・プレーンピッチレジスタ４１等の制御レジスタ値
もセットされホストＣＰＵ等１へ送出される。

【００３９】ここで図３を参照しホストＣＰＵ等１のグ
ラフィックコントローラ２へのコマンドを説明すると、
ビデオメモリライトやビデオメモリリードコマンドでは
プレーン上の開始アドレスとピクセルカウントも一緒に
指示する。

【００４０】そしてライトデータとしては例えばフルカ
ラーのＲＧＢ形式の場合には最初にＲ０・Ｇ０・Ｂ０・
Ｒ１（最初のピクセルのＲ、Ｇ、Ｂの各バイトと次のピ
クセルのＲ１）を送ってきて２回目にはＧ１・Ｂ１・Ｒ
２・Ｇ２を送ってくる。又、ビデオメモリリードを指示
され返送するデータも同様の形式である。

【００４１】ホストＣＰＵ等１は制御レジスタライトや
リードコマンドではレジスタ番号（モードレジスタ、プ
レーンピッチレジスタ、フレームサイズレジスタ等を指
定する番号）も一緒に指示する。そしてデータとしては
これらにライトするデータも送る。又、グラフィックコ
ントローラ２は制御レジスタリードコマンドを受けると
指定されたレジスタの内容を返送する。

【００４２】図２に戻り、色空間変換処理部４はモード
・プレーンピッチレジスタ４１と、データバッファ４２
とＲＧＢ／ＹＵＶ変換回路４３とＭＤＢＦ（メモリデー
タバッファ）４４とＲＤＢＦ（リードデータバッファ）
４５とＹＵＶ／ＲＧＢ変換回路４６とアドレス変換部４
７と変換制御部４８を含む。

【００４３】データバッファ４２はホストＩ／Ｆ部３の
データレジスタから受けたビデオ書込データ（ＲＧＢ形
式／ＹＵＶ形式）を一時格納するバッファであり、又、
ホストＩ／Ｆ部３へのビデオデータ（ＲＧＢ形式／ＹＵ
Ｖ形式）も一時格納される。

【００４４】ＲＧＢ／ＹＵＶ変換回路４３はデータバッ
ファ４２から取り出されたビデオデータがＲＧＢ形式の
場合（ＲＧＢ形式かＹＵＶ形式かはモードレジスタで示
されている）ＹＵＶ＝４：２：２或いはＹＵＶ＝４：
１：１形式に変換する回路である。

【００４５】ＲＤＢＦ４５は表示処理部５がビデオメモ
リ７から４バイトの２〜４回転送で一斉に読み出したＹ
ＵＶ形式のデータを一時格納するＦＩＦＯバッファと後
処理に対し、対応するＹ・Ｕ・Ｖデータを供給する為の
出力部を含む。ＦＩＦＯは例えば２４バイト〜４８バイ
ト程度の容量である。

【００４６】ＭＤＢＦ（メモリデータバッファ）４４は
ホストＣＰＵ等１のコマンドでビデオメモリ７から読み
出したデータを一時格納するバッファと、後処理に対
し、対応するＹ・Ｕ・Ｖデータを供給する為の出力部を
含む。又、このバッファは変換されたＹＵＶデータ或い
はホストからのＹＵＶデータを構成し直し、或いは単に
一時格納しメモリＩ／Ｆ部６への書込データとする為に
も使用する。

【００４７】ＹＵＶ／ＲＧＢ変換回路４６はＲＤＢＦ４
５やＭＤＢＦ４４が出力するＹＵＶ形式データをＲＧＢ
形式に変換する回路である。

【００４８】モード・プレーンピッチレジスタ４１の詳
細を図４に示す。モードレジスタのビット０にはホスト
ＣＰＵ等１が送ってくるビデオデータや、ホストが要求
する受信ビデオデータの形式がＲＧＢであれば０を、Ｙ
ＵＶであれば１を予めコマンドでセットする。モードレ
ジスタのビット２にはビデオメモリ７の圧縮形式を４：
１：１にしたい時には予め１をセットする。

【００４９】プレーンピッチレジスタは仮想的なプレー
ン（色別プレーンでなく表示フレームを含むプレーン空
間：サイズはＲＧＢ形式のＲプレーンやＹＵＶ形式のＹ
プレーン）のラインアドレス桁数やライン内ピクセルア
ドレスの桁数を保持する。ＶＧＡ、では９、１０であり
ＸＧＡでは１０、１０である。又、ピクセルデータサイ
ズ（ピクセルのＲ／Ｇ／Ｂ或いはＹ／Ｕ／Ｖの各値のビ
ット長）識別情報も保持する。例えば８ビットであれば
０で４ビットであれば１とする。

【００５０】フレームサイズレジスタは表示アドレス生
成部５２に設けられ表示フレームの最大ラインアドレ
ス、最大ピクセルアドレス（ライン内ピクセルアドレ
ス）を保持する。これらにはホストＣＰＵ等１からコマ
ンドによりライト／リード出来る。

【００５１】アドレス変換部４７はホストＣＰＵ等１が
コマンド指示したプレーンアドレスや、表示アドレス生
成部５２から受けるプレーンアドレスをプレーンのライ
ン、ピクセルアドレス桁数や、ＹＵＶの圧縮形式情報、
ピクセルデータサイズ識別情報を用い、ビデオメモリ７
のアドレスに変換する。

【００５２】変換制御部４８はホストＩ／Ｆ部３や表示
アドレス生成部５２からのビデオメモリアクセス要求を
受け色空間変換処理部４の各回路、バッファ変換部を制
御し、メモリＩ／Ｆ部６にアクセス指示し要求もとに返
送指示信号を返す。表示アドレス生成部５２からのビデ
オメモリ読出要求を受けるとＲＤＢＦ４５のＦＩＦＯが
半分近く空きになればメモリＩ／Ｆ部６に読み出し指示
を発行する。

【００５３】表示処理部５は、同期信号発生部５１と表
示アドレス生成部５２と表示制御部５３と表示用ＦＩＦ
Ｏ５４とＤＡＣ５５を含む。同期信号発生部５１はドッ
トクロック、水平同期、水平ブランク期間、垂直同期、
垂直ブランク期間のタイミングを発生する。

【００５４】表示アドレス生成部５２は表示アドレスカ
ウンタを有し、表示用ＦＩＦＯ５４の読出しを上記タイ
ミングに従って行なう。又、表示用のメモリアドレスカ
ウンタで表示データのビデオメモリ７からの読出アドレ
スも管理、更新している。表示用のメモリアドレスカウ
ンタと表示アドレスカウンタの差分値がピクセルデータ
サイズ識別に応じた所定値以内で、表示用メモリサイク
ル期間であれば、変換制御部４８に後続のビデオメモリ
データ読出を要求する。

【００５５】表示用ＦＩＦＯ５４はＲＧＢ形式に変換さ
れた色データないしコードを格納し、ＲＧＢの各値が同
時に読み出される。ＤＡＣ（ディジタル−アナログ変換
器）５５は上記読み出されたＲＧＢ値をアナログのＲＧ
Ｂ信号に変換する。尚、アナログ変換前にＲＡＭ等でデ
ィジタル値を再変換するタイプでもよい。

【００５６】図５はＲＧＢ／ＹＵＶ変換回路４３の詳細
構成例を示したブロック図である。図５を参照し、セレ
クタ４３２は８ビットの７ウェイセレクタで、シフタ４
３３Ｌ、４３３Ｒは８ビットの右シフタでスルーと右１
〜６ビットのシフトを行う。出力はＴ／Ｃの選択ができ
る。

【００５７】加算器４３５は２入力の８ビット全加算器
でキャリールックアヘッド付きの高速加算器である。
又、必要に応じ上位４ビット出力をキャリーセレクショ
ン方式（上位４ビットのサムを下位グループからのキャ
リー入力が０と１の両方の場合を作成しておき、これら
を前記キャリー値で選択し出力とする方式）とする。

【００５８】ラッチ４３６は２ウェイ入力の８ビットラ
ッチで、ラッチ４３７は８ビットラッチで、ラッチ４３
０、４３８、４３９も８ビットラッチでそれぞれＹ、
Ｕ、Ｖ値がセットされる。この３個のラッチの上位４ビ
ットはイネーブル付きの２ウェイ入力である。ピクセル
データサイズが４ビットであればそれぞれの下位４ビッ
トに（０オリジンの奇数ピクセルの値）が取り込まれる
際にそれまでの下位４ビット値（０オリジンの偶数ピク
セルの値）が上位ビットに取り込まれる。

【００５９】演算シーケンス回路４３１は変換演算の各
タイミングでセレクタ４３２やラッチ４３４、４３６〜
４３９、４３０の入力セレクション信号、シフタ４３３
Ｌ、４３３Ｒのシフト量と出力のＴ／Ｃ選択、各ラッチ
の取り込み信号を発生する。

【００６０】尚、ラインバッファ４３９は偶数ラインと
奇数ラインのＵ／Ｖ値を平均する等の補間をしてビデオ
メモリへのＵ／Ｖ値とする場合の偶数ラインのＵ・Ｖ値
を保持するバッファである。

【００６１】又、ＲＧＢ／ＹＵＶ変換回路４３としてセ
レクタ４３２とシフタと加算器とラッチ４３７までを並
列にもう一式設け、Ｙの計算と、ＵやＶの計算を並列処
理する様にしてもよい。

【００６２】図６はＹＵＶ／ＲＧＢ変換回路４６の詳細
構成例を示したブロック図である。シフタ４６２Ｌ、４
６２Ｒは８ビットの右シフタでスルーと右１〜６ビット
のシフトを行ない出力はＴ／Ｃ（正／負）の選択ができ
る。

【００６３】加算器４６４、４６６は加算器４３４と同
様の２入力の高速８ビット全加算器である。ラッチ４６
３Ｌ、４６３Ｒは２ウェイ入力の８ビットラッチで、ラ
ッチ４６５Ｌ、４６５Ｒ、４６７〜４６９は８ビットラ
ッチである。ラッチ４６７〜４６９はＲ、Ｇ、Ｂ出力用
であり前記ラッチ４３０、４３８、４３９と同様に上位
４ビットの入力は図示の入力の他自分の下位４ビットの
入力ができ、入力を０に出来る。

【００６４】演算シーケンス回路４６０は変換演算の各
タイミングでセレクタ４６１Ｌ、４６１Ｒの入力選択指
示や、ラッチ４６３Ｌ、４６３Ｒの入力セレクション信
号、シフタ４６２Ｌ、４６２Ｒのシフト量とＴ／Ｃ選
択、各ラッチの取り込み信号を発生する。

【００６５】尚、ＹＵＶ／ＲＧＢ変換回路４６としてセ
レクタ４６１からシフタと加算器と次段の加算器の出力
ラッチまでを並列にもう一式設け、ＲやＢの計算と、Ｇ
の計算を並列処理する様にしてもよい。図７はＭＤＢＦ
４４とＲＤＢＦ４５の詳細構成を示したブロック図であ
る。ＭＤＢＦ４４は８ビットのセレクタ４４１、Ｙ、
Ｕ、Ｖそれぞれが４バイトで、４ビット単位のシフトを
行う３個のシフトレジスタ４４２〜４４４とセレクタ４
４５から構成される。

【００６６】セレクタ４４１はビデオメモリへの書込デ
ータとして変換されたＹ／Ｕ／Ｖデータか、ホストから
受けたデータバッファ４２のＹ／Ｕ／Ｖデータかの選択
をする。３個のシフトレジスタ４４２〜４４４は、変換
されたＹＵＶデータ或いはホストからのＹＵＶデータを
それぞれが連続する４バイトのＹデータ、Ｕデータ、Ｖ
データにしメモリＩ／Ｆ部６への書込データとする。
又、ビデオメモリから読み出された４バイト単位のＹ、
Ｕ、Ｖデータがパラレルセットされ、それぞれが４ビッ
ト単位でシフトし対応したＹ、Ｕ、Ｖデータを取り出す
為にも使用する。

【００６７】次ぎにＲＤＢＦ４５は、４バイトＸ６〜１
２ワードのＦＩＦＯバッファ４５１とそれぞれが４バイ
トで、４ビット単位のシフトを行う３個のシフトレジス
タ４５２〜４５４とセレクタ４５５から構成される。

【００６８】ＦＩＦＯバッファ４５１にはメモリＩ／Ｆ
部６からの表示用の読出データがＹ、Ｕ、Ｖのそれぞれ
について８バイト（４バイト幅の２回転送）か１６バイ
ト単位で格納される。３個のシフトレジスタ４５２〜４
５４はＹＵＶ／ＲＧＢ変換回路４６の処理サイクルの直
前に４ビット単位シフトを連続して２回或いは１回行な
う。この回数はピクセルデータサイズ識別による。

【００６９】セレクタ４５５は２４ビットのセレクタで
あり表示優先サイクルであればＲＤＢＦ４５からのＹＵ
Ｖデータを選択し、それ以外ではＭＤＢＦからのＹＵＶ
データを選択しＹＵＶ／ＲＧＢ変換回路４６へ供給す
る。

【００７０】以上にビデオメモリ７の格納をＹ、Ｕ、Ｖ
のプレーン形式で行なう場合を説明したが、ビデオメモ
リ７への格納形式を偶数ラインデータをＹ００Ｕ００Ｖ
００Ｙ０１、Ｕ０１Ｖ０１Ｙ０２Ｕ０２、・・とし奇数
ラインデータをＹ１０Ｙ１１Ｙ１２Ｙ１３、Ｙ１４Ｙ１
５Ｙ１６Ｙ１７、・・とするパックドピクセル方式とし
てもよい。

【００７１】この場合、ＭＤＢＦとしてはセレクタ４４
１と４バイトのレジスタとし、ＲＤＢＦ４５としてはＦ
ＩＦＯ４５１とセレクタ４５５とし、共通の手段として
メモリからの読出データを編集する（例えば奇数ライン
のＹ１０Ｙ１１Ｙ１２Ｙ１３を０、３、６バイトにセッ
トした後に、偶数ラインでたを読み出しそのＵ００、Ｖ
００、Ｕ０１、Ｖ０１をそれぞれ１、２、４、５バイト
目にセットする）アライン回路と８〜１２バイトの編集
用レジスタの構成となる。

【００７２】図８はアドレス変換部４７の詳細構成を示
したブロック図である。アドレス変換部４７はＰ（プレ
ーン）アドレスカウンタ４７１、セレクタ４７３、ＢＡ
（ベースアドレスロジック）ロジック４７４、ＢＡセレ
クタ４７５、アドレスセレクタ４７６、４７７、４７８
を備えている。

【００７３】Ｐアドレスカウンタ４７１は２０ビットの
アドレスカウンタであり、プレーンピッチレジスタのピ
クセルアドレス桁数、ラインアドレス桁数に従って、下
位１０ビットをＰ０〜Ｐ９（ライン内ピクセルアドレス
ビット０〜９）とし上位１０ビットをＬ０〜Ｌ９（ライ
ンアドレスビット０〜９）としている。

【００７４】ホストＩ／Ｆ部３からビデオメモリライト
を受けた際に開始アドレスがセットされ、ＹＵＶ変換出
力或いはデータバッファ４２のＹＵＶデータをＭＤＢＦ
４４にシフトインする度にインクリメントされる。

【００７５】セレクタ４７３は表示用のアクセスサイク
ルであれば表示アドレス生成部５２からの表示データ読
出アドレスを選択しそれ以外であればＰアドレスカウン
タ４７１を選択する。

【００７６】ＢＡロジック４７４は、Ｕ或いはＶプレー
ンへのメモリアクセス要求、Ｖプレーンへのメモリアク
セス要求で且つ４２２形式モード、Ｖプレーンへのメモ
リアクセス要求という信号でベースアドレスの元の３ビ
ットを作成する。

【００７７】ＢＡセレクタ４７５はＸＧＡ系（プレーン
ピッチレジスタのラインアドレス桁数の最上位ビットが
１）であれば左に１ビットシフトしベースアドレスの上
位４ビットとする。

【００７８】アドレスセレクタ４７６は、「Ｕ或いはＶ
プレーンへのメモリアクセス要求」、「ＸＧＡ系」の２
ビットが００であれば一番上の入力を選択し、０１では
２番目の入力を、１０では３番目の入力を、１１では４
番目の入力をそれぞれ選択する４ウェイセレクタであ
る。

【００７９】アドレスセレクタ４７７は、「Ｕ或いはＶ
プレーンへのメモリアクセス要求で圧縮形式が４：１：
１」であれば２番目の入力を選択し、そうでなければ一
番上の入力を選択する。アドレスセレクタ４７８は、ピ
クセルデータサイズが８ビットであれば作成したアドレ
スを、４ビットであれば作成したアドレスを１ビット右
シフトし最上位ビットに０を詰めたアドレスを選択す
る。

【００８０】次に本実施形態の動作について図面を参照
し説明する。先ず、ホストＣＰＵ等１がグラフィックコ
ントローラ２の制御レジスタ類の設定を行った後、フル
カラーのＲＧＢ形式データを渡しグラフィックコントロ
ーラ２がＹＵＶ形式に自動的に変換しビデオメモリ７に
書き込む例で説明する。

【００８１】図２、３、４を参照し、ホストＣＰＵ等１
はモードレジスタを指した制御レジスタライトコマン
ド、データ＝”００００・・・”を発行する。ホストＩ
／Ｆ部３はこれをデコードしモードレジスタに”００
０”（ホストデータ形式がＲＧＢでビデオメモリ圧縮形
式：４２２）をセットする。

【００８２】同様にしプレーンピッチレジスタにはライ
ンアドレス桁数を９に、ピクセルアドレス桁数に１０、
ピクセルデータサイズ識別に０（８ビイト）がセットさ
れ、フレームサイズレジスタの最大ラインアドレスに４
７７が最大ピクセルアドレスに６３９がセットされる。

【００８３】ホストＣＰＵ等１はアドレスフィールドの
開始アドレスを００〜０とし、カウントを２５６０（４
ライン分）としたビデオメモリライトコマンドと、デー
タＲ００・Ｇ００・Ｂ００・００を発行する。ホストＩ
／Ｆ部３がアクセプトを返すとホストＣＰＵ等１は後続
データＲ０１・Ｇ０１・Ｂ０１・００、Ｒ０２・Ｇ０２
・Ｂ０２・００、・・・をアクセプトを確認しつつ連続
的に送ってくる。

【００８４】ホストＩ／Ｆ部３は最初のアクセプトを返
すと同時に変換制御部４８にビデオメモリ書込要求をす
る。変換制御部４８は表示のメモリ読出期間でなければ
要求を受付けアドレス変換部４７にアドレスの取り込み
を指示しデータレジスタの内容もデータバッファ４２に
格納する。

【００８５】図９の（１）に示す様にホストからのデー
タはデータバッファ４２にＲ００・Ｇ００・Ｂ００・Ｒ
０１・Ｇ０１・Ｂ０１・・・の様に一時格納される。こ
こでピクセルの色、或いは輝度、色差区分ごとのデータ
はＸｉｊ（Ｘ：Ｒ／Ｇ／ＢないしＹ／Ｕ／Ｖ、ｉ：０オ
リジンのライン番号、ｊ：０オリジンのピクセル番号）
としている。

【００８６】そしてビデオメモリ７には図示の様にＹ、
Ｕ、Ｖの各プレーンにピクセル００、０１、０２・・の
対応データが格納される。ここでＵプレーンやＶプレー
ンでは奇数ラインのデータは間引くのでＵプレーンやＶ
プレーンのサイズはＹプレーンの１／２となる。

【００８７】図９（２）は上記の様に奇数ラインのＵ、
Ｖデータを単に間引くのでなく偶数ラインの対応する
Ｕ、Ｖデータと奇数ラインのＵ、Ｖデータを補間（例え
ば平均）して格納する場合を示している。Ｕ１０’はＵ
００とＵ１０の補間（平均）値である。

【００８８】図２に戻り上記処理をより詳細に説明する
と、変換制御部４８はデータバッファ４２のＲＧＢデー
タが取り出し、各ピクセルでＲ、Ｇ、Ｂの順にＲＧＢ／
ＹＵＶ変換回路４３に供給する。

【００８９】図５のＲＧＢ／ＹＵＶ変換回路４３は下記
演算を順次行う。 （１）Ｙ＝０．２９９＊Ｒ＋０．５８７＊Ｇ＋０．１１４＊Ｂ ＝（１／４）Ｒ＋（１／１６）Ｒ＋（１／３２）Ｒ ＋（１／２）Ｇ＋（１／８）Ｇ＋（１／１６）Ｇ ＋（１／８）Ｂ−（１／６４）Ｂ （２）Ｕ＝−０．１６８＊Ｒ−０．３３２＊Ｇ＋０．５００＊Ｂ ＝−（１／８）Ｒ−（１／３２）Ｒ−（１／６４）Ｒ −（１／４）Ｇ−（１／１６）Ｇ−（１／６４）Ｇ ＋（１／２）Ｂ （３）Ｖ＝ ０．５００＊Ｒ−０．４１９＊Ｇ−０．０８１＊Ｂ ＝（１／２）Ｒ −（１／４）Ｇ−（１／８）Ｇ−（１／３２）Ｇ −（１／１６）Ｂ−（１／６４）Ｂ Ｙ値の計算の第１サイクルで、セレクタ４３２でＲを選
択し、シフタ４３３Ｌで右２ビットシフトにより（１／
４）Ｒを、シフタ４３３Ｒで右４ビットシフトにより
（１／１６）Ｒを作成しそれぞれラッチ４３６、４３４
にセットする。第２サイクルで加算結果をラッチ４３６
にセットすると同時にラッチ４３４には（１／３２）Ｒ
をセットし、第３サイクルで中間結果１をラッチ４３７
にセットする。

【００９０】同時にラッチ４３６、４３４に（１／２）
Ｇ、（１／８）Ｇをセットし、第３サイクルで加算結果
をラッチ４３６に、（１／１６）Ｇをラッチ４３４にセ
ットし中間結果２をラッチ４３７にセットする。同時に
中間結果１をラッチ４３０に移動しておく。更にラッチ
４３６、４３４に、（１／８）Ｇ、（１／６４）Ｇのコ
ンプリメントをセットする。

【００９１】第４サイクルで加算結果をラッチ４３６
に、中間結果１をラッチ４３４にセットし、第５サイク
ルで加算結果をラッチ４３６に、中間結果２をラッチ４
３４にセットし第６サイクルで加算結果をラッチ４３６
にセットし、減算回数ｍ（＝１）をラッチ４３４にセッ
トする。結果のＹ値はＵを計算する第１サイクルでラッ
チ４３７にセットされる。そして次のサイクルでラッチ
４３０に移される。

【００９２】Ｕ、Ｖについても同様に計算する。但し減
算のためのコンプリメント入力に対する＋１は毎回行わ
ず纏めて＋６、＋５する。この様にしＹＵＶデータがラ
ッチ４３０、４３８、４３９に揃う。

【００９３】尚、ＹＵＶの圧縮形式を４：１：１とする
場合には中間のＵ００値（Ｒ００、Ｇ００、Ｂ００にて
算出されたＵ００）がラッチ４３８に残っているので、
Ｕ０１と加算した後に結果を１ビット右シフトして平均
値を最終的なＵ００とする。Ｖ００も同様に処理する。

【００９４】作成された第０ラインのＹＵＶデータは図
７に示すＭＤＢＦ−Ｙ４４２〜ＭＤＢＦ−Ｖ４４４に順
次シフトインされそれぞれが例えば４バイト分蓄積され
るとメモリＩ／Ｆ部６にＹのワード、Ｕのワード、Ｖワ
ード順に送出される。

【００９５】尚、第１ライン目（奇数ライン）のデータ
はＹデータのみであり、ＭＤＢＦ−Ｙ４４２のみにシフ
トインされる。

【００９６】これと並行してメモリＩ／Ｆ部６へのアド
レスはアドレス変換部４７にて作成される。図８を参照
し、Ｐ４７１には００〜０がホストからのアドレスとし
て取り込まれＹワード書込ではＢＡセレクタ４７５の出
力は００００でありセレクタ４７８の出力は００００〜
０となる。Ｕワード書込ではＢＡセレクタ４７５の出力
は０１００でありセレクタ４７８の出力は０１００〜０
となる。Ｖワード書込ではＢＡセレクタ４７５の出力は
０１１０でありセレクタ４７８の出力は０１１０〜０と
なる。

【００９７】次に、ホストＣＰＵ等１がグラフィックコ
ントローラ２に対しビデオメモリ７の読み出しを行う例
で説明する。

【００９８】図２、３を参照し、ホストＣＰＵ等１はア
ドレスフィールドの開始アドレスを００〜０とし、カウ
ントを２５６０（４ライン分）としたビデオメモリリー
ドコマンドを発行する。

【００９９】ホストＩ／Ｆ部３は最初のアクセプトを返
すと同時に変換制御部４８にビデオメモリ読出し要求を
する。変換制御部４８は表示のメモリ読出期間でなけれ
ば要求を受付けアドレス変換部４７にアドレスの取り込
みを指示する。

【０１００】図８のアドレス変換部４７では先ずＹプレ
ーンのアドレス００００〜００を生成しＹプレーンから
最初の４バイト（Ｙ００、Ｙ０１、Ｙ０２、Ｙ０３）を
メモリＩ／Ｆ部６から受け取り、多少オーバラップして
Ｕプレーンのアドレス０１００〜００を生成しＵプレー
ンから最初の４バイト（Ｕ００、Ｕ０１、Ｕ０２、Ｕ０
３）をメモリＩ／Ｆ部６から受け取り、Ｖプレーンのア
ドレス０１１０〜００を生成し同様に（Ｖ００、Ｖ０
１、Ｖ０２、Ｖ０３）を受け取る。

【０１０１】各プレーンのワード単位のデータは図７の
ＭＤＢＦ−Ｙ４４２〜ＭＤＢＦ−Ｖ４４４にワード単位
で順次セットする。そしてセレクタ４５５からＹ００・
Ｕ００・Ｖ００を図６のＹＵＶ／ＲＧＢ変換回路４６に
供給する。

【０１０２】図６のＹＵＶ／ＲＧＢ変換回路４６は下記
演算を順次行う。 （１）Ｒ＝Ｙ＋１．４０３＊Ｖ ＝Ｙ＋Ｖ＋（１／４）Ｖ＋（１／８）Ｖ＋（１／３２）Ｖ （２）Ｂ＝Ｙ＋１．７３３＊Ｕ ＝Ｙ＋Ｕ＋（１／２）Ｕ＋（１／４）Ｕ−（１／６４）Ｕ （３）Ｇ＝１．７０４＊Ｙ−０．５０９＊Ｒ−０．０１９４＊Ｂ ＝１．１７６＊Ｙ−０．７１４＊Ｖ−０．０３４＊Ｕ ＝Ｙ＋０．１２５Ｙ＋０．０６３Ｙ−Ｖ＋０．２５Ｖ＋０．０３１Ｖ −０．０３１Ｕ ＝Ｙ＋（１／８）Ｙ＋（１／１６）Ｙ−Ｖ＋（１／４）Ｖ＋（１／３２）Ｖ −（１／３２）Ｕ 加算入力ステージでは第１サイクルで、セレクタ４６１
Ｌ、４６１ＲでＹ、Ｖを選択しシフタ４６２Ｌ、４６２
ＲをスルーとしＹ、Ｖをそれぞれラッチ４６３Ｌ、４６
３Ｒにセットする。第２サイクルではラッチ４６２Ｌ、
４６２Ｒには（１／４）Ｖ、（１／８）Ｖをセットし、
第３サイクルではラッチ４６３Ｌ、４６３Ｒには０、
（１／８）Ｖをセットする。

【０１０３】前段加算ステージでは第２サイクルで中間
結果（部分和）１（Ｙ＋Ｖ）をラッチ４６５Ｒにセット
し、第３サイクルで中間結果２（（５／８）Ｖ）をラッ
チ４６５Ｒにセットする。第４サイクルでは中間結果３
（（１／３２）Ｖ）をラッチ４６５Ｒにセットする。

【０１０４】後段加算ステージでは第３サイクルで中間
結果１をラッチ４６５Ｒからラッチ４６５Ｌに移し、第
４サイクルで中間結果１と中間結果２を加算しラッチ４
６５Ｌにセットし、第５サイクルでこれに中間結果３を
加算しラッチ４６９にセットしＲ値とする。

【０１０５】Ｂ値については加算入力ステージでは第４
サイクルで、Ｙ、Ｕが入力され以降同様に処理するが第
６サイクルでは１（減算回数）、（（１／６４）Ｕ）の
コンプリメントを入力する。Ｇ値については加算入力ス
テージでは第７サイクルで、Ｙ、（１／８）Ｙが入力さ
れ以降同様に処理するが第１０サイクルでは２（減算回
数）、（（１／３２）Ｕ）のコンプリメントを入力す
る。

【０１０６】減算回数（Ｎ）は演算シーケンス回路４６
０が必要な処理シーケンスで１や２を発生する。前段加
算ステージ、後段加算ステージではＢ値、Ｇ値が前記Ｒ
値と同様に処理し、ラッチ４６７、４６８、４６９に
Ｒ、Ｇ、Ｂを揃えデータバッファ４２に格納する。尚、
ピクセルあたり１０サイクルの周期でＲＧＢ値を処理す
る。

【０１０７】又、セレクタ４６１からシフタと加算器と
次段の加算器の出力ラッチまでを並列にもう一式設け、
ＲやＢの計算と、Ｇの計算を並列処理すれば６サイクル
の周期となる。

【０１０８】図２に戻り、データバッファ４２に４バイ
ト以上格納されると４バイト単位でホストＩ／Ｆ部３が
データレジスタを通じホストＣＰＵ等１に送出する。

【０１０９】次に表示用ビデオメモリ読み出しについて
説明する。図２を参照し、変換制御部４８がメモリ読み
出し要求を表示アドレス生成部５２より受けると、表示
用読み出し期間で、ＦＩＦＯ４５１の１／２以上の空き
が近くなっていれば受付けアドレス変換部４７に表示用
読出アドレスの選択を指示する。

【０１１０】図８に移り、セレクタ４７３で表示用読出
アドレスを選択し、Ｙプレーンアクセス処理が開始され
る。前記Ｙプレーンアクセスと同様にしセレクタ４７８
には００００〜０を生成し、メモリＩ／Ｆ部６に４バイ
ト＊２回或いは４回読み出しを指示する。その後のＵ、
Ｖプレーンアクセスに於いても前記と同様にし０１００
〜０、０１１０〜０を生成しそれぞれについて４バイト
＊２回或いは４回読み出しを指示する。

【０１１１】メモリＩ／Ｆ部６から読出データを受ける
とＦＩＦＯ４５１に格納し、格納したＹ、Ｕ、Ｖデータ
を順にＲＤ−Ｙ４５２、ＲＤ−Ｕ４５３、ＲＤ−Ｖ４５
４にパラレルセットしする。そしてセレクタ４５５を介
し、ＹＵＶ／ＲＧＢ変換回路４６へＹ・Ｕ・Ｖデータを
供給する。

【０１１２】図２に戻り、ＹＵＶ／ＲＧＢ変換回路４６
でＲＧＢ形式に変換されたデータは表示アドレス生成部
５２が表示用ＦＩＦＯ５４に順次書き込む。そして表示
期間に表示アドレスカウンタに順次より読み出され表示
デバイス８に送出される。

【０１１３】尚、表示アドレスカウンタはＶＧＡサイズ
ではピクセルアドレス部が６３９になるとラインアドレ
ス部へのキャリーを発生する構成である。

【０１１４】以上の動作説明は主にビデオメモリの格納
形式をＹＵＶ＝４：２：２で説明したがＹＵＶ＝４：
１：１形式で格納する場合には図１０に示す様に格納す
る。ここでＵ００はＲ００、Ｇ００、Ｂ００に対応した
Ｕ値と、Ｒ０１、Ｇ０１、Ｂ０１に対応したＵ値との共
通値である。共通値としては両者の平均値としてもよい
が何れかを代表値として採用してもよい。そしてＵプレ
ーンとＶプレーンのサイズはそれぞれ、Ｙプレーンの１
／４である。

【０１１５】次に本発明の具体的な第２の実施形態につ
いて図１１を参照し説明する。この実施形態ではホスト
ＣＰＵ等１はビデオデータをＹＵＶ形式で扱う。従っ
て、モード・フレームサイズレジスタ４１Ａのモードレ
ジスタはホストデータ形式として４：２：２のＹＵＶ形
式か４：１：１のＹＵＶ形式かを指定する１ビットのみ
である。

【０１１６】ビデオメモリライトコマンドではＹＵＶ形
式のデータを送ってくるのでデータバッファ４２、ＭＤ
ＢＦ４４を介してメモリＩ／Ｆ部６に書込データを送出
する。アドレスについては前記第１の実施形態と同様で
ある。

【０１１７】ビデオメモリリードコマンドでは偶数ライ
ン処理ではＹ、Ｕ、Ｖプレーンのアドレスを生成しメモ
リＩ／Ｆ部６に読出アクセスを指示する。そして各プレ
ーンのワードデータをＭＤＢＦ４４にパラレルにセット
し、Ｙ００・Ｕ００・Ｖ００・Ｙ０１の様にしてデータ
バッファを介しホストＩ／Ｆ部３に返信する。

【０１１８】奇数ライン処理ではＹプレーンのアドレス
を生成しメモリＩ／Ｆ部６に読出アクセスを指示する。
そしてＹプレーンのワードデータをＭＤＢＦ−Ｙ４４２
にパラレルにセットし、Ｙ１０・Ｙ１１・Ｙ１２・Ｙ１
３の様にしてデータバッファを介しホストＩ／Ｆ部３に
返信する。

【０１１９】この実施形態の他の実施例ではホストＣＰ
Ｕ等１はビデオメモリライト、リードコマンドではビデ
オメモリ７のアドレスを直接指定し、プレーン毎に連続
リードライトする。

【０１２０】以上の説明ではＲＧＢ／ＹＵＶ変換回路４
３やＹＵＶ／ＲＧＢ変換回路４６を演算回路とし説明し
たがグラフィックコントローラ２や２Ａが描画用のプロ
セッサ（ＣＰＵ）を備えていればこのプロセッサが変換
の演算を行う様にしてもよい。

【０１２１】又、色差データが圧縮された輝度・第１色
差・第２色差形式のビデオ情報を４：２：２や４：１：
１のＹＵＶ形式ビデオデータとして説明したが、これに
限るものでなく同様の圧縮比のＹＩＱ形式ビデオデータ
であっても本発明は同様に実現できる。

【０１２２】

【発明の効果】以上説明した様に本発明によればビデオ
メモリ容量を低減できる。即ち、２４ビットフルカラー
のＲＧＢ形式データをＹＵＶ＝４：２：２形式へ変換す
る場合では、１ピクセル（画素）当たり８ビット（＝２
４−１６ビット）低減される。

【０１２３】これをＶＧＡサイズ（６４０ｘ４８０画
素）に当てはめればおよそ３０７Ｋバイト（＝６４０ｘ
４８０）低減でき、ＸＧＡサイズ（１０２４ｘ７６８画
素）では７６８Ｋバイト（＝１０２４ｘ７６８）低減で
きる。

【０１２４】２４ビットフルカラーのＲＧＢ形式データ
をＹＵＶ＝４：１：１形式へ変換する場合では、１ピク
セル（画素）当たり１２ビット（＝２４−１２ビット）
低減される。ＶＧＡサイズ（６４０ｘ４８０画素）では
およそ４６０Ｋバイト（＝６４０ｘ４８０ｘ１．５）低
減でき、ＸＧＡサイズ（１０２４ｘ７６８画素）では１
１８０Ｋバイト（＝１０２４ｘ７６８ｘ１．５）低減で
きる。

【０１２５】従って本発明のグラフィックコントローラ
を採用ないし搭載した装置でメモリ消費電力を低減する
効果と、実装面積の低減効果と装置コストの低減効果を
もたらす。

【０１２６】又、本発明の具体的な第１実施形態によれ
ば、グラフィックコントローラ２がビデオデータやアド
レスを自動変換するのでホストＣＰＵ等１のプログラム
変更を殆ど行う必要がない。

【図面の簡単な説明】

【図１】本発明のグラフィックコントローラや表示メモ
リ容量低減方式の概要を示すブロック図。

【図２】本発明の具体的な第１実施形態のグラフィック
コントローラ２の詳細構成を示すブロック図。

【図３】本発明の具体的な第１実施形態でホストＩ／Ｆ
部３のコマンドレジスタとデータレジスタにセットされ
る内容を示す図。

【図４】図２のモード・プレーンピッチレジスタ４１に
セットされる情報の詳細を示す図。

【図５】図２のＲＧＢ／ＹＵＶ変換回路４３の詳細構成
例を示すブロック図。

【図６】図２のＹＵＶ／ＲＧＢ変換回路４６の詳細構成
例を示すブロック図。

【図７】図２のＭＤＢＦ４４とＲＤＢＦ４５の詳細構成
を示すブロック図。

【図８】図２のアドレス変換部４７の詳細構成を示すブ
ロック図。

【図９】（１）はホストからのＲＧＢビデオデータがデ
ータバッファ４２に格納される配列とビデオメモリ７に
格納されたＹＵＶの４：２：２で間引かれたビデオデー
タの配列を示すを示し、（２）はビデオメモリ７に格納
されたＹＵＶの４：２：２で平均されたビデオデータの
配列を示す図。

【図１０】ビデオメモリ７にＹＵＶ＝４：１：１形式で
格納したビデオデータの配列を示す図。

【図１１】本発明の具体的な第２の実施形態のグラフィ
ックコントローラ２Ａの構成を示すブロック図。

【符号の説明】

１ ホストＣＰＵ等 ２、２Ａ グラフィックコントローラ ３ ホストＩ／Ｆ部 ４、４Ａ 色空間変換処理部 ４１ プレーンピッチレジスタ ４２ データバッファ ４３ ＲＧＢ／ＹＵＶ変換回路 ４４ ＭＤＢＦ（メモリデータバッファ） ４５ ＲＤＢＦ（リードデータバッファ） ４６ ＹＵＶ／ＲＧＢ変換回路 ４７ アドレス変換部 ４８、４８Ａ 変換制御部 ５ 表示処理部 ５１ 同期信号発生部 ５２ 表示アドレス生成部 ５３ 表示制御部 ５４ 表示用ＦＩＦＯ ５５ ＤＡＣ ６ メモリＩ／Ｆ部 ７ ビデオメモリ ８ 表示デバイス

Claims (18)

【特許請求の範囲】
1. 【請求項１】 表示メモリが接続され、ホストからの表
   示メモリへの書込、読出を制御し、また表示メモリより
   表示データを読出し表示デバイスへの出力を制御するグ
   ラフィックコントローラであって、ホストから受けたＲ
   ＧＢ形式のビデオ情報を色差情報が圧縮された輝度・第
   １色差・第２色差形式のビデオ情報に変換し、前記表示
   メモリへの書込情報とし、ホストや表示処理手段からの
   読出要求に応じ表示メモリから読み出された前記輝度・
   第１色差・第２色差形式のビデオ情報をＲＧＢ形式のビ
   デオ情報に変換し要求元に渡す色空間変換処理手段を含
   み、表示メモリに格納するビデオ情報の形式を前記圧縮
   された輝度・第１色差・第２色差形式とすることを特徴
   とするグラフィックコントローラ。
2. 【請求項２】 前記色空間変換処理手段は画素アドレス
   情報のライン内アドレスとラインアドレスのそれぞれの
   桁数情報或いはその種別を保持する手段と、ホストから
   の表示メモリ書込や読出要求及び表示処理手段からの表
   示データ読出要求に伴なって画素アドレス情報を受ける
   と、これを前記保持手段の桁数情報を用いライン内アド
   レスとラインアドレスに分け、前記画素アドレス情報を
   表示メモリ上のアドレスに変換するアドレス変換手段も
   備えることを特徴とする請求項１記載のグラフィックコ
   ントローラ。
3. 【請求項３】 前記アドレス変換手段が前記受けた画素
   アドレス情報を、表示メモリ上の輝度データプレーン上
   のアドレスと第１色差データプレーン上のアドレスと第
   ２色差データプレーン上のアドレスとに変換することを
   特徴とする請求項２記載のグラフィックコントローラ。
4. 【請求項４】 ホストが設定し、また読み出しできる動
   作モード保持手段を持ち、これにホストからの表示デー
   タ及びホストへ返信する表示データの形式をＲＧＢ／輝
   度・第１色差・第２色差の何れとするか指定するフラグ
   を含み、前記色空間変換処理手段は前記フラグがＲＧＢ
   形式を指定していれば、ホストからのビデオ情報を前記
   圧縮された輝度・第１色差・第２色差形式の情報に変換
   し表示メモリへの書込情報とし、表示メモリから読み出
   した前記圧縮された輝度・第１色差・第２色差形式のデ
   ータをＲＧＢ形式に変換し要求元への返信データとする
   ことを特徴とする請求項１、２、又は３記載のグラフィ
   ックコントローラ。
5. 【請求項５】 前記動作モード保持手段は表示メモリ上
   の前記圧縮された輝度・第１色差・第２色差形式のデー
   タの第１及び第２の色差データをより圧縮するかを指定
   する圧縮比フラグを含み、このフラグが高圧縮を指定し
   ていれば、前記色空間変換処理手段はＲＧＢ形式の表示
   メモリ書込データを前記圧縮された輝度・第１色差・第
   ２色差形式のデータに変換する際に、同じライン上の２
   ｎ番目の画素の色差データと２ｎ＋１番目の画素の色差
   データとを一式の色差データに圧縮して変換し、表示メ
   モリから読み出した高圧縮された輝度・第１色差・第２
   色差形式のデータをＲＧＢ形式に変換する際に、同じラ
   イン上の２ｎ番目の画素のＲＧＢ値と２ｎ＋１番目の画
   素のＲＧＢ値への変換入力とし、ｎ番目の色差値を連続
   して使用し、前記アドレス変換手段は色差データの表示
   メモリ上のアドレスについて、前記受けた画素アドレス
   情報のライン内画素アドレスの下位ビットを落としてア
   ドレス変換することを特徴とする請求項１、２、又は３
   記載のグラフィックコントローラ。
6. 【請求項６】 前記色空間変換処理手段はＲＧＢ形式の
   書込データを画素単位で前記圧縮された輝度・第１色差
   ・第２色差形式データに変換するＲＧＢ／輝度・色差変
   換手段と、前記圧縮された輝度・第１色差・第２色差形
   式データを画素単位でＲＧＢ形式データに変換する輝度
   ・色差／ＲＧＢ変換手段と、前記表示処理手段の要求に
   より表示メモリより読み出した数ワード単位の輝度デー
   タと第１色差データと第２色差データを一時格納し、画
   素単位の輝度データと画素或いは奇遇の２画素単位の色
   差データを出力する表示データ用の並列−直列変換機能
   付きバッファ手段とを含むことを特徴とする請求項３、
   ４、又は５記載のグラフィックコントローラ。
7. 【請求項７】 前記色空間変換処理手段は、前記ＲＧＢ
   ／輝度・色差変換手段、前記輝度・色差／ＲＧＢ変換手
   段、前記表示データ用の前記バッファ手段の他に、前記
   ＲＧＢ／輝度・色差変換手段の出力を受けこれを順次蓄
   積しワード単位の輝度データと第１色差データと第２色
   差データに変換し表示メモリへの書込データとすると共
   に、ホスト要求により表示メモリより読み出したワード
   単位の輝度データと第１色差データと第２色差データを
   一時格納し、画素単位の輝度データとこれに対応した画
   素或いは奇遇の２画素単位の色差データを出力するホス
   トデータ用の直列／並列変換機能付きバッファ手段も含
   むことを特徴とする請求項６記載のグラフィックコント
   ローラ。
8. 【請求項８】 前記ＲＧＢ／輝度・色差変換手段とし
   て、入力値をシフトしそれを反転できる回路と加算回路
   とを一組以上備え、加算回路では減算を行う際の反転入
   力に対するアドワンを纏めてアドｍ（ｍ：減算回数）加
   算することを特徴とする請求項６記載のグラフィックコ
   ントローラ。
9. 【請求項９】 前記輝度・色差／ＲＧＢ変換手段とし
   て、入力値をシフトしそれを反転できる回路を含む入力
   作成ステージと、加算回路で入力された値の部分和を作
   成するステージと、別の加算回路で部文和を精算するス
   テージとを一組以上備え、加算回路では減算を行う際の
   反転入力に対するアドワンを纏めてアドｎ（ｎ：減算回
   数）加算することを特徴とする請求項６記載のグラフィ
   ックコントローラ。
10. 【請求項１０】 表示メモリが接続され、ホストの表示
    メモリ書込や読出を制御し、また表示メモリより表示デ
    ータを読出し表示デバイスへの出力を制御するグラフィ
    ックコントローラであって、ホストとの表示メモリ書込
    や読出は色差データが圧縮された輝度・第１色差・第２
    色差形式データで行い、表示処理手段からの要求に応じ
    表示メモリから読み出した前記圧縮された輝度・第１色
    差・第２色差形式のデータをＲＧＢ形式のデータに変換
    し表示処理手段に渡す第２の色空間変換処理手段を含
    み、表示メモリのデータを色差データが圧縮された輝度
    ・第１色差・第２色差形式とすることを特徴とするグラ
    フィックコントローラ。
11. 【請求項１１】 前記第２の色空間変換処理手段は、画
    素アドレス情報のライン内アドレスとラインアドレスの
    それぞれの桁数情報或いはその種別を保持する手段と、
    表示処理手段からの表示データ読出要求のアドレス情報
    を画素アドレス情報で受け、これを前記保持手段の桁数
    情報を用いライン内アドレスとラインアドレスに分け、
    前記画素アドレス情報を表示メモリ上のアドレスに変換
    するアドレス変換手段も備えることを特徴とする請求項
    １０記載のグラフィックコントローラ。
12. 【請求項１２】 前記アドレス変換手段が前記受けた画
    素アドレス情報を、表示メモリ上の輝度データプレーン
    上のアドレスと第１色差データプレーン上のアドレスと
    第２色差データプレーン上のアドレスとに変換すること
    を特徴とする請求項１０記載のグラフィックコントロー
    ラ。
13. 【請求項１３】 表示メモリ上の前記圧縮された輝度・
    第１色差・第２色差形式のデータの第１及び第２の色差
    データをより圧縮するかを指定する圧縮比フラグ保持手
    段を持ち、このフラグが高圧縮を指定していれば、前記
    第２の色空間変換処理手段は、表示メモリから読み出し
    た高圧縮された輝度・第１色差・第２色差形式のデータ
    をＲＧＢ形式に変換する際に、同じライン上の２ｎ番目
    の画素のＲＧＢ値と２ｎ＋１番目の画素のＲＧＢ値への
    変換入力とし、ｎ番目の色差値を連続して使用し、前記
    アドレス変換手段は色差データの表示メモリ上のアドレ
    スについて、前記受けた画素アドレス情報のライン内画
    素アドレスの下位ビットを落としてアドレス変換するこ
    とを特徴とする請求項１０、１１、又は１２記載のグラ
    フィックコントローラ。
14. 【請求項１４】 前記輝度・第１色差・第２色差形式を
    ＹＵＶ形式とし、輝度・色差をＹＵＶとすることを特徴
    とする請求項１乃至１３の何れかに記載のグラフィック
    コントローラ。
15. 【請求項１５】 ホストからの表示メモリへの書込、読
    出を制御し、また表示メモリより表示データを読出し表
    示デバイスへの出力を制御するグラフィックコントロー
    ラに、画素アドレス情報のライン内アドレスとラインア
    ドレスのそれぞれの桁数情報或いはその種別を保持する
    手段と、ホストからの表示メモリ書込や読出要求及び表
    示処理手段からの表示メモリ読出要求に伴うアドレス情
    報を画素アドレス情報で受け、これを前記保持手段の桁
    数情報を用いライン内アドレスとラインアドレスに分
    け、前記画素アドレス情報を表示メモリ上のアドレスに
    変換するアドレス変換手段と、ホストから受けたＲＧＢ
    形式のビデオデータを色差データが圧縮された輝度・第
    １色差・第２色差形式データに変換し表示メモリへの書
    込データとする手段と、表示メモリから読み出した前記
    圧縮された輝度・第１色差・第２色差形式のデータをＲ
    ＧＢ形式のデータに変換し要求元に渡す手段とを設け、
    グラフィックコントローラにアクセスされる表示メモリ
    の格納データ形式を色差データが圧縮された輝度・第１
    色差・第２色差形式とすることを特徴とする表示メモリ
    容量低減方式。
16. 【請求項１６】 ホストの表示メモリ書込や読出を制御
    し、また表示メモリより表示データを読出し表示デバイ
    スへの出力を制御するグラフィックコントローラに於い
    て、ホストとの表示メモリ書込や読出は色差データが圧
    縮された輝度・第１色差・第２色差形式データで行な
    い、又表示処理手段からの要求に応じ表示メモリから読
    み出した前記圧縮された輝度・第１色差・第２色差形式
    のデータをＲＧＢ形式のデータに変換し表示処理手段に
    渡す第２の色空間変換処理手段を設け、グラフィックコ
    ントローラにアクセスされる表示メモリの格納データ形
    式を色差データが圧縮された輝度・第１色差・第２色差
    形式とすることを特徴とする表示メモリ容量低減方式。
17. 【請求項１７】 前記グラフィックコントローラの第２
    の色空間変換処理手段に、画素アドレス情報のライン内
    アドレスとラインアドレスのそれぞれの桁数情報或いは
    その種別を保持する手段と、表示処理手段からの表示デ
    ータ読出要求に伴うアドレス情報を画素アドレス情報で
    受け、これを前記保持手段の桁数情報を用いライン内ア
    ドレスとラインアドレスに分け、前記画素アドレス情報
    を表示メモリ上のアドレスに変換するアドレス変換手段
    も設けることを特徴とする請求項１６記載の表示メモリ
    容量低減方式。
18. 【請求項１８】 前記輝度・第１色差・第２色差形式を
    ＹＵＶ形式とすることを特徴とする請求項１５、１６、
    又は１７記載の表示メモリ容量低減方式。