JP3507779B2 - Switching power supply - Google Patents

Switching power supply

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JP3507779B2
JP3507779B2 JP2000251468A JP2000251468A JP3507779B2 JP 3507779 B2 JP3507779 B2 JP 3507779B2 JP 2000251468 A JP2000251468 A JP 2000251468A JP 2000251468 A JP2000251468 A JP 2000251468A JP 3507779 B2 JP3507779 B2 JP 3507779B2
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Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【発明の属する技術分野】本発明はスイッチング電源に
関し、特にアクティブクランプ方式と同期整流回路とを
組み合わせたスイッチング電源に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a switching power supply, and more particularly to a switching power supply combining an active clamp system and a synchronous rectification circuit.

【0002】[0002]

【従来の技術】図9はアクティブクランプ方式と同期整
流回路とを組み合わせた従来のスイッチング電源の構成
を示す回路図である。
2. Description of the Related Art FIG. 9 is a circuit diagram showing a configuration of a conventional switching power supply in which an active clamp system and a synchronous rectification circuit are combined.

【0003】図9に示すように、従来のスイッチング電
源は、メイントランスT1と、直流電源E1からメイン
トランスT1の一次巻線に供給される電力を所定の周期
でスイッチングするMOSFET(MOS型電界効果ト
ランジスタ)Q1と、メイントランスT1の二次巻線か
ら出力される交流電力を整流するためのMOSFETQ
3、Q4と、MOSFETQ3、Q4による整流出力を
平滑化するための平滑用素子であるチョークコイルL1
及び平滑用コンデンサC2と、MOSFETQ1がOF
Fのときに、メイントランスT1の一次巻線に対する印
加電圧を制限するためのクランプコンデンサC1及びM
OSFETQ2とを有し、負荷が平滑用コンデンサC2
と並列に接続される構成である。
As shown in FIG. 9, a conventional switching power supply includes a main transformer T1 and a MOSFET (MOS electric field effect) for switching power supplied from a DC power supply E1 to a primary winding of the main transformer T1 at a predetermined cycle. Transistor Q1 and a MOSFET Q for rectifying the AC power output from the secondary winding of the main transformer T1.
3, Q4 and choke coil L1 which is a smoothing element for smoothing the rectified output by MOSFETs Q3, Q4
And the smoothing capacitor C2 and the MOSFET Q1 are OF
When F, clamp capacitors C1 and M for limiting the voltage applied to the primary winding of the main transformer T1
The load has a smoothing capacitor C2 having an OSFET Q2.
And is connected in parallel.

【0004】ここで、MOSFETQ1のソース(S)
−ドレイン(D)はメイントランスT1の一次巻線と直
列に接続されている。また、クランプコンデンサC1と
MOSFETQ2のソース(S)−ドレイン(D)は直
列に接続され、直列に接続されたクランプコンデンサC
1とMOSFETQ2がメイントランスT1の一次巻線
と並列に接続されている。
Here, the source (S) of the MOSFET Q1
The drain (D) is connected in series with the primary winding of the main transformer T1. The clamp capacitor C1 and the source (S) -drain (D) of the MOSFET Q2 are connected in series, and the clamp capacitor C connected in series.
1 and MOSFET Q2 are connected in parallel with the primary winding of the main transformer T1.

【0005】一方、MOSFETQ3のソース(S)−
ドレイン(D)はメイントランスT1の二次巻線と直列
に接続され、MOSFETQ4のソース(S)−ドレイ
ン(D)はメイントランスT1の二次巻線と並列に接続
されている。MOSFETQ3のゲート(G)はメイン
トランスT1の二次巻線の一端に抵抗器R2を介して接
続され、MOSFETQ4のゲート(G)はメイントラ
ンスT1の二次巻線の他端に抵抗器R1を介して接続さ
れている。なお、MOSFETQ1、Q2は制御用の入
力端子を備えたスイッチング素子であればよく、例え
ば、バイポーラトランジスタ等に置き換えることも可能
である。
On the other hand, the source (S) -of MOSFET Q3
The drain (D) is connected in series with the secondary winding of the main transformer T1, and the source (S) -drain (D) of the MOSFET Q4 is connected in parallel with the secondary winding of the main transformer T1. The gate (G) of the MOSFET Q3 is connected to one end of the secondary winding of the main transformer T1 via a resistor R2, and the gate (G) of the MOSFET Q4 has a resistor R1 at the other end of the secondary winding of the main transformer T1. Connected through. The MOSFETs Q1 and Q2 may be switching elements having an input terminal for control, and may be replaced with bipolar transistors, for example.

【0006】このような構成において、MOSFETQ
1は不図示の制御回路から供給されるゲート指令によっ
てON/OFFが制御され、MOSFETQ1がONの
とき、MOSFETQ3はONし、MOSFETQ4は
OFFするため、チョークコイルL1及び平滑用コンデ
ンサC2を通して負荷に整流電圧Voが供給される。
In such a structure, the MOSFET Q
ON / OFF of 1 is controlled by a gate command supplied from a control circuit (not shown). When the MOSFET Q1 is ON, the MOSFET Q3 is ON and the MOSFET Q4 is OFF, so that the load is rectified through the choke coil L1 and the smoothing capacitor C2. The voltage Vo is supplied.

【0007】一方、MOSFETQ1がOFFのとき、
MOSFETQ3はOFFし、MOSFETQ4はON
するため、MOSFETQ4を通して負荷電流が還流さ
れ、負荷に整流電圧Voが供給される。なお、MOSF
ETQ2は、不図示の制御回路から供給されるゲート指
令によってMOSFETQ1がOFFのときの所定の期
間でONするように制御される。このことにより、MO
SFETQ1がOFFのときにメイントランスT1の一
次巻線に印加される電圧をクランプコンデンサC1の両
端電圧VC1に制限する。
On the other hand, when the MOSFET Q1 is off,
MOSFET Q3 is off, MOSFET Q4 is on
Therefore, the load current is circulated through the MOSFET Q4, and the rectified voltage Vo is supplied to the load. In addition, MOSF
The ETQ2 is controlled by a gate command supplied from a control circuit (not shown) so as to turn on in a predetermined period when the MOSFET Q1 is off. Because of this, MO
The voltage applied to the primary winding of the main transformer T1 when the SFET Q1 is OFF is limited to the voltage VC1 across the clamp capacitor C1.

【0008】ここで、メイントランスT1の巻線比を
N、直流電源E1の出力電圧をViとすると、MOSF
ETQ3のゲート電圧Vg3はMOSFETQ1がON
のときにメイントランスT1の二次巻線で発生する電圧
であり、MOSFETQ4のゲート電圧Vg4はMOS
FETQ1がOFFのときにメイントランスT1の二次
巻線で発生する電圧であるため、 Vg3=Vi/N…(1) Vg4=VC1/N…(2) となる。
Here, assuming that the winding ratio of the main transformer T1 is N and the output voltage of the DC power source E1 is Vi, MOSF
The gate voltage Vg3 of ETQ3 turns on the MOSFET Q1.
Is a voltage generated in the secondary winding of the main transformer T1, and the gate voltage Vg4 of the MOSFET Q4 is MOS.
Since the voltage is generated in the secondary winding of the main transformer T1 when the FET Q1 is off, Vg3 = Vi / N ... (1) Vg4 = VC1 / N ... (2)

【0009】クランプコンデンサC1の両端電圧VC1
は、直流電源E1の出力電圧ViとMOSFETQ1の
ON/OFFのデューティ比に依存し、MOSFETQ
1のオン期間をTon、オフ期間をToff、周期をT
sとすると、 の関係が成り立つ。
The voltage VC1 across the clamp capacitor C1
Depends on the output voltage Vi of the DC power supply E1 and the ON / OFF duty ratio of the MOSFET Q1.
The ON period of 1 is Ton, the OFF period is Toff, and the cycle is T.
If s, The relationship is established.

【0010】[0010]

【発明が解決しようとする課題】上述したように従来の
スイッチング電源では、クランプコンデンサC1の両端
電圧VC1が直流電源E1の出力電圧ViとMOSFE
TQ1のON/OFFのデューティ比に依存するため、
負荷電流が増加してMOSFETQ1のオン期間Ton
が長くなり、オフ期間Toffが短くなると、式(3)
で示したようにクランプコンデンサC1の両端電圧VC
1が上昇する。
As described above, in the conventional switching power supply, the voltage VC1 across the clamp capacitor C1 is equal to the output voltage Vi of the DC power supply E1 and the MOSFE.
Since it depends on the ON / OFF duty ratio of TQ1,
The load current increases and the ON period Ton of the MOSFET Q1 increases.
Becomes longer and the off period Toff becomes shorter, the equation (3)
As shown in, the voltage VC across the clamp capacitor C1
1 goes up.

【0011】したがって、式(2)で示したようにMO
SFETQ4のゲート電圧Vg4が上昇するため、ゲー
ト絶縁耐圧を越える電圧が供給されMOSFETQ4が
損傷するおそれがあった。
Therefore, as shown in equation (2), MO
Since the gate voltage Vg4 of the SFET Q4 rises, there is a possibility that a voltage exceeding the gate withstand voltage is supplied and the MOSFET Q4 is damaged.

【0012】本発明は上記したような従来の技術が有す
る問題点を解決するためになされたものであり、ゲート
絶縁耐圧を越える電圧が印加されることによるMOSF
ETの損傷を防止することが可能なアクティブクランプ
方式と同期整流回路とを組み合わせたスイッチング電源
を提供することを目的とする。
The present invention has been made in order to solve the problems of the above-mentioned conventional techniques, and MOSF is provided by applying a voltage exceeding the gate withstand voltage.
It is an object of the present invention to provide a switching power supply that combines an active clamp system and a synchronous rectification circuit that can prevent damage to ET.

【0013】[0013]

【課題を解決するための手段】上記目的を達成するため
本発明のスイッチング電源は、トランスと、前記トラン
スの一次巻線に供給される直流電力を所定の周期でスイ
ッチングする第1のスイッチング素子と、前記第1のス
イッチング素子がオフのときに、前記トランスの一次巻
線に対する印加電圧を制限するためのクランプコンデン
サ及び第2のスイッチング素子と、前記トランスの二次
巻線から出力される交流電力を整流するために前記トラ
ンスの二次巻線と直列に接続される第1の電界効果トラ
ンジスタと、前記トランスの二次巻線から出力される交
流電力を整流するために前記トランスの二次巻線と並列
に接続される第2の電界効果トランジスタと、前記第1
の電界効果トランジスタ及び第2の電界効果トランジス
タによる整流出力を平滑化するための平滑用素子と、を
有するスイッチング電源であって、前記第2の電界効果
トランジスタのゲート電圧を接地電位に引き込むための
スイッチングトランジスタと、前記第2の電界効果トラ
ンジスタのゲート電圧が絶縁耐圧を越える電圧のとき、
前記第2の電界効果トランジスタのゲート電圧を接地電
位に引き込むために、前記スイッチングトランジスタを
オンさせるための入力電流を供給するツェナーダイオー
ドと、を有する構成である。
To achieve the above object, a switching power supply according to the present invention comprises a transformer and a first switching element for switching DC power supplied to a primary winding of the transformer at a predetermined cycle. , A clamp capacitor for limiting an applied voltage to the primary winding of the transformer and a second switching element when the first switching element is off, and AC power output from the secondary winding of the transformer A first field effect transistor connected in series with the secondary winding of the transformer for rectifying the current, and a secondary winding of the transformer for rectifying the AC power output from the secondary winding of the transformer. A second field effect transistor connected in parallel with the line;
And a smoothing element for smoothing a rectified output by the second field effect transistor, and a switching power supply for pulling a gate voltage of the second field effect transistor to a ground potential. When the gate voltage of the switching transistor and the second field effect transistor exceeds the withstand voltage,
A zener diode that supplies an input current for turning on the switching transistor in order to pull the gate voltage of the second field effect transistor to the ground potential.

【0014】このとき、前記トランスは、第1の二次巻
線、第2の二次巻線、及び第3の二次巻線を備え、前記
第2の電界効果トランジスタが前記第1の二次巻線と並
列に接続され、前記第1の電界効果トランジスタのゲー
トが前記第2の二次巻線に接続され、前記第2の電界効
果トランジスタのゲートが前記第3の二次巻線と接続さ
れていてもよく、前記スイッチングトランジスタの入力
端子に負電圧が印加されることを防止するために、前記
ツェナーダイオードと直列に接続されるダイオードを有
していてもよい。
At this time, the transformer includes a first secondary winding, a second secondary winding, and a third secondary winding, and the second field effect transistor is the first secondary winding. The gate of the first field-effect transistor is connected in parallel with a secondary winding, the gate of the first field-effect transistor is connected to the second secondary winding, and the gate of the second field-effect transistor is connected to the third secondary winding. It may be connected, and may have a diode connected in series with the Zener diode in order to prevent a negative voltage from being applied to the input terminal of the switching transistor.

【0015】また、本発明のスイッチング電源の他の構
成は、トランスと、前記トランスの一次巻線に供給され
る直流電力を所定の周期でスイッチングする第1のスイ
ッチング素子と、前記第1のスイッチング素子がオフの
ときに、前記トランスの一次巻線に対する印加電圧を制
限するためのクランプコンデンサ及び第2のスイッチン
グ素子と、前記トランスの二次巻線から出力される交流
電力を整流するために前記トランスの二次巻線と直列に
接続される第1の電界効果トランジスタと、前記トラン
スの二次巻線から出力される交流電力を整流するために
前記トランスの二次巻線と並列に接続される第2の電界
効果トランジスタと、前記第1の電界効果トランジスタ
及び第2の電界効果トランジスタによる整流出力を平滑
化するための平滑用素子と、を有するスイッチング電源
であって、前記第2の電界効果トランジスタのゲート電
圧を絶縁耐圧以下の所定の電圧に制限するための第3の
電界効果トランジスタと、前記第2の電界効果トランジ
スタのゲート電圧が絶縁耐圧を越える電圧のとき、前記
第2の電界効果トランジスタのゲート電圧を前記所定の
電圧に設定するために、前記第3の電界効果トランジス
タのゲート電圧を制限するためのツェナーダイオード
と、前記第3の電界効果トランジスタのゲートに負電圧
が印加されることを防止するために、前記ツェナーダイ
オードと直列に接続されるダイオードと、を有する構成
である。
Another configuration of the switching power supply of the present invention is a transformer, a first switching element for switching DC power supplied to the primary winding of the transformer in a predetermined cycle, and the first switching element. A clamp capacitor and a second switching element for limiting an applied voltage to the primary winding of the transformer when the element is off, and the clamp capacitor for rectifying the AC power output from the secondary winding of the transformer. A first field effect transistor connected in series with a secondary winding of the transformer, and connected in parallel with the secondary winding of the transformer for rectifying the AC power output from the secondary winding of the transformer. Smoothing for smoothing the rectified output by the second field effect transistor and the first field effect transistor and the second field effect transistor A switching power supply including: a third field effect transistor for limiting a gate voltage of the second field effect transistor to a predetermined voltage equal to or lower than the withstand voltage; and a second field effect transistor A Zener diode for limiting the gate voltage of the third field effect transistor in order to set the gate voltage of the second field effect transistor to the predetermined voltage when the gate voltage exceeds the withstand voltage. , A negative voltage on the gate of the third field effect transistor
The Zener die to prevent the
And a diode connected in series with the diode .

【0016】このとき、前記トランスは、第1の二次巻
線、第2の二次巻線、及び第3の二次巻線を備え、前記
第2の電界効果トランジスタが前記第1の二次巻線と並
列に接続され、前記第1の電界効果トランジスタのゲー
トが前記第2の二次巻線に接続され、前記第2の電界効
果トランジスタのゲートが前記第3の二次巻線と接続さ
れていてもよい。
At this time, the transformer includes a first secondary winding, a second secondary winding, and a third secondary winding, and the second field effect transistor is the first secondary winding. The gate of the first field-effect transistor is connected in parallel with a secondary winding, the gate of the first field-effect transistor is connected to the second secondary winding, and the gate of the second field-effect transistor is connected to the third secondary winding. It may be connected.

【0017】さらに、前記第2の電界効果トランジスタ
と並列に接続される、負荷電流を還流するためのフライ
ホイールダイオードを有していてもよい。
Further, a flywheel diode for circulating a load current, which is connected in parallel with the second field effect transistor, may be provided.

【0018】上記のように構成されたスイッチング電源
では、第2の電界効果トランジスタのゲート電圧を接地
電位に引き込むためのスイッチングトランジスタと、第
2の電界効果トランジスタのゲート電圧が絶縁耐圧を越
える電圧のとき、第2の電界効果トランジスタのゲート
電圧を接地電位に引き込むために、スイッチングトラン
ジスタをオンさせるための入力電流を供給するツェナー
ダイオードとを有する構成、または第2の電界効果トラ
ンジスタのゲート電圧を絶縁耐圧以下の所定の電圧に制
限するための第3の電界効果トランジスタと、第2の電
界効果トランジスタのゲート電圧が絶縁耐圧を越える電
圧のとき、第2の電界効果トランジスタのゲート電圧を
所定の電圧に設定するために、第3の電界効果トランジ
スタのゲート電圧を制限するためのツェナーダイオード
とを有する構成とすることで、第2の電界効果トランジ
スタのゲート電圧が絶縁耐圧以下に制限される。
In the switching power supply configured as described above, the switching transistor for pulling the gate voltage of the second field effect transistor to the ground potential and the voltage for which the gate voltage of the second field effect transistor exceeds the withstand voltage. At this time, in order to pull the gate voltage of the second field effect transistor to the ground potential, a zener diode for supplying an input current for turning on the switching transistor is provided, or the gate voltage of the second field effect transistor is insulated. When the gate voltage of the third field effect transistor for limiting to a predetermined voltage equal to or lower than the withstand voltage and the gate voltage of the second field effect transistor exceeds the withstand voltage, the gate voltage of the second field effect transistor is set to the predetermined voltage. The gate voltage of the third field effect transistor to set In the structure having a zener diode for limiting to, a gate voltage of the second field effect transistor is limited to less than the withstand voltage.

【0019】[0019]

【発明の実施の形態】次に本発明について図面を参照し
て説明する。
DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be described with reference to the drawings.

【0020】(第1の実施の形態)図1は本発明のスイ
ッチング電源の第1の実施の形態の構成を示す回路図で
ある。
(First Embodiment) FIG. 1 is a circuit diagram showing a configuration of a first embodiment of a switching power supply according to the present invention.

【0021】図1に示すように、本実施形態のスイッチ
ング電源は、図9に示した従来のスイッチング電源の構
成に加えて、MOSFETQ4のゲート電圧Vg4を接
地電位(0V)に引き込むためのスイッチングトランジ
スタQ5と、スイッチングトランジスタQ5のベース
(B)とメイントランスT1の二次巻線の他端(ノード
B)間に直列に挿入されるツェナーダイオードD1及び
抵抗器R4とを有する構成である。スイッチングトラン
ジスタQ5のコレクタ(C)はMOSFETQ4のゲー
トに接続され、エミッタ(E)は接地電位に接続されて
いる。
As shown in FIG. 1, in addition to the configuration of the conventional switching power supply shown in FIG. 9, the switching power supply of this embodiment is a switching transistor for pulling the gate voltage Vg4 of the MOSFET Q4 to the ground potential (0V). The configuration includes Q5, a Zener diode D1 and a resistor R4 that are inserted in series between the base (B) of the switching transistor Q5 and the other end (node B) of the secondary winding of the main transformer T1. The collector (C) of the switching transistor Q5 is connected to the gate of the MOSFET Q4, and the emitter (E) is connected to the ground potential.

【0022】また、ツェナーダイオードD1のツェナー
電圧は、メイントランスT1の二次巻線にゲート絶縁耐
圧を越える電圧が発生したときにツェナー電流が流れる
ような値に設定される。その他の構成は従来と同様であ
るため、その説明は省略する。
Further, the Zener voltage of the Zener diode D1 is set to such a value that the Zener current flows when a voltage exceeding the gate withstand voltage is generated in the secondary winding of the main transformer T1. Since other configurations are the same as the conventional ones, the description thereof will be omitted.

【0023】次に、図1に示したスイッチング電源の動
作について図2を用いて説明する。
Next, the operation of the switching power supply shown in FIG. 1 will be described with reference to FIG.

【0024】図2は図1に示したスイッチング電源の動
作の様子を示すタイミングチャートである。
FIG. 2 is a timing chart showing how the switching power supply shown in FIG. 1 operates.

【0025】図2に示すように、負荷電流が定常時にお
いて、MOSFETQ1がONの期間(時刻t1〜t
2)では、メイントランスT1の二次巻線の一端(ノー
ドA)の電圧がVi/Nとなり、MOSFETQ3のゲ
ート電圧Vg3もVi/Nとなるため、MOSFETQ
3がONする。また、メイントランスT1の二次巻線の
他端(ノードB)の電圧Vb(=Vg4)が0Vとな
り、MOSFETQ4のゲート電圧Vg4も0Vとなる
ため、MOSFETQ4がOFFする。したがって、従
来と同様にチョークコイルL1及び平滑用コンデンサC
2を通して負荷に整流電圧Voが供給される。
As shown in FIG. 2, when the load current is steady, the MOSFET Q1 is ON (time t1 to t).
In 2), the voltage at one end (node A) of the secondary winding of the main transformer T1 becomes Vi / N, and the gate voltage Vg3 of the MOSFET Q3 also becomes Vi / N.
3 turns on. Further, the voltage Vb (= Vg4) at the other end (node B) of the secondary winding of the main transformer T1 becomes 0V, and the gate voltage Vg4 of the MOSFET Q4 also becomes 0V, so that the MOSFET Q4 is turned off. Therefore, as in the conventional case, the choke coil L1 and the smoothing capacitor C are provided.
The rectified voltage Vo is supplied to the load through 2.

【0026】一方、MOSFETQ1がOFFの期間
(時刻t2〜t3)では、メイントランスT1の二次巻
線の一端(ノードA)の電圧が0Vとなり、MOSFE
TQ3のゲート電圧Vg3も0Vとなるため、MOSF
ETQ3がOFFする。また、メイントランスT1の二
次巻線の他端(ノードB)の電圧VbがVC1/Nとな
り、MOSFETQ4のゲート電圧Vg4もVC1/N
となるため、MOSFETQ4がONする。したがっ
て、負荷に流れる電流がMOSFETQ4を通して還流
する。
On the other hand, during the period when the MOSFET Q1 is OFF (time t2 to t3), the voltage at one end (node A) of the secondary winding of the main transformer T1 becomes 0V, and the MOSFE is turned on.
Since the gate voltage Vg3 of TQ3 also becomes 0V, MOSF
ETQ3 turns off. Further, the voltage Vb at the other end (node B) of the secondary winding of the main transformer T1 becomes VC1 / N, and the gate voltage Vg4 of the MOSFET Q4 also becomes VC1 / N.
Therefore, the MOSFET Q4 is turned on. Therefore, the current flowing through the load circulates through MOSFET Q4.

【0027】ここで、負荷電流が定常時において、メイ
ントランスT1の二次巻線の他端(ノードB)で発生す
る電圧Vbがゲート絶縁耐圧以下であれば、ツェナーダ
イオードD1にツェナー電流が流れないためスイッチン
グトランジスタQ5はOFF状態で維持される。
When the load current is steady and the voltage Vb generated at the other end (node B) of the secondary winding of the main transformer T1 is equal to or lower than the gate withstand voltage, the Zener current flows through the Zener diode D1. Since it is not present, the switching transistor Q5 is maintained in the OFF state.

【0028】次に、時刻t4〜t5の期間において負荷
が急変し負荷電流が増大すると、MOSFETQ1のオ
ン期間Tonが長くなり、オフ期間Toffが短くなる
ため、上記式(2)、(3)で示したようにメイントラ
ンスT1の二次巻線の他端(ノードB)の電圧Vbが定
常時よりも高くなり、MOSFETQ4のゲート電圧V
g4が定常時よりも高くなる。
Next, when the load changes abruptly and the load current increases during the period from time t4 to t5, the on period Ton of the MOSFET Q1 becomes longer and the off period Toff becomes shorter, so that the above equations (2) and (3) are used. As shown, the voltage Vb at the other end (node B) of the secondary winding of the main transformer T1 becomes higher than in the steady state, and the gate voltage V of the MOSFET Q4 becomes
g4 becomes higher than in the steady state.

【0029】本実施形態のスイッチング電源は、MOS
FETQ1がOFFの期間において、メイントランスT
1の二次巻線の他端(ノードB)で発生した電圧Vb
(=VC1’/N)がツェナーダイオードD1のツェナ
ー電圧を越える値であった場合にスイッチングトランジ
スタQ5のベースに抵抗器R4を介してツェナー電流が
流れ込みスイッチングトランジスタQ5をONさせる。
The switching power supply of this embodiment is a MOS
While the FET Q1 is off, the main transformer T
The voltage Vb generated at the other end (node B) of the secondary winding of No. 1
When (= VC1 ′ / N) has a value exceeding the Zener voltage of the Zener diode D1, a Zener current flows into the base of the switching transistor Q5 via the resistor R4 to turn ON the switching transistor Q5.

【0030】その結果、MOSFETQ4のゲート電圧
Vg4が接地電位(0V)に引き込まれ、MOSFET
Q4がOFFする。なお、このとき負荷電流はMOSF
ETQ4の寄生ダイオードDpを介して還流される。
As a result, the gate voltage Vg4 of the MOSFET Q4 is pulled to the ground potential (0V),
Q4 turns off. At this time, the load current is MOSF.
It is returned through the parasitic diode Dp of ETQ4.

【0031】したがって、ツェナーダイオードD1のツ
ェナー電圧の値をMOSFETQ4のゲート絶縁耐圧以
下に選定することで、MOSFETQ4の損傷を防止す
ることができる。
Therefore, the MOSFET Q4 can be prevented from being damaged by selecting the value of the Zener voltage of the Zener diode D1 to be equal to or lower than the gate withstand voltage of the MOSFET Q4.

【0032】(第2の実施の形態)図3は本発明のスイ
ッチング電源の第2の実施の形態の構成を示す回路図で
ある。
(Second Embodiment) FIG. 3 is a circuit diagram showing the configuration of the second embodiment of the switching power supply of the present invention.

【0033】本実施形態のスイッチング電源は、メイン
トランスの構成と、スイッチングトランジスタQ5のベ
ースに接続される回路構成とが第1の実施の形態と異な
っている。その他の構成は第1の実施の形態と同様であ
るため、その説明は省略する。
The switching power supply of this embodiment differs from that of the first embodiment in the structure of the main transformer and the circuit structure connected to the base of the switching transistor Q5. Since other configurations are similar to those of the first embodiment, the description thereof will be omitted.

【0034】図3に示すように、メイントランスT2
は、3つの二次巻線T2a、T2b、T2cを備えた構
成である。メイントランスT2の二次巻線T2bは抵抗
器R2を介してMOSFETQ3のゲートに接続され、
二次巻線T2cは抵抗器R1を介してMOSFETQ4
のゲートに接続されている。また、スイッチングトラン
ジスタQ5のベースとメイントランスT2の二次巻線T
2c間には、直列に接続されたツェナーダイオードD
1、抵抗器R4、及びダイオードD3が挿入されてい
る。
As shown in FIG. 3, the main transformer T2
Is a configuration including three secondary windings T2a, T2b, T2c. The secondary winding T2b of the main transformer T2 is connected to the gate of the MOSFET Q3 via the resistor R2,
The secondary winding T2c is connected to the MOSFET Q4 via the resistor R1.
Is connected to the gate. Also, the base of the switching transistor Q5 and the secondary winding T of the main transformer T2.
Zener diode D connected in series between 2c
1, a resistor R4, and a diode D3 are inserted.

【0035】ツェナーダイオードD1のツェナー電圧
は、メイントランスT2の二次巻線T2cにゲート絶縁
耐圧を越える電圧が発生したときにツェナー電流が流れ
るような値に設定される。なお、ダイオードD2はスイ
ッチングトランジスタQ5のベースに負電圧が印加され
ることを防止するために挿入されたものである。
The Zener voltage of the Zener diode D1 is set to such a value that a Zener current flows when a voltage exceeding the gate withstand voltage is generated in the secondary winding T2c of the main transformer T2. The diode D2 is inserted to prevent a negative voltage from being applied to the base of the switching transistor Q5.

【0036】このような構成において、本実施形態のス
イッチング電源も第1の実施の形態と同様に、MOSF
ETQ1がOFFの期間において、メイントランスT1
の二次巻線T2cに発生した電圧がツェナーダイオード
D1のツェナー電圧を越える値である場合にスイッチン
グトランジスタQ5がONし、MOSFETQ4のゲー
ト電圧Vg4が接地電位に引き込まれてMOSFETQ
4がOFFする。したがって、ツェナーダイオードD1
のツェナー電圧の値をMOSFETQ4のゲート絶縁耐
圧以下に選定することで、MOSFETQ4の損傷を防
止することができる。
In such a configuration, the switching power supply of this embodiment is also a MOSF, as in the first embodiment.
Main transformer T1 while ETQ1 is OFF
When the voltage generated in the secondary winding T2c of the MOSFET Q4 exceeds the Zener voltage of the Zener diode D1, the switching transistor Q5 is turned on, the gate voltage Vg4 of the MOSFET Q4 is pulled to the ground potential, and the MOSFET Q4.
4 turns off. Therefore, the Zener diode D1
It is possible to prevent the MOSFET Q4 from being damaged by selecting the value of the Zener voltage of 1 or less as the gate withstand voltage of the MOSFET Q4 or less.

【0037】なお、本実施形態のスイッチング電源で
は、従来と同様に、MOSFETQ3のゲート電圧Vg
3、及びMOSFETQ4のゲート電圧Vg4の電圧
を、上記式(1)、(2)で表すことができるが、式
(1)中の“N”はメイントランスT2の一次巻線と二
次巻線T2bの巻線比であり、式(2)中の“N”はメ
イントランスT2の一次巻線と二次巻線T2cの巻線比
となる。
In the switching power supply of this embodiment, the gate voltage Vg of the MOSFET Q3 is the same as in the conventional case.
3 and the voltage of the gate voltage Vg4 of the MOSFET Q4 can be expressed by the above equations (1) and (2), where "N" in the equation (1) is the primary winding and the secondary winding of the main transformer T2. It is the turn ratio of T2b, and "N" in the equation (2) is the turn ratio of the primary winding and the secondary winding T2c of the main transformer T2.

【0038】(第3の実施の形態)図4は本発明のスイ
ッチング電源の第3の実施の形態の構成を示す回路図で
ある。
(Third Embodiment) FIG. 4 is a circuit diagram showing the configuration of the third embodiment of the switching power supply of the present invention.

【0039】図4に示すように、本実施形態のスイッチ
ング電源は、フライホイール用のダイオードとして、ダ
イオードD3がMOSETQ4と並列に接続された構成
である。その他の構成及び動作は第1の実施の形態と同
様であるため、その説明は省略する。
As shown in FIG. 4, the switching power supply of this embodiment has a structure in which a diode D3 is connected in parallel with the MOSETQ4 as a flywheel diode. The other configurations and operations are the same as those in the first embodiment, and the description thereof will be omitted.

【0040】本実施形態のスイッチング電源も第1の実
施の形態と同様に、ツェナーダイオードD1のツェナー
電圧の値をMOSFETQ4のゲート絶縁耐圧以下に選
定することで、MOSFETQ4の損傷を防止すること
ができる。また、フライホイール用のダイオードD3を
MOSETQ4と並列に設けているため、ダイオードD
3を介して負荷電流が還流される。したがって、第1の
実施の形態よりも大きい負荷電流を流すことが可能なス
イッチング電源を得ることができる。
Similarly to the first embodiment, the switching power supply of the present embodiment can prevent damage to the MOSFET Q4 by selecting the value of the Zener voltage of the Zener diode D1 to be equal to or lower than the gate withstand voltage of the MOSFET Q4. . Further, since the flywheel diode D3 is provided in parallel with the MOSETQ4, the diode D3
The load current is circulated via 3. Therefore, it is possible to obtain a switching power supply capable of flowing a larger load current than that of the first embodiment.

【0041】(第4の実施の形態)図5は本発明のスイ
ッチング電源の第4の実施の形態の構成を示す回路図で
ある。
(Fourth Embodiment) FIG. 5 is a circuit diagram showing the configuration of a fourth embodiment of the switching power supply of the present invention.

【0042】図5に示すように、本実施形態のスイッチ
ング電源は、第2の実施の形態のスイッチング電源と第
3の実施の形態のスイッチング電源を組み合わせた構成
である。したがって、本実施形態のスイッチング電源の
構成及び動作は第2の実施の形態及び第3の実施の形態
と同様であるため、その説明は省略する。
As shown in FIG. 5, the switching power supply of this embodiment is a combination of the switching power supply of the second embodiment and the switching power supply of the third embodiment. Therefore, the configuration and operation of the switching power supply of this embodiment are the same as those of the second and third embodiments, and therefore their explanations are omitted.

【0043】本実施形態のスイッチング電源は、第2の
実施の形態及び第3の実施の形態と同様の効果を得るこ
とができる。
The switching power supply of this embodiment can obtain the same effects as those of the second and third embodiments.

【0044】(第5の実施の形態)図6は本発明のスイ
ッチング電源の第5の実施の形態の構成を示す回路図で
ある。
(Fifth Embodiment) FIG. 6 is a circuit diagram showing the configuration of a fifth embodiment of the switching power supply of the present invention.

【0045】図6に示すように、本実施形態のスイッチ
ング電源は、図9に示した従来のスイッチング電源の構
成に加えて、MOSFETQ4のゲート電圧Vg4を制
限するためのMOSFETQ6、ツェナーダイオードD
3、ダイオードD4、及び抵抗器R5を有する構成であ
る。
As shown in FIG. 6, in addition to the configuration of the conventional switching power supply shown in FIG. 9, the switching power supply of this embodiment has a MOSFET Q6 for limiting the gate voltage Vg4 of the MOSFET Q4 and a Zener diode D.
3, the diode D4, and the resistor R5.

【0046】MOSFETQ6のソース(S)−ドレイ
ン(D)は、抵抗器R1と直列に接続されてMOSFE
TQ4のゲートとメイントランスT1の二次巻線の他端
(ノードB)間に挿入されている。また、MOSFET
Q6のゲートと接地電位間には直列に接続されたツェナ
ーダイオードD4とダイオードD5が挿入され、さら
に、MOSFETQ6のゲート(G)とドレイン(D)
間には抵抗器R5が挿入されている。
The source (S) -drain (D) of the MOSFET Q6 is connected in series with the resistor R1 and is connected to the MOSFE.
It is inserted between the gate of TQ4 and the other end (node B) of the secondary winding of the main transformer T1. Also MOSFET
A Zener diode D4 and a diode D5 connected in series are inserted between the gate of Q6 and the ground potential, and the gate (G) and drain (D) of the MOSFET Q6 are further inserted.
A resistor R5 is inserted between them.

【0047】ツェナーダイオードD4のツェナー電圧
は、メイントランスT1の二次側にゲート絶縁耐圧を越
える電圧が発生したときにツェナー電流が流れるような
値に設定される。その他の構成は従来と同様であるた
め、その説明は省略する。
The Zener voltage of the Zener diode D4 is set to such a value that a Zener current flows when a voltage exceeding the gate withstand voltage occurs on the secondary side of the main transformer T1. Since other configurations are the same as the conventional ones, the description thereof will be omitted.

【0048】次に、図6に示したスイッチング電源の動
作について図7を用いて説明する。
Next, the operation of the switching power supply shown in FIG. 6 will be described with reference to FIG.

【0049】図7は図6に示したスイッチング電源の動
作の様子を示すタイミングチャートである。
FIG. 7 is a timing chart showing how the switching power supply shown in FIG. 6 operates.

【0050】図7に示すように、負荷電流が定常時にお
いて、MOSFETQ1がONの期間(時刻t1〜t
2)では、メイントランスT1の二次巻線の一端(ノー
ドA)の電圧がVi/Nとなり、MOSFETQ3のゲ
ート電圧Vg3もVi/Nとなるため、MOSFETQ
3がONする。また、メイントランスT1の二次巻線の
他端(ノードB)の電圧Vb(=Vg4)が0Vとな
り、MOSFETQ4のゲート電圧Vg4が0Vとなる
ため、MOSFETQ4がOFFする。したがって、従
来と同様にチョークコイルL1及び平滑用コンデンサC
2を通して負荷に整流電圧Voが供給される。
As shown in FIG. 7, when the load current is steady, the MOSFET Q1 is ON (time t1 to t).
In 2), the voltage at one end (node A) of the secondary winding of the main transformer T1 becomes Vi / N, and the gate voltage Vg3 of the MOSFET Q3 also becomes Vi / N.
3 turns on. Further, since the voltage Vb (= Vg4) at the other end (node B) of the secondary winding of the main transformer T1 becomes 0V and the gate voltage Vg4 of the MOSFET Q4 becomes 0V, the MOSFET Q4 is turned off. Therefore, as in the conventional case, the choke coil L1 and the smoothing capacitor C are provided.
The rectified voltage Vo is supplied to the load through 2.

【0051】一方、MOSFETQ1がOFFの期間
(時刻t2〜t3)では、メイントランスT1の二次巻
線の一端(ノードA)の電圧が0Vとなり、MOSFE
TQ3のゲート電圧Vg3も0Vとなるため、MOSF
ETQ3がOFFする。また、メイントランスT1の二
次巻線の他端(ノードB)の電圧VbがVC1/Nとな
り、MOSFETQ4のゲート電圧Vg4もVC1/N
となるため、MOSFETQ4がONする。したがっ
て、負荷に流れる電流がMOSFETQ4を通して還流
する。
On the other hand, during the period when the MOSFET Q1 is OFF (time t2 to t3), the voltage at one end (node A) of the secondary winding of the main transformer T1 becomes 0V, and the MOSFE is turned on.
Since the gate voltage Vg3 of TQ3 also becomes 0V, MOSF
ETQ3 turns off. Further, the voltage Vb at the other end (node B) of the secondary winding of the main transformer T1 becomes VC1 / N, and the gate voltage Vg4 of the MOSFET Q4 also becomes VC1 / N.
Therefore, the MOSFET Q4 is turned on. Therefore, the current flowing through the load circulates through MOSFET Q4.

【0052】ここで、負荷電流が定常時において、メイ
ントランスT1の二次巻線の他端(ノードB)で発生す
る電圧Vbがゲート絶縁耐圧以下であれば、ツェナーダ
イオードD4にツェナー電流が流れないためMOSFE
TQ6はON状態で維持される。
When the load current is steady and the voltage Vb generated at the other end (node B) of the secondary winding of the main transformer T1 is equal to or lower than the gate withstand voltage, the zener current flows through the zener diode D4. MOSFE because there is no
TQ6 is maintained in the ON state.

【0053】次に、時刻t4〜t5の期間において負荷
が急変し負荷電流が増大すると、MOSFETQ1のオ
ン期間Tonが長くなり、オフ期間Toffが短くなる
ため、上記式(2)、(3)で示したようにメイントラ
ンスT1の二次巻線の他端(ノードB)の電圧Vbが定
常時よりも高くなり、MOSFETQ4のゲート電圧V
g4が定常時よりも高くなる。
Next, when the load suddenly changes and the load current increases during the period from time t4 to t5, the on period Ton of the MOSFET Q1 becomes longer and the off period Toff becomes shorter. Therefore, the above equations (2) and (3) are used. As shown, the voltage Vb at the other end (node B) of the secondary winding of the main transformer T1 becomes higher than in the steady state, and the gate voltage V of the MOSFET Q4 becomes
g4 becomes higher than in the steady state.

【0054】本実施形態のスイッチング電源は、MOS
FETQ1がOFFしているときにメイントランスT1
の二次巻線の他端(ノードB)で発生した電圧Vb(V
C1’/N)がツェナーダイオードD4のツェナー電圧
を越える値であった場合にツェナーダイオードD4に抵
抗器R5を介してツェナー電流が流れ、MOSFETQ
6のゲート(G)にツェナーダイオードD4のツェナー
電圧VzとダイオードD5の順方向電圧VF5を加えた
電圧値Vz+VF5が印加される。したがって、MOS
FETQ6のソース(S)にはVz+VF5からMOS
FETQ6のカットオフ電圧Vgsを引いた電圧Vz+
VF5−Vgsが出力され、MOSFETQ4のゲート
電圧Vg4はVz+VF5−Vgsに制限される。
The switching power supply of this embodiment is a MOS
Main FET T1 when FET Q1 is off
Of the voltage Vb (V
When C1 ′ / N) is a value exceeding the Zener voltage of the Zener diode D4, a Zener current flows through the Zener diode D4 via the resistor R5, and the MOSFET Q
A voltage value Vz + VF5 obtained by adding the Zener voltage Vz of the Zener diode D4 and the forward voltage VF5 of the diode D5 is applied to the gate (G) of 6. Therefore, MOS
The source (S) of FET Q6 is from Vz + VF5 to MOS
The voltage Vz + obtained by subtracting the cutoff voltage Vgs of the FET Q6
VF5-Vgs is output, and the gate voltage Vg4 of the MOSFET Q4 is limited to Vz + VF5-Vgs.

【0055】よって、ツェナーダイオードD4のツェナ
ー電圧の値をMOSFETQ4のゲート絶縁耐圧以下に
選定することで、第1の実施の形態と同様にMOSFE
TQ4の損傷を防止することができる。
Therefore, by selecting the value of the Zener voltage of the Zener diode D4 to be equal to or lower than the gate withstand voltage of the MOSFET Q4, the MOSFE can be obtained as in the first embodiment.
It is possible to prevent damage to TQ4.

【0056】なお、本実施形態のスイッチング電源に、
第3の実施の形態と同様にMOSFETQ4と並列にフ
ライホイール用のダイオードD3を設けてもよい。その
場合、第3の実施の形態と同様の効果を得ることができ
る。
The switching power supply of this embodiment is
Similarly to the third embodiment, a flywheel diode D3 may be provided in parallel with the MOSFET Q4. In that case, the same effect as that of the third embodiment can be obtained.

【0057】(第6の実施の形態)図8は本発明のスイ
ッチング電源の第6の実施の形態の構成を示す回路図で
ある。
(Sixth Embodiment) FIG. 8 is a circuit diagram showing the configuration of a sixth embodiment of the switching power supply of the present invention.

【0058】図8に示すように、本実施形態のスイッチ
ング電源は、第2の実施の形態のスイッチング電源と第
5の実施の形態のスイッチング電源を組み合わせた構成
である。したがって、構成及び動作は第2の実施の形態
及び第5の実施の形態と同様であるため、その説明は省
略する。
As shown in FIG. 8, the switching power supply according to the present embodiment has a combination of the switching power supply according to the second embodiment and the switching power supply according to the fifth embodiment. Therefore, the configuration and the operation are similar to those of the second and fifth embodiments, and the description thereof will be omitted.

【0059】本実施形態のスイッチング電源は、第2の
実施の形態及び第5の実施の形態と同様の効果を得るこ
とができる。
The switching power supply of this embodiment can obtain the same effects as those of the second and fifth embodiments.

【0060】さらに、第3の実施の形態と同様にMOS
FETQ4と並列にフライホイール用のダイオードD3
を設ければ、第3の実施の形態と同様の効果も得ること
ができる。
Further, as in the third embodiment, the MOS
Flywheel diode D3 in parallel with FET Q4
By providing, it is possible to obtain the same effect as that of the third embodiment.

【0061】[0061]

【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載する効果を奏する。
Since the present invention is constructed as described above, it has the following effects.

【0062】第2の電界効果トランジスタのゲート電圧
を接地電位に引き込むためのスイッチングトランジスタ
と、第2の電界効果トランジスタのゲート電圧が絶縁耐
圧を越える電圧のとき、第2の電界効果トランジスタの
ゲート電圧を接地電位に引き込むために、スイッチング
トランジスタをオンさせるための入力電流を供給するツ
ェナーダイオードとを有する構成、または第2の電界効
果トランジスタのゲート電圧を絶縁耐圧以下の所定の電
圧に制限するための第3の電界効果トランジスタと、第
2の電界効果トランジスタのゲート電圧が絶縁耐圧を越
える電圧のとき、第2の電界効果トランジスタのゲート
電圧を所定の電圧に設定するために、第3の電界効果ト
ランジスタのゲート電圧を制限するためのツェナーダイ
オードとを有する構成とすることで、第2の電界効果ト
ランジスタのゲート電圧が絶縁耐圧以下に制限される。
したがって、第2の電界効果トランジスタの損傷を防止
することができる。
When the switching transistor for pulling the gate voltage of the second field effect transistor to the ground potential and the gate voltage of the second field effect transistor exceed the withstand voltage, the gate voltage of the second field effect transistor. A zener diode that supplies an input current for turning on the switching transistor in order to pull the gate to the ground potential, or for limiting the gate voltage of the second field effect transistor to a predetermined voltage equal to or lower than the withstand voltage. When the gate voltages of the third field effect transistor and the second field effect transistor exceed the withstand voltage, the third field effect transistor is set in order to set the gate voltage of the second field effect transistor to a predetermined voltage. With a Zener diode for limiting the gate voltage of the transistor With formed, the gate voltage of the second field effect transistor is limited to less than the withstand voltage.
Therefore, damage to the second field effect transistor can be prevented.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明のスイッチング電源の第1の実施の形態
の構成を示す回路図である。
FIG. 1 is a circuit diagram showing a configuration of a first embodiment of a switching power supply of the present invention.

【図2】図1に示したスイッチング電源の動作の様子を
示すタイミングチャートである。
FIG. 2 is a timing chart showing how the switching power supply shown in FIG. 1 operates.

【図3】本発明のスイッチング電源の第2の実施の形態
の構成を示す回路図である。
FIG. 3 is a circuit diagram showing a configuration of a second embodiment of a switching power supply of the present invention.

【図4】本発明のスイッチング電源の第3の実施の形態
の構成を示す回路図である。
FIG. 4 is a circuit diagram showing a configuration of a third embodiment of a switching power supply of the present invention.

【図5】本発明のスイッチング電源の第4の実施の形態
の構成を示す回路図である。
FIG. 5 is a circuit diagram showing a configuration of a switching power supply according to a fourth embodiment of the present invention.

【図6】本発明のスイッチング電源の第5の実施の形態
の構成を示す回路図である。
FIG. 6 is a circuit diagram showing a configuration of a fifth embodiment of a switching power supply of the present invention.

【図7】図6に示したスイッチング電源の動作の様子を
示すタイミングチャートである。
FIG. 7 is a timing chart showing how the switching power supply shown in FIG. 6 operates.

【図8】本発明のスイッチング電源の第6の実施の形態
の構成を示す回路図である。
FIG. 8 is a circuit diagram showing a configuration of a sixth embodiment of a switching power supply of the present invention.

【図9】アクティブクランプ方式と同期整流回路とを組
み合わせた従来のスイッチング電源の構成を示す回路図
である。
FIG. 9 is a circuit diagram showing a configuration of a conventional switching power supply in which an active clamp system and a synchronous rectification circuit are combined.

【符号の説明】[Explanation of symbols]

C1 クランプコンデンサ C2 平滑用コンデンサ D1、D4 ツェナーダイオード D2、D3、D5 ダイオード E1 直流電源 L1 チョークコイル Q1〜Q4、Q6 MOSFET Q5 スイッチングトランジスタ R1、R2、R4、R5 抵抗器 T1、T2 メイントランス C1 clamp capacitor C2 smoothing capacitor D1, D4 Zener diode D2, D3, D5 diodes E1 DC power supply L1 choke coil Q1-Q4, Q6 MOSFET Q5 switching transistor R1, R2, R4, R5 resistors T1, T2 main transformer

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平11−69803(JP,A) 特開 平11−332225(JP,A) 特開 平6−343262(JP,A) 特開 平7−106565(JP,A) 特開 昭56−40272(JP,A) 特開 昭54−8474(JP,A) (58)調査した分野(Int.Cl.7,DB名) H02M 3/28 H02M 7/21 ─────────────────────────────────────────────────── ─── Continuation of the front page (56) Reference JP-A-11-69803 (JP, A) JP-A-11-332225 (JP, A) JP-A-6-343262 (JP, A) JP-A-7- 106565 (JP, A) JP 56-40272 (JP, A) JP 548474 (JP, A) (58) Fields investigated (Int.Cl. 7 , DB name) H02M 3/28 H02M 7 /twenty one

Claims (6)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 トランスと、 前記トランスの一次巻線に供給される直流電力を所定の
周期でスイッチングする第1のスイッチング素子と、 前記第1のスイッチング素子がオフのときに、前記トラ
ンスの一次巻線に対する印加電圧を制限するためのクラ
ンプコンデンサ及び第2のスイッチング素子と、 前記トランスの二次巻線から出力される交流電力を整流
するために前記トランスの二次巻線と直列に接続される
第1の電界効果トランジスタと、 前記トランスの二次巻線から出力される交流電力を整流
するために前記トランスの二次巻線と並列に接続される
第2の電界効果トランジスタと、 前記第1の電界効果トランジスタ及び第2の電界効果ト
ランジスタによる整流出力を平滑化するための平滑用素
子と、 を有するスイッチング電源であって、 前記第2の電界効果トランジスタのゲート電圧を接地電
位に引き込むためのスイッチングトランジスタと、 前記第2の電界効果トランジスタのゲート電圧が絶縁耐
圧を越える電圧のとき、前記第2の電界効果トランジス
タのゲート電圧を接地電位に引き込むために、前記スイ
ッチングトランジスタをオンさせるための入力電流を供
給するツェナーダイオードと、 を有するスイッチング電源。
1. A transformer, a first switching element that switches DC power supplied to a primary winding of the transformer at a predetermined cycle, and a primary of the transformer when the first switching element is off. A clamp capacitor and a second switching element for limiting the voltage applied to the winding, and a series connection with the secondary winding of the transformer for rectifying the AC power output from the secondary winding of the transformer. A first field-effect transistor, a second field-effect transistor connected in parallel with the secondary winding of the transformer for rectifying the AC power output from the secondary winding of the transformer, And a smoothing element for smoothing the rectified output by the first field effect transistor and the second field effect transistor. A switching transistor for pulling the gate voltage of the second field effect transistor to the ground potential, and a gate voltage of the second field effect transistor when the gate voltage exceeds the withstand voltage. A zener diode that supplies an input current for turning on the switching transistor in order to pull the gate voltage to the ground potential.
【請求項2】 前記トランスは、第1の二次巻線、第2
の二次巻線、及び第3の二次巻線を備え、 前記第2の電界効果トランジスタが前記第1の二次巻線
と並列に接続され、 前記第1の電界効果トランジスタのゲートが前記第2の
二次巻線に接続され、 前記第2の電界効果トランジスタのゲートが前記第3の
二次巻線と接続された請求項1記載のスイッチング電
源。
2. The transformer comprises a first secondary winding and a second secondary winding.
Secondary winding, and a third secondary winding, the second field effect transistor is connected in parallel with the first secondary winding, the gate of the first field effect transistor is The switching power supply according to claim 1, wherein the switching power supply is connected to a second secondary winding, and the gate of the second field effect transistor is connected to the third secondary winding.
【請求項3】 前記スイッチングトランジスタの入力端
子に負電圧が印加されることを防止するために、前記ツ
ェナーダイオードと直列に接続されるダイオードを有す
る請求項2記載のスイッチング電源。
3. The switching power supply according to claim 2, further comprising a diode connected in series with the Zener diode to prevent a negative voltage from being applied to the input terminal of the switching transistor.
【請求項4】 トランスと、 前記トランスの一次巻線に供給される直流電力を所定の
周期でスイッチングする第1のスイッチング素子と、 前記第1のスイッチング素子がオフのときに、前記トラ
ンスの一次巻線に対する印加電圧を制限するためのクラ
ンプコンデンサ及び第2のスイッチング素子と、 前記トランスの二次巻線から出力される交流電力を整流
するために前記トランスの二次巻線と直列に接続される
第1の電界効果トランジスタと、 前記トランスの二次巻線から出力される交流電力を整流
するために前記トランスの二次巻線と並列に接続される
第2の電界効果トランジスタと、 前記第1の電界効果トランジスタ及び第2の電界効果ト
ランジスタによる整流出力を平滑化するための平滑用素
子と、 を有するスイッチング電源であって、 前記第2の電界効果トランジスタのゲート電圧を絶縁耐
圧以下の所定の電圧に制限するための第3の電界効果ト
ランジスタと、 前記第2の電界効果トランジスタのゲート電圧が絶縁耐
圧を越える電圧のとき、前記第2の電界効果トランジス
タのゲート電圧を前記所定の電圧に設定するために、前
記第3の電界効果トランジスタのゲート電圧を制限する
ためのツェナーダイオードと、前記第3の電界効果トランジスタのゲートに負電圧が印
加されることを防止するために、前記ツェナーダイオー
ドと直列に接続されるダイオードと、 を有するスイッチング電源。
4. A transformer, a first switching element that switches DC power supplied to a primary winding of the transformer at a predetermined cycle, and a primary of the transformer when the first switching element is off. A clamp capacitor and a second switching element for limiting the voltage applied to the winding, and a series connection with the secondary winding of the transformer for rectifying the AC power output from the secondary winding of the transformer. A first field-effect transistor, a second field-effect transistor connected in parallel with the secondary winding of the transformer for rectifying the AC power output from the secondary winding of the transformer, And a smoothing element for smoothing the rectified output by the first field effect transistor and the second field effect transistor. A third field effect transistor for limiting the gate voltage of the second field effect transistor to a predetermined voltage equal to or lower than the withstand voltage, and a voltage of which the gate voltage of the second field effect transistor exceeds the withstand voltage. At this time, in order to set the gate voltage of the second field effect transistor to the predetermined voltage, a Zener diode for limiting the gate voltage of the third field effect transistor, and a third field effect transistor Negative voltage on the gate
In order to prevent being added, the Zener diode
And a diode connected in series with the switching power supply.
【請求項5】 前記トランスは、第1の二次巻線、第2
の二次巻線、及び第3の二次巻線を備え、 前記第2の電界効果トランジスタが前記第1の二次巻線
と並列に接続され、 前記第1の電界効果トランジスタのゲートが前記第2の
二次巻線に接続され、 前記第2の電界効果トランジスタのゲートが前記第3の
二次巻線と接続された請求項4記載のスイッチング電
源。
5. The transformer comprises a first secondary winding and a second secondary winding.
Secondary winding, and a third secondary winding, the second field effect transistor is connected in parallel with the first secondary winding, the gate of the first field effect transistor is The switching power supply according to claim 4, wherein the switching power supply is connected to a second secondary winding, and the gate of the second field effect transistor is connected to the third secondary winding.
【請求項6】 前記第2の電界効果トランジスタと並列
に接続される、負荷電流を還流するためのフライホイー
ルダイオードを有する請求項1乃至5のいずれか1項
載のスイッチング電源。
6. A parallel with the second field effect transistor.
Flywheel for returning load current, connected to
Any one SL <br/> mounting of the switching power supply of claims 1 to 5 having Le diode.
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