JP3506612B2 - スケジューリング制御装置 - Google Patents

Description

【発明の詳細な説明】

【発明の属する技術分野】本発明はスケジューリング制
御装置に関し、特に大規模ATMスイッチの一構成法であ
る入力バッファ型スイッチにおけるスケジューリング制
御装置に関するものである。

【０００１】近年、インターネットの爆発的な普及や大
容量・高品質な情報を扱うメディアの登場により、大容
量データを柔軟に扱うことのできる大規模な通信インフ
ラの整備に期待が寄せられている。そして、実現の鍵と
なる数百ギガ〜数テラオーダの容量を持つ大規模ATMス
イッチに関心が集まっている。

【０００２】

【従来の技術】ATMスイッチの一構成法として、入力回
線（方路）毎に単一バッファを持つ基本的な入力バッフ
ァ型スイッチが図30(1)に示されている。この構成は、
図示のように3つの入力回線が1つの出力回線（出力方
路）に集中するというようなHOL(Head Of Line)ブロッ
キングの問題があり、スループットが58.6%までしか上
がらないことが知られている。

【０００３】このようなHOLブロッキングを回避する手
段として、同図(2)や図2に示すように、入力バッファ部
IBを論理的に出力回線毎に分割し、対応するアルゴリズ
ムに従って送出権をスケジューリング制御装置SCによっ
てスケジューリングする方式が従来より提案されてい
る。

【０００４】その一つとして入力回線と出力回線間でRe
q(要求)/Ack(確認)制御を行う方式が知られている
が、この方式は、入力回線−出力回線間で何度も情報
のやりとりを繰り返して、スケジューリング処理を行っ
ていた。また、入力回線と出力回線間の組み合わせが最
大となるような組み合わせを求める別の方式では、最
適な組み合わせを求めるために複雑な演算処理を繰り返
し行っていた。

【０００５】

【発明が解決しようとする課題】上述のReq/Ack制御を
用いた方式は、特性向上のための入出力回線間で情報
の受け渡しを何度も行いスケジューリング処理が繰り返
し必要なことから、高速スケジューリングを実現するた
めに高速なデバイスが必要であった。

【０００６】また、最大の組み合わせを求める様な方式
は、複雑な論理演算をハードウェアで実現することが
困難であった。従って本発明は、高速な繰り返しスケジ
ューリングや複雑な演算処理を必要とせず、簡素でかつ
処理速度がデバイスに依存しないスケジューリング制御
装置の実現を課題としている。

【０００７】

【課題を解決するための手段】図1は上記の課題を解決
するための本発明に係るスケジューリング制御装置SCの
原理構成図を示したもので、特に後述する動作原理(1)
及び(2)に対応するスケジューリング制御装置を示して
おり、要求情報管理部1とハイウェイ(HW)内ポインタ制
御部2とハイウェイ間ポインタ制御部3とスケジューリン
グ処理部4とで構成されている。

【０００８】このスケジューラ制御装置は、端的に言え
ば入力バッファ部IBからの送出要求情報に基づき、スケ
ジューリング結果として適切な出力回線を求めるもので
あり、各入力バッファから送出されるセルあるいはパケ
ットを各々異なる出力回線にルーチングされるようにス
ケジューリングするものである。以下、各請求項に係る
本発明について順次説明する。

【０００９】図2は請求項1に係る本発明の動作原理(1)
を示したものである。すなわち、要求情報管理部1は、
各入力回線#1〜#Nが所望する出力回線#1〜#Nへの送出要
求情報（単に要求情報と称することがある）RQ1〜RQNを
入力回線毎に管理するものであり、送出要求の有無を"
0" 又は"1"で表す。ハイウェイ間ポインタ（P_HW）は、
ハイウェイ間ポインタ制御部3によって与えられ、どの
入力回線からスケジューリングを開始するかを示すもの
であり、このハイウェイ間ポインタ（P_HW）が示す入力
回線から順にN回線分のスケジューリングを行う。

【００１０】ハイウェイ内ポインタ（P_O#j：jは回線番
号）は、ハイウェイ内ポインタ制御部2によって与えら
れ、複数の出力回線の中から所望する一つを選択する際
に、どの出力回線から検索を開始するかを示すものであ
り、このハイウェイ内ポインタ（P_O#j）が示す出力回線
から順に検索を行い、最初に見つかった出力回線に対し
て送出権を与える。

【００１１】スケジューリング処理部4は、ハイウェイ
内ポインタとハイウェイ間ポインタを制御し、他の入力
回線に選択されていない出力回線でかつ最初に見つかっ
た出力回線に対して送出権を与え、送出許可を与えた回
線を次のスケジューリング処理にその結果SR1を反映さ
せる。

【００１２】このような動作原理(1)を図3〜図5を用い
て、より具体的に説明する。なお、この例では、４x４
のスイッチを想定し、入力回線をi1〜i4、出力回線をo1
〜o4とする。そして、これらを結ぶ実線は送出要求の有
無を意味する。例えば図3では入力回線#2は出力回線#1,
#3, #4に送出要求を持っていることを表している。

【００１３】まず、図3による1回目のスケジューリング
処理例を図5のフローチャートを参照して説明する。ま
ず、スケジューリング処理部4は図5のS0に示すように設
定されたハイウェイ間ポインタ（P_HW）が示す入力回線
からN回線分のスケジューリングを行う。この例ではハ
イウェイ間ポインタ（P_HW）=1であるため、入力回線#
1、回線#2, 回線#3, 回線#4の順でスケジューリングを
行う。

【００１４】(a)STEP0（初期状態） 入力回線#1は出力回線#3に対して、入力回線#2は出力回
線#1, #3, #4に対して、入力回線#3は出力回線#2, #3に
対して、入力回線#4は出力回線#2, #3に対して要求があ
るとする。

【００１５】ハイウェイ間ポインタ（P_HW）は初期値=1,
各入力回線毎のハイウェイ内ポインタ(P_i#j：jはハイ
ウェイ番号) は、それぞれ、P_i1=1, P_i2=2, P_i3=3, P_i4
=4であったとする。

【００１６】(b)STEP1 入力回線#1は出力回線#3に対する送出要求を持ってい
る。ハイウェイ内ポインタ(P_i1)は1を指しており、出力
回線#1から送出要求の有無を検索する（同S1）。この例
では出力回線#3への要求しか無いため、最初に見つかる
出力回線は出力回線#3であり、入力回線#1の出力回線を
#3に決定する（同S2,S3)。そして、ハイウェイ内ポイン
タを決定回線の次の出力回線に更新（すなわちP_i1=4に
更新）し（同S4）、決定した回線番号(#3)を次の入力回
線に通知する。

【００１７】(c)STEP2 次に入力回線#2についても同様の処理を行う。すなわ
ち、入力回線#2が要求している出力回線は、#1, #3, #4
である。ハイウェイ内ポインタ(P_i2)は2を指しており、
出力回線#2から要求の有無を検索する。この例では#3が
最初に見つかるが、この回線は既に入力回線#1で確保さ
れており使用することができない。従って、その次に見
つかる出力回線#4を送出回線とする。そして、ハイウェ
イ内ポインタを決定回線の次の出力回線に更新（すなわ
ちP_i2=1）し、決定した回線#4を前回線から受け取った
確保済み情報(#3)とともに次の回線に通知する。

【００１８】(d)STEP3 次に入力回線#3についても同様の処理を行う。すなわ
ち、入力回線#3が要求している出力回線は、#2, #3であ
る。ハイウェイ内ポインタ(P_i3)は3を指しており、出力
回線#3から要求の有無を検索する。この例では#3が最初
に見つかるが、この回線は既に入力回線#1で確保されて
おり使用することができない。従って、その次に見つか
る出力回線#2を送出回線とする。

【００１９】この例のように、ハイウェイ内ポインタが
示す回線（#3）に要求があり、かつその回線が他の回線
に既に確保されている場合には、ハイウェイポインタを
更新しない（請求項5）。この様にすることで均等なス
ケジューリングを可能にしている。そして、決定した回
線番号#2を前回線から受け取った確保済み情報(#3, #4)
とともに次の回線に通知する。

【００２０】(e)STEP4 最後の回線も同様に処理が行われる。すなわち、入力回
線#4が要求している出力回線は、#2, #3である。ハイウ
ェイ内ポインタ(P_i4)は4を指しており、出力回線#4から
送出要求の有無を検索する。この例では#2が最初に見つ
かるが、この回線は既に入力回線#3で確保されており使
用することができない。また、次に見つかる出力回線#3
も入力回線#1に使用されており、結局どの出力回線に対
しても送出することができない。この場合もハイウェイ
内ポインタを更新しないようにする。

【００２１】その後、最大回線数（LINE)を越えている
か否かを判定し（同S5）、越えている時のみ出力回線番
号を#1に戻し、全出力について確認し（同S6）、最大回
線数を越えている時のみ、入力回線番号を#1に戻す（同
S7）。

【００２２】(f)STEP5 N回線分のスケジューリングが終わった時点（同S8)で、
次の周期のスケジューリングの為に、ハイウェイ間ポイ
ンタを更新する（同S9)。すなわちP_HW=2となる。

【００２３】以上のスケジューリング処理により以下の
ような結果が得られる。 入力回線#1→出力回線#3 入力回線#2→出力回線#4 入力回線#3→出力回線#2 入力回線#4→なし

【００２４】次の2回目のスケジューリング周期は図4
(a)〜(f)に示す如く、図3の動作例(STEP0〜STEP5)が同
様に繰り返され、図示5のフローチャートも同様に適用
される。今度はハイウェイ間ポインタが2を示している
ので、入力回線#2から順に、#3,#4, #1の順でスケジュ
ーリングが行われる。

【００２５】仮に要求情報が1回目のスケジューリング
時と同じであったとすると、スケジューリング結果は以
下の様になる。 入力回線#1→なし 入力回線#2→出力回線#1 入力回線#3→出力回線#3 入力回線#4→出力回線#2

【００２６】図6は請求項2に係る本発明の動作原理(2)
を示したものである。基本的に各機能ブロックの機能は
図2の動作原理(1)と同じであるが、役割が異なる。

【００２７】要求情報管理部1は、出力回線に対する各
入力回線からの送出要求を出力回線毎に管理するもので
あり、送出要求の有無を"0" 又は "1"で表す。ハイウェ
イ間ポインタ（P_HW）は、どの出力回線からスケジュー
リングを開始するかを示すものであり、ハイウェイ間ポ
インタ（P_HW）が示す出力回線から順にN回線分のスケジ
ューリングを行う。

【００２８】ハイウェイ内ポインタは（P_i#j：j は回線
番号）、出力回線に対して送出要求を送っている複数の
入力回線の中から一つを選択する際に、どの入力回線か
ら検索を行うかを示すものであり、ハイウェイ内ポイン
タ（P_i#j）が示す入力回線から順に検索を行い、最初に
見つかった送出要求に対して送出権を与える。

【００２９】スケジューリング処理部4は、ハイウェイ
内ポインタとハイウェイ間ポインタを制御し、他の回線
に選択されていない要求でかつ最初に見つかった回線に
対して送出権を与え、送出許可を与えた回線をスケジュ
ーリング結果SR2として次のスケジューリング処理部に
反映させる。

【００３０】このように、ハイウェイ間ポインタを出力
回線、ハイウェイ内ポインタを入力回線に対応させた場
合の基本動作は、動作原理(1)のスケジューリング処理
例（図3〜図5）と同様であるが、スケジューリング処理
部4はハイウェイ間ポインタが示す出力回線からN回線分
のスケジューリングを行う。この例ではハイウェイ間ポ
インタ(Pハイウェイ)=1であるため、出力回線#1、回線#
2, 回線#3, 回線#4の順でスケジューリングが行われ
る。

【００３１】以下、図7（1回目）及び図8（2回目）に示
したスケジューリング処理例に沿って具体的に説明す
る。 (a)STEP0:図7 入力回線#1は出力回線#3に対して、入力回線#2は出力回
線#1, #3, #4に対して、入力回線#3は出力回線#2, #3に
対して、入力回線#4は出力回線#2, #3に対して要求があ
るとする。

【００３２】出力回線の観点で見れば、上記要求は以下
の様に言い換えることができる。出力回線#1は入力回線
#2から、出力回線#2は入力回線#3, #4から、出力回線#3
は入力回線#1, #2, #3, #4から、出力回線#4は入力回線
#2から送出要求がある。

【００３３】ハイウェイ間ポインタ（P_HW）は初期値=1,
各出力回線毎のハイウェイ内ポインタ(P_O#j：jはハイ
ウェイ番号) は、それぞれ、P_O1=1, P_O2=2, P_O3=3, P_O4
=4であったとする。

【００３４】(b)STEP1 出力回線#1は入力回線#2からの送出要求を持っている。
ハイウェイ内ポインタ(P_O1)は1を指しており、入力回線
#1から送出要求の有無を検索する。この例では入力回線
#2からの要求しか無いため、最初に見つかる入力回線は
回線#2であり、入力回線#2を送出許可回線と決定する。
そして、ハイウェイ内ポインタを決定回線の次の入力回
線に更新（すなわちP_O1=3）し、決定した回線番号(#2)
を次の出力回線に通知する。

【００３５】(c)STEP2 次に出力回線#2についても同様の処理を行う。出力回線
#2に要求を出している入力回線は、#3, #4である。ハイ
ウェイ内ポインタ(P_O2)は2を指しており、入力回線#2か
ら要求の有無を検索する。この例では#3が最初に見つか
る。この回線は他の回線に確保されていないので、出力
回線#3を送出許可回線と決定する。そして、ハイウェイ
内ポインタを決定回線の次の入力回線に更新（すなわち
P_O2=4）し、決定した回線番号(#3)を前回線から受け取
った確保済み情報(#2)とともに次の出力回線に通知す
る。

【００３６】(d)STEP3 次に出力回線#3についても同様の処理を行う。出力回線
#3に要求を出している入力回線は、#1, #2, #3, #4であ
る。ハイウェイ内ポインタ(P_O3)は3を指しており、入力
回線#3から要求の有無を検索する。この例では#3が最初
に見つかるが、この回線は既に出力回線#2で確保されて
おり使用することができない。

【００３７】その為、その次に見つかる入力回線#4を送
出回線とする。この例のように、ハイウェイ内ポインタ
が示す回線#3に要求があり、かつその回線が他の回線に
確保されている場合には、ハイウェイ内ポインタを更新
しない（請求項5）。この様にすることで均等なスケジ
ューリングを可能にしている。そして、決定した回線#4
を前回線から受け取った確保済み情報(#2, #3) ととも
に次の回線に通知する。

【００３８】(e)STEP4 最後の回線も同様の処理が行われる。出力回線#4に送出
要求を出している入力回線は、#2である。ハイウェイ内
ポインタ(P_O4)は4を指しており、入力回線#4から送出要
求の有無を検索する。この例では#2が最初に見つかる
が、この回線は既に出力回線#1で確保されており使用す
ることができない。従って、結局どの入力回線にも送出
権は与えられない。この場合もハイウェイ内ポインタを
更新しないようにする（請求項5）。

【００３９】(f)STEP5 N回線分のスケジューリングが終わった時点で、次の周
期のスケジューリングの為に、ハイウェイ間ポインタを
更新する。すなわちP_HW=2となる。

【００４０】以上のスケジューリング処理により以下の
ような結果が得られる 入力回線#1→なし 入力回線#2→出力回線#1 入力回線#3→出力回線#2 入力回線#4→出力回線#3

【００４１】次の2回目のスケジューリング周期は図8
(a)〜(f)に示す如く、図7の動作例(STEP0〜STEP5)が同
様に繰り返される。今度はハイウェイ間ポインタが2を
示しているので、出力回線#2, #3, #4, #1の順でスケジ
ューリングが行われる。

【００４２】仮に要求情報が1回目のスケジューリング
時と同じであったとすると、スケジューリング結果は以
下の様になる。 入力回線#1→なし 入力回線#2→出力回線#4 入力回線#3→出力回線#3 入力回線#4→出力回線#2

【００４３】なお、図7及び図8のSTEP3では、ハイウェ
イ内ポインタの更新を他の回線に確保されている場合に
更新を行っていないが、制御を簡略化するために常に選
択された次の回線にしてもよい。

【００４４】また、上述した全てのハイウェイ間ポイン
タは、N回線分のスケジューリングが終わった時点で次
の回線に更新し、スケジューリング周期毎にスケジュー
リング開始回線を変更する。

【００４５】ハイウェイ内ポインタは、スケジューリン
グ処理部4が決定した回線の次の回線にハイウェイ内ポ
インタ値を更新する。但し、ハイウェイ内ポインタが示
す回線に要求があり且つその回線が既に他の回線によっ
てスケジューリングされている場合には更新を行わない
（請求項5）。これらの処理により、スケジューリング
毎に選択時の優先度を均等に割り当てるものである。

【００４６】上述の説明においては、該スケジューリン
グ処理部が、該ハイウェイ間ポインタを、スケジューリ
ング周期毎に隣接する次の回線に更新し、該ハイウェイ
内ポインタを、送出が決定した回線に隣接する次の回線
に更新している（請求項3）が、該ハイウェイ間ポイン
タを、スケジューリング周期中に最初に送出回線が確定
した回線の次の回線に更新し、該ハイウェイ内ポインタ
を、送出が決定した回線に隣接する次の回線に更新する
ようにしてもよい（請求項4）。

【００４７】すなわち、下記に示す例のように最初に送
出権を得た入力回線の次の入力回線にポインタを移動し
てもよい。

【００４８】 各入力回線からの送出要求が以下の様な場合と仮定す
る。 入力回線#0→出力回線#0, 出力回線#1 入力回線#1→出力回線#0, 出力回線#1 入力回線#2→要求なし 入力回線#3→要求なし

【００４９】表1は各ポインタ時のスケジューリング順
序の優先度を示す。

【表１】

【００５０】入力回線#0と#1とで比較した場合、4つの
内3つが入力回線#0の方（若番の方）が先に送出権を得
ることができ（□で囲まれた方が優先度高）、均等なス
ケジューリングが行われない。

【００５１】次に請求項4に係る本発明における優先度
を表2に示す。

【表２】

【００５２】ポインタ＝2の時、入力回線#0が優先的に
選択されポインタは#0の次、すなわち#1となる。入力回
線#0と#1とで優先度を比較した場合、均等な優先度にな
っており、公平なスケジューリングが可能となる。

【００５３】図9は、スケジューリング対象回線の要求
情報の中から一つを選択する請求項6に係る本発明を原
理的に示したものである。ここでは、一例としてある出
力回線に4つの入力回線から送出要求があり、前回のス
ケジューリング（図中：前回状態）において、入力回線
#0が選択されたとする。そして、今回のスケジューリン
グ( 図中：現在状態) では、ハイウェイ内ポインタ（図
中"P"）が、入力回線#1にあり、入力回線#0, #2, #3か
ら要求が来ていると想定する。

【００５４】ここで、Nビット（この例では4ビット）の
ビットマップ情報（ここでは、"1"が要求有り、"0" が
要求なしとする）をハイウェイ内ポインタが示す部分か
ら二つに分ける。そして、ハイウェイ内ポインタ以降を
A、ハイウェイ内ポインタ以前をBとする。これは、ハイ
ウェイ内ポインタを挟んで排他の二つのマスクパターン
（図中 Mask-A,B) を用意し、マスクパターンとNビット
の要求情報とのAND論理を取ることで容易に実現でき
る。

【００５５】そして、各々について、最初に"1" が見つ
かる場所を後述する若番選択論理回路を用いて求める。
図9では、Aにおいて、"1" が設定されている最若番回線
は"2"であり、Bにおいては"0"である。ここで、二つの
結果からどちらかを選択する必要があり、A 内に"1" が
あればAの結果を優先的に最終結果とし、なければBの結
果を採用することでハイウェイ内ポインタが示す回線か
ら最も近い最若番の回線を導くことができる。

【００５６】図10、請求項7に係る本発明によるスケジ
ューリングのパイプライン動作を示す。図9では高速な
検索方法について述べたが、回線数Nが非常に大きい領
域や、低速のデバイスを適用する場合においては、ある
単位時間（たとえば1セル時間）内に全回線数分のスケ
ジューリングを行うことは困難である。このような場合
に、すなわち、上記の動作原理(1)及び(2)のスケジュー
リング処理部4を複数個用意し、それぞれが独立に処理
を行う様にする。

【００５７】すなわち、上記の動作原理(1)及び(2)のス
ケジューリング方法は、回線毎にスケジューリング処理
が完結するため、前回のスケジューリング処理におい
て、どの回線が選択されたか、厳密にはハイウェイ間ポ
インタが何であったかさえ分かれば、他の回線のスケジ
ューリング結果を待たずに、次の周期のスケジューリン
グを行っても良いが、図10場合はある単位時間内に2回
線分のスケジューリングが可能なスケジューリング処理
部を4つ用いて、全8回線分の処理を行う場合を示してい
る。

【００５８】スケジューリング周期は4単位時間で終了
する。次のスケジューリング周期は、1単位時間（1セル
の転送時間）後に行う様にし、図10の順序(1st, 2nd, 3
rd,4th,…) でスケジューリングを行うことで、初めの
固定遅延は発生するものの、単位時間毎にスケジューリ
ング結果が求められる。

【００５９】図中、a,b,c,d … hは回線番号を示す。第
1回目のスケジューリングは、1セルの転送時間を示すT1
から開始し、T4で終了する。2回目のスケジューリング
はT2から開始し、T5で終了する。2回目のスケジューリ
ングが、bから始まっている理由は、上述した様にハイ
ウェイ間ポインタがスケジューリング周期毎に更新され
るためである。

【００６０】図11は請求項8に係る本発明の原理構成
（動作原理(3))を示したものである。要求情報管理部1
は、各入力回線が所望する出力回線への送出要求を入力
回線毎に管理するものであり、送出要求の有無を"0" 又
は "1"で表す。

【００６１】優先度パターンPP1は、入力回線が、どの
出力回線に送出権を与えるかを決定する際の優先度を示
しており、各入力回線間で異なる優先度を持つ。優先度
ポインタ（Ppri）は、N通りの優先度パターンのうち、
どのパターンから検索を開始するかを示すものであり、
優先度ポインタが示すパターンから順に全パターンの検
索を行う。

【００６２】スケジューリング処理部は、各入力回線が
優先度パターンが示す出力回線の送出要求を持っている
かを確認し、要求があり且つその出力回線が他の入力回
線に使用されていなければ、その回線を送出回線として
スケジューリング結果SR3を与えるものである。

【００６３】図12〜14に優先度パターンPP1を使った動
作原理(3)スケジューリング処理例を示す。スケジュー
リング処理部は、入力回線が優先度パターンに示された
出力回線の送出要求を持っているかを確認し、送出要求
があればその回線に送出権を与える。優先度パターンを
N通り有し、優先度ポインタが示すパターンからNパター
ン全ての確認を行うことによってスケジューリングを行
う。

【００６４】この例の最初のパターン(1st) は、入力回
線#1が出力回線#1に対する、入力回線#2が出力回線#4に
対する、入力回線#3が出力回線#3に対する、そして入力
回線#4が出力回線#2に対するそれぞれの送出要求を持っ
ている場合に送出権を与えること意味している。まず、
図12よる1回目のスケジューリング処理例を図14のフロ
ーチャートを参照して説明する。

【００６５】(a)STEP0 入力回線#1は出力回線#3に対して、入力回線#2は出力回
線#1, #2に対して、入力回線#3は出力回線#1, #2, #4に
対して、そして入力回線#4は出力回線#2, #3に対して要
求があるとする。優先度ポインタ(Ppri)は初期値=1であ
ったとする（図14のS10）。

【００６６】(b)STEP1 スケジューリング処理部は、各々の入力回線が、優先度
パターン1stが示す出力回線に対する要求を持っている
かを確認する（同S11）。この例では、入力回線#4が出
力回線#2に対する要求を持っているため（同S12）、入
力回線#4に出力回線#2への送出権を与える。

【００６７】(c)STEP2 スケジューリング処理部は、各々の入力回線が、優先度
パターン2ndが示す出力回線に対する要求を持っている
かを確認する。この例では、入力回線#1、#2,#3がそれ
ぞれ優先度2ndで示される出力回線への要求を持ってい
る。しかし、入力回線#2の要求する出力回線#2は既に入
力回線#4に確保されているため、送出権を与えることが
できない。従って、入力回線#1に出力回線#3、入力回線
#3に出力回線#1への送出権のみを与える。

【００６８】(d)STEP3 スケジューリング処理部は、各々の入力回線が、優先度
パターン3rdが示す出力回線に対する要求を持っている
かを確認する。この例では、入力回線#2が優先度3rdで
示される出力回線への要求を持っているが、既に入力回
線#3に確保されているため、送出権を与えることができ
ない。

【００６９】(e)STEP4 スケジューリング処理部は、各々の入力回線が、優先度
パターン4thが示す出力回線に対する要求を持っている
かを確認する。この例では、各入力回線を確認しても、
優先度パターン4thの出力回線に対する要求を持った入
力回線はない。

【００７０】その後、全出力回線について確認し（同S1
3）、優先度パターン番号を更新し（同S14）、最大優先
度パターン番号を越えている時のみ、入力回線番号を#1
に戻し（同S15）、全パターンについて確認を行う（同S
16）。

【００７１】(f)STEP5 N回のスケジューリング処理が終わった時点で、優先度
ポインタを更新する（同S17）。すなわち、Ppri=2とな
る。以上のスケジューリング処理により以下の結果が得
られる。

【００７２】 入力回線#1→出力回線#3 入力回線#2→なし 入力回線#3→出力回線#1 入力回線#4→出力回線#2

【００７３】次の2回目のスケジューリング周期も図13
(a)〜(f)に示す如く図12に示した処理例(STEP0〜STEP5)
が同様に実行される。優先度ポインタが2を示している
ため、2回目のスケジューリングは、優先度パターン2,
3, 4, 1の順で検索が行われる。仮に要求情報が1回目と
同じであった場合には、スケジューリング結果配下の様
になる。

【００７４】 入力回線#1→出力回線#3 入力回線#2→出力回線#2 入力回線#3→出力回線#4 入力回線#4→なし

【００７５】図15は、請求項9に係る本発明の原理構成
図（動作原理(4)）を示したものであり、図16及び17は
この動作原理(4)のスケジューリング処理例を示す。こ
こでは、優先度パターンの優先度の付け方を、要求を受
けている複数の入力回線の中から選択する優先度という
付け方をしている。すなわち、要求情報管理部は、出力
回線に対する各入力方路からの送出要求を出力回線毎に
管理するものであり、送出要求の有無を"0"又は"1"で表
す。

【００７６】優先度パターンPP2は、出力回線が、どの
入力回線に送出権を与えるかを決定する際の優先度を示
しており、各出力回線間で異なる優先度を持つ。優先度
ポインタは（Ppri）、N通りの優先度パターンのうち、
どのパターンから検索を開始するかを示すものであり、
優先度ポインタが示すパターンから順に全パターンの検
索を行う。

【００７７】スケジューリング処理部は、各出力回線が
優先度パターンが示す入力回線からの送出要求を持って
いるかを確認し、要求があり且つその入力回線が他の出
力回線に使用されていなければ、その回線を送出回線と
してスケジューリング結果SR4与えるものである。

【００７８】この場合、優先度パターン(1st) は、出力
回線#1が入力回線#1から、出力回線#2が入力回線#4か
ら、出力回線#3が入力回線#3から、そして出力回線#4が
入力回線#2からそれぞれ送出要求を受けている場合にそ
の入力回線に送出権を与えること意味している。

【００７９】基本的に、優先度の付け方が、入力回線
間、出力回線間で完全に異なっているため、スケジュー
リング結果は動作原理(3)の場合と変わらないが、スケ
ジューリング手順が異なっている。まず、図16により1
回目のスケジューリング処理例について説明する。

【００８０】(a)STEP0 出力回線#1は入力回線#2から、出力回線#2は入力回線#
2, #3, #4から、出力回線#3は入力回線#1, #4から、そ
して出力回線#4は入力回線#3からそれぞれ送出要求があ
るとする。そして、優先度ポインタ(P_pri)は初期値=1で
あったとする。

【００８１】(b)STEP1 スケジューリング処理部は、優先度パターン1stが示す
入力回線から要求が来ているかを出力回線毎に確認を行
う。この例では、出力回線#2が、優先度パターン1st が
示す入力回線(#4)から要求を受けており、入力回線#4に
対して出力回線#2への送出権を与える。

【００８２】(c)STEP2 スケジューリング処理部は、優先度パターン2ndが示す
入力回線から要求が来ているかを出力回線毎に確認を行
う。この例では、出力回線#1と#2とが優先度パターン2n
dが示す入力回線(#3, #4)から要求を受けており、入力
回線#3に対して出力回線#1への、入力回線#4に対して出
力回線#2への送出権を与える。

【００８３】(d)STEP3 スケジューリング処理部は、優先度パターン3rdが示す
入力回線から要求が来ているかを出力回線毎に確認を行
う。この例では、出力回線#4が、優先度パターン3rd が
示す入力回線(#3)からの要求を受けているが、出力回線
#4に要求している入力回線#3は既に出力回線#1に確保さ
れているため、送出権は与えられない。

【００８４】(e)STEP4 スケジューリング処理部は、優先度パターン4thが示す
入力回線に要求が来ているかを出力回線毎に確認を行
う。この例では、全出力回線を確認しても優先度パター
ン4thが示す入力回線からの要求はない。

【００８５】(f)STEP5 N回のスケジューリング処理が終わった時点で、優先度
ポインタを更新する。すなわち、Ppri=2となる。以上の
スケジューリング処理により以下の結果が得られる。

【００８６】 入力回線#1→出力回線#3 入力回線#2→なし 入力回線#3→出力回線#1 入力回線#4→出力回線#2

【００８７】次の2回目のスケジューリング周期も図16
に示した動作例(STEP0〜STEP5)と同様に図17(a)〜(f)に
示す如く実行される。優先度ポインタが2を示している
ため、2回目のスケジューリングは、優先度パターン2,
3, 4, 1の順で検索が行われる。仮に要求情報が1回目と
同じであった場合には、スケジューリング結果配下の様
になる。

【００８８】 入力回線#1→出力回線#3 入力回線#2→出力回線#2 入力回線#3→出力回線#4 入力回線#4→なし

【００８９】なお、優先度ポインタ（Ppri）はスケジュ
ーリング周期毎に更新され、スケジューリング周期毎に
優先度を変更し、各回線に対して選択優先度を均等に割
り当てるものである。

【００９０】次に、請求項10に係る本発明による優先度
パターンの生成に関する実現手段について説明する。例
えば図18(1)に示すような順列パターン(1,2,3,4..) を
シフトして作った順列の優先度は、各回線でそれぞれ異
なった優先度が与えられており、各回線に対して均等に
優先度が割り当てられている。しかしながら、入力回線
#0と#1に着目してみると、4つの内3つが入力回線#0の方
が選択される優先度が高くなっている。（図中、○印が
優先度高を示す）

【００９１】これを回避するために、上記順列のパター
ンを2進表記し、そのMSBとLSBとを同図(2)に示すように
反転させた値を同図(3)に示す優先度パターンとする。
このLSB/MSB反転パターンの場合は、どの回線間で見て
も優先度が均等になっており、（回線#1が優先2個、回
線#2が優先2個）ランダム性を持たせることで、更に均
等なスケジューリングが可能になる。

【００９２】上記実施例では、LSB/MSB反転のランダム
パターンを使用しているが、単純な順列パターンでも良
いし、また様々な優先度をもったパターンを設定しても
よい。次に、請求項11に係る本発明であるスケジューリ
ング制御装置を拡張する手段について説明する。

【００９３】図19に、2x2のスケジューリング処理部A〜
Dを用いて、4x4のスイッチに拡張する場合の例を示す。
スケジューリング処理部Aは、入力回線#1と#2の出力#1,
#2に関するスケジューリングを、スケジューリング処理
部Bは入力回線#1と#2の出力#3,#4 に関するスケジュー
リングを、スケジューリング処理部Cは、入力回線#3と#
4の出力#1,#2に関するスケジューリングを、スケジュー
リング処理部D は入力回線#3と#4の出力#3,#4に関する
スケジューリングを行う。そして、最終的に各スケジュ
ーリング処理部で求めた送出候補の中から最終的な送出
回線を決定する。

【００９４】図20に具体的な動作例を示す。 ○送出要求 入力回線#1は、出力回線#1と#3に対して送出要求を持っ
ており、入力回線#2は、出力回線#2に、入力回線#3は出
力回線#3, 入力回線#4は出力回線#3に送出要求を持って
いるとする。

【００９５】 入力回線#1→出力回線#1, #3 入力回線#2→出力回線#2 入力回線#3→出力回線#3 入力回線#4→出力回線#3

【００９６】○各スケジューリング処理部における仮候
補選出 各々のスケジューリング処理部は、自スケジューリング
処理部内で送出の候補を選出する。

【００９７】動作原理(3)及び(4)と同様の手段でスケジ
ューリング処理部Aは、入力回線#1に出力回線#1に対す
る仮の送出権を、入力回線#2に出力回線#2に対する仮の
送出権を与える。スケジューリング処理部Bは、入力回
線#1に出力回線#3に対する仮の送出権を与える。そし
て、スケジューリング処理部Dは、入力回線#3に出力回
線#3に対する仮の送出権を与える（スケジューリング処
理部Dにおいては入力回線#3は、入力回線#4より優先度
が高い）

【００９８】以下に各スケジューリング処理部での仮の
送出権候補を示す。 スケジューリング処理部B：入力回線#1→出力回線#3 スケジューリング処理部C：送出要求が無いため何も行
わない スケジューリング処理部D：入力回線#3→出力回線#3

【００９９】○スケジューリング結果 最終的なスケジューリング結果は、全体の優先度によっ
て決定される。図21に最終的なスケジューリング調停例
を示す。入力回線#1と#3が互いに出力回線#3に対する仮
の送出権を持っているが、入力回線#1の優先度は３番目
であり、入力回線#3は一番目であるため、最終的に入力
回線#3が送出権を得る。

【０１００】以上のスケジューリングによって次の結果
が得られる。 入力回線#1→出力回線#1 入力回線#2→出力回線#2 入力回線#3→出力回線#3 入力回線#4→なし

【０１０１】次に、請求項12に係る本発明である拡張構
成における優先度パターンの生成手段について説明す
る。一例として、4x4のスケジューリング処理部を用い
て8x8スケジューリング処理部に拡張する際の、優先度
同期パターン生成について示す。基本的な考え方は、図
19〜21の場合と同様にLSB, MSB反転によるランダムパタ
ーンであるが、この場合4x4のスケジューリング処理部
をベースとしているため、図22(1)に示すように下位2ビ
ットのみを反転させる。

【０１０２】そして、反転によって出来たランダムパタ
ーンをシフトさせ、同図(2)に示すパターンを作る。こ
のパターンはA〜Dの4つのグループ（前述したスケジュ
ーリング処理部A〜Dに対応）で見たときに、それぞれの
グループ内で均等パターンになっており、また8x8の全
体で見た場合も均等になっていることが分かる。

【０１０３】また、上記の動作原理(3)及び(4)では、ス
ケジューリング周期毎に優先度パターンの開始番号を更
新していたが、拡張構成時は図23に示す如く、スケジュ
ーリング周期毎に各グループ間で優先度パターンを回し
て行く（ローテーション）ことで均等割り当てを実現す
ることができる。

【０１０４】上記の各請求項をまとめると以下のとおり
である。請求項1〜7では、ハイウェイ間ポインタが示す
回線からスケジューリングを開始し、各回線におけるス
ケジューリング処理は、他の回線が使用していない回線
を選択するようにしているため、無駄なスケジューリン
グ処理を回避し、かつ効率の良い（空きの少ない) スケ
ジューリングが可能になる。

【０１０５】また、スケジューリングを開始する入力
（あるいは出力）回線と、その入力（あるいは出力）回
線内のスケジューリング処理を開始する出力（あるいは
入力)回線とを、スケジューリング周期毎に変更するよ
うにしているため、各回線に対して均等に送出権を与え
ることができる。更には、ハイウェイ内ポインタが示す
回線が既に他の回線にスケジューリングされている場合
には、ハイウェイ内ポインタを更新しないことで、より
均等なスケジューリングが可能になる。

【０１０６】更に、スケジューリング処理が各回線毎に
完結するため、スケジューリング処理部を複数個備える
ことでパイプライン処理が可能になる。（処理速度が回
線数Nに依存しない）

【０１０７】請求項8〜12では、各回線間で異なる優先
度の優先度パターンを備え、その優先度に従って送出回
線をスケジューリングし、スケジューリング処理部は他
の回線が使用していない回線を選択するようにしている
ため、無駄なスケジューリング処理を回避し、かつ効率
の良い（空きの少ない) スケジューリングが可能にな
る。

【０１０８】また、各回線間で優先度の異なるパターン
を有していることと、優先度パターンの開始パターンを
スケジューリング周期毎に変更するようにしているた
め、各回線に対して、一様に均等な優先度で送出権を決
定することが可能になる。更には優先度パターンに順列
のLSB/MSBを反転させたランダムパターンを適用するこ
とで、各回線間の優先度を一様にし、より均等な優先度
を与えることができる。

【０１０９】

【発明の実施の形態】図24は、図9に示した最若番選択
回路の一実施例を示したもので、図中、白抜きブロック
はセレクタ回路、網掛ブロックは入力A, Bに対して以下
の出力X, Yを与える二つの論理回路で構成されている。 X = A or B Y =(A xor B) and B

【０１１０】これは、Xが二入力の論理和を取り、Yが二
つの入力について、"1"を有する入力の若い番号の方を
選択する論理であることを示す。この若番選択論理の真
理値表の一例を以下に示す。 入力(A) 入力(B) 出力(Y) 0 0 0 0 1 1 1 0 0 1 1 0

【０１１１】図24の回路を用いてこの若番選択論理動作
の一例を説明する。この実施例では、上述したAの部分
（ハイウェイ間ポインタ以降）が図の上半分で求めら
れ、Bの部分（ハイウェイ内ポインタ以前）が図の下半
分で求められる。

【０１１２】Aの部分については、回線番号が"101"とい
う形で求められる。同様にBの部分については"001"とい
う結果が得られる。この例では、Aの中に"1"があるた
め、最終段のセレクタはA側をセレクトし、最終的に"10
1"=5という値、すなわちハイウェイ内ポインタから最も
近い（最若番）が入力回線「#5」であることが求められ
る。

【０１１３】この回路はフリップフロップ等のクロック
同期素子を用いないため、高速に最若番の回線を求める
ことができる。またハイウェイ内ポインタ以降と以前と
をパラレルで処理するため、仮にハイウェイ内ポインタ
以降に"1"が無い場合でも、再度ハイウェイ内ポインタ
以前の処理を行う必要がない。

【０１１４】もちろん、上記の実施例以外にシフトレジ
スタを用いてNビットのビットマップ情報をクロック毎
にシフトしてゆき、最初に"1"が出力される場所を検索
する回路例を用いてもよい。

【０１１５】次に図23に示した優先度パターンを更新す
るためのスケジューリング処理部の一実施例について説
明する。優先度パターンを用いたスケジューリング処理
部は、これまで説明したように、下記の表3のパターン
に示される回線の要求があるかをパターン1〜Nまでチェ
ックしてもよいが、以下の様な論理を取ることでも求め
ることができる。

【０１１６】

【表３】

【０１１７】この表3を優先度の観点から並び替えてみ
ると下記の表4のようになる。

【表４】

【０１１８】表中の数字は選択論理の優先度を示す。す
なわち、第一に優先される組み合わせは、以下の様にな
る。 入力#0-出力#0 入力#1-出力#1 入力#2-出力#2

【０１１９】例えば、入力#0が出力#2に送出可能な条件
は、入力#0-出力#0、入力#1-出力#1の要求が無い場合
に、送出することができると判定することができる。競
合制御部45において、これらの判定を行っている。

【０１２０】スケジューリング処理部は優先度パターン
をスケジューリング周期毎にローテーションさせる必要
があり、上記優先度の観点から見た場合も同様に優先度
の付け方をスケジューリング毎に変更する必要がある。
この優先度の割り当ておよびローテーション処理を行う
ために、優先度割当制御部が必要となる。

【０１２１】図25には優先度同期アルゴリズムを具備す
るスケジューリング処理部の3×3スイッチ適用時の実施
例を示している。この実施例では、スケジューリング処
理部は、各入力回線に接続された出方路番号セレクタ41
と、各セレクタに3つづつ接続されたカウンタ42と、カ
ウンタ出力の判定部43と、3つづつのカウンタ出力を入
力する優先度割当制御部44と、全優先度割当制御部44に
接続された競合制御部45と、各入力回線へ出方路番号を
与えるセレクタ46とで構成されている。

【０１２２】今、セルが入力バッファに到着した際、各
入力回線#0〜#2毎の到着セルの出方路番号を受信し、出
方路番号セレクタ41において、対応する出方路カウンタ
42のカウンタ値を+1だけインクリメントすることによ
り、各入力回線毎の各出方路に到着したセル数を保持し
ておく。

【０１２３】一方、入力バッファに到着したセルの読み
出し順序を決定する処理として、各入力回線毎の各出方
路に対応するセル数カウンタ値が0か有効数かを判定部4
3で判定し、0以外のときは、当該カウンタ42の出方路回
線番号を優先度割当制御部44に通知する。0のときは、
出方路カウンタ42の値は0のままとして、出方路番号の
代わりに出方路が無効であることをフラグ、または出方
路番号として割り当てられていない値を使用することに
より優先度割当制御部44に通知する。

【０１２４】図26は優先度割当制御部44の詳細な実施例
を示しており、加算部441〜443と出方路番号切替メモリ
（テーブル）444とで構成されている。この優先度割当
制御部44においては、出方路カウンタ42より読み出した
出方路番号、入力回線番号、フェーズ番号を加算部441
〜443で加算し、それぞれModulo3を算出することによ
り、各出方路毎にユニークなAddress1を生成する。

【０１２５】ここでフェーズ番号は、セル・バイ・セル
にインクリメントするため、Address1はセル・バイ・セ
ルにローテーションする0〜2の間の値となる。また、入
力回線毎に同一出方路、同一フェーズに対しては異なる
値を持つようになっている。

【０１２６】次に出方路番号切替メモリ444に対して、A
ddress1をLSB/MSB反転して得られたAddress1'を元に出
方路番号を書き込む。また出方路番号に対するセルがな
いときは、フラグまたは未使用の値によって当該出方路
番号が無効であることを出方路番号切替メモリ444に書
き込み、後段の競合制御部45に通知する。

【０１２７】このように優先度割当制御部44において、
セル・バイ・セルの優先度の変化に応じて、対応する出
力回線番号、または無効情報を後段の競合制御部45に通
知する。ここで、上述した優先度割当制御部44の動作を
以下に具体的に説明する。

【０１２８】優先度割当制御部44には、判定部43から送
出要求の有無を示すビットと、所望の出力回線番号が入
力される。そして、以下に示す(1)〜(3)の処理を行っ
て、要求情報のランダム化とローテーションを実現す
る。

【０１２９】(1) Address1生成 今、例えば入力回線#0→出力回線#0, #1, #2に、入力回
線#1→出力回線#1,#2に要求があった場合のAddress1の
生成方法を以下に示す。 Address1=出力回線番号+入力回線番号+フェーズ番号=mo
dN(Nは回線数) なお、フェーズ番号は、1 回目=0、2 回目=1、３回目=
2、4 回目=0、5 回目=1というように、0〜N-1の繰り返
し番号である。

【０１３０】☆1回目のスケジューリング時（フェーズ
番号は1回目のため0である。） ○入力回線#0のAddress1生成 Address1#0=1+0+0=1mod3=1 Address1#1=2+0+0=2mod3=2 Address1#2=3+0+0=3mod3=0

【０１３１】○入力回線#1のAddress1生成 Address1#0=1+1+0=2mod3=2 Address1#1=2+1+0=3mod3=0 Address1#2=3+1+0=4mod3=1

【０１３２】☆2回目のスケジューリング時（フェーズ
番号は2回目のため1である。） ○入力回線#0のAddress1生成 Address1#0=1+0+1=2mod3=2 Address1#1=2+0+1=3mod3=0 Address1#2=3+0+1=4mod3=1

【０１３３】○入力回線#1のAddress1生成 Address1#0=1+1+1=3mod3=0 Address1#1=2+1+1=4mod3=1 Address1#2=3+1+1=5mod3=2

【０１３４】このように、フェーズ番号を加算すること
によって、スケジューリング周期毎にAddress1をローテ
ーションさせている。また、各入力回線毎に自回線番号
を加えることによって、各回線間で異なるAddress1の生
成が可能になる。

【０１３５】(2) 出力回線番号及び有効/無効ビットの
格納 上記の処理(1)で生成されたAddress1を出方路番号切替
メモリ444のアドレスとして、出力回線番号と有効/無効
ビットをメモリ444に格納する。今、入力回線#0の要求
情報とAddress1は以下のようになっている。 出力回線#0,Adress1#0=1 出力回線#1,Adress1#1=2 出力回線#2,Adress1#2=0

【０１３６】故にメモリ444には以下の様に、Address1
に対応する番地に回線番号と有効/無効ビットが格納さ
れる。 メモリ番地#0<-出力回線番号#2 メモリ番地#1<-出力回線番号#0 メモリ番地#2<-出力回線番号#1

【０１３７】(3) 出力回線番号及び有効/無効ビットの
読み出し メモリ444から出力回線番号と有効無効ビットを読み出
す。読み出し時は、メモリ番地#0から読み出した情報を
ポート#0に、メモリ番地#1から読み出した情報をポート
#1に、メモリ番地#2から読み出した情報をポート#2に送
出する。そして、これらのポートは競合制御部45へと接
続されている。

【０１３８】この例では、出力ポート#0に出力回線番号
#2、出力ポート#1に出力回線番号#0、出力ポート#2に出
力回線番号#1が通知される。上記(1)〜(3)の処理によっ
て、入力された回線番号の順序がランダム化し、またス
ケジューリング周期毎にこのパターンが下記のようにロ
ーテーションするようになっている。

【０１３９】 元々の入力データ ランダム化&ローテーション 0 → 2 1 → 0 2 → 1

【０１４０】上記(1)〜(3)の処理を各入力回線毎に求め
ることにより、図27(2)に示すような出力回線番号の並
び替えおよびローテーションを行っている。すなわち、
図27に示す競合制御部44に対する優先度割当は、スケジ
ューリング周期毎に同図(1)に示すようにローテーショ
ンさせる。これを実際の回路で構成したものが同図(2)
に示されており、実際には優先度をローテーションさせ
るのではなく、競合論理を固定しておき、要求情報の組
み合わせの位置を変更することで優先度のローテーショ
ンを実現している。

【０１４１】そして、競合制御部45では、図28に示すよ
うに優先度割当制御部44において並び替えられた要求情
報（出力回線番号と無効情報）を図示の6個の論理ゲー
トに入力することにより、各出方路番号の競合制御を行
い最終的な送出回線を決定する。

【０１４２】すなわち、各論理ゲートは出方路番号が有
効"1"か無効"0"かにより動作が異なり、有効である時は
後段に対して出方路番号を出力するものとする。また、
予め各入力回線内の各出方路番号毎の優先度は一致しな
いように割り当てているため、各入力回線毎に選択され
る出方路番号は最大1つのみである。すなわち、有効/無
効ビットが立っているポートの中から選択論理回路によ
って一つを選択し、その出力回線番号を最終スケジュー
リング結果とする。

【０１４３】最後に出方路番号セレクタ46において、各
入力回線毎に選択された出方路番号を各入力バッファに
対して読み出し、出方路番号として通知するとともに、
対応する出方路カウンタ値を-1だけデクリメントする。

【０１４４】以上の例では、優先度割当制御部44から競
合制御部45に入力する出方路番号をローテーションさせ
て入力することにより、1 つの競合制御部で実施してい
るが、図29に示す実施例のように出方路番号入力をロー
テーションさせずに、競合選択論理をローテーションさ
せてもよい。すなわち、予め優先度が各入力回線間で同
期して、各出力回線に対する優先度をローテーションさ
せるように構成した競合制御部#0〜#2を切り替えてもよ
い。

【０１４５】なお、上記の各実施例では、スイッチ構成
を特に限定していないが、クロスバースイッチでもよ
く、またソーティングスイッチ等でもよい。

【０１４６】また、送出要求情報はセルが到着した時に
予め送っておいてもよいし、スケジューリング周期毎に
通知してもよい。そして、送出要求情報のフォーマット
は回線番号をコード化したものを通知してもよいし、ビ
ットマップ情報で送ってもよい。

【０１４７】

【発明の効果】以上説明したように、本発明に係るスケ
ジューリング制御装置によれば、ハイウェイ間ポインタ
が示す回線からスケジューリングを開始し、各回線にお
けるスケジューリング処理は、他の回線が使用していな
い回線を選択するようにしているため、無駄なスケジュ
ーリング処理を回避し、かつ効率の良いスケジューリン
グが可能になる。

【０１４８】また、スケジューリングを開始する入力
（出力）回線と、その入力（出力）回線内のスケジュー
リング処理を開始する出力（入力) 回線とを、スケジュ
ーリング周期毎に変更するようにしているため、各回線
に対して均等に送出権を与えることができる。

【０１４９】更には、ハイウェイ内ポインタが示す回線
が既に他の回線にスケジューリングされている場合に
は、ハイウェイ内ポインタを更新しないことで、より均
等なスケジューリングが可能になる。更に、スケジュー
リング処理が各回線毎に完結するため、スケジューリン
グ処理部を複数個備えることでパイプライン処理が可能
になる。

【０１５０】さらに、各回線間で異なる優先度の優先度
パターンを備え、その優先度パターン及び送出要求情報
に従って送出回線をスケジューリングし、スケジューリ
ング処理部は他の回線が使用していない回線を選択する
ようにしているため、やはり無駄なスケジューリング処
理を回避し、かつ効率の良いスケジューリングが可能に
なる。

【０１５１】また、各回線間で優先度の異なるパターン
を有していることと、優先度パターンの開始パターンを
スケジューリング周期毎に変更するようにし、あるいは
優先度パターンに順列のLSB/MSBを反転させたランダム
パターンを適用することで、各回線間の優先度を一様に
し、より均等な優先度を与えることができる。

【図面の簡単な説明】

【図１】本発明に係るスケジューリング制御装置の原理
構成例を示したブロック図である。

【図２】本発明に係るスケジューリング制御装置の動作
原理（１）を示したブロック図である。

【図３】動作原理（１）のスケジューリング処理例（１
回目）を示した動作説明図である。

【図４】動作原理（１）のスケジューリング処理例（２
回目）を示した動作説明図である。

【図５】動作原理（１）によるスケジューリング処理の
フローチャート図である。

【図６】本発明に係るスケジューリング制御装置の動作
原理（２）を示したブロック図である。

【図７】動作原理（２）のスケジューリング処理例（１
回目）を示した動作説明図である。

【図８】動作原理（２）のスケジューリング処理例（２
回目）を示した動作説明図である。

【図９】本発明に係るスケジューリング制御装置におい
てハイウェイ（ＨＷ）内ポインタから検索を行う場合の
最若番要求回線の検索原理を示したブロック図である。

【図１０】本発明に係るスケジューリング制御装置にお
けるパイプラインスケジューリング処理の原理を示した
ブロック図である。

【図１１】本発明に係るスケジューリング制御装置の動
作原理（３）を示したブロック図である。

【図１２】動作原理（３）のスケジューリング処理例
（１回目）を示した動作説明図である。

【図１３】動作原理（３）のスケジューリング処理例
（２回目）を示した動作説明図である。

【図１４】動作原理（３）における優先度パターンを用
いたスケジューリング処理例を示したフローチャート図
である。

【図１５】本発明に係るスケジューリング制御装置の動
作原理（４）を示したブロック図である。

【図１６】動作原理（４）のスケジューリング処理例
（１回目）を示した動作説明図である。

【図１７】動作原理（４）のスケジューリング処理例
（２回目）を示した動作説明図である。

【図１８】本発明に係るスケジューリング制御装置にお
けるランダムパターン生成と優先度数の割合を説明した
図である。

【図１９】本発明に係るスケジューリング制御装置にお
けるスケジューリング処理部拡張原理を示したブロック
図である。

【図２０】本発明に係るスケジューリング制御装置にお
けるスケジューリング処理部拡張原理に用いる各スケジ
ューリング処理部における候補選出例の説明図である。

【図２１】本発明に係るスケジューリング制御装置にお
けるスケジューリング処理部拡張原理での全体の優先度
における最終送出回線調停例を示した図である。

【図２２】本発明に係るスケジューリング制御装置にお
けるスケジューリング処理部拡張原理での拡張構成時の
優先度パターン生成例を示した図である。

【図２３】本発明に係るスケジューリング制御装置にお
けるスケジューリング処理部拡張原理での優先度パター
ン更新（ブロック単位更新）例を示したブロック図であ
る。

【図２４】本発明に係るスケジューリング制御装置に用
いられる最若番選択回路例を示したブロック図である。

【図２５】本発明に係るスケジューリング制御装置に用
いられるスケジューリング処理部の実施例を示したブロ
ック図である。

【図２６】本発明に係るスケジューリング制御装置に用
いられる優先度割当制御部の実施例を示したブロック図
である。

【図２７】本発明に係るスケジューリング制御装置に用
いられる優先度割当制御部と競合制御部との関係を説明
するための図である。

【図２８】本発明に係るスケジューリング制御装置に用
いられる競合制御部の実施例を示したブロック図であ
る。

【図２９】本発明に係るスケジューリング制御装置に用
いられる競合選択論理をローテーションさせる場合のス
ケジューリング処理部の実施例を示したブロック図であ
る。

【図３０】従来構成例を示したブロック図である。

【図３１】従来より知られている入力バッファ型スイッ
チの構成例を示したブロック図である。

【符号の説明】

SC スケジューリング制御装置 IB 入力バッファ 1 要求情報管理部 2 ハイウェイ内ポインタ制御部 3 ハイウェイ間ポインタ制御部 4 スケジューリング処理部 RQ 送出要求情報 SP スケジューリング処理 SR1〜4 スケジューリング結果 P_HW ハイウェイ間ポインタ P_O#j,P_i#j ハイウェイ内ポインタ PP1,PP2 優先度パターン 図中、同一符号は同一又は相当部分を示す。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 加藤 次雄 神奈川県川崎市中原区上小田中４丁目１ 番１号 富士通株式会社内 (56)参考文献 特開 平11−55292（ＪＰ，Ａ) 特開 平４−271546（ＪＰ，Ａ)

Claims (12)

(57)【特許請求の範囲】
1. 【請求項１】所望の出力回線に対するスケジューリング
   対象の各入力回線の送出要求情報を保持する要求情報管
   理部と、 スケジューリング開始入力回線を示すハイウェイ間ポイ
   ンタ制御部と、 各入力回線に対応した該送出要求情報において検索開始
   出力回線を示すハイウェイ内ポインタ制御部と、 該送出要求情報の中から該ハイウェイ内ポインタ制御部
   が示す出力回線から検索を開始し、他の入力回線に選択
   されていない出力回線を選択するとともに該ハイウェイ
   間ポインタ制御部が示す入力回線から順に全入力回線分
   スケジューリングを行い、次回のスケジューリング周期
   に該ハイウェイ内ポインタ制御部が示す各検索開始出力
   回線を更新するスケジューリング処理部と、 を備えたことを特徴とするスケジューリング制御装置。
2. 【請求項２】所望の出力回線に対するスケジューリング
   対象の各入力回線の送出要求情報を保持する要求情報管
   理部と、 スケジューリング開始出力回線を示すハイウェイ間ポイ
   ンタ制御部と、 各入力回線に対応した該送出要求情報において検索開始
   入力回線を示すハイウェイ内ポインタ制御部と、 該送出要求情報の中から該ハイウェイ内ポインタ制御部
   が示す入力回線から検索を開始し、他の出力回線に確保
   されていない入力回線を選択するとともに該ハイウェイ
   間ポインタ制御部が示す出力回線から順に全出力回線分
   スケジューリングを行い、次回のスケジューリング周期
   に該ハイウェイ内ポインタ制御部が示す各検索開始入力
   回線を更新するスケジューリング処理部と、 を備えたことを特徴とするスケジューリング制御装置。
3. 【請求項３】請求項１又は２において、 該スケジューリング処理部が、該ハイウェイ間ポインタ
   を、スケジューリング周期毎に隣接する次の回線に更新
   し、該ハイウェイ内ポインタを、送出が決定した回線に
   隣接する次の回線に更新することを特徴としたスケジュ
   ーリング制御装置。
4. 【請求項４】請求項１又は２において、 該スケジューリング処理部が、該ハイウェイ間ポインタ
   を、スケジューリング周期中に最初に送出回線が確定し
   た回線の次の回線に更新し、該ハイウェイ内ポインタ
   を、送出が決定した回線に隣接する次の回線に更新する
   ことを特徴としたスケジューリング制御装置。
5. 【請求項５】請求項３又は４において、 該スケジューリング処理部が、該ハイウェイ内ポインタ
   が示す回線に要求情報があり且つその回線が他の回線に
   使用されている場合にはハイウェイ内ポインタを更新し
   ないことを特徴としたスケジューリング制御装置。
6. 【請求項６】請求項１乃至５のいずれかにおいて、 該スケジューリング処理部が、該送出要求情報をスケジ
   ューリング対象の各回線に対応して選択する際、該ハイ
   ウェイ内ポインタ以降と以前の二つに該送出要求情報を
   分割し、それぞれの中で若番選択論理により最若番回線
   を求める手段と、該求めた二つの最若番回線の中から該
   ハイウェイ内ポインタ以降の結果を優先して最終的な送
   出回線番号を求める手段と、を備えたことを特徴とする
   スケジューリング制御装置。
7. 【請求項７】請求項１乃至６のいずれかにおいて、 該スケジューリング処理部を複数個設け、それぞれを独
   立してパイプライン処理させるパイプライン処理手段を
   さらに設けたことを特徴とするスケジューリング制御装
   置。
8. 【請求項８】所望の出力回線に対するスケジューリング
   対象の各入力回線の送出要求情報を保持する要求情報管
   理部と、 各出力回線間で選択優先度が異なるN（Nは２以上の自然
   数）個の優先度パターンを有し、該優先度パターン及び
   該送出要求情報に従って他の入力回線が使用していない
   出力回線を選択するスケジューリング処理部と、 該優先度パターンの開始番号を示す優先度ポインタ制御
   部とを備え、 該スケジューリング処理部が、該優先度ポインタが示す
   該優先度パターンからNパターン分順次スケジューリン
   グ行い、次回のスケジューリング周期に該優先度パター
   ンの開始番号を更新することを特徴としたスケジューリ
   ング制御装置。
9. 【請求項９】所望の出力回線に対するスケジューリング
   対象の各入力回線の送出要求情報を保持する要求情報管
   理部と、 各入力回線間で選択優先度が異なるN（Nは２以上の自然
   数）個の優先度パターンを有し、該優先度パターン及び
   該送出要求情報に従って他の出力回線が使用していない
   入力回線を選択するスケジューリング処理部と、 該優先度パターンの開始番号を示す優先度ポインタ制御
   部とを備え、 該スケジューリング処理部が、該優先度ポインタが示す
   該優先度パターンからNパターン分順次スケジューリン
   グ行い、次回のスケジューリング周期に該優先度パター
   ンの開始番号を更新することを特徴としたスケジューリ
   ング制御装置。
10. 【請求項１０】請求項８又は９において、 該スケジューリング処理部が、該優先度パターンとし
    て、２進表記順列配置パターンのLSB/MSBを反転させた
    ランダム配列の優先度パターンを有することを特徴とし
    たスケジューリング制御装置。
11. 【請求項１１】請求項８又は９において、 該スケジューリング処理部が、全回線間で選択優先度が
    異なる複数の優先度パターンを有する小グループ内での
    選択候補を決定するスケジューラと、全回線間の優先度
    に従って該スケジューラで選出された候補の調停を行い
    最終的な回線を決定する調停スケジューラと、を備えた
    ことを特徴とするスケジューリング制御装置。
12. 【請求項１２】請求項８又は９において、 該スケジューリング処理部が、該優先度パターンが示す
    優先度に従って送出回線を選択する手段と、スケジュー
    リング周期毎に各回線間で異なる入力回線番号と出力回
    線番号の組み合わせをローテーションさせる手段とを備
    えたことを特徴とするスケジューリング制御装置。