JP3497289B2 - デジタル演算回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、磁気ディスク等
の記録媒体から読みだされた信号を復号するための復号
回路の一種類である最尤復号回路に関するものである。

【０００２】磁気ディスクから読みだされるデータ等の
デジタル信号を処理するデジタル信号処理装置では、そ
の動作速度の高速化が益々要請されている。このため、
デジタル信号処理装置で使用する最尤復号回路の動作速
度を高速化する必要がある。

【０００３】

【従来の技術】磁気ディスクの信号処理系あるいは他の
通信システムでは、受信信号を復号する復号手段の一種
類として、受信信号系列を最尤復号法（Maximum Liklih
ood Decoding）による復号規則に基づいて復号する最尤
復号回路が使用される。

【０００４】最尤復号法の概要を説明すると、種々の通
信系では、長さが有限の記号系列により情報伝送を行っ
ている。すると、ある受信記号系列を受信したとき、送
信された可能性のある送信記号系列が複数存在すること
になる。

【０００５】このとき、受信側では何らかの評価基準に
基づいて、最も適当と思われる送信信号を決める必要が
ある。これを復号（Decoding）と呼ぶ。また、受信信号
から送信記号系列への対応付けを復号規則という。

【０００６】復号の際に、誤りが発生するのは、復号規
則で定められている送信記号以外の送信記号が送られた
場合である。つまり、受信された受信記号系列をyiと
し、復号規則でそのyiに対応する送信記号系列をｘ(yi)
とすると、実際に送信記号系列ｘ(yi)が送られて、yiが
受信信号系列として受信されれば、復号による誤りは生
じていない。

【０００７】このような事象の起こる確率をＰ（ｘ(y
i)，yi）とすると、誤った復号が行われる確率ＰE は、
次式で表される。

【０００８】

【数１】 送信記号系列の生起確率がすべて等しいとすれば、復号
規則をどのように決めても、Ｐ（ｘ(yi)）は一定である
から、確率ＰE を最小にするには、yiに対してＰ（yi｜
ｘ(yi)）が最大となるｘ(yi)を送信記号系列とすればよ
い。このような処理を行う復号法を最尤復号法という。

【０００９】最尤復号回路は、この最尤復号法に基づく
復号動作を行う回路である。最尤復号回路を構成するメ
トリック演算部では、送信記号系列ｘ(yi)を演算し、そ
の演算結果に基づいて、パスメモリに書き込まれている
送信データの期待値の中から送信記号系列ｘ(yi)に対応
する送信データを選択することにより、復号を行ってい
る。

【００１０】従来の最尤復号回路を構成するメトリック
演算部の一例を図９に示す。二入力の第一〜第四の演算
回路１ａ〜１ｄには、それぞれデジタル信号Ａ１，Ａ２
〜Ｄ１，Ｄ２が入力される。各第一〜第四の演算回路１
ａ〜１ｄは、各デジタル信号Ａ１，Ａ２〜Ｄ１，Ｄ２の
加減算を行って、その演算値を出力する。

【００１１】前記第一の演算回路１ａの演算値と、前記
第二〜第四の演算回路１ｂ〜１ｄのいずれかの演算値と
で加減算を行うために、第一の演算回路１ａの演算値は
第五の演算回路１ｅに出力され、第二〜第四の演算回路
１ｂ〜１ｄの演算値はセレクタ回路２を介して第五の演
算回路１ｅに出力される。

【００１２】前記セレクタ回路２には、第二の演算回路
１ｂの演算値の最上位ビットの値であるコントロール信
号ＣＬ１と、第三の演算回路１ｃの演算値の最上位ビッ
トの値であるコントロール信号ＣＬ２とが入力される。

【００１３】そして、セレクタ回路２は２ビットのコン
トロール信号ＣＬ１，ＣＬ２に基づいて、第二〜第四の
演算回路１ｂ〜１ｄの演算値のいずれかを選択して、前
記第五の演算回路１ｅに出力する。

【００１４】前記第五の演算回路１ｅは、第一の演算回
路１ａの演算値と、セレクタ回路２から出力される第二
〜第四の演算回路１ｂ〜１ｄの演算値のいずれかとの加
減算を行って出力する。

【００１５】

【発明が解決しようとする課題】上記のようなメトリッ
ク演算部では、コントロール信号ＣＬ１，ＣＬ２は第二
及び第三の演算回路１ｂ，１ｃの演算結果に基づいて生
成され、そのコントロール信号ＣＬ１，ＣＬ２に基づい
て、セレクタ回路２が動作する。

【００１６】そして、第二及び第三の演算回路１ｂ，１
ｃの演算結果が出力された後に、セレクタ回路２が動作
し、その後第一の演算回路１ａの演算結果と、第二〜第
四の演算回路１ｂ〜１ｄの演算結果のいずれかとの演算
が第五の演算回路１ｅで行われる。

【００１７】従って、デジタル信号Ａ１，Ａ２〜Ｄ１，
Ｄ２の入力に基づいて、第五の演算回路１ｅから演算結
果が出力されるまでに、二段の演算回路の動作時間と、
セレクタ回路２の動作時間が必要となる。

【００１８】また、第二及び第三の演算回路１ｂ，１ｃ
のいずれかの演算速度が最も遅い場合には、コントロー
ル信号ＣＬ１，ＣＬ２が生成されるまでの時間は、最も
遅い演算に依存して長くなる。

【００１９】この結果、メトリック演算部の演算速度が
低下し、このようなメトリック演算部を多数段使用する
最尤復号回路の動作速度が低下する。最尤復号回路の動
作速度を十分に高速化することができないと、磁気ディ
スクからデータを読みだすための信号処理系において、
その信号処理速度が最尤復号回路の動作速度に依存して
低下するため、磁気ディスクに対する記録密度を向上さ
せることもできないという問題点がある。

【００２０】また、最尤復号回路の動作試験を行う場合
には、その最尤復号回路の前段のデジタルフィルタに試
験装置からシリアル信号を入力してその信号を最尤復号
回路で復号し、その復号データと入力されたシリアル信
号とを比較することにより、最尤復号回路が正常に動作
しているか否かが判定される。

【００２１】動作速度が高速化された最尤復号回路の動
作試験を高速で行うためには、試験装置から高速で信号
を供給する必要があるため、試験装置の動作速度を向上
させる必要がある。

【００２２】ところが、試験装置の動作速度は容易には
向上させることができないという問題点がある。この発
明の目的は、最尤復号回路の動作速度を向上させること
にある。

【００２３】

【００２４】

【課題を解決するための手段】図１は原理説明図であ
る。すなわち、複数の演算ブロック４１は、多入力のデ
ジタル入力信号Ｄinに基づいて、それぞれ異なる演算動
作を並列に行う。制御信号生成回路４２は、前記デジタ
ル入力信号Ｄinに基づいて制御信号ＣＴＬを生成して出
力する。セレクタ回路２７は、前記制御信号ＣＴＬに基
づいて、前記演算ブロック４１の出力信号のいずれか一
つを選択して出力する。請求項１は、複数のデジタル入
力信号に基づいて加算と減算とを組み合わせた、互いに
異なる演算動作を並列に行う複数の演算ブロックと、前
記複数の演算ブロックと並列に演算動作を行う減算回路
と、前記デジタル入力信号から生成される制御信号に基
づいて、前記減算回路の出力信号と前記複数の演算ブロ
ックからの複数の出力信号とのうちのいずれか一つを選
択して出力するセレクタ回路とを備えたデジタル演算回
路を要旨とする。

【００２５】 請求項２は、複数のデジタル入力信号に
基づいて加算と減算とを組み合わせた、互いに異なる演
算動作を行う演算ブロックと、前記演算ブロックと並列
に演算動作を行う加算回路と、前記デジタル入力信号か
ら生成される制御信号に基づいて、前記加算回路の出力
信号と前記演算ブロックの出力信号とのうちのいずれか
一つを選択して出力するセレクタ回路とを備えたデジタ
ル演算回路を要旨とする。

【００２６】 請求項３は、デジタル入力信号Ａ，Ｂ，
Ｃ，Ｄに基づいて演算Ａ−Ｂ−Ｃ＋Ｄを行う第１演算ブ
ロックと、前記デジタル入力信号Ａ，Ｂ，Ｃに基づいて
演算Ａ−Ｂ−Ｃを行う第２演算ブロックと、前記デジタ
ル入力信号Ａ，Ｂ，Ｃに基づいて演算Ａ−Ｂ＋Ｃを行う
第３演算ブロックと、前記デジタル入力信号Ａ，Ｂ，
Ｃ，Ｄに基づいて演算Ａ−Ｂ＋Ｃ＋Ｄを行う第４演算ブ
ロックと、前記デジタル入力信号Ａ，Ｂ，Ｃ，Ｄに基づ
いて演算Ａ−Ｂ−Ｃ−Ｄを行う第５演算ブロックとのう
ちの少なくともいずれか一つの演算ブロックと、前記演
算ブロックと並列に演算動作を行う減算回路又は加算回
路と、前記デジタル入力信号から生成される制御信号に
基づいて、前記減算回路又は加算回路の出力信号と前記
演算ブロックの出力信号とのうちのいずれか一つを選択
して出力するセレクタ回路とを備えたことを特徴とする
デジタル演算回路を要旨とする。

【００２７】 請求項４は、前記デジタル入力信号Ａ，
Ｂ，Ｃ，Ｄに基づいて演算Ａ−Ｂ−Ｃ＋Ｄを行う第１演
算ブロックと、前記デジタル入力信号Ａ，Ｂ，Ｃに基づ
いて演算Ａ−Ｂ−Ｃを行う第２演算ブロックと、前記デ
ジタル入力信号Ａ，Ｂ，Ｃに基づいて演算Ａ−Ｂ＋Ｃを
行う第３演算ブロックと、前記デジタル入力信号Ａ，
Ｂ，Ｃ，Ｄに基づいて演算Ａ−Ｂ＋Ｃ＋Ｄを行う第４演
算ブロックと、前記デジタル入力信号Ａ，Ｂ，Ｃ，Ｄに
基づいて演算Ａ−Ｂ−Ｃ−Ｄを行う第５演算ブロックと
のうちのいずれかを含み、並列に演算動作を行う複数の
演算ブロックと、前記デジタル入力信号から生成される
制御信号に基づいて、前記複数の演算ブロックの出力信
号のうちのいずれか一つを選択して出力するセレクタ回
路とを備えたデジタル演算回路を要旨とする。請求項５
は、前記演算ブロックは、前記デジタル入力信号に基づ
いて、最尤復号法による演算動作を行うキャリーセーブ
方式の演算ブロックであることを要旨とする。請求項６
は、前記デジタル入力信号に基づいて、所定の演算結果
の最上位ビットの値をキャリー・ルック・アヘッド方式
により生成し、前記制御信号として出力する制御信号生
成回路を備えることを要旨とする。

【００２８】 （作用） 請求項１では、複数のデジタル入力信号に基づいて、演
算動作と、減算動作と、制御信号の生成が並行して行わ
れる。各演算ブロックの演算結果及び減算結果がセレク
タ回路に出力されると、制御信号に基づいて、セレクタ
回路からいずれか一つの演算結果が出力される。

【００２９】 請求項２では、複数のデジタル入力信号
に基づいて、演算動作と、加算動作と、制御信号の生成
が並行して行われる。演算ブロックの演算結果及び加算
結果がセレクタ回路に出力されると、制御信号に基づい
て、セレクタ回路からいずれか一つの演算結果が出力さ
れる。

【００３０】 請求項３では、デジタル入力信号に基づ
いて、演算動作と、減算動作又は加算動作と、制御信号
の生成が並行して行われる。第１〜第５演算ブロックの
演算結果及び減算結果又は加算結果がセレクタ回路に出
力されると、制御信号に基づいて、セレクタ回路からい
ずれか一つの演算結果が出力される。

【００３１】 請求項４では、デジタル入力信号に基づ
いて、演算動作と、制御信号の生成が並行して行われ
る。第１〜第５演算ブロックの演算結果がセレクタ回路
に出力されると、制御信号に基づいて、セレクタ回路か
らいずれか一つの演算結果が出力される。請求項５で
は、演算ブロックは、最尤復号法による演算動作を行う
キャリーセーブ方式である。請求項６では、制御信号は
キャリー・ルック・アヘッド方式により生成される。

【００３２】

【発明の実施の形態】図２は、磁気ディスク装置におけ
るデータ読み出し回路の概要を示す。磁気ディスク駆動
装置内に設けられる読み取りヘッド１１は、磁気ディス
クに書き込まれているデータを読みだして増幅器１２に
出力する。前記増幅器１２は、読み取りヘッド１１から
読みだされたアナログデータを増幅して、リードチャネ
ルＩＣ１３内の利得制御増幅器１４に出力する。

【００３３】前記利得制御増幅器１４は、外部から入力
される利得補正信号ｇｃに基づいて利得が制御され、前
記増幅器１２から入力される信号を、所定の振幅の出力
信号としてアナログイコライザフィルタ１５に出力す
る。

【００３４】前記アナログイコライザフィルタ１５は、
利得制御増幅器１４の出力信号の周波数特性を所定レベ
ルに揃えて、Ａ／Ｄ変換部１６に出力する。前記Ａ／Ｄ
変換部１６は、アナログイコライザフィルタ１５から出
力されるアナログ信号をデジタル信号に変換して、デジ
タルフィルタ１７に出力する。

【００３５】前記デジタルフィルタ１７は、Ａ／Ｄ変換
部１６から出力されるデジタル信号から不要なデジタル
成分を除去し、最尤復号回路１８に出力する。そして、
最尤復号回路１８は、最尤復号法に基づく復号動作を行
い、復号された読み出しデータをシリアル−パラレル変
換器４０に出力する。

【００３６】シリアル−パラレル変換器４０は、入力さ
れたシリアル信号をパラレル信号に変換して、リードチ
ャネルＩＣ１３の外部へ出力する。デジタルフィルタ１
７の出力信号はＰＬＬシンセサイザ回路１９に出力さ
れ、ＰＬＬシンセサイザ回路１９はデジタルフィルタ１
７の出力信号に基づいてＡ／Ｄ変換部のサンプリング周
波数（第１周波数）を生成して出力する。

【００３７】前記最尤復号回路１８の具体的構成を図３
〜図６に示す。図３〜図５は、メトリック演算部を示
し、各メトリック演算部は、減算回路１９と、レジスタ
２０と、多入力の第一〜第五の演算ブロック２１〜２５
と、加算回路２６と、セレクタ回路２７と、インバータ
回路２８とから構成される。

【００３８】前記減算回路１９、レジスタ２０、第一〜
第五の演算ブロック２１〜２５及び加算回路２６は、前
記ＰＬＬシンセサイザ回路１９で生成されるクロック信
号に基づいて動作する。

【００３９】前記第一の演算ブロック２１は、４つの端
子に入力される信号をＡ，Ｂ，Ｃ，Ｄとし、出力端子か
ら出力される出力信号をＦとすれば、 Ｆ＝Ａ−Ｂ−Ｃ＋Ｄ を演算する。

【００４０】前記第二の演算ブロック２２は、３つの端
子に入力される信号をＡ，Ｂ，Ｃとし、出力端子から出
力される出力信号をＦとすれば、 Ｆ＝Ａ−Ｂ−Ｃ を演算する。

【００４１】前記第三の演算ブロック２３は、３つの端
子に入力される信号をＡ，Ｂ，Ｃとし、出力端子から出
力される出力信号をＦとすれば、 Ｆ＝Ａ−Ｂ＋Ｃ を演算する。

【００４２】前記第四の演算ブロック２４は、４つの端
子に入力される信号をＡ，Ｂ，Ｃ，Ｄとし、出力端子か
ら出力される出力信号をＦとすれば、 Ｆ＝Ａ−Ｂ＋Ｃ＋Ｄ を演算する。

【００４３】前記第五の演算ブロック２５は、４つの端
子に入力される信号をＡ，Ｂ，Ｃ，Ｄとし、出力端子か
ら出力される出力信号をＦとすれば、 Ｆ＝Ａ−Ｂ−Ｃ−Ｄ を演算する。

【００４４】前記第一〜第五の演算ブロック２１〜２５
は、公知のキャリーセーブ方式の多入力演算ブロックで
ある。キャリーセーブ方式は、加算器をアレイ状に配列
し、各加算段の加算器で発生したキャリーアウト（桁上
がり）は、同一の加算段の上位ビットの加算器ではな
く、次段の上位ビットの加算器に出力される。

【００４５】二入力の加算器で、多入力の加算を行う場
合には、各加算器のキャリーアウトは上位ビットの加算
器に順次出力される。このため、すべての演算が終了す
るまでの時間は、各加算器の動作遅延時間の総和とな
る。

【００４６】前記キャリーセーブ方式では、上記のよう
な動作によりすべての演算が終了するまでの時間は、各
加算器の動作遅延時間の総和とはならないため、演算時
間を短縮可能である。

【００４７】図３は、第一のメトリック演算部を示す。
レジスタ２０ａは、前記デジタルフィルタ１７から入力
される受信記号系列yiを格納して出力する。減算回路１
９ａは、受信記号系列yiから基準信号Ｒｅｆの減算を行
う。基準信号Ｒｅｆは、一定の基準電圧である。レジス
タ２０ｂは、前記減算回路１９ａの出力信号を格納して
出力する。

【００４８】減算回路１９ｂは、後記信号Ｓ１と、前記
レジスタ２０ａの出力信号との減算を行い、その減算結
果Ｆ１をセレクタ回路２７ａに出力する。第一の演算ブ
ロック２１ａは、信号Ｓ１と、前記レジスタ２０ａの出
力信号と、前記基準信号Ｒｅｆと、後記信号Ｔ０が入力
され、その演算結果Ｆ２をセレクタ回路２７ａに出力す
る。

【００４９】第一の演算ブロック２１ｂは、信号Ｓ１
と、前記レジスタ２０ａの出力信号と、後記信号Ｔ２
と、前記基準信号Ｒｅｆとが入力され、その演算結果Ｆ
３をセレクタ回路２７ａに出力する。

【００５０】第一の演算ブロック２１ｃは、信号Ｓ１
と、前記レジスタ２０ａの出力信号と、信号Ｔ２と、信
号Ｔ０とが入力され、その演算結果Ｆ４をセレクタ回路
２７ａに出力する。前記信号Ｓ１，Ｔ０，Ｔ２は８ビッ
トの信号である。

【００５１】前記セレクタ回路２７ａには、制御信号Ｃ
ＴＬ１，ＣＴＬ３が入力される。そして、セレクタ回路
２７ａは、制御信号ＣＴＬ１，ＣＴＬ３に基づいて、前
記演算結果Ｆ１〜Ｆ４のいずれかを選択して出力する。

【００５２】レジスタ２０ｃは、前記セレクタ回路２７
ａの出力信号を格納して、８ビットの信号Ｔ０として出
力する。減算回路１９ｃは、信号Ｓ１と、前記レジスタ
２０ｂの出力信号との減算を行い、その減算結果Ｆ５を
セレクタ回路２７ｂに出力する。

【００５３】第二の演算ブロック２２ａは、信号Ｓ１
と、前記レジスタ２０ｂの出力信号と、信号Ｔ０が入力
され、その演算結果Ｆ６をセレクタ回路２７ｂに出力す
る。第三の演算ブロック２３ａは、信号Ｓ１と、前記レ
ジスタ２０ｂの出力信号と、信号Ｔ２とが入力され、そ
の演算結果Ｆ７をセレクタ回路２７ｂに出力する。

【００５４】第一の演算ブロック２１ｄは、信号Ｓ１
と、前記レジスタ２０ｂの出力信号と、信号Ｔ２と、信
号Ｔ０とが入力され、その演算結果Ｆ８をセレクタ回路
２７ｂに出力する。

【００５５】前記セレクタ回路２７ｂには、２ビットの
制御信号ＣＴＬ２，ＣＴＬ４が入力される。そして、セ
レクタ回路２７ｂは、制御信号ＣＴＬ２，ＣＴＬ４に基
づいて、前記演算結果Ｆ５〜Ｆ８のいずれかを選択して
出力する。

【００５６】レジスタ２０ｄは、前記セレクタ回路２７
ｂの出力信号を格納して、８ビットの信号Ｔ１として出
力する。図４は、第二のメトリック演算部を示す。減算
回路１９ｄは、後記信号Ｓ２と、前記レジスタ２０ａの
出力信号ｘｘとの減算を行い、その減算結果Ｆ９をセレ
クタ回路２７ｃに出力する。

【００５７】第二の演算ブロック２２ｂは、信号Ｓ２
と、前記レジスタ２０ａの出力信号ｘｘと、信号Ｔ１が
入力され、その演算結果Ｆ１０をセレクタ回路２７ｃに
出力する。

【００５８】第二の演算ブロック２２ｃは、信号Ｓ２
と、前記レジスタ２０ａの出力信号ｘｘと、信号Ｔ３と
が入力され、その演算結果Ｆ１１をセレクタ回路２７ｃ
に出力する。

【００５９】第一の演算ブロック２１ｅは、信号Ｓ２
と、前記レジスタ２０ａの出力信号ｘｘと、信号Ｔ３
と、信号Ｔ１とが入力され、その演算結果Ｆ１２をセレ
クタ回路２７ｃに出力する。

【００６０】前記セレクタ回路２７ｃには、制御信号Ｃ
ＴＬ６，ＣＴＬ８が入力される。そして、セレクタ回路
２７ｃは、制御信号ＣＴＬ６，ＣＴＬ８に基づいて、前
記演算結果Ｆ９〜Ｆ１２のいずれかを選択して出力す
る。

【００６１】レジスタ２０ｅは、前記セレクタ回路２７
ｃの出力信号を格納して、前記信号Ｔ２として出力す
る。減算回路１９ｅは、信号Ｓ２と、前記レジスタ２０
ｂの出力信号ｘｘ１との減算を行い、その減算結果Ｆ１
３をセレクタ回路２７ｄに出力する。

【００６２】第五の演算ブロック２５は、信号Ｓ２と、
前記レジスタ２０ｂの出力信号ｘｘ１と、信号Ｔ１と、
信号Ｒｅｆが入力され、その演算結果Ｆ１４をセレクタ
回路２７ｄに出力する。

【００６３】第四の演算ブロック２４ａは、信号Ｓ２
と、前記レジスタ２０ｂの出力信号ｘｘ１と、信号Ｔ３
と、信号Ｒｅｆが入力され、その演算結果Ｆ１５をセレ
クタ回路２７ｄに出力する。

【００６４】第一の演算ブロック２１ｆは、信号Ｓ２
と、前記レジスタ２０ｂの出力信号ｘｘ１と、信号Ｔ３
と、信号Ｔ１とが入力され、その演算結果Ｆ１６をセレ
クタ回路２７ｄに出力する。

【００６５】前記セレクタ回路２７ｄには、制御信号Ｃ
ＴＬ５，ＣＴＬ７が入力される。そして、セレクタ回路
２７ｄは、制御信号ＣＴＬ５，ＣＴＬ７に基づいて、前
記演算結果Ｆ１３〜Ｆ１６のいずれかを選択して出力す
る。

【００６６】レジスタ２０ｆは、前記セレクタ回路２７
ｄの出力信号を格納して、前記信号Ｔ３として出力す
る。図５は、第三のメトリック演算部を示す。第三の演
算ブロック２３ｂは、信号Ｒｅｆと、信号Ｔ０と、前記
レジスタ２０ｂの出力信号ｘｘ１とが入力され、その演
算結果Ｆ１８をセレクタ回路２７ｅに出力する。

【００６７】加算回路２６ａは、レジスタ２０ｂの出力
信号ｘｘ１と、信号Ｔ０とを加算し、その演算結果Ｆ１
９をセレクタ回路２７ｅに出力する。加算回路２６ｂ
は、レジスタ２０ｂの出力信号ｘｘ１と、信号Ｒｅｆと
を加算し、その演算結果Ｆ２０をセレクタ回路２７ｅに
出力する。

【００６８】また、セレクタ回路２７ｅには前記レジス
タ２０ｂの出力信号ｘｘ１が演算結果Ｆ１７として入力
される。前記セレクタ回路２７ｅには、制御信号ＣＴＬ
１，ＣＴＬ２が入力される。そして、セレクタ回路２７
ｅは、制御信号ＣＴＬ１，ＣＴＬ２に基づいて、前記演
算結果Ｆ１７〜Ｆ２０のいずれかを選択して出力する。
レジスタ２０ｇは、前記セレクタ回路２７ｅの出力信号
を格納して、出力する。

【００６９】加算回路２６ｃは、前記レジスタ２０ｇの
出力信号と、信号Ｔ１とを加算して、その演算結果Ｆ２
１をセレクタ回路２７ｆに出力する。第四の演算ブロッ
ク２４ｂは、信号Ｒｅｆと、信号Ｔ０と、前記レジスタ
２０ｇの出力信号と、信号Ｔ１とが入力され、その演算
結果Ｆ２２をセレクタ回路２７ｆに出力する。また、前
記セレクタ回路２７ｆには前記レジスタ２０ｇの出力信
号が演算結果Ｆ２３として入力される。

【００７０】前記セレクタ回路２７ｆには、制御信号Ｃ
ＴＬ１が入力されるとともに、制御信号ＣＴＬ６がイン
バータ回路２８ａを介して入力される。そして、セレク
タ回路２７ｆは、前記演算結果Ｆ２１〜Ｆ２３のいずれ
かを選択して出力する。レジスタ２０ｈは、前記セレク
タ回路２７ｆの出力信号を格納して、信号Ｓ１として出
力する。

【００７１】第三の演算ブロック２３ｃは、前記レジス
タ２０ｇの出力信号と、信号Ｔ０と、信号Ｔ１とが入力
され、その演算結果Ｆ２４をセレクタ回路２７ｇに出力
する。

【００７２】減算回路１９ｆは、前記レジスタ２０ｇの
出力信号と、信号Ｒｅｆとが入力され、その演算結果Ｆ
２５をセレクタ回路２７ｇに出力する。また、セレクタ
回路２７ｇには前記加算回路２６ｃの演算結果Ｆ２１が
入力される。

【００７３】前記セレクタ回路２７ｇには、制御信号Ｃ
ＴＬ２が入力されるとともに、制御信号ＣＴＬ５がイン
バータ回路２８ｂを介して入力される。そして、セレク
タ回路２７ｇは、制御信号ＣＴＬ５の反転信号に基づい
て、前記演算結果Ｆ２４〜Ｆ２６のいずれかを選択して
出力する。レジスタ２０ｉは、前記セレクタ回路２７ｇ
の出力信号を格納して、前記信号Ｓ２として出力する。

【００７４】図６は、前記制御信号ＣＴＬ１〜ＣＴＬ８
を生成する制御信号生成回路を示す。この制御信号生成
回路は、第一の制御信号生成回路２９ａ，２９ｂと、第
二の制御信号生成回路３０ａ，３０ｂと、最上位ビット
出力回路３１ａ〜３１ｄとから構成される。

【００７５】第一及び第二の制御信号生成回路２９ａ〜
２９ｄは、キャリー・ルック・アヘッド方式の加算器で
構成され、８ビットの入力信号Ａ，Ｂの入力に基づい
て、Ａ−Ｂの演算を行い、最上位ビットの信号を出力す
る。

【００７６】キャリー・ルック・アヘッド方式は、多ビ
ットの演算において、下位ビットの桁上がりに基づいて
上位ビットの演算値を決定する方式をとらず、入力信号
Ａ，Ｂから直接に最上位ビットの値を演算する公知の方
式であり、下位ビットの演算結果に依存することなく、
最上位ビットの値を速やかに演算することが可能であ
る。

【００７７】前記第一の制御信号生成回路２９ａは、基
準信号Ｒｅｆと、前記信号Ｔ０が入力され、その演算結
果の最上位ビットを、前記制御信号ＣＴＬ１として出力
する。また、最上位ビット出力回路３１ａにより、信号
Ｔ０の最上位ビットが制御信号ＣＴＬ２として出力され
る。

【００７８】前記第一の制御信号生成回路２９ｂは、基
準信号Ｒｅｆと、前記信号Ｔ２が入力され、その演算結
果の最上位ビットを、前記制御信号ＣＴＬ３として出力
する。また、最上位ビット出力回路３１ｂにより、信号
Ｔ２の最上位ビットが制御信号ＣＴＬ４として出力され
る。

【００７９】前記第二の制御信号生成回路３０ａは、基
準信号Ｒｅｆと、前記信号Ｔ１が入力され、その演算結
果の最上位ビットを、前記制御信号ＣＴＬ５として出力
する。また、最上位ビット出力回路３１ｃにより、信号
Ｔ１の最上位ビットが制御信号ＣＴＬ６として出力され
る。

【００８０】前記第二の制御信号生成回路３０ｂは、基
準信号Ｒｅｆと、前記信号Ｔ３が入力され、その演算結
果の最上位ビットを、前記制御信号ＣＴＬ７として出力
する。また、最上位ビット出力回路３１ｄにより、信号
Ｔ１の最上位ビットが制御信号ＣＴＬ８として出力され
る。

【００８１】さて、上記のように構成された最尤復号回
路では、各メトリック演算部において、複数の演算ブロ
ックで並行して各演算処理が行われ、その演算結果がそ
れぞれセレクタ回路に出力される。

【００８２】各演算ブロックは、それぞれ多入力のキャ
リーセーブ方式の演算回路で構成され、その演算動作が
速やかに行われる。各セレクタ回路には、それぞれ第一
及び第二の制御信号生成回路２９ａ，２９ｂ，３０ａ，
３０ｂで生成された制御信号が入力される。そして、第
一及び第二の制御信号生成回路２９ａ，２９ｂ，３０
ａ，３０ｂは、キャリー・ルック・アヘッド方式に基づ
いて制御信号が生成されるので、各演算ブロックからセ
レクタ回路に演算結果が出力される以前に、各制御信号
が各セレクタ回路に入力されている。

【００８３】そして、各演算ブロックの演算結果がセレ
クタ回路に出力されると、セレクタ回路では、その演算
結果のいずれか一つを直ちに選択して出力する。このよ
うな動作により、各メトリック演算部では、各演算ブロ
ックが直列に接続されることなく、すべて並列に動作
し、セレクタ回路で選択すべき演算ブロックが選択され
ると、当該演算ブロックの演算結果がセレクタ回路に出
力された時点で、その演算結果がセレクタ回路から直ち
に出力される。

【００８４】従って、各メトリック演算部では、演算速
度の最も遅い演算ブロックの動作に依存することなく、
選択された演算ブロックの演算結果を速やかに出力する
ことができる。この結果、複数のメトリック演算部で構
成される最尤復号回路の動作速度を向上させることがで
き、このような最尤復号回路を使用したリードチャネル
ＩＣの信号処理速度を向上させることができる。

【００８５】次に、上記最尤復号回路の動作試験を行う
ために、前記リードチャネルＩＣに搭載される試験回路
を、図７に従って説明する。最尤復号回路１８の動作試
験時には、試験装置からインターフェース回路ＩＦを介
して磁気ディスクへの書き込みデータに相当する入力信
号ＷＳが伝送路特性生成回路３２に入力される。

【００８６】前記伝送路特性生成回路３２は、磁気ディ
スクに書き込む書き込みデータに基づいて、前記最尤復
号回路１８に入力される信号を疑似的に生成する回路で
あり、動作試験時にその出力信号が最尤復号回路１８に
入力される。なお、動作試験時には試験装置から出力さ
れる試験信号に基づいて動作するセレクタにより、最尤
復号回路１８には前記デジタルフィルタ１７の出力信号
に換えて、伝送路特性生成回路３２の出力信号が入力さ
れるように設定される。

【００８７】前記伝送路特性生成回路３２の具体的構成
を図８に示す。試験装置から書き込みデータとして入力
されるパラレルデータＷＳは、パラレル−シリアル変換
器３３に入力される。パラレル−シリアル変換器３３
は、入力されたパラレルデータをシリアルデータに変換
して出力する。

【００８８】前記パラレル−シリアル変換器３３の出力
信号は、第一の特性生成回路３４ａに入力される。第一
及び第二の特性生成回路３４ａ，３４ｂは、書き込み回
路の伝送路特性を疑似的に生成するものである。

【００８９】第一の特性生成回路３４ａは、フリップフ
ロップ回路３５ａ〜３５ｃと、ＥＯＲ回路３６ａとから
構成され、このような構成により、各シリアルデータを
「１」とし、所定の遅延時間をＤとしたとき、１／（１
＋Ｄ）の演算を行うことが知られている。

【００９０】前記第二の特性生成回路３４ｂは、フリッ
プフロップ回路３５ｄ，３５ｅと、ＥＯＲ回路３６ｂと
から構成され、このような構成により１／（１−Ｄ）の
演算を行うことが知られている。

【００９１】前記第二の特性生成回路３４ｂの出力信号
は、レベル変換回路３７に入力される。前記レベル変換
回路３７は、前記第二の特性生成回路３４ｂから出力さ
れる２値データの各値を、それぞれ所定のレベルのＬレ
ベル及びＨレベルに変換して出力する。

【００９２】前記レベル変換回路３７の出力信号は、第
三の特性生成回路３４ｃに入力される。前記第三の特性
生成回路３４ｃは、前記読み取りヘッド１１による磁気
ディスクからのデータ読み出し動作の特性を疑似的に生
成するものである。

【００９３】そして、第三の特性生成回路３４ｃは、フ
リップフロップ回路３５ｆ，３５ｇと、減算回路３８と
から構成され、このような構成により（１−Ｄ）の演算
を行うことが知られている。

【００９４】前記第三の特性生成回路３４ｃの出力信号
は、第四の特性生成回路３４ｄに入力される。前記第四
の特性生成回路３４ｄは、前記アナログフィルタ１５の
伝送路特性を疑似的に生成するものである。

【００９５】そして、第四の特性生成回路３４ｄは、フ
リップフロップ回路３５ｈ，３５ｉと、加算回路３９ａ
とから構成され、このような構成により、（１＋Ｄ）の
演算を行うことが知られている。

【００９６】前記第四の特性生成回路３４ｄの出力信号
は、第五の特性生成回路３４ｅに入力される。前記第五
の特性生成回路３４ｅは、前記デジタルフィルタ１７の
伝送路特性を疑似的に生成するものである。

【００９７】そして、第五の特性生成回路３４ｅは、フ
リップフロップ回路３５ｊ，３５ｋ，３５ｍと、加算回
路３９ｂとから構成され、このような構成により、（１
＋Ｄ）の演算を行う。

【００９８】前記第五の特性生成回路３４ｅの出力信号
は、前記最尤復号回路１８に入力される。そして、最尤
復号回路１８の出力信号は前記シリアル−パラレル変換
器４０でパラレル信号に変換され、前記インターフェー
ス回路ＩＦを介して試験装置に復号データＤＳとして出
力される。

【００９９】動作試験時には、前記ＰＬＬシンセサイザ
回路１９には、試験装置から低周波数のクロック信号Ｌ
ＣＫが入力される。ＰＬＬシンセサイザ回路１９は、ク
ロック信号ＬＣＫに基づいて、高周波数（第２周波数）
のクロック信号ＣＫを生成し、前記伝送路特性生成回路
３２、最尤復号回路１８及びシリアル−パラレル変換回
路４０に出力する。そして、前記伝送路特性生成回路３
２、最尤復号回路１８及びシリアル−パラレル変換回路
４０は、そのクロック信号ＣＫに基づいて動作する。

【０１００】なお、動作試験時には試験装置から出力さ
れる試験信号に基づいて動作するセレクタにより、ＰＬ
Ｌシンセサイザ回路１９には前記デジタルフィルタ１７
の出力信号に換えて、クロック信号ＬＣＫが入力され、
かつＰＬＬシンセサイザ回路１９で生成されたクロック
信号ＣＫが伝送路特性生成回路３２、最尤復号回路１８
及びシリアル−パラレル変換器４０に出力されるように
設定される。

【０１０１】さて、上記のような試験回路を備えたリー
ドチャネルＩＣ１３では、試験装置から、試験信号とと
もに、パラレルの書き込み信号ＷＳと、クロック信号Ｌ
ＣＫを入力すると、伝送路特性生成回路３２で最尤復号
回路１８のシリアル入力信号が疑似的に生成される。

【０１０２】そして、クロック信号ＣＫに基づいて最尤
復号回路１８を高速で動作させて、復号動作を行わせ、
その出力信号をシリアル−パラレル変換器４０でパラレ
ル信号に変換して、試験装置に復号信号ＤＳとして出力
する。

【０１０３】試験装置では、書き込み信号ＷＳと、復号
信号ＤＳとの比較を行い、両者が一致すれば、最尤復号
回路１８が正常に動作していると判定する。以上のよう
な動作により、試験装置では、低周波数のクロック信号
ＬＣＫと、そのクロック信号ＬＣＫに基づいて、パラレ
ルの書き込み信号ＷＳを出力すれば、クロック信号ＣＫ
に基づいて最尤復号回路１８で復号動作が高速に演算さ
れ、その演算結果がパラレルの復号信号ＤＳとして帰還
される。

【０１０４】従って、パラレルで出力される書き込み信
号ＷＳと、パラレルで入力される復号信号ＤＳとを、低
周波数のクロック信号ＬＣＫに基づいて低速で比較し
て、最尤復号回路１８の動作試験を行うことができるの
で、高速で動作する最尤復号回路１８の動作試験を、低
速で動作する試験装置で行うことができる。

【０１０５】

【発明の効果】以上詳述したように、この発明は、最尤
復号回路の動作速度を向上させることができる。

【０１０６】

【図面の簡単な説明】

【図１】 本発明の原理説明図である。

【図２】 磁気ディスク装置のデータ読出し回路を示す
ブロック図である。

【図３】 第一のメトリック演算部を示すブロック図で
ある。

【図４】 第二のメトリック演算部を示すブロック図で
ある。

【図５】 第三のメトリック演算部を示すブロック図で
ある。

【図６】 制御信号生成回路を示すブロック図である。

【図７】 最尤復号回路の試験回路を示すブロック図で
ある。

【図８】 伝送路特性生成回路を示す回路図である。

【図９】 メトリック演算部の従来例を示すブロック図
である。

【符号の説明】

２７ セレクタ回路 ４１ 演算ブロック ４２ 制御信号生成回路 Ｄin デジタル入力信号 ＣＴＬ 制御信号

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−8173（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 1/20 G11B 20/18 534 H03M 13/23 H04L 1/00

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 複数のデジタル入力信号に基づいて加算
   と減算とを組み合わせた、互いに異なる演算動作を並列
   に行う複数の演算ブロックと、前記複数の演算ブロックと並列に演算動作を行う減算回
   路と、 前記デジタル入力信号から生成される 制御信号に基づい
   て、前記減算回路の出力信号と前記複数の演算ブロック
   からの複数の出力信号とのうちのいずれか一つを選択し
   て出力するセレクタ回路とを備えたことを特徴とするデ
   ジタル演算回路。
2. 【請求項２】 複数のデジタル入力信号に基づいて加算
   と減算とを組み合わせた、互いに異なる演算動作を行う
   演算ブロックと、 前記演算ブロックと並列に演算動作を行う加算回路と、 前記デジタル入力信号から生成される制御信号に基づい
   て、前記加算回路の出力信号と前記演算ブロックの出力
   信号とのうちのいずれか一つを選択して出力するセレク
   タ回路とを備えたことを特徴とするデジタル演算回路。
3. 【請求項３】デジタル入力信号Ａ，Ｂ，Ｃ，Ｄに基づい
   て演算Ａ−Ｂ−Ｃ＋Ｄを行う第１演算ブロックと、 前記デジタル入力信号Ａ，Ｂ，Ｃに基づいて演算Ａ−Ｂ
   −Ｃを行う第２演算ブロックと、 前記デジタル入力信号Ａ，Ｂ，Ｃに基づいて演算Ａ−Ｂ
   ＋Ｃを行う第３演算ブロックと、 前記デジタル入力信号Ａ，Ｂ，Ｃ，Ｄに基づいて演算Ａ
   −Ｂ＋Ｃ＋Ｄを行う第４演算ブロックと、 前記デジタル入力信号Ａ，Ｂ，Ｃ，Ｄに基づいて演算Ａ
   −Ｂ−Ｃ−Ｄを行う第５演算ブロックとのうちの少なく
   ともいずれか一つの演算ブロックと、 前記演算ブロックと並列に演算動作を行う減算回路又は
   加算回路と、 前記デジタル入力信号から生成される制御信号に基づい
   て、前記減算回路又は加算回路の出力信号と前記演算ブ
   ロックの出力信号とのうちのいずれか一つを選択して出
   力するセレクタ回路とを備えたことを特徴とするデジタ
   ル演算回路。
4. 【請求項４】前記デジタル入力信号Ａ，Ｂ，Ｃ，Ｄに基
   づいて演算Ａ−Ｂ−Ｃ＋Ｄを行う第１演算ブロックと、 前記デジタル入力信号Ａ，Ｂ，Ｃに基づいて演算Ａ−Ｂ
   −Ｃを行う第２演算ブロックと、 前記デジタル入力信号Ａ，Ｂ，Ｃに基づいて演算Ａ−Ｂ
   ＋Ｃを行う第３演算ブロックと、 前記デジタル入力信号Ａ，Ｂ，Ｃ，Ｄに基づいて演算Ａ
   −Ｂ＋Ｃ＋Ｄを行う第４演算ブロックと、 前記デジタル入力信号Ａ，Ｂ，Ｃ，Ｄに基づいて演算Ａ
   −Ｂ−Ｃ−Ｄを行う第５演算ブロックとのうちのいずれ
   かを含み、並列に演算動作を行う複数の演算ブロック
   と、 前記デジタル入力信号から生成される制御信号に基づい
   て、前記複数の演算ブロックの出力信号のうちのいずれ
   か一つを選択して出力するセレクタ回路とを備えたこと
   を特徴とするデジタル演算回路。
5. 【請求項５】前記演算ブロックは、前記デジタル入力信
   号に基づいて、最尤復号法による演算動作を行うキャリ
   ーセーブ方式の演算ブロックであることを特徴とする請
   求項１〜請求項４のうちいずれか一項に記載のデジタル
   演算回路。
6. 【請求項６】前記デジタル入力信号に基づいて、所定の
   演算結果の最上位ビットの値をキャリー・ルック・アヘ
   ッド方式により生成し、前記制御信号として出力する制
   御信号生成回路を備えること を特徴とする請求項１〜請
   求項５のうちいずれか一項に記載のデジタル演算回路。