JP3495346B2 - ターミネータおよびネットワークの使用方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、三重ウエル集積回
路技術による絶縁体上の金属酸化膜半導体（ＭＯＳ−Ｓ
ＯＩ）に適用可能であり、特にターミネータ・ネットワ
ークに有用なターミネータに関し、詳細にはターミネー
タの使用方法に関する。

【０００２】

【従来の技術】装置間の信号インタフェースについて
は、例えば、米国特許第４７４８４２６号に記載されて
いるように、論理信号のライン反射を低減するために、
コンピュータ・インタフェース用の能動成端回路におい
てターミネータが使用されてきた。そのようなターミネ
ータは、複数の周辺装置を互いに結合する信号線に永続
的に接続するために、第１および第２の抵抗の組合せを
使用してきた。第１および第２の抵抗器の他端は、装置
を介して、それぞれ正の電源線と論理アースに接続され
る。複数装置の成端が必要なときは、複数の抵抗の組合
せが設けられたが、この例におけるスイッチのオン・オ
フ制御は、成端回路システムから遠隔に位置する１つの
制御によって行われた。集積回路相互接続構造も、米国
特許第４２２８３６９号に示されるように、精密な成端
抵抗を使用している。

【０００３】チップ相互接続に例示されるように、抵抗
ターミネータは、現在の金属酸化膜半導体（例えばＣＭ
ＯＳ）で使用されるような薄膜半導体集積回路内で使用
するとき、十分に冷却できないホット・スポットを作り
出す。したがって、ホット・スポットを作り出すそのよ
うな抵抗ターミネータ回路は、金属酸化膜半導体の応用
例において、ＩＢＭの新しいサブミクロンＭＯＳ（ＣＭ
ＯＳ）技術を用いて、チップ上にチップ間接続のための
ターミネータを提供するのには使用できない。このサブ
ミクロンＭＯＳ（ＣＭＯＳ）技術では、これらのネット
ワークでは大電流が使用されるため、商用の性能に必要
なすべての冷却および信頼性要件を満たすことは難しい
かまたは不可能である。チップ上でそのような環境で使
用することができ、また、チップと装置またはシステム
の間での信号伝送においてオーバーシュートもアンダー
シュートもなしにそれらの間でデジタル・データを伝送
する必要がある、チップと装置のネットワーク内のター
ミネータ用に使用することができる、インタフェース装
置に対する解決方法を発明することが必要になってい
る。これらの接続は、数百ＭＨｚおよびＧＨｚにも及ぶ
データ・レート速度に適合する、より速い速度で動作す
る必要がある。

【０００４】

【発明が解決しようとする課題】特に、集積回路内に三
重ウエルを備える、高速な絶縁体上の金属酸化膜半導体
の応用例のために製造することのできるターミネータを
作り出すことが必要である。

【０００５】

【課題を解決するための手段】本発明は、装置間、チッ
プ内およびシステム内でのデジタル・データの高速伝送
に有用であり、装置間、チップ内およびシステム内、シ
リアル・リンクおよびデータ・バス内での信号伝送にお
けるオーバーシュートおよびアンダーシュートをほぼな
くしまたは大幅に低減し、これらの集積回路応用例のた
めの三重ウエルを備えた高速の絶縁体上の金属酸化膜半
導体（ＭＯＳ−ＳＯＩ）用に製造することができる、タ
ーミネータ・ネットワーク用のターミネータを作り出
す。ＳＯＩ上のサブミクロンＭＯＳを用いたチップ上で
抵抗ターミネータを構成するのは、ネットワーク内で大
電流が生じるため、特に難しい。しかし、例示される本
発明の実施形態は、リンギングおよび同様のノイズの問
題を最小限に抑え、かつバルク応用例、特に、高速の金
属酸化膜半導体−シリコン・オン・インシュレータ（Ｍ
ＯＳ−ＳＯＩ）集積回路の応用例、および混合ベンダー
技術のインタフェース通信の応用例における静電放電
（electrostatic discharge、ＥＳＤ）保護を実現しな
がら、現行技術のすべての冷却および信頼性要件を満た
す、装置接続のためのターミネータ解決策を実現した。
高速データ伝送の要求がデータ・レートを数百ＭＨｚお
よびＧＨｚに押し進めるにつれて、本願記載のターミネ
ータは、ネットワーク接続された要素間での信号のスイ
ングを低減し、したがって信号は、より少ない電力で、
かつより少ないノイズ発生で、より速く所望のデジタル
１またはデジタル０の電圧レベルに達する。

【０００６】本発明によれば、好ましい実施形態のター
ミネータは、ネットワーク伝送ラインの特性インピーダ
ンスに適合するターミネータによりＭＯＳ技術で実施す
るように適合されたネットワークで使用できる。このタ
ーミネータは、小さい信号のスイングを有する接続に適
し、混合技術の通信で使用することもできる、高速のタ
ーミネータ・ネットワークを提供する。

【０００７】本発明は、小電流および低電力消費量を有
するターミネータ・ネットワークを提供する。

【０００８】本発明によって提供されるさらに他の改良
点は、ターミネータ・ネットワークが、取り付けられた
回路の入力部でＥＳＤ保護をもたらすことである。

【０００９】

【発明の実施の形態】従来技術では、図１に示すように
分割抵抗ターミネータが使用されてきた。抵抗１３は高
位電源ＶＤＤへのノード１１に接続され、抵抗１３の他
端はノード１０に接続され、抵抗１４にも直列接続され
ている。抵抗１４の他端は、低位電源ＶＳＳへのノード
１２に接続されている。抵抗の値は、ノード１０が入力
信号のスイングの中心に等しいバイアス電圧を有するよ
うに、かつ抵抗の並列の組合せが、接続される伝送ライ
ンの特性インピーダンスＺ０に適合するように設定さ
れ、それにより、反射が発生せず明瞭な信号が得られ
る。しかしながら、ＭＯＳ技術では抵抗ターミネータ内
で大きな電力が放散されるため、これら抵抗ターミネー
タは使用できない。これらの抵抗ターミネータは、ネッ
トワークにおける大電流のために、冷却の必要性と信頼
性要件を満たすことができないので、新しいサブミクロ
ンＭＯＳ技術を用いるチップ上での使用には適していな
い。

【００１０】高速金属酸化膜半導体の使用に関して本発
明の好ましい実施形態を説明するに際して、特に、本発
明は、ＭＯＳシリコン・オン・インシュレータ（ＭＯＳ
−ＳＯＩ）集積回路の応用例、および混合ベンダー技術
のインタフェースの応用例に適している。この新しい成
果を、図２ないし図６を参照して説明する。

【００１１】図２は、第１の駆動回路２５から第２の
（被駆動入力）回路２４へ、信号を運ぶネットワーク２
０を示している。ネットワーク入力端子１０は、ターミ
ネータ回路２１を第２の被駆動入力回路２４へ接続す
る。したがって、従来の抵抗ターミネータ・ネットワー
クと同様に、本願のターミネータは、ネットワークの第
１の回路からネットワークの第２の回路へ信号を運ぶネ
ットワークへの接続のためのターミネータ回路を提供
し、ネットワークの入力端子は、前記第１の回路から前
記第２の回路へデータを渡すデータ・ライン上のターミ
ネータとして働くように、ターミネータ回路をネットワ
ークの第２の回路に接続する。ただし、本発明に従って
構成された好ましいＣＭＯＳ小信号ターミネータ・ネッ
トワークのターミネータは、今日当業界で使用される応
用例に必要な標準の抵抗に適用でき、かつそれに適した
理想的な５０オームのターミネータに近似する。標準の
インタフェースは、標準の５０オームの抵抗を想定す
る。

【００１２】しかしながら、このインタフェースは、異
なる動作電圧を有する装置、チップ、およびシステムを
接続することができる。第１の回路２５は、第２の回路
２４と異なる電圧で動作することができる。一般に、タ
ーミネータ回路２１と第２の回路２４は、同じ電子シス
テム内で物理的に互いに非常に近接して構成され、一
方、ネットワーク２０を介して通信する第１の回路２５
は、同じ電子システム内で離れた場所に、さらにはター
ミネータ回路および第２回路２４が配置される電子シス
テムの外部に配置されていてもよい。回路２１、２５、
および２４が配置される電子システムは、コンピュータ
・システムに使用されるようなデジタル・システムであ
り、ネットワーク２０は、２つのコンピュータ・システ
ム間、またはデジタル化された電気信号であるデータま
たは電気信号を通信することが必要な他の電子システム
間で、異なるプロセッサ、メモリ・バス、データ・リン
ク、あるいは他の異なる電子構成部品など、異なる構成
部品を接続するために使用されることが好ましい。

【００１３】図２の好ましい実施形態で例示されている
ターミネータ回路２１は、基準回路３０と、第１の駆動
回路２４を第２の被駆動入力回路２４に接続するための
入力回路３１とを備える。基準回路３０は、第１のノー
ド１４および第２のノード１５上に２つの基準電圧を生
成する。この２つの電圧は、別々の経路上で、あるいは
好ましい実施形態として図２に示されるように直列接続
された装置を備える単一の経路上でに独立に発生させる
ことができる。

【００１４】この２つの電圧は、図２に示されるような
単一の基準経路上で基準回路２１によって生成され、基
準回路２１は、高位電源１１から第２のノード１５へ直
列接続された第１の抵抗５１を備え、第２のノード１５
から、第１の抵抗５１は、ｎ型電界効果トランジスタ５
２装置のゲートとドレインに接続されている。ｎ型電界
効果トランジスタ５２装置のソースは、第３のノード１
００に接続されている。調整された基準電圧は、第３の
ノード１００で計測され、第３のノードはｐ型電界効果
トランジスタ５３装置のソースに接続されている。ｐ型
電界効果トランジスタ５３装置のゲートは、そのドレイ
ンに結合され、ｐ型電界効果トランジスタ５３装置のド
レインとゲートは共に、第１のノード１４に接続されて
いる。この第１のノード１４は、第２の抵抗５４に接続
され、抵抗５４の他端は、低位電源１２に接続され、こ
の場合は電源１２はアースである。本発明によれば、第
３のノード１００は、高位電源と低位電源の間の、論理
「１」電圧レベルと論理「０」電圧レベルの間の入力電
圧のスイングの中心に等しい電圧レベルに調整されるこ
とに留意されたい。以下、この中心電圧を、Ｖｃｅｎｔ
ｅｒと呼ぶ。これは、第２のノード１５を調整されたＶ
ｃｅｎｔｅｒレベルより高いレベルｖ２ｔの電圧に設定
し、第１のノード１４をＶｃｅｎｔｅｒより低いレベル
ｖ１ｔの電圧に設定する。２つの電圧レベルが、独立に
生成されるか、それとも好ましい実施形態で記載される
ように生成されるかにかかわらず、この２つのレベル
は、それぞれ別々の経路上で第１のノードおよび第２の
ノードからターミネータ入力回路２１へ供給される。調
整された電圧基準レベルより高い電圧レベルを有する第
２のノード１５は、ターミネータ入力回路のｎ型電界効
果トランジスタ１６装置のゲートに接続される。同調さ
れた電圧基準レベルより低い電圧レベルを有する第１の
ノード１４は、ターミネータ入力回路のｐ型電界効果ト
ランジスタ１７のゲートに接続される。ターミネータ入
力回路２１の鏡像形装置に到達した後、同調された基準
電圧の両側の電圧は、ターミネータ・パッド１０の信号
の値を制御するために、ターミネータ入力回路によって
組み合わされる。ターミネータ入力回路のｎ型電界効果
トランジスタ１６装置とｐ型電界効果トランジスタ１７
のソースは、ともにネットワーク入力端子１０すなわち
ＰＡＤに結合される。このパッドを介して、ターミネー
タはネットワーク２０に接続され、そこからターミネー
タは、ネットワーク被駆動入力回路１４に対して冒頭に
述べたように、駆動回路２５に接続される。

【００１５】三重ウエルＳＯＩ技術における本発明の好
ましい実施形態によれば、ｐ型電界効果トランジスタ装
置のフローティング本体は、「ターン・オン」電圧中に
望ましくないシフトを生み出すことができる。したがっ
て、本発明による好ましい実施形態では、ｎ型電界効果
トランジスタ５２とｎ型電界効果トランジスタ１６の本
体は、低位電源１２すなわちアースに接続され、ｐ型電
界効果トランジスタ５３とｐ型電界効果トランジスタ１
５の本体は、高位（すなわち高レベル）の電源１１すな
わちｖｄｄに接続される。

【００１６】この端子の動作は以下の通りである。端子
１０が、駆動されてＶｃｅｎｔｅｒより高くなると、ｐ
型電界効果トランジスタ１７のゲート−ソース電圧が、
調整された電圧ｖｔより低くさらに低く駆動され、ゲー
トがオンになって、低位電源１２すなわちアースへ電流
を流し始め、一方、ｎ型電界効果トランジスタ１６のゲ
ート−ソース電圧は、調整された電圧ｖｔより低く、し
たがって伝導はなく、ｎ型電界効果トランジスタ１６内
を高位電源１１すなわちＶＤＤへ電流は流れない。一
方、端子１０が、Ｖｃｅｎｔｅｒより低くなると、ｎ型
電界効果トランジスタ１６のゲート−ソース電圧が、調
整された電圧ｖｔより高くなり、オンになって高位電源
１１すなわち電源ＶＤＤへ電流を流す。このとき、ゲー
ト−ソース電圧は、調整された電圧ｖｔより高いので、
ｐ型電界効果トランジスタ１７はオフである。

【００１７】この好ましい実施形態によれば、背面合せ
でゲート−ドレイン接続された構成は、基準回路内にｎ
型電界効果トランジスタ５２とｐ型電界効果トランジス
タ５３を備える。これは、ターミネータの対応する鏡像
形装置である、ｎ型電界効果トランジスタ１６およびｐ
型電界効果トランジスタ１７を追跡し、したがって、そ
れらの各ターン・オン電圧を制御する。そのため、ｎ型
電界効果トランジスタ１６とｐ型電界効果トランジスタ
１７を通る余分な電流は発生しない。さらに、この論理
状態において、装置の一方はオフになり、ターミネータ
・ネットワークの電源要件を低減する。

【００１８】この本実施形態に従って構成された小信号
ターミネータ・ネットワークの結果が、以下で論じる図
に示されている。入力電圧スイングの中心は、この例で
はｖｄｄ／２である。抵抗を変更することにより、他の
入力電圧スイングも設計することができる。

【００１９】図３は、理想的な５０オームの分割抵抗タ
ーミネータに近似する、本発明に従って構成されたＣＭ
ＯＳ小信号ターミネータ・ネットワークについて、入力
電流を入力電圧の関数として示した２本の曲線を示すグ
ラフである。図のように、本発明のインピーダンスは、
理想的な５０オームの抵抗ターミネータに非常によく適
合できる。

【００２０】図４は、本発明に従って構成されたＣＭＯ
Ｓ小信号ターミネータについて、入力電流を入力電圧の
関数として示した曲線、および高位電源電流と低位電源
電流を入力電圧の関数として示した曲線を示すグラフで
ある。入力電圧の高位半サイクルにおける入力電流は、
低位電源へ流れ込むよう向けられ、低位半サイクルの電
流は、高位電源から流れ出るように向けられる。バイア
ス電流以外は、高位電源から低位電源へ流れる電流はな
い。

【００２１】図５は、本発明に従って構成されたＣＭＯ
Ｓ小信号ターミネータについて、入力電流を入力電圧の
関数として示した曲線、および高位電源と低位電源への
電流を入力電圧の関数として示した曲線を示すグラフで
ある。図５はまた、図１に示した従来技術の例としての
分割抵抗ターミネータについて、対応する入力電流と、
高位電源および低位電源への電流の関係を示す曲線をも
示す。図５は、例示された従来技術と本発明との間の、
スイングの中心およびその付近での電源電流の大きな違
いを示している。

【００２２】図６は、本発明に従って構成されたＣＭＯ
Ｓ小信号ターミネータに電力消費量をついて入力電圧の
関数として示した曲線と、例示された従来技術における
分割抵抗の電力消費の曲線を示すグラフである。

【００２３】図６は、従来技術の消費量が、小信号の応
用例において本発明よりかなり大きいことを示してい
る。

【００２４】ＥＳＤ保護については、本発明のこの実施
形態に記載された回路が電源投入されるとき、この回路
は、入力電圧レベルに応じて電源の１つへの低抵抗経路
を有する。入力端子電圧が、高位電源または低位電源の
外部に約０．７ボルト以上移動する場合、寄生ダイオー
ド、およびｐ型電界効果トランジスタ１７およびｎ型電
界効果トランジスタ１６の寄生バイポーラ・トランジス
タもオンになって、入力インピーダンスをさらに低減
し、したがって、ＥＳＤ保護の性能は向上する。この性
能は非常に有効であり、この回路、またはこの端子にそ
の後接続される入出力回路を保護するために、追加のＥ
ＳＤ保護装置は必要でない。ｐ型電界効果トランジスタ
１７およびｎ型電界効果トランジスタ１６の鏡像形装置
における寄生要素は、それらの装置に電力が与えられて
いないときでも、アクティブであり、このため装置のハ
ンディング中、大きなＥＳＤ保護がもたらされる。図の
実装の結果、ネットワーク２０上でクリーンな信号が得
られ、システム内で発生した反射およびノイズはなくな
りあるいは最小限になる。すなわち、２地点間ネットワ
ークならびによりクリーンな多重分岐ネットワークで、
高速で、安定し、クリーンな、信頼性の高い小さいスイ
ングが得られるネットワークが提供される。この実装は
図１のターミネータを使用するような分割抵抗ターミネ
ーション・ネットワークと比べてずっと低い電力消費量
で、これまでこれらの応用例で得られ、この設計のター
ミネータの使用が可能となる、最も速いデータおよび信
号の伝送を提供する。

【００２５】まとめとして、本発明の構成に関して以下
の事項を開示する。

【００２６】（１）ネットワークの第１の回路からネッ
トワークの第２の回路へ小さな論理レベルの信号を運ぶ
ためターミネータ回路との接続を行う方法であって、ネ
ットワークの入力端子が、前記第１の回路から前記第２
の回路へデータを渡すデータ・ライン上のターミネータ
として働くように、ターミネータ回路をネットワークの
第２の回路へ接続し、ターミネータ基準回路における論
理「１」レベルと論理「０」レベルとの間の入力電圧ス
イングの中心に等しい調整された電圧レベルを確立する
とともに、前記ターミネータ基準回路内のターミネータ
入力回路に結合された前記ターミネータ回路のターミネ
ータ基準回路について、前記調整された電圧レベルより
高い第１の高位基準電圧レベルと、前記調整された電圧
レベルより低い第２の低位基準電圧レベルとを確立する
ステップと、前記ターミネータ基準回路の第１のノード
および第２のノードからの別々の経路上で、それぞれ前
記第１の高位基準電圧レベルおよび前記第２の低位基準
電圧レベルを、それぞれ前記ターミネータ入力回路の鏡
像形のｐ型電界効果トランジスタおよびｎ型電界効果ト
ランジスタ装置に供給するステップとを含み、前記調整
された電圧基準レベルより高い電圧レベルを有する前記
第２のノード（１５）は、ターミネータ入力回路のｎ型
電界効果トランジスタ（１６）装置のゲートに接続さ
れ、前記調整された電圧基準レベルより低い電圧レベル
を有する前記第１のノード（１４）は、ターミネータ入
力回路ｐ型電界効果トランジスタ（１７）のゲートに接
続され、前記ターミネータ入力回路（２１）の鏡像形の
ｎ型電界効果トランジスタ装置およびｐ型電界効果トラ
ンジスタ装置が、それぞれネットワーク入力端子に結合
され、ネットワーク駆動回路をネットワーク被駆動入力
回路（１４）に接続する、ターミネータ回路との接続を
行う方法。 （２）前記基準回路内の背面合せでゲート−ドレイン接
続された制御ｎ型電界効果トランジスタ装置およびｐ型
電界効果トランジスタ装置を有する前記ターミネータ基
準回路が、鏡像形の前記ｎ型電界効果トランジスタ装置
およびｐ型電界効果トランジスタ装置のそれぞれのター
ン・オン電圧を制御するために、前記ターミネータ入力
回路の対応する鏡像形のｎ型電界効果トランジスタ装置
およびｐ型電界効果トランジスタ装置に供給される電圧
レベルを制御する、上記（１）に記載のターミネータ回
路との接続を行う方法。 （３）前記ｎ型電界効果トランジスタ装置の本体が、低
位電源に接続され、前記ｐ型電界効果トランジスタの本
体が、高位電源に接続される、上記（１）に記載のター
ミネータ回路との接続を行う方法。 （４）前記ネットワーク入力端子（１０）が、Ｖｃｅｎ
ｔｅｒより高くなるように駆動され、前記鏡像形のｐ型
電界効果トランジスタ（１７）装置のゲート−ソース電
圧が、調整された電圧（ｖｔ）より低くさらに低く駆動
され、前記鏡像形のｐ型電界効果トランジスタ装置のゲ
ートが、オンになって、前記低位電源（１２）すなわち
アースに電流を流し始め、前記鏡像形のｎ型電界効果ト
ランジスタ（１６）装置の前記ゲート−ソース電圧は、
調整された電圧（ｖｔ）より低く、前記前記鏡像形のｎ
型電界効果トランジスタ（１６）装置内を高位電源（１
１）へと流れる電流がない、上記（１）に記載のターミ
ネータ回路との接続を行う方法。 （５）前記ネットワーク入力端子（１０）が、調整され
た電圧Ｖｃｅｎｔｅｒより低くなり、前記鏡像形ｎ型電
界効果トランジスタ（１６）装置の前記ゲート−ソース
電圧が、調整された電圧（ｖｔ）より高くなり、オンに
なって前記高位電源（１１）へ電流を流し、前記鏡像形
ｐ型電界効果トランジスタ（１７）装置はオフになり、
ゲート・ソース電圧は、調整された電圧（ｖｔ）より高
くなる、上記（１）に記載のターミネータ回路との接続
を行う方法。 （６）前記回路への入力電流が、理想的な所定のオーム
の分割抵抗ターミネータに近似するインピーダンスを有
する、ＣＭＯＳ小信号ターミネータ・ネットワークの入
力電圧の関数であり、前記インピーダンスが、前記理想
的な所定のオームの抵抗ターミネータに非常に近く適合
するように調整可能である、上記（１）に記載のターミ
ネータ回路との接続を行う方法。 （７）前記回路の高位電源電流および低位電源電流が、
入力電圧の関数であり、前記入力電圧の高位半サイクル
での入力電流が、前記低位電源に流れ込むように向けら
れ、前記低位半サイクルの電流が、前記高位電源から流
れ出るように向けられ、バイアス電流以外には前記高位
電源から前記低位電源へ流れる電流がない、上記（１）
に記載のターミネータ回路との接続を行う方法。 （８）前記ターミネータ回路に電源投入したとき、前記
ターミネータ回路は、前記入力電圧レベルに応じて前記
電源の１つへの低抵抗経路を有し、前記入力端子電圧
が、前記高位電源または前記低位電源の外部に部分電圧
だけ移動した場合に、寄生ダイオード、および前記鏡像
形のｐ型電界効果トランジスタ（１７）装置およびｎ型
電界効果トランジスタ（１６）装置における寄生バイポ
ーラ・トランジスタが、オンになって、前記入力インピ
ーダンスをさらに低減させることによってＥＳＤ保護の
性能が向上する、上記（１）に記載のターミネータ回路
との接続を行う方法。 （９）寄生ダイオード、および前記鏡像形のｐ型電界効
果トランジスタ（１７）装置およびｎ型電界効果トラン
ジスタ（１６）装置における寄生バイポーラ・トランジ
スタは、前記鏡像形装置が、前記装置のハンディング
中、ＥＳＤ（静電放電）保護を行うように電力を供給さ
れていないときでも、アクティブである、上記（１）に
記載のターミネータ回路に接続する方法。 （１０）ネットワークの第１の回路からネットワークの
第２の回路へ小さな論理レベルの信号を運ぶネットワー
クに接続するためのＣＭＯＳターミネータ回路であっ
て、ネットワークの入力端子が、前記第１の回路から前
記第２の回路へデータを渡すデータ・ライン上のターミ
ネータとして働くように、ターミネータ回路をネットワ
ークの第２の回路へ接続し、前記ターミネータ内のター
ミネータ入力回路（３１）に結合されたターミネータ基
準回路（３０）を備え、前記ターミネータ入力回路が、
前記ネットワークの第１の回路を前記ネットワークの第
２の回路に接続するために、前記ネットワーク入力端子
に結合され、前記ターミネータ基準回路（３０）が、前
記ターミネータ基準回路の第１のノード（１４）用の第
１のレベルの電圧と、前記ターミネータ基準回路の第２
のノード用の第２のレベルの電圧の２つの基準電圧レベ
ルを生成し、前記基準電圧の前記第１の電圧レベルは、
調整された基準電圧より高いレベルであり、前記ターミ
ネータ基準回路の第２の電圧レベルは、前記調整された
基準電圧より低いレベルであり、前記第１の電圧レベル
と前記第２の電圧レベルは、別々の経路上で、前記第１
のノードと第２のノードから、それぞれ前記ネットワー
クの入力端子に供給される論理レベルを制御するための
１対の結合された鏡像形装置を有するターミネータ入力
回路（２１）へ供給され、前記ネットワークの入力端子
は、前記第１の回路から前記第２の回路へデータを渡す
データ・ライン上のターミネータとして働くように、前
記ターミネータ回路を前記ネットワークの第２の回路に
接続する、ネットワークに接続するためのＣＭＯＳター
ミネータ回路。 （１１）前記調整された基準電圧が、高位電源と低位電
源の間の論理「１」電圧レベルと論理「０」電圧レベル
の間の入力電圧スイングの中心に等しい電圧レベルに調
整されている、上記（１０）に記載のネットワークに接
続するためのＣＭＯＳターミネータ回路。 （１２）前記調整された基準電圧レベルより高い電圧レ
ベルを有する前記第２のノード（１５）が、ターミネー
タ入力回路のｎ型電界効果トランジスタ（１６）装置の
ゲートに接続され、前記調整された電圧基準レベルより
低い電圧レベルを有する前記第１のノード（１４）が、
ターミネータ入力回路のｐ型電界効果トランジスタ（１
７）のゲートに接続され、前記ターミネータ入力回路
（２１）の鏡像形装置に到達した後、前記調整された基
準電圧の両側の電圧が、前記ターミネータ・パッド（１
０）の信号の値を制御するために、前記ターミネータ入
力回路の結合された鏡像形装置によって組み合わされ、
ターミネータ入力回路のｎ型電界効果トランジスタ（１
６）装置およびｐ型電界効果トランジスタ（１７）装置
のソースが互いに結合されかつ前記ネットワーク入力端
子に結合され、それによって、前記ターミネータ回路
が、前記駆動回路（２５）を前記ネットワーク被駆動入
力回路（１４）に接続するように、ネットワークに接続
される、上記（１０）に記載のネットワークに接続する
ためのＣＭＯＳターミネータ回路。 （１３）前記２つの基準電圧が、前記第２のノード（１
５）に結合された高位電源（１１）を備える単一の基準
経路によって供給され、第２のノード（１５）から、前
記電圧基準経路は、基準回路のｎ型電界効果トランジス
タ（５２）装置の前記ゲートとドレインとに接続され、
前記基準回路のｎ型電界効果トランジスタ（５２）装置
のソースは、調整された基準電圧ノードに接続され、前
記調整された基準電圧ノードは、基準回路のｐ型電界効
果トランジスタ（５３）装置のソースに接続され、前記
基準回路のｐ型電界効果トランジスタ（５３）装置のゲ
ートは、それ自体のドレインに結合され、前記基準回路
のｐ型電界効果トランジスタ（５３）装置の前記ソース
とゲートの両方が、前記低位電源（１２）に接続された
前記第１のノード（１４）に接続されている、上記（１
２）に記載のネットワークに接続するためのＣＭＯＳタ
ーミネータ回路。 （１４）前記２つの基準電圧が、前記第２のノード（１
５）に結合された前記高位電源（１１）から電力を受け
取る直列接続された第１の抵抗（５１）を備える、単一
の基準経路から供給され、第２のノード（１５）から、
前記電圧基準経路は、基準回路のｎ型電界効果トランジ
スタ（５２）装置の前記ゲートとドレインに接続され、
前記基準回路のｎ型電界効果トランジスタ（５２）装置
の前記ソースは、調整された基準電圧ノードに接続さ
れ、前記基準電圧ノードは、基準回路のｐ型電界効果ト
ランジスタ（５３）装置のソースに接続され、前記基準
回路のｐ型電界効果トランジスタ（５３）装置のゲート
は、それ自体のドレインに結合され、前記基準回路のｐ
型電界効果トランジスタ（５３）装置の前記ソースとゲ
ートの両方が、前記第１のノード（１４）に接続され、
前記第１のノード（１４）が第２の抵抗（５４）に接続
され、前記第２の抵抗（５４）の他端が、前記低位電源
（１２）に接続されている、上記（１２）に記載のネッ
トワークに接続するためのＣＭＯＳターミネータ回路。 （１５）前記基準回路が、前記ターミネータ入力装置の
各ターン・オン電圧を制御するため前記ターミネータ入
力装置の対応する鏡像形装置を追跡するように、背面合
せでゲート−ドレイン接続された基準回路のｎ型電界効
果トランジスタおよび基準回路のｐ型電界効果トランジ
スタを有し、その結果、ｎ型電界効果トランジスタ（１
６）およびｐ型電界効果トランジスタ（１７）を通る余
分な電流は発生せず、この論理状態で、前記鏡像形装置
の一方がオフになり、前記ターミネータ・ネットワーク
の電力要件を低減する、上記（１２）に記載のネットワ
ークに接続するためのＣＭＯＳターミネータ回路。 （１６）前記抵抗が、前記ターミネータの前記スイング
電圧を調整するように調整される、上記（１３）に記載
のネットワークに接続するためのＣＭＯＳターミネータ
回路。 （１７）前記抵抗が、前記ターミネータの前記スイング
電圧を理想的な５０オームの分割抵抗ターミネータに近
似するスイング電圧に調整するように調整される、上記
（１３）に記載のネットワークに接続するためのＣＭＯ
Ｓターミネータ回路。 （１８）寄生ダイオード、および前記鏡像形ｐ型電界効
果トランジスタ（１７）装置および鏡像形ｎ型電界効果
トランジスタ（１６）装置における寄生バイポーラ・ト
ランジスタは、前記鏡像形装置が、前記装置のハンディ
ング中、ＥＳＤ（静電気放電）保護を行うように電力を
供給されていないときでも、アクティブである、上記
（１７）に記載のネットワークに接続するためのＣＭＯ
Ｓターミネータ回路。

【図面の簡単な説明】

【図１】ターミネータ・ネットワークを必要とするＭＯ
ＳおよびＣＭＯＳ−ＳＯＩ応用例のための小信号応用を
解決する必要が起こる前に使用されたような、分割抵抗
ターミネータ・ネットワークを示す図である。

【図２】本発明の好ましい実施形態による、ＣＭＯＳ−
ＳＯＩ（相補型金属酸化膜半導体−シリコン・オン・イ
ンシュレータ）のための小信号ターミネータ・ネットワ
ークに用いられるターミネータを示す図である。

【図３】本発明に従って構成されたＣＭＯＳ小信号ター
ミネータ・ネットワーク、および理想的な５０オームの
ターミネータについて、入力電流を入力電圧の関数とし
て示した２つの曲線を示すグラフである。

【図４】本発明に従って構成されたＣＭＯＳ小信号ター
ミネータについて、入力電流を入力電圧の関数とした示
した曲線、および高位電源電流と低位電源電流を入力電
圧の関数として示した曲線を示すグラフである。

【図５】本発明に従って構成されたＣＭＯＳ小信号ター
ミネータについて、入力電流を入力電圧の関数として示
した曲線、および高位電源電流と低位電源電流を入力電
圧の関数として示した曲線を示し、かつ図１に示された
従来技術におけるような分割抵抗ターミネータについ
て、対応する入力電流と、高位電源および低位電源への
電流の関係を示す曲線を示すグラフである。

【図６】本発明に従って構成されたＣＭＯＳ小信号ター
ミネータについて、電力消費量を入力電圧の関数として
示した曲線、ならびに図１のような分割抵抗の電力消費
量の曲線を示すグラフである。

【符号の説明】

１０ 入力端子 １１ 高位電源 １２ 低位電源 １４ 第１のノード １５ 第２のノード １６ ｎ型電界効果トランジスタ １７ ｐ型電界効果トランジスタ ２１ ターミネータ入力回路 ３１ ターミネータ入力回路 ３０ ターミネータ基準回路 ５２ 基準回路ｎ型電界効果トランジスタ ５３ 基準回路ｐ型電界効果トランジスタ

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−283913（ＪＰ，Ａ) 特開 平５−167426（ＪＰ，Ａ) 特開 平８−288824（ＪＰ，Ａ) 米国特許4748426（ＵＳ，Ａ) 米国特許4228369（ＵＳ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03K 19/0175 H01L 21/822 H01L 27/04 H04L 25/02

Claims (18)

(57)【特許請求の範囲】
1. 【請求項１】ネットワークの第１の回路からネットワー
   クの第２の回路へ小さな論理レベルの信号を運ぶためタ
   ーミネータ回路との接続を行う方法であって、 ネットワークの入力端子が、前記第１の回路から前記第
   ２の回路へデータを渡すデータ・ライン上のターミネー
   タとして働くように、ターミネータ回路をネットワーク
   の第２の回路へ接続し、 ターミネータ基準回路における論理「１」レベルと論理
   「０」レベルとの間の入力電圧スイングの中心に等しい
   調整された電圧レベルを確立するとともに、前記ターミ
   ネータ基準回路内のターミネータ入力回路に結合された
   前記ターミネータ回路のターミネータ基準回路につい
   て、前記調整された電圧レベルより高い第１の高位基準
   電圧レベルと、前記調整された電圧レベルより低い第２
   の低位基準電圧レベルとを確立するステップと、 前記ターミネータ基準回路の第１のノードおよび第２の
   ノードからの別々の経路上で、それぞれ前記第１の高位
   基準電圧レベルおよび前記第２の低位基準電圧レベル
   を、それぞれ前記ターミネータ入力回路の鏡像形のｐ型
   電界効果トランジスタおよびｎ型電界効果トランジスタ
   装置に供給するステップとを含み、 前記調整された電圧基準レベルより高い電圧レベルを有
   する前記第２のノード（１５）は、ターミネータ入力回
   路のｎ型電界効果トランジスタ（１６）装置のゲートに
   接続され、前記調整された電圧基準レベルより低い電圧
   レベルを有する前記第１のノード（１４）は、ターミネ
   ータ入力回路ｐ型電界効果トランジスタ（１７）のゲー
   トに接続され、前記ターミネータ入力回路（２１）の鏡
   像形のｎ型電界効果トランジスタ装置およびｐ型電界効
   果トランジスタ装置が、それぞれネットワーク入力端子
   に結合され、ネットワーク駆動回路をネットワーク被駆
   動入力回路（１４）に接続する、 ターミネータ回路との接続を行う方法。
2. 【請求項２】前記基準回路内の背面合せでゲート−ドレ
   イン接続された制御ｎ型電界効果トランジスタ装置およ
   びｐ型電界効果トランジスタ装置を有する前記ターミネ
   ータ基準回路が、鏡像形の前記ｎ型電界効果トランジス
   タ装置およびｐ型電界効果トランジスタ装置のそれぞれ
   のターン・オン電圧を制御するために、前記ターミネー
   タ入力回路の対応する鏡像形のｎ型電界効果トランジス
   タ装置およびｐ型電界効果トランジスタ装置に供給され
   る電圧レベルを制御する、請求項１に記載のターミネー
   タ回路との接続を行う方法。
3. 【請求項３】前記ｎ型電界効果トランジスタ装置の本体
   が、低位電源に接続され、前記ｐ型電界効果トランジス
   タの本体が、高位電源に接続される、請求項１に記載の
   ターミネータ回路との接続を行う方法。
4. 【請求項４】前記ネットワーク入力端子（１０）が、Ｖ
   ｃｅｎｔｅｒより高くなるように駆動され、前記鏡像形
   のｐ型電界効果トランジスタ（１７）装置のゲート−ソ
   ース電圧が、調整された電圧（ｖｔ）より低くさらに低
   く駆動され、前記鏡像形のｐ型電界効果トランジスタ装
   置のゲートが、オンになって、前記低位電源（１２）す
   なわちアースに電流を流し始め、前記鏡像形のｎ型電界
   効果トランジスタ（１６）装置の前記ゲート−ソース電
   圧は、調整された電圧（ｖｔ）より低く、前記前記鏡像
   形のｎ型電界効果トランジスタ（１６）装置内を高位電
   源（１１）へと流れる電流がない、請求項１に記載のタ
   ーミネータ回路との接続を行う方法。
5. 【請求項５】前記ネットワーク入力端子（１０）が、調
   整された電圧Ｖｃｅｎｔｅｒより低くなり、前記鏡像形
   ｎ型電界効果トランジスタ（１６）装置の前記ゲート−
   ソース電圧が、調整された電圧（ｖｔ）より高くなり、
   オンになって前記高位電源（１１）へ電流を流し、前記
   鏡像形ｐ型電界効果トランジスタ（１７）装置はオフに
   なり、ゲート・ソース電圧は、調整された電圧（ｖｔ）
   より高くなる、請求項１に記載のターミネータ回路との
   接続を行う方法。
6. 【請求項６】前記回路への入力電流が、理想的な所定の
   オームの分割抵抗ターミネータに近似するインピーダン
   スを有する、ＣＭＯＳ小信号ターミネータ・ネットワー
   クの入力電圧の関数であり、前記インピーダンスが、前
   記理想的な所定のオームの抵抗ターミネータに非常に近
   く適合するように調整可能である、請求項１に記載のタ
   ーミネータ回路との接続を行う方法。
7. 【請求項７】前記回路の高位電源電流および低位電源電
   流が、入力電圧の関数であり、前記入力電圧の高位半サ
   イクルでの入力電流が、前記低位電源に流れ込むように
   向けられ、前記低位半サイクルの電流が、前記高位電源
   から流れ出るように向けられ、バイアス電流以外には前
   記高位電源から前記低位電源へ流れる電流がない、請求
   項１に記載のターミネータ回路との接続を行う方法。
8. 【請求項８】前記ターミネータ回路に電源投入したと
   き、前記ターミネータ回路は、前記入力電圧レベルに応
   じて前記電源の１つへの低抵抗経路を有し、前記入力端
   子電圧が、前記高位電源または前記低位電源の外部に部
   分電圧だけ移動した場合に、寄生ダイオード、および前
   記鏡像形のｐ型電界効果トランジスタ（１７）装置およ
   びｎ型電界効果トランジスタ（１６）装置における寄生
   バイポーラ・トランジスタが、オンになって、前記入力
   インピーダンスをさらに低減させることによってＥＳＤ
   保護の性能が向上する、請求項１に記載のターミネータ
   回路との接続を行う方法。
9. 【請求項９】寄生ダイオード、および前記鏡像形のｐ型
   電界効果トランジスタ（１７）装置およびｎ型電界効果
   トランジスタ（１６）装置における寄生バイポーラ・ト
   ランジスタは、前記鏡像形装置が、前記装置のハンディ
   ング中、ＥＳＤ（静電放電）保護を行うように電力を供
   給されていないときでも、アクティブである、請求項１
   に記載のターミネータ回路に接続する方法。
10. 【請求項１０】ネットワークの第１の回路からネットワ
    ークの第２の回路へ小さな論理レベルの信号を運ぶネッ
    トワークに接続するためのＣＭＯＳターミネータ回路で
    あって、 ネットワークの入力端子が、前記第１の回路から前記第
    ２の回路へデータを渡すデータ・ライン上のターミネー
    タとして働くように、ターミネータ回路をネットワーク
    の第２の回路へ接続し、 前記ターミネータ内のターミネータ入力回路（３１）に
    結合されたターミネータ基準回路（３０）を備え、前記
    ターミネータ入力回路が、前記ネットワークの第１の回
    路を前記ネットワークの第２の回路に接続するために、
    前記ネットワーク入力端子に結合され、 前記ターミネータ基準回路（３０）が、前記ターミネー
    タ基準回路の第１のノード（１４）用の第１のレベルの
    電圧と、前記ターミネータ基準回路の第２のノード用の
    第２のレベルの電圧の２つの基準電圧レベルを生成し、
    前記基準電圧の前記第１の電圧レベルは、調整された基
    準電圧より高いレベルであり、前記ターミネータ基準回
    路の第２の電圧レベルは、前記調整された基準電圧より
    低いレベルであり、前記第１の電圧レベルと前記第２の
    電圧レベルは、別々の経路上で、前記第１のノードと第
    ２のノードから、それぞれ前記ネットワークの入力端子
    に供給される論理レベルを制御するための１対の結合さ
    れた鏡像形装置を有するターミネータ入力回路（２１）
    へ供給され、前記ネットワークの入力端子は、前記第１
    の回路から前記第２の回路へデータを渡すデータ・ライ
    ン上のターミネータとして働くように、前記ターミネー
    タ回路を前記ネットワークの第２の回路に接続する、 ネットワークに接続するためのＣＭＯＳターミネータ回
    路。
11. 【請求項１１】前記調整された基準電圧が、高位電源と
    低位電源の間の論理「１」電圧レベルと論理「０」電圧
    レベルの間の入力電圧スイングの中心に等しい電圧レベ
    ルに調整されている、請求項１０に記載のネットワーク
    に接続するためのＣＭＯＳターミネータ回路。
12. 【請求項１２】前記調整された基準電圧レベルより高い
    電圧レベルを有する前記第２のノード（１５）が、ター
    ミネータ入力回路のｎ型電界効果トランジスタ（１６）
    装置のゲートに接続され、前記調整された電圧基準レベ
    ルより低い電圧レベルを有する前記第１のノード（１
    ４）が、ターミネータ入力回路のｐ型電界効果トランジ
    スタ（１７）のゲートに接続され、前記ターミネータ入
    力回路（２１）の鏡像形装置に到達した後、前記調整さ
    れた基準電圧の両側の電圧が、前記ターミネータ・パッ
    ド（１０）の信号の値を制御するために、前記ターミネ
    ータ入力回路の結合された鏡像形装置によって組み合わ
    され、ターミネータ入力回路のｎ型電界効果トランジス
    タ（１６）装置およびｐ型電界効果トランジスタ（１
    ７）装置のソースが互いに結合されかつ前記ネットワー
    ク入力端子に結合され、それによって、前記ターミネー
    タ回路が、前記駆動回路（２５）を前記ネットワーク被
    駆動入力回路（１４）に接続するように、ネットワーク
    に接続される、請求項１０に記載のネットワークに接続
    するためのＣＭＯＳターミネータ回路。
13. 【請求項１３】前記２つの基準電圧が、前記第２のノー
    ド（１５）に結合された高位電源（１１）を備える単一
    の基準経路によって供給され、第２のノード（１５）か
    ら、前記電圧基準経路は、基準回路のｎ型電界効果トラ
    ンジスタ（５２）装置の前記ゲートとドレインとに接続
    され、前記基準回路のｎ型電界効果トランジスタ（５
    ２）装置のソースは、調整された基準電圧ノードに接続
    され、前記調整された基準電圧ノードは、基準回路のｐ
    型電界効果トランジスタ（５３）装置のソースに接続さ
    れ、前記基準回路のｐ型電界効果トランジスタ（５３）
    装置のゲートは、それ自体のドレインに結合され、前記
    基準回路のｐ型電界効果トランジスタ（５３）装置の前
    記ソースとゲートの両方が、前記低位電源（１２）に接
    続された前記第１のノード（１４）に接続されている、
    請求項１２に記載のネットワークに接続するためのＣＭ
    ＯＳターミネータ回路。
14. 【請求項１４】前記２つの基準電圧が、前記第２のノー
    ド（１５）に結合された前記高位電源（１１）から電力
    を受け取る直列接続された第１の抵抗（５１）を備え
    る、単一の基準経路から供給され、第２のノード（１
    ５）から、前記電圧基準経路は、基準回路のｎ型電界効
    果トランジスタ（５２）装置の前記ゲートとドレインに
    接続され、前記基準回路のｎ型電界効果トランジスタ
    （５２）装置の前記ソースは、調整された基準電圧ノー
    ドに接続され、前記基準電圧ノードは、基準回路のｐ型
    電界効果トランジスタ（５３）装置のソースに接続さ
    れ、前記基準回路のｐ型電界効果トランジスタ（５３）
    装置のゲートは、それ自体のドレインに結合され、前記
    基準回路のｐ型電界効果トランジスタ（５３）装置の前
    記ソースとゲートの両方が、前記第１のノード（１４）
    に接続され、前記第１のノード（１４）が第２の抵抗
    （５４）に接続され、前記第２の抵抗（５４）の他端
    が、前記低位電源（１２）に接続されている、請求項１
    ２に記載のネットワークに接続するためのＣＭＯＳター
    ミネータ回路。
15. 【請求項１５】前記基準回路が、前記ターミネータ入力
    装置の各ターン・オン電圧を制御するため前記ターミネ
    ータ入力装置の対応する鏡像形装置を追跡するように、
    背面合せでゲート−ドレイン接続された基準回路のｎ型
    電界効果トランジスタおよび基準回路のｐ型電界効果ト
    ランジスタを有し、その結果、ｎ型電界効果トランジス
    タ（１６）およびｐ型電界効果トランジスタ（１７）を
    通る余分な電流は発生せず、この論理状態で、前記鏡像
    形装置の一方がオフになり、前記ターミネータ・ネット
    ワークの電力要件を低減する、請求項１２に記載のネッ
    トワークに接続するためのＣＭＯＳターミネータ回路。
16. 【請求項１６】前記抵抗が、前記ターミネータの前記ス
    イング電圧を調整するように調整される、請求項１３に
    記載のネットワークに接続するためのＣＭＯＳターミネ
    ータ回路。
17. 【請求項１７】前記抵抗が、前記ターミネータの前記ス
    イング電圧を理想的な５０オームの分割抵抗ターミネー
    タに近似するスイング電圧に調整するように調整され
    る、請求項１３に記載のネットワークに接続するための
    ＣＭＯＳターミネータ回路。
18. 【請求項１８】寄生ダイオード、および前記鏡像形ｐ型
    電界効果トランジスタ（１７）装置および鏡像形ｎ型電
    界効果トランジスタ（１６）装置における寄生バイポー
    ラ・トランジスタは、前記鏡像形装置が、前記装置のハ
    ンディング中、ＥＳＤ（静電気放電）保護を行うように
    電力を供給されていないときでも、アクティブである、
    請求項１７に記載のネットワークに接続するためのＣＭ
    ＯＳターミネータ回路。