JP3490977B2 - 半導体素子およびその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、ＢＮ（窒化ホウ
素）、ＧａＮ（窒化ガリウム）、ＡｌＮ（窒化アルミニ
ウム）、ＩｎＮ（窒化インジウム）もしくはＴｌＮ（窒
化タリウム）またはこれらの混晶等のIII −Ｖ族窒化物
系半導体（以下、窒化物系半導体と呼ぶ）からなる半導
体素子およびその製造方法に関する。
素）、ＧａＮ（窒化ガリウム）、ＡｌＮ（窒化アルミニ
ウム）、ＩｎＮ（窒化インジウム）もしくはＴｌＮ（窒
化タリウム）またはこれらの混晶等のIII −Ｖ族窒化物
系半導体（以下、窒化物系半導体と呼ぶ）からなる半導
体素子およびその製造方法に関する。
【０００２】
【従来の技術】近年、青色または紫色の光を発する発光
ダイオード、半導体レーザ素子等の半導体発光素子とし
て、ＧａＮ系半導体発光素子の実用化が進んでいる。ま
た、ＧａＮ系半導体を用いたトランジスタも提案されて
いる。このようなＧａＮ系半導体素子においては、Ｇａ
Ｎ系半導体にオーミック接触する電極が必要となる。
ダイオード、半導体レーザ素子等の半導体発光素子とし
て、ＧａＮ系半導体発光素子の実用化が進んでいる。ま
た、ＧａＮ系半導体を用いたトランジスタも提案されて
いる。このようなＧａＮ系半導体素子においては、Ｇａ
Ｎ系半導体にオーミック接触する電極が必要となる。
【０００３】図１７は従来のＧａＮ系半導体レーザ素子
の製造方法の一例を示す模式的工程断面図である。
の製造方法の一例を示す模式的工程断面図である。
【０００４】半導体レーザ素子の作製時には、まず、図
１７（ａ）に示すように、サファイア基板６０上に、バ
ッファ層６１、ｎ−コンタクト層６２、ｎ−クラッド層
６３、発光層６４、ｐ−クラッド層６５およびｐ−コン
タクト層６６をＭＯＣＶＤ法（有機金属化学的気相成長
法）等により順に成長させる。
１７（ａ）に示すように、サファイア基板６０上に、バ
ッファ層６１、ｎ−コンタクト層６２、ｎ−クラッド層
６３、発光層６４、ｐ−クラッド層６５およびｐ−コン
タクト層６６をＭＯＣＶＤ法（有機金属化学的気相成長
法）等により順に成長させる。
【０００５】その後、図１７（ｂ）に示すように、ｐ−
コンタクト層６６からｎ−コンタクト層６２までの一部
領域を例えばＣＦ4 ガスを用いたドライエッチング技術
を用いてエッチングし、ｎ−コンタクト層６２を露出さ
せる。
コンタクト層６６からｎ−コンタクト層６２までの一部
領域を例えばＣＦ4 ガスを用いたドライエッチング技術
を用いてエッチングし、ｎ−コンタクト層６２を露出さ
せる。
【０００６】次に、図１７（ｃ）に示すように、ｐ−コ
ンタクト層６６の所定領域上に例えば電子ビーム蒸着法
によりＮｉ膜を形成してｐ電極６７を形成する。さら
に、例えばこのように選択的に形成したｐ電極６７のＮ
ｉ膜をマスクとして用いて、ドライエッチング技術によ
り、ｐ−コンタクト層６６からｐ−クラッド層６５まで
の一部領域をエッチングしてｐ−クラッド層６５の所定
領域を露出させる。
ンタクト層６６の所定領域上に例えば電子ビーム蒸着法
によりＮｉ膜を形成してｐ電極６７を形成する。さら
に、例えばこのように選択的に形成したｐ電極６７のＮ
ｉ膜をマスクとして用いて、ドライエッチング技術によ
り、ｐ−コンタクト層６６からｐ−クラッド層６５まで
の一部領域をエッチングしてｐ−クラッド層６５の所定
領域を露出させる。
【０００７】続いて、図１７（ｄ）に示すように、露出
したｎ−コンタクト層６２の所定領域上に例えば電子ビ
ーム蒸着法によりＴｉ膜６８およびＡｌ膜６９を順に積
層しｎ電極７０を形成する。
したｎ−コンタクト層６２の所定領域上に例えば電子ビ
ーム蒸着法によりＴｉ膜６８およびＡｌ膜６９を順に積
層しｎ電極７０を形成する。
【０００８】さらに、図１７（ｅ）に示すように、例え
ばＡｕＳｎ合金ハンダ等を用いたダイボンド技術によ
り、上記のようにして作製した半導体レーザ素子のサフ
ァイア基板６０の裏面をステム７５に接着固定する。こ
のようなダイボンド工程においては、ハンダ等の溶融の
ために約３００〜４００℃の加熱が必要となる。次に、
このようにしてステム７５上に固定した半導体レーザ素
子のｐ電極６７およびｎ電極７０をＡｕ等からなるワイ
ヤ８１を用いたワイヤボンド技術により外部回路と接続
する。それにより、半導体発光装置が形成される。
ばＡｕＳｎ合金ハンダ等を用いたダイボンド技術によ
り、上記のようにして作製した半導体レーザ素子のサフ
ァイア基板６０の裏面をステム７５に接着固定する。こ
のようなダイボンド工程においては、ハンダ等の溶融の
ために約３００〜４００℃の加熱が必要となる。次に、
このようにしてステム７５上に固定した半導体レーザ素
子のｐ電極６７およびｎ電極７０をＡｕ等からなるワイ
ヤ８１を用いたワイヤボンド技術により外部回路と接続
する。それにより、半導体発光装置が形成される。
【０００９】
【発明が解決しようとする課題】上記のように、従来の
半導体レーザ素子においては、Ｔｉ膜６８とＡｌ膜６９
とが順に積層された構造を有するｎ電極７０が一般的に
用いられる。このようなｎ電極７０は、図１７（ｄ）に
示す形成時にはオーミック特性を有するが、後処理工程
における加熱、例えば図１７（ｅ）に示すダイボンド工
程における約３００〜４００℃での加熱により劣化して
非オーミック電極となる。
半導体レーザ素子においては、Ｔｉ膜６８とＡｌ膜６９
とが順に積層された構造を有するｎ電極７０が一般的に
用いられる。このようなｎ電極７０は、図１７（ｄ）に
示す形成時にはオーミック特性を有するが、後処理工程
における加熱、例えば図１７（ｅ）に示すダイボンド工
程における約３００〜４００℃での加熱により劣化して
非オーミック電極となる。
【００１０】上記のようなＴｉ膜６８およびＡｌ膜６９
を順に積層してなるｎ電極７０を熱処理した場合におけ
る電流−電圧特性の変化を調べると、以下のような結果
が得られる。
を順に積層してなるｎ電極７０を熱処理した場合におけ
る電流−電圧特性の変化を調べると、以下のような結果
が得られる。
【００１１】なお、ｎ電極７０の電流−電圧特性の測定
時には、図１８に示すように、Ｔｉ膜６８およびＡｌ膜
６９からなる１対のｎ電極７０をｎ−ＧａＮ層９０上に
形成し、この１対のｎ電極７０間に印加される電圧およ
びこのｎ電極７０間に流れる電流を測定する。ここで、
この場合のｎ−ＧａＮ層９０のキャリア濃度は４×１０
18ｃｍ-3であり、ここでは電子ビーム蒸着法により膜厚
５ｎｍのＴｉ膜６８および膜厚３００ｎｍのＡｌ膜６９
を形成する。
時には、図１８に示すように、Ｔｉ膜６８およびＡｌ膜
６９からなる１対のｎ電極７０をｎ−ＧａＮ層９０上に
形成し、この１対のｎ電極７０間に印加される電圧およ
びこのｎ電極７０間に流れる電流を測定する。ここで、
この場合のｎ−ＧａＮ層９０のキャリア濃度は４×１０
18ｃｍ-3であり、ここでは電子ビーム蒸着法により膜厚
５ｎｍのＴｉ膜６８および膜厚３００ｎｍのＡｌ膜６９
を形成する。
【００１２】上記の方法によりＴｉ膜６８およびＡｌ膜
６９からなるｎ電極７０の電流−電圧特性を測定する
と、図１９に示す結果が得られる。図１９のグラフＶに
示すように、蒸着形成後に熱処理を行わなかったｎ電極
７０は若干の整流性を有する。
６９からなるｎ電極７０の電流−電圧特性を測定する
と、図１９に示す結果が得られる。図１９のグラフＶに
示すように、蒸着形成後に熱処理を行わなかったｎ電極
７０は若干の整流性を有する。
【００１３】一方、グラフＷおよびグラフＸに示すよう
に、蒸着形成後に２００℃および３００℃で熱処理を行
ったｎ電極７０は、熱処理によりオーミック特性が劣化
して完全な整流性を有する電極となる。また、グラフＹ
およびグラフＺに示すように、蒸着形成後に４００℃お
よび５００℃で熱処理を行ったｎ電極７０においては、
２００℃や３００℃で熱処理を行ったｎ電極７０に比べ
て整流性はなくなるが、このような４００℃および５０
０℃で熱処理を行ったｎ電極７０においてもオーミック
特性の劣化は引き続き生じる。
に、蒸着形成後に２００℃および３００℃で熱処理を行
ったｎ電極７０は、熱処理によりオーミック特性が劣化
して完全な整流性を有する電極となる。また、グラフＹ
およびグラフＺに示すように、蒸着形成後に４００℃お
よび５００℃で熱処理を行ったｎ電極７０においては、
２００℃や３００℃で熱処理を行ったｎ電極７０に比べ
て整流性はなくなるが、このような４００℃および５０
０℃で熱処理を行ったｎ電極７０においてもオーミック
特性の劣化は引き続き生じる。
【００１４】上記の電流−電圧特性の測定から明らかな
ように、Ｔｉ膜６８およびＡｌ膜６９からなるｎ電極７
０においては、２００〜５００℃の温度範囲で加熱を行
うと電極のオーミック特性に劣化が生じる。ここで、こ
のような加熱の温度範囲は、素子の後処理工程における
加熱温度、例えば上述のような素子の組み立て時のダイ
ボンド工程時の加熱温度に相当する。したがって、Ｔｉ
膜６８およびＡｌ膜６９からなるｎ電極７０のオーミッ
ク特性が２００〜５００℃での加熱により劣化すること
は、素子を作製する上で極めて重要な問題となる。
ように、Ｔｉ膜６８およびＡｌ膜６９からなるｎ電極７
０においては、２００〜５００℃の温度範囲で加熱を行
うと電極のオーミック特性に劣化が生じる。ここで、こ
のような加熱の温度範囲は、素子の後処理工程における
加熱温度、例えば上述のような素子の組み立て時のダイ
ボンド工程時の加熱温度に相当する。したがって、Ｔｉ
膜６８およびＡｌ膜６９からなるｎ電極７０のオーミッ
ク特性が２００〜５００℃での加熱により劣化すること
は、素子を作製する上で極めて重要な問題となる。
【００１５】ところで、上記のようなｎ電極７０におけ
るオーミック特性の劣化を防止して安定したオーミック
電極を実現する方法としては、Ｔｉ膜６８およびＡｌ膜
６９を積層してｎ電極７０を形成した後にこのｎ電極７
０を５００〜６００℃で熱処理する方法がある。例え
ば、Ｔｉ膜６８およびＡｌ膜６９を積層して形成したｎ
電極７０を窒素等の雰囲気中で６５０℃で５分間程度熱
処理し合金化を行う。それにより、ｎ電極７０におい
て、安定したオーミック電極を実現することが可能とな
る。
るオーミック特性の劣化を防止して安定したオーミック
電極を実現する方法としては、Ｔｉ膜６８およびＡｌ膜
６９を積層してｎ電極７０を形成した後にこのｎ電極７
０を５００〜６００℃で熱処理する方法がある。例え
ば、Ｔｉ膜６８およびＡｌ膜６９を積層して形成したｎ
電極７０を窒素等の雰囲気中で６５０℃で５分間程度熱
処理し合金化を行う。それにより、ｎ電極７０におい
て、安定したオーミック電極を実現することが可能とな
る。
【００１６】しかしながら、図１７に示すような予めｐ
電極６７を形成した後にｎ電極７０を形成する素子の製
造方法においては、上記のような５００〜６００℃での
ｎ電極７０の熱処理工程において、熱によりｐ電極のオ
ーミック特性が劣化してしまう。したがって、このよう
なｎ電極７０の熱処理を実施することは困難である。こ
のように、熱処理を行うことによりｎ電極７０のオーミ
ック特性の劣化を防止する方法においては、素子の製造
工程上の制約があるため、熱処理の実施可能なタイミン
グを検討する必要が生じる。
電極６７を形成した後にｎ電極７０を形成する素子の製
造方法においては、上記のような５００〜６００℃での
ｎ電極７０の熱処理工程において、熱によりｐ電極のオ
ーミック特性が劣化してしまう。したがって、このよう
なｎ電極７０の熱処理を実施することは困難である。こ
のように、熱処理を行うことによりｎ電極７０のオーミ
ック特性の劣化を防止する方法においては、素子の製造
工程上の制約があるため、熱処理の実施可能なタイミン
グを検討する必要が生じる。
【００１７】本発明の目的は、熱処理による合金化を行
わずに形成することが可能でありかつ製造工程や組み立
て工程時における各種高温条件下においても極めて安定
な特性を保持することが可能なオーミック電極を備えた
半導体素子を提供することである。
わずに形成することが可能でありかつ製造工程や組み立
て工程時における各種高温条件下においても極めて安定
な特性を保持することが可能なオーミック電極を備えた
半導体素子を提供することである。
【００１８】本発明の他の目的は、熱処理による合金化
を行わずに形成することが可能でありかつ製造工程や組
み立て工程時における各種高温条件下においても極めて
安定な特性を保持することが可能なオーミック電極を備
えた半導体素子の製造方法を提供することである。
を行わずに形成することが可能でありかつ製造工程や組
み立て工程時における各種高温条件下においても極めて
安定な特性を保持することが可能なオーミック電極を備
えた半導体素子の製造方法を提供することである。
【００１９】
【課題を解決するための手段および発明の効果】本発明
に係る半導体素子は、ｎ型窒化物系半導体と、ｎ型窒化
物系半導体上に形成されたオーミック電極とを備えた半
導体素子であって、オーミック電極は亜鉛を含む第１の
金属膜を備え、第１の金属膜が前記第２の金属膜上に密
着して形成されたものである。
に係る半導体素子は、ｎ型窒化物系半導体と、ｎ型窒化
物系半導体上に形成されたオーミック電極とを備えた半
導体素子であって、オーミック電極は亜鉛を含む第１の
金属膜を備え、第１の金属膜が前記第２の金属膜上に密
着して形成されたものである。
【００２０】本発明に係る半導体素子は、亜鉛を含む第
１の金属膜を備えたオーミック電極を備える。このよう
なオーミック電極においては、熱処理による合金化を行
わなくても、高温条件下において極めて安定であり、良
好なオーミック特性を保持することが可能である。
１の金属膜を備えたオーミック電極を備える。このよう
なオーミック電極においては、熱処理による合金化を行
わなくても、高温条件下において極めて安定であり、良
好なオーミック特性を保持することが可能である。
【００２１】したがって、本発明に係る半導体素子にお
いては、半導体素子の製造工程や組み立て工程時におけ
る高温条件下においてもオーミック電極の特性に劣化が
生じることはなく、極めて安定でかつ信頼性の高いオー
ミック電極を実現することが可能となる。
いては、半導体素子の製造工程や組み立て工程時におけ
る高温条件下においてもオーミック電極の特性に劣化が
生じることはなく、極めて安定でかつ信頼性の高いオー
ミック電極を実現することが可能となる。
【００２２】
【００２３】通常、亜鉛を含む第１の金属膜をリフトオ
フ法によりｎ型窒化物系半導体層上に直接形成してオー
ミック電極を形成しようとしても、この方法ではｎ型窒
化物系半導体層上に第１の金属膜を形成することができ
ないため、この場合においてはオーミック電極を形成す
ることはできない。
フ法によりｎ型窒化物系半導体層上に直接形成してオー
ミック電極を形成しようとしても、この方法ではｎ型窒
化物系半導体層上に第１の金属膜を形成することができ
ないため、この場合においてはオーミック電極を形成す
ることはできない。
【００２４】これに対して、上記のようにアルミニウム
・ケイ素合金を含む第２の金属膜を形成しその上に亜鉛
からなる第１の金属膜を形成してオーミック電極を形成
する場合には、第２の金属膜を介してｎ型窒化物系半導
体層上に第１の金属膜を形成するため、リフトオフ法に
より容易にオーミック電極を形成することが可能とな
る。
・ケイ素合金を含む第２の金属膜を形成しその上に亜鉛
からなる第１の金属膜を形成してオーミック電極を形成
する場合には、第２の金属膜を介してｎ型窒化物系半導
体層上に第１の金属膜を形成するため、リフトオフ法に
より容易にオーミック電極を形成することが可能とな
る。
【００２５】オーミック電極は、第１の金属膜上に密着
して形成され金を含む第３の金属膜をさらに備えてもよ
い。このように金からなる第３の金属膜が亜鉛からなる
第１の金属膜上に形成されてなるオーミック電極におい
ては、亜鉛が金により被覆されているため、金により被
覆されない場合、すなわち第１の金属膜上に第３の金属
膜が形成されない場合に比べて、より高温の条件下にお
いても極めて安定であり、良好なオーミック特性を保持
することが可能となる。
して形成され金を含む第３の金属膜をさらに備えてもよ
い。このように金からなる第３の金属膜が亜鉛からなる
第１の金属膜上に形成されてなるオーミック電極におい
ては、亜鉛が金により被覆されているため、金により被
覆されない場合、すなわち第１の金属膜上に第３の金属
膜が形成されない場合に比べて、より高温の条件下にお
いても極めて安定であり、良好なオーミック特性を保持
することが可能となる。
【００２６】また、この場合においては、金からなる第
３の金属膜によりオーミック電極の表面が構成されるた
め、この第３の金属膜をボンディングパッドとして用い
てワイヤボンディングを行うことが可能になるととも
に、金ワイヤとの付着強度を向上させることが可能とな
る。
３の金属膜によりオーミック電極の表面が構成されるた
め、この第３の金属膜をボンディングパッドとして用い
てワイヤボンディングを行うことが可能になるととも
に、金ワイヤとの付着強度を向上させることが可能とな
る。
【００２７】オーミック電極は、第１の金属膜上に密着
して形成されニッケル、白金、パラジウム、モリブデ
ン、金、タンタル、タングステンまたは金・亜鉛合金を
含む１または複数の金属膜からなる第３の金属膜と、第
３の金属膜上に密着して形成され金を含む第４の金属膜
とをさらに備えてもよい。
して形成されニッケル、白金、パラジウム、モリブデ
ン、金、タンタル、タングステンまたは金・亜鉛合金を
含む１または複数の金属膜からなる第３の金属膜と、第
３の金属膜上に密着して形成され金を含む第４の金属膜
とをさらに備えてもよい。
【００２８】このように亜鉛からなる第１の金属膜上に
上記のような金属からなる第３および第４の金属膜が形
成されてなるオーミック電極においては、亜鉛が被覆さ
れているため、亜鉛が被覆されない場合、すなわち第１
の金属膜上に第３および第４の金属膜が形成されない場
合に比べて、より高温の条件下においても極めて安定で
あり、良好なオーミック特性を保持することが可能とな
る。
上記のような金属からなる第３および第４の金属膜が形
成されてなるオーミック電極においては、亜鉛が被覆さ
れているため、亜鉛が被覆されない場合、すなわち第１
の金属膜上に第３および第４の金属膜が形成されない場
合に比べて、より高温の条件下においても極めて安定で
あり、良好なオーミック特性を保持することが可能とな
る。
【００２９】また、この場合においては、金からなる第
４の金属膜によりオーミック電極の表面が構成されるた
め、この第４の金属膜をボンディングパッドとして用い
てワイヤボンディングを行うことが可能になるととも
に、金ワイヤとの付着強度を向上させることが可能とな
る。
４の金属膜によりオーミック電極の表面が構成されるた
め、この第４の金属膜をボンディングパッドとして用い
てワイヤボンディングを行うことが可能になるととも
に、金ワイヤとの付着強度を向上させることが可能とな
る。
【００３０】ｎ型窒化物系半導体は、ホウ素、ガリウ
ム、アルミニウム、インジウムおよびタリウムの少なく
もと１つを含んでもよい。
ム、アルミニウム、インジウムおよびタリウムの少なく
もと１つを含んでもよい。
【００３１】第２の金属膜の膜厚は７０ｎｍ以下である
ことが好ましい。アルミニウム・ケイ素合金からなる第
２の金属膜の膜厚が７０ｎｍよりも大きいオーミック電
極においては、高温条件下においてオーミック特性に劣
化が生じる。これに対して、第２の金属膜の膜厚が７０
ｎｍ以下であるオーミック電極においては、高温条件下
においてもオーミック特性に劣化が生じることはなく、
極めて安定であり良好なオーミック特性を保持すること
が可能となる。
ことが好ましい。アルミニウム・ケイ素合金からなる第
２の金属膜の膜厚が７０ｎｍよりも大きいオーミック電
極においては、高温条件下においてオーミック特性に劣
化が生じる。これに対して、第２の金属膜の膜厚が７０
ｎｍ以下であるオーミック電極においては、高温条件下
においてもオーミック特性に劣化が生じることはなく、
極めて安定であり良好なオーミック特性を保持すること
が可能となる。
【００３２】 本発明に係る半導体素子の製造方法は、
ｎ型窒化物系半導体を形成する工程と、ｎ型窒化物系半
導体上に亜鉛を含む第１の金属膜を形成することにより
熱処理を施すことなくオーミック電極を形成する工程と
を備え、オーミック電極を形成する工程は、ｎ型窒化物
系半導体上にアルミニウム・ケイ素合金からなる第２の
金属膜を密着して形成する工程と、第２の金属膜上に第
１の金属膜を密着して形成する工程とを含むものであ
る。
ｎ型窒化物系半導体を形成する工程と、ｎ型窒化物系半
導体上に亜鉛を含む第１の金属膜を形成することにより
熱処理を施すことなくオーミック電極を形成する工程と
を備え、オーミック電極を形成する工程は、ｎ型窒化物
系半導体上にアルミニウム・ケイ素合金からなる第２の
金属膜を密着して形成する工程と、第２の金属膜上に第
１の金属膜を密着して形成する工程とを含むものであ
る。
【００３３】本発明に係る半導体素子の製造方法におい
ては、亜鉛を含む第１の金属膜を備えたオーミック電極
をｎ型窒化物系半導体層上に形成する。このようにして
形成したオーミック電極においては、熱処理による合金
化を行わなくても、高温条件下において極めて安定であ
り、良好なオーミック特性を保持することが可能とな
る。したがって、本発明に係る半導体素子の製造方法に
おいては、半導体素子の製造工程や組み立て工程時にお
ける高温条件下においてもオーミック電極に特性の劣化
が生じることはない。
ては、亜鉛を含む第１の金属膜を備えたオーミック電極
をｎ型窒化物系半導体層上に形成する。このようにして
形成したオーミック電極においては、熱処理による合金
化を行わなくても、高温条件下において極めて安定であ
り、良好なオーミック特性を保持することが可能とな
る。したがって、本発明に係る半導体素子の製造方法に
おいては、半導体素子の製造工程や組み立て工程時にお
ける高温条件下においてもオーミック電極に特性の劣化
が生じることはない。
【００３４】このように、本発明に係る半導体素子の製
造方法によれば、極めて安定でかつ信頼性の高いオーミ
ック電極を備えた半導体素子を製造することが可能とな
る。
造方法によれば、極めて安定でかつ信頼性の高いオーミ
ック電極を備えた半導体素子を製造することが可能とな
る。
【００３５】
【００３６】通常、亜鉛を含む第１の金属膜をリフトオ
フ法によりｎ型窒化物系半導体層上に直接形成してオー
ミック電極を形成しようとしても、この方法ではｎ型窒
化物系半導体層上に第１の金属膜を形成することができ
ないため、この場合においてはオーミック電極を形成す
ることはできない。
フ法によりｎ型窒化物系半導体層上に直接形成してオー
ミック電極を形成しようとしても、この方法ではｎ型窒
化物系半導体層上に第１の金属膜を形成することができ
ないため、この場合においてはオーミック電極を形成す
ることはできない。
【００３７】これに対して、上記のようにアルミニウム
・ケイ素合金を含む第２の金属膜を形成しその上に亜鉛
からなる第１の金属膜を形成してオーミック電極を形成
する方法においては、第２の金属膜を介して窒化物系半
導体層上に第１の金属膜を形成するため、リフトオフ法
により容易にオーミック電極を形成することが可能とな
る。
・ケイ素合金を含む第２の金属膜を形成しその上に亜鉛
からなる第１の金属膜を形成してオーミック電極を形成
する方法においては、第２の金属膜を介して窒化物系半
導体層上に第１の金属膜を形成するため、リフトオフ法
により容易にオーミック電極を形成することが可能とな
る。
【００３８】オーミック電極を形成する工程は、第１の
金属膜上に金を含む第３の金属膜を密着して形成する工
程をさらに含んでもよい。このように金からなる第３の
金属膜を亜鉛からなる第１の金属膜上に形成してオーミ
ック電極を形成する方法においては、亜鉛を金により被
覆するため、金により被覆しない場合、すなわち第１の
金属膜上に第３の金属膜を形成しない場合に比べて、よ
り高温の条件下においても極めて安定であり良好なオー
ミック特性を保持することが可能なオーミック電極を実
現することができる。
金属膜上に金を含む第３の金属膜を密着して形成する工
程をさらに含んでもよい。このように金からなる第３の
金属膜を亜鉛からなる第１の金属膜上に形成してオーミ
ック電極を形成する方法においては、亜鉛を金により被
覆するため、金により被覆しない場合、すなわち第１の
金属膜上に第３の金属膜を形成しない場合に比べて、よ
り高温の条件下においても極めて安定であり良好なオー
ミック特性を保持することが可能なオーミック電極を実
現することができる。
【００３９】また、上記の方法により形成されたオーミ
ック電極においては、金からなる第３の金属膜により表
面が構成されるため、この第３の金属膜をボンディング
パッドとして用いてワイヤボンディングを行うことが可
能になるとともに、金ワイヤとの付着強度を向上させる
ことが可能となる。
ック電極においては、金からなる第３の金属膜により表
面が構成されるため、この第３の金属膜をボンディング
パッドとして用いてワイヤボンディングを行うことが可
能になるとともに、金ワイヤとの付着強度を向上させる
ことが可能となる。
【００４０】オーミック電極を形成する工程は、第１の
金属膜上にニッケル、白金、パラジウム、モリブデン、
金、タンタル、タングステンまたは金・亜鉛合金を含む
１または複数の金属膜からなる第３の金属膜を密着して
形成する工程と、第３の金属膜上に金を含む第４の金属
膜を密着して形成する工程とをさらに含んでもよい。
金属膜上にニッケル、白金、パラジウム、モリブデン、
金、タンタル、タングステンまたは金・亜鉛合金を含む
１または複数の金属膜からなる第３の金属膜を密着して
形成する工程と、第３の金属膜上に金を含む第４の金属
膜を密着して形成する工程とをさらに含んでもよい。
【００４１】このように亜鉛からなる第１の金属膜上に
上記のような金属からなる第３および第４の金属膜を形
成してオーミック電極を形成する方法においては、オー
ミック電極の亜鉛が被覆されるため、亜鉛を被覆しない
場合、すなわち第１の金属膜上に第３および第４の金属
膜を形成しない場合に比べて、より高温の条件下におい
ても極めて安定であり良好なオーミック特性を保持する
ことが可能なオーミック電極を実現することができる。
上記のような金属からなる第３および第４の金属膜を形
成してオーミック電極を形成する方法においては、オー
ミック電極の亜鉛が被覆されるため、亜鉛を被覆しない
場合、すなわち第１の金属膜上に第３および第４の金属
膜を形成しない場合に比べて、より高温の条件下におい
ても極めて安定であり良好なオーミック特性を保持する
ことが可能なオーミック電極を実現することができる。
【００４２】また、上記の方法により形成されたオーミ
ック電極においては、金からなる第４の金属膜から表面
が構成されるため、この第４の金属膜をボンディングパ
ッドとして用いてワイヤボンディングを行うことが可能
になるとともに、金ワイヤとの付着強度を向上させるこ
とが可能となる。
ック電極においては、金からなる第４の金属膜から表面
が構成されるため、この第４の金属膜をボンディングパ
ッドとして用いてワイヤボンディングを行うことが可能
になるとともに、金ワイヤとの付着強度を向上させるこ
とが可能となる。
【００４３】
【発明の実施の形態】以下においては、本発明に係る半
導体素子として、発光ダイオード素子について説明す
る。
導体素子として、発光ダイオード素子について説明す
る。
【００４４】図１は本発明に係る発光ダイオード素子の
一例を示す模式的断面図である。図１に示す発光ダイオ
ード素子１００は、図２および図３に示す製造方法によ
り作製される。
一例を示す模式的断面図である。図１に示す発光ダイオ
ード素子１００は、図２および図３に示す製造方法によ
り作製される。
【００４５】発光ダイオード素子１００の作製時におい
ては、図２（ａ）に示すように、まず、サファイア基板
１上に、ｎ−ＧａＮ層２、発光層３およびｐ−ＧａＮ層
４をＭＯＣＶＤ法（有機金属化学的気相成長法）等によ
り順に成長させる。そして、ｐ−ＧａＮ層４からｎ−Ｇ
ａＮ層２までの一部領域を例えばドライエッチング等の
方法によりエッチングしてｎ−ＧａＮ層２を露出させ
る。
ては、図２（ａ）に示すように、まず、サファイア基板
１上に、ｎ−ＧａＮ層２、発光層３およびｐ−ＧａＮ層
４をＭＯＣＶＤ法（有機金属化学的気相成長法）等によ
り順に成長させる。そして、ｐ−ＧａＮ層４からｎ−Ｇ
ａＮ層２までの一部領域を例えばドライエッチング等の
方法によりエッチングしてｎ−ＧａＮ層２を露出させ
る。
【００４６】次に、図２（ｂ）に示すように、ｐ−Ｇａ
Ｎ層４およびｎ−ＧａＮ層２の露出した上面にフォトレ
ジストパターン５０を形成する。このフォトレジストパ
ターン５０は、ｐ−ＧａＮ層４上に開口部５１を有す
る。この状態で開口部５１内のｐ−ＧａＮ層４上および
フォトレジストパターン５０上に、電子ビーム蒸着法に
より厚さ３００ｎｍのＮｉ膜５ａを形成する。
Ｎ層４およびｎ−ＧａＮ層２の露出した上面にフォトレ
ジストパターン５０を形成する。このフォトレジストパ
ターン５０は、ｐ−ＧａＮ層４上に開口部５１を有す
る。この状態で開口部５１内のｐ−ＧａＮ層４上および
フォトレジストパターン５０上に、電子ビーム蒸着法に
より厚さ３００ｎｍのＮｉ膜５ａを形成する。
【００４７】その後、図２（ｃ）に示すように、フォト
レジストパターン５０上のＮｉ膜５ａをフォトレジスト
パターン５０とともにリフトオフ法により除去する。こ
のようにして、Ｎｉ膜からなるｐ電極５を形成する。
レジストパターン５０上のＮｉ膜５ａをフォトレジスト
パターン５０とともにリフトオフ法により除去する。こ
のようにして、Ｎｉ膜からなるｐ電極５を形成する。
【００４８】続いて、図３（ｄ）に示すように、ｐ−Ｇ
ａＮ層４上、ｐ電極５上およびｎ−ＧａＮ層２の露出し
た上面にフォトレジストパターン５２を形成する。この
フォトレジストパターン５２は、ｎ−ＧａＮ層２の露出
した上面に開口部５３を有する。この状態で開口部５３
内のｎ−ＧａＮ層２の上面およびフォトレジストパター
ン５２上に膜厚１５ｎｍのＡｌＳｉ合金膜６ａを電子ビ
ーム蒸着法により形成するとともに、さらにこのＡｌＳ
ｉ合金膜６ａ上に、厚さ１００ｎｍのＺｎ膜７ａを電子
ビーム蒸着法により形成する。なお、この場合のＡｌＳ
ｉ合金膜６ａにおけるＳｉの含有量は１重量％である。
ａＮ層４上、ｐ電極５上およびｎ−ＧａＮ層２の露出し
た上面にフォトレジストパターン５２を形成する。この
フォトレジストパターン５２は、ｎ−ＧａＮ層２の露出
した上面に開口部５３を有する。この状態で開口部５３
内のｎ−ＧａＮ層２の上面およびフォトレジストパター
ン５２上に膜厚１５ｎｍのＡｌＳｉ合金膜６ａを電子ビ
ーム蒸着法により形成するとともに、さらにこのＡｌＳ
ｉ合金膜６ａ上に、厚さ１００ｎｍのＺｎ膜７ａを電子
ビーム蒸着法により形成する。なお、この場合のＡｌＳ
ｉ合金膜６ａにおけるＳｉの含有量は１重量％である。
【００４９】上記の後、フォトレジストパターン５２上
のＡｌＳｉ合金膜６ａおよびＺｎ膜７ａをフォトレジス
トパターン５２とともにリフトオフ法により除去する。
それにより、ＡｌＳｉ合金膜６およびＺｎ膜７が順に積
層されてなるｎ電極８（図１）が形成される。
のＡｌＳｉ合金膜６ａおよびＺｎ膜７ａをフォトレジス
トパターン５２とともにリフトオフ法により除去する。
それにより、ＡｌＳｉ合金膜６およびＺｎ膜７が順に積
層されてなるｎ電極８（図１）が形成される。
【００５０】以上の方法により、図１の発光ダイオード
素子１００が作製される。この発光ダイオード素子１０
０においては、ｐ電極５がｐ−ＧａＮ層４にオーミック
接触しており、ｎ電極８がｎ−ＧａＮ層２にオーミック
接触している。
素子１００が作製される。この発光ダイオード素子１０
０においては、ｐ電極５がｐ−ＧａＮ層４にオーミック
接触しており、ｎ電極８がｎ−ＧａＮ層２にオーミック
接触している。
【００５１】発光ダイオード素子１００においては、ｎ
電極８がＺｎ膜７から構成されているため、４００℃程
度までの温度範囲で加熱を行ってもｎ電極８のオーミッ
ク特性が劣化することはない。したがって、製造工程や
組み立て工程等において発光ダイオード素子１００に４
００℃以下の温度範囲で加熱を行っても、ｎ電極８のオ
ーミック特性が劣化することはなく、ｎ−ＧａＮ層２に
オーミック接触する安定でかつ信頼性の高いｎ電極８を
実現することが可能となる。
電極８がＺｎ膜７から構成されているため、４００℃程
度までの温度範囲で加熱を行ってもｎ電極８のオーミッ
ク特性が劣化することはない。したがって、製造工程や
組み立て工程等において発光ダイオード素子１００に４
００℃以下の温度範囲で加熱を行っても、ｎ電極８のオ
ーミック特性が劣化することはなく、ｎ−ＧａＮ層２に
オーミック接触する安定でかつ信頼性の高いｎ電極８を
実現することが可能となる。
【００５２】このように、発光ダイオード素子１００に
おいては、ｎ電極８がＺｎ膜７から構成されているた
め、熱処理による合金化を行うことなく、容易に極めて
安定な特性を有するオーミック電極であるｎ電極８を得
ることが可能となる。
おいては、ｎ電極８がＺｎ膜７から構成されているた
め、熱処理による合金化を行うことなく、容易に極めて
安定な特性を有するオーミック電極であるｎ電極８を得
ることが可能となる。
【００５３】ところで、発光ダイオード素子１００にお
いてはＡｌＳｉ合金膜６を介してｎ−ＧａＮ層２上にＺ
ｎ膜７を形成してｎ電極８を形成しているが、これは以
下の理由による。
いてはＡｌＳｉ合金膜６を介してｎ−ＧａＮ層２上にＺ
ｎ膜７を形成してｎ電極８を形成しているが、これは以
下の理由による。
【００５４】例えば、図３（ｄ）に示すｎ電極８の形成
工程において、ｎ−ＧａＮ層２上にＡｌＳｉ合金膜６ａ
を形成しないと、フォトレジストパターン５２上にＺｎ
膜７ａを蒸着形成することはできるが、ｎ−ＧａＮ層２
上にはＺｎ膜７ａを蒸着形成することができない。な
お、ここではフォトレジストパターン５２を用いてｎ電
極８を形成しているが、フォトレジストパターン５２の
代わりにＳｉ酸化膜を用いてｎ電極８を形成する場合に
おいても、フォトレジストパターン５２を用いる場合と
同様、ＡｌＳｉ合金膜６ａを形成しなければｎ−ＧａＮ
層２上にＺｎ膜７ａを蒸着形成することはできない。
工程において、ｎ−ＧａＮ層２上にＡｌＳｉ合金膜６ａ
を形成しないと、フォトレジストパターン５２上にＺｎ
膜７ａを蒸着形成することはできるが、ｎ−ＧａＮ層２
上にはＺｎ膜７ａを蒸着形成することができない。な
お、ここではフォトレジストパターン５２を用いてｎ電
極８を形成しているが、フォトレジストパターン５２の
代わりにＳｉ酸化膜を用いてｎ電極８を形成する場合に
おいても、フォトレジストパターン５２を用いる場合と
同様、ＡｌＳｉ合金膜６ａを形成しなければｎ−ＧａＮ
層２上にＺｎ膜７ａを蒸着形成することはできない。
【００５５】このように、ＡｌＳｉ合金膜６ａを形成し
ない場合には、図３（ｄ）に示すようなリフトオフ技術
によるｎ電極８の形成方法において、半導体表面、すな
わちｎ−ＧａＮ層２の表面にＺｎ膜７ａを蒸着形成する
ことができない。それゆえ、ＡｌＳｉ合金膜６を介さな
ければ、Ｚｎ膜７を形成してｎ電極８を形成することは
できない。
ない場合には、図３（ｄ）に示すようなリフトオフ技術
によるｎ電極８の形成方法において、半導体表面、すな
わちｎ−ＧａＮ層２の表面にＺｎ膜７ａを蒸着形成する
ことができない。それゆえ、ＡｌＳｉ合金膜６を介さな
ければ、Ｚｎ膜７を形成してｎ電極８を形成することは
できない。
【００５６】一方、上記のリフトオフ法の代わりに、Ａ
ｌＳｉ合金膜６を介さずに直接ｎ−ＧａＮ層２上にＺｎ
膜７を形成してｎ電極とする方法として、Ｚｎ膜７をｎ
−ＧａＮ層２全面に形成した後に所定領域をエッチング
して除去し、所定の形状を有するｎ電極を形成する方法
が考えられる。
ｌＳｉ合金膜６を介さずに直接ｎ−ＧａＮ層２上にＺｎ
膜７を形成してｎ電極とする方法として、Ｚｎ膜７をｎ
−ＧａＮ層２全面に形成した後に所定領域をエッチング
して除去し、所定の形状を有するｎ電極を形成する方法
が考えられる。
【００５７】しかしながら、この場合、Ｚｎはイオン化
傾向が大きく酸やアルカリ等と極めて容易に反応しやす
いため、フォトリソグラフィ工程やエッチング工程に用
いる溶剤にＺｎ膜７が溶けてしまうおそれがある。した
がって、このような方法によりＺｎ膜７からなるｎ電極
を電極形状に成形加工することは困難である。
傾向が大きく酸やアルカリ等と極めて容易に反応しやす
いため、フォトリソグラフィ工程やエッチング工程に用
いる溶剤にＺｎ膜７が溶けてしまうおそれがある。した
がって、このような方法によりＺｎ膜７からなるｎ電極
を電極形状に成形加工することは困難である。
【００５８】これに対して、本発明の方法によれば、Ａ
ｌＳｉ合金膜６を介してｎ−ＧａＮ層２上にＺｎ膜７を
形成するので、Ｚｎ膜７から構成されるｎ電極８をリフ
トオフ法により容易に形成することが可能となる。
ｌＳｉ合金膜６を介してｎ−ＧａＮ層２上にＺｎ膜７を
形成するので、Ｚｎ膜７から構成されるｎ電極８をリフ
トオフ法により容易に形成することが可能となる。
【００５９】なお、ＡｌＳｉ合金膜６の代わりにＡｌ膜
を形成してこのＡｌ膜上にＺｎ膜７を形成しようとする
と、ＡｌとＺｎとが反応してしまい、均一な膜厚のＺｎ
膜７を形成することができない。これに対して、上記の
ようにＡｌＳｉ合金膜６を介してｎ−ＧａＮ層２上にＺ
ｎ膜７を形成すると、均一な膜厚のＺｎ膜７を形成する
ことが可能となる。
を形成してこのＡｌ膜上にＺｎ膜７を形成しようとする
と、ＡｌとＺｎとが反応してしまい、均一な膜厚のＺｎ
膜７を形成することができない。これに対して、上記の
ようにＡｌＳｉ合金膜６を介してｎ−ＧａＮ層２上にＺ
ｎ膜７を形成すると、均一な膜厚のＺｎ膜７を形成する
ことが可能となる。
【００６０】次に、上記のようなＡｌＳｉ合金膜６およ
びＺｎ膜７を順に積層してなるｎ電極８について、３０
０℃で熱処理を行った場合および熱処理を行わなかった
場合における電流−電圧特性を調べた。
びＺｎ膜７を順に積層してなるｎ電極８について、３０
０℃で熱処理を行った場合および熱処理を行わなかった
場合における電流−電圧特性を調べた。
【００６１】なお、このような電流−電圧特性の測定時
においては、図４に示すように、電子ビーム蒸着法によ
りＡｌＳｉ合金膜６およびＺｎ膜７を順に積層してｎ−
ＧａＮ層１０上にｎ電極８を１対形成し、この１対のｎ
電極８間に印加される電圧および１対のｎ電極８間に流
れる電流を測定した。ここでは、ｎ−ＧａＮ層１０のキ
ャリア濃度を４×１０18ｃｍ-3とし、ＡｌＳｉ合金膜６
の膜厚は３０ｎｍとした。また、Ｚｎ膜７の膜厚を１０
ｎｍとした場合と１００ｎｍとした場合についてそれぞ
れ測定を行った。
においては、図４に示すように、電子ビーム蒸着法によ
りＡｌＳｉ合金膜６およびＺｎ膜７を順に積層してｎ−
ＧａＮ層１０上にｎ電極８を１対形成し、この１対のｎ
電極８間に印加される電圧および１対のｎ電極８間に流
れる電流を測定した。ここでは、ｎ−ＧａＮ層１０のキ
ャリア濃度を４×１０18ｃｍ-3とし、ＡｌＳｉ合金膜６
の膜厚は３０ｎｍとした。また、Ｚｎ膜７の膜厚を１０
ｎｍとした場合と１００ｎｍとした場合についてそれぞ
れ測定を行った。
【００６２】図５は、上記の方法によりＡｌＳｉ合金膜
６およびＺｎ膜７を順に積層してなるｎ電極８の電流−
電圧特性の測定を行った結果を示す図である。図５にお
いて、グラフＡは、蒸着形成後に一切の熱処理を行わな
かったｎ電極８の結果を示すものであり、グラフＢは、
蒸着形成後に窒素雰囲気中３００℃で５分間熱処理を行
ったｎ電極８の結果を示すものである。
６およびＺｎ膜７を順に積層してなるｎ電極８の電流−
電圧特性の測定を行った結果を示す図である。図５にお
いて、グラフＡは、蒸着形成後に一切の熱処理を行わな
かったｎ電極８の結果を示すものであり、グラフＢは、
蒸着形成後に窒素雰囲気中３００℃で５分間熱処理を行
ったｎ電極８の結果を示すものである。
【００６３】図５のグラフＡに示すように、Ｚｎ膜７の
膜厚が１０ｎｍおよび１００ｎｍのいずれの場合におい
ても、熱処理を行わなかったｎ電極８においては、良好
なオーミック特性が得られる。さらに、グラフＢに示す
ように、Ｚｎ膜７から構成されるｎ電極８においては、
Ｚｎ膜７の膜厚が１０ｎｍおよび１００ｎｍのいずれの
場合においても、３００℃で５分間熱処理しても電極の
オーミック特性の劣化は生じず良好なオーミック特性が
得られる。
膜厚が１０ｎｍおよび１００ｎｍのいずれの場合におい
ても、熱処理を行わなかったｎ電極８においては、良好
なオーミック特性が得られる。さらに、グラフＢに示す
ように、Ｚｎ膜７から構成されるｎ電極８においては、
Ｚｎ膜７の膜厚が１０ｎｍおよび１００ｎｍのいずれの
場合においても、３００℃で５分間熱処理しても電極の
オーミック特性の劣化は生じず良好なオーミック特性が
得られる。
【００６４】ここで、比較のために、ＡｌＳｉ合金膜の
みから構成されるｎ電極を作製し、このｎ電極における
電流−電圧特性への熱処理の影響を上記と同様の方法に
より測定して調べた。なお、この場合においては、ｎ電
極を構成するＡｌＳｉ合金膜の膜厚は１５０ｎｍとし
た。
みから構成されるｎ電極を作製し、このｎ電極における
電流−電圧特性への熱処理の影響を上記と同様の方法に
より測定して調べた。なお、この場合においては、ｎ電
極を構成するＡｌＳｉ合金膜の膜厚は１５０ｎｍとし
た。
【００６５】図６は、ＡｌＳｉ合金膜のみから構成され
るｎ電極の電流−電圧特性の測定結果を示す図である。
図６において、グラフＣは、形成後に一切の熱処理を行
わなかったｎ電極の結果を示すものであり、グラフＤ
は、形成後に窒素雰囲気中３００℃で５分間熱処理を行
ったｎ電極の結果を示すものである。
るｎ電極の電流−電圧特性の測定結果を示す図である。
図６において、グラフＣは、形成後に一切の熱処理を行
わなかったｎ電極の結果を示すものであり、グラフＤ
は、形成後に窒素雰囲気中３００℃で５分間熱処理を行
ったｎ電極の結果を示すものである。
【００６６】図６のグラフＣに示すように、ＡｌＳｉ合
金膜のみからなるｎ電極においては、前述のＡｌＳｉ合
金膜６およびＺｎ膜７からなるｎ電極８と同様、熱処理
を行わない場合においては良好なオーミック特性が得ら
れる。一方、グラフＤに示すように、ＡｌＳｉ合金膜の
みから構成されるｎ電極においては、３００℃で５分間
熱処理を行うと電極のオーミック特性が劣化し、整流性
を有する電極となる。
金膜のみからなるｎ電極においては、前述のＡｌＳｉ合
金膜６およびＺｎ膜７からなるｎ電極８と同様、熱処理
を行わない場合においては良好なオーミック特性が得ら
れる。一方、グラフＤに示すように、ＡｌＳｉ合金膜の
みから構成されるｎ電極においては、３００℃で５分間
熱処理を行うと電極のオーミック特性が劣化し、整流性
を有する電極となる。
【００６７】以上のことから、ｎ電極の構成材料として
Ｚｎ膜を用いることにより、温度変化においても安定で
熱処理によるオーミック特性の劣化を防止することが可
能なｎ電極が得られることが明らかとなった。
Ｚｎ膜を用いることにより、温度変化においても安定で
熱処理によるオーミック特性の劣化を防止することが可
能なｎ電極が得られることが明らかとなった。
【００６８】次に、ＡｌＳｉ合金膜６およびＺｎ膜７か
ら構成されるｎ電極８について、ＡｌＳｉ合金膜６の最
適な膜厚の検討を行った。その結果を図７に示す。
ら構成されるｎ電極８について、ＡｌＳｉ合金膜６の最
適な膜厚の検討を行った。その結果を図７に示す。
【００６９】なお、この場合においては、Ｚｎ膜７の膜
厚は１５ｎｍで一定とし、ＡｌＳｉ合金膜６の膜厚をそ
れぞれ１０ｎｍ、３０ｎｍ、７０ｎｍおよび８０ｎｍと
して図４において前述した方法と同様の方法により電流
−電圧特性の測定を行った。
厚は１５ｎｍで一定とし、ＡｌＳｉ合金膜６の膜厚をそ
れぞれ１０ｎｍ、３０ｎｍ、７０ｎｍおよび８０ｎｍと
して図４において前述した方法と同様の方法により電流
−電圧特性の測定を行った。
【００７０】図７において、グラフＥは、形成後に一切
の熱処理を行わなかったＡｌＳｉ合金膜６の膜厚が１０
ｎｍ、３０ｎｍ、７０ｎｍおよび８０ｎｍの各ｎ電極８
の結果を示すものである。一方、グラフＦ〜Ｉは、形成
後に窒素雰囲気中３００℃で５分間熱処理を行った場合
について示しており、グラフＦはＡｌＳｉ合金膜６の膜
厚が１０ｎｍのｎ電極８の結果を示し、グラフＧはＡｌ
Ｓｉ合金膜６の膜厚が３０ｎｍのｎ電極８の結果を示
し、グラフＨはＡｌＳｉ合金膜６の膜厚が７０ｎｍのｎ
電極８の結果を示し、グラフＩはＡｌＳｉ合金膜６の膜
厚が８０ｎｍのｎ電極８の結果を示している。
の熱処理を行わなかったＡｌＳｉ合金膜６の膜厚が１０
ｎｍ、３０ｎｍ、７０ｎｍおよび８０ｎｍの各ｎ電極８
の結果を示すものである。一方、グラフＦ〜Ｉは、形成
後に窒素雰囲気中３００℃で５分間熱処理を行った場合
について示しており、グラフＦはＡｌＳｉ合金膜６の膜
厚が１０ｎｍのｎ電極８の結果を示し、グラフＧはＡｌ
Ｓｉ合金膜６の膜厚が３０ｎｍのｎ電極８の結果を示
し、グラフＨはＡｌＳｉ合金膜６の膜厚が７０ｎｍのｎ
電極８の結果を示し、グラフＩはＡｌＳｉ合金膜６の膜
厚が８０ｎｍのｎ電極８の結果を示している。
【００７１】図７のグラフＥに示すように、ＡｌＳｉ合
金膜６の膜厚が１０ｎｍ、３０ｎｍ、７０ｎｍおよび８
０ｎｍのいずれの場合においても、熱処理を行わなかっ
たｎ電極８においては、良好なオーミック特性が得られ
る。また、グラフＦ〜Ｈに示すように、ＡｌＳｉ合金膜
６の膜厚が１０ｎｍ、３０ｎｍおよび７０ｎｍの場合に
おいては、３００℃で５分間熱処理を行っても電極のオ
ーミック特性の劣化は生じず、良好なオーミック特性が
得られる。
金膜６の膜厚が１０ｎｍ、３０ｎｍ、７０ｎｍおよび８
０ｎｍのいずれの場合においても、熱処理を行わなかっ
たｎ電極８においては、良好なオーミック特性が得られ
る。また、グラフＦ〜Ｈに示すように、ＡｌＳｉ合金膜
６の膜厚が１０ｎｍ、３０ｎｍおよび７０ｎｍの場合に
おいては、３００℃で５分間熱処理を行っても電極のオ
ーミック特性の劣化は生じず、良好なオーミック特性が
得られる。
【００７２】これに対して、グラフＩに示すように、Ａ
ｌＳｉ合金膜６の膜厚が８０ｎｍの場合においては、３
００℃で５分間熱処理を行うと電極のオーミック特性が
劣化し、整流性を有する電極となる。
ｌＳｉ合金膜６の膜厚が８０ｎｍの場合においては、３
００℃で５分間熱処理を行うと電極のオーミック特性が
劣化し、整流性を有する電極となる。
【００７３】以上のことから、ＡｌＳｉ合金膜６および
Ｚｎ膜７から構成されるｎ電極８においては、ＡｌＳｉ
合金膜６の膜厚を７０ｎｍ以下とすることにより、熱処
理による特性の劣化が生じない安定したオーミック電極
を実現することができることが明らかとなった。
Ｚｎ膜７から構成されるｎ電極８においては、ＡｌＳｉ
合金膜６の膜厚を７０ｎｍ以下とすることにより、熱処
理による特性の劣化が生じない安定したオーミック電極
を実現することができることが明らかとなった。
【００７４】なお、このようなｎ電極８におけるＡｌＳ
ｉ合金膜６の膜厚は３０ｎｍ以下であることがより好ま
しく、２０ｎｍ以下であることが最も好ましい。ｎ電極
８におけるＡｌＳｉ合金膜６の膜厚をこのような範囲と
することにより、熱処理を行った場合においても熱処理
を行わない場合と同等の良好なオーミック特性を得るこ
とが可能となる。
ｉ合金膜６の膜厚は３０ｎｍ以下であることがより好ま
しく、２０ｎｍ以下であることが最も好ましい。ｎ電極
８におけるＡｌＳｉ合金膜６の膜厚をこのような範囲と
することにより、熱処理を行った場合においても熱処理
を行わない場合と同等の良好なオーミック特性を得るこ
とが可能となる。
【００７５】次に、ＡｌＳｉ合金膜６およびＺｎ膜７か
ら構成されるｎ電極８について、Ｚｎ膜７の最適な膜厚
の検討を行った。その結果を図８に示す。なお、この場
合においては、ＡｌＳｉ合金膜６の膜厚は１５ｎｍで一
定とし、Ｚｎ膜７の膜厚をそれぞれ１０ｎｍ、５０ｎ
ｍ、１５０ｎｍおよび１．０μｍとして図４において前
述した方法と同様の方法により電流−電圧特性の測定を
行った。
ら構成されるｎ電極８について、Ｚｎ膜７の最適な膜厚
の検討を行った。その結果を図８に示す。なお、この場
合においては、ＡｌＳｉ合金膜６の膜厚は１５ｎｍで一
定とし、Ｚｎ膜７の膜厚をそれぞれ１０ｎｍ、５０ｎ
ｍ、１５０ｎｍおよび１．０μｍとして図４において前
述した方法と同様の方法により電流−電圧特性の測定を
行った。
【００７６】図８において、グラフＪは、形成後に一切
の熱処理を行わなかったＺｎ膜７の膜厚が１０ｎｍ、５
０ｎｍ、１５０ｎｍおよび１．０μｍの各ｎ電極８の結
果を示すものである。一方、グラフＫは、形成後に窒素
雰囲気中３００℃で５分間熱処理を行ったＺｎ膜７の膜
厚が１０ｎｍ、５０ｎｍ、１５０ｎｍおよび１．０μｍ
の各ｎ電極８の結果を示すものである。
の熱処理を行わなかったＺｎ膜７の膜厚が１０ｎｍ、５
０ｎｍ、１５０ｎｍおよび１．０μｍの各ｎ電極８の結
果を示すものである。一方、グラフＫは、形成後に窒素
雰囲気中３００℃で５分間熱処理を行ったＺｎ膜７の膜
厚が１０ｎｍ、５０ｎｍ、１５０ｎｍおよび１．０μｍ
の各ｎ電極８の結果を示すものである。
【００７７】図８のグラフＪに示すように、Ｚｎ膜７の
膜厚が１０ｎｍ、５０ｎｍ、１５０ｎｍおよび１．０μ
ｍのいずれの場合においても、熱処理を行わなかったｎ
電極８においては、良好なオーミック特性が得られる。
また、グラフＫに示すように、Ｚｎ膜７の膜厚が１０ｎ
ｍ、５０ｎｍ、１５０ｎｍおよび１．０μｍのいずれの
場合においても、このようなｎ電極８においては３００
℃で５分間熱処理を行っても電極のオーミック特性の劣
化は生じず、良好なオーミック特性が得られる。
膜厚が１０ｎｍ、５０ｎｍ、１５０ｎｍおよび１．０μ
ｍのいずれの場合においても、熱処理を行わなかったｎ
電極８においては、良好なオーミック特性が得られる。
また、グラフＫに示すように、Ｚｎ膜７の膜厚が１０ｎ
ｍ、５０ｎｍ、１５０ｎｍおよび１．０μｍのいずれの
場合においても、このようなｎ電極８においては３００
℃で５分間熱処理を行っても電極のオーミック特性の劣
化は生じず、良好なオーミック特性が得られる。
【００７８】このように、ＡｌＳｉ合金膜６およびＺｎ
膜７から構成されるｎ電極８においては、Ｚｎ膜７の膜
厚による電流−電圧特性への影響はほとんど見られなか
った。
膜７から構成されるｎ電極８においては、Ｚｎ膜７の膜
厚による電流−電圧特性への影響はほとんど見られなか
った。
【００７９】なお、蒸着形成工程における膜厚制御の点
から、ｎ電極８におけるＺｎ膜７の膜厚は１０ｎｍ以上
であることが好ましい。より好ましくは５０ｎｍ以上で
あり、最も好ましくは１５０ｎｍ以上である。
から、ｎ電極８におけるＺｎ膜７の膜厚は１０ｎｍ以上
であることが好ましい。より好ましくは５０ｎｍ以上で
あり、最も好ましくは１５０ｎｍ以上である。
【００８０】次に、ＡｌＳｉ合金膜６およびＺｎ膜７か
ら構成されるｎ電極８について、ＡｌＳｉ合金膜６にお
けるＳｉ含有量の検討を行った。その結果を図９に示
す。なお、この場合においては、ＡｌＳｉ合金膜６およ
びＺｎ膜７の膜厚はそれぞれ１５ｎｍで一定とし、Ａｌ
Ｓｉ合金膜６におけるＳｉの含有量をそれぞれ１重量％
および５重量％として図４の方法と同様の方法により電
流−電圧特性の測定を行った。
ら構成されるｎ電極８について、ＡｌＳｉ合金膜６にお
けるＳｉ含有量の検討を行った。その結果を図９に示
す。なお、この場合においては、ＡｌＳｉ合金膜６およ
びＺｎ膜７の膜厚はそれぞれ１５ｎｍで一定とし、Ａｌ
Ｓｉ合金膜６におけるＳｉの含有量をそれぞれ１重量％
および５重量％として図４の方法と同様の方法により電
流−電圧特性の測定を行った。
【００８１】図９において、グラフＬは、形成後に一切
の熱処理を行わなかったＳｉ含有量が１重量％および５
重量％の各ｎ電極８の結果を示すものである。一方、グ
ラフＭは、形成後に窒素雰囲気中３００℃で５分間熱処
理を行ったＳｉ含有量が１重量％および５重量％の各ｎ
電極８の結果を示すものである。
の熱処理を行わなかったＳｉ含有量が１重量％および５
重量％の各ｎ電極８の結果を示すものである。一方、グ
ラフＭは、形成後に窒素雰囲気中３００℃で５分間熱処
理を行ったＳｉ含有量が１重量％および５重量％の各ｎ
電極８の結果を示すものである。
【００８２】図９のグラフＬに示すように、ＡｌＳｉ合
金膜６におけるＳｉの含有量が１重量％および５重量％
のいずれの場合においても、熱処理を行わないｎ電極８
においては良好なオーミック特性が得られる。また、グ
ラフＭに示すように、ＡｌＳｉ合金膜６におけるＳｉの
含有量が１重量％および５重量％のいずれの場合におい
ても、このようなｎ電極８においては、３００℃で５分
間熱処理を行っても電極のオーミック特性の劣化は生じ
ず、良好なオーミック特性が得られる。
金膜６におけるＳｉの含有量が１重量％および５重量％
のいずれの場合においても、熱処理を行わないｎ電極８
においては良好なオーミック特性が得られる。また、グ
ラフＭに示すように、ＡｌＳｉ合金膜６におけるＳｉの
含有量が１重量％および５重量％のいずれの場合におい
ても、このようなｎ電極８においては、３００℃で５分
間熱処理を行っても電極のオーミック特性の劣化は生じ
ず、良好なオーミック特性が得られる。
【００８３】このように、ＡｌＳｉ合金膜６およびＺｎ
膜７から構成されるｎ電極８においては、ＡｌＳｉ合金
膜６におけるＳｉの含有量による電流−電圧特性への影
響はほとんど見られなかった。
膜７から構成されるｎ電極８においては、ＡｌＳｉ合金
膜６におけるＳｉの含有量による電流−電圧特性への影
響はほとんど見られなかった。
【００８４】なお、ｎ電極８のＡｌＳｉ合金膜６のＳｉ
の含有量は１０重量％以下であることが好ましく、より
好ましくは５％以下、最も好ましくは２％以下である。
の含有量は１０重量％以下であることが好ましく、より
好ましくは５％以下、最も好ましくは２％以下である。
【００８５】図１０は、本発明に係る発光ダイオード素
子の他の例を示す模式的断面図である。
子の他の例を示す模式的断面図である。
【００８６】図１０に示す発光ダイオード素子１０１
は、以下の点を除いて、図１の発光ダイオード素子１０
０と同様の構造を有する。
は、以下の点を除いて、図１の発光ダイオード素子１０
０と同様の構造を有する。
【００８７】前述の発光ダイオード素子１００はｎ電極
８がＡｌＳｉ合金膜６およびＺｎ膜７から構成されてい
たが、本例の発光ダイオード素子１０１は、ＡｌＳｉ合
金膜１１、Ｚｎ膜１２およびＡｕ膜１３が順に積層され
てなるｎ電極１４を有する。
８がＡｌＳｉ合金膜６およびＺｎ膜７から構成されてい
たが、本例の発光ダイオード素子１０１は、ＡｌＳｉ合
金膜１１、Ｚｎ膜１２およびＡｕ膜１３が順に積層され
てなるｎ電極１４を有する。
【００８８】この場合、例えばｎ電極１４のＡｌＳｉ合
金膜１１の膜厚は２０ｎｍであり、Ｚｎ膜１２の膜厚は
１００ｎｍであり、Ａｕ膜１３の膜厚は３００ｎｍであ
る。また、ＡｌＳｉ合金膜１１におけるＳｉの含有量は
１重量％である。
金膜１１の膜厚は２０ｎｍであり、Ｚｎ膜１２の膜厚は
１００ｎｍであり、Ａｕ膜１３の膜厚は３００ｎｍであ
る。また、ＡｌＳｉ合金膜１１におけるＳｉの含有量は
１重量％である。
【００８９】このような発光ダイオード素子１０１にお
いては、ｐ電極５がｐ−ＧａＮ層４にオーミック接触し
ており、ｎ電極１４がｎ−ＧａＮ層２にオーミック接触
している。
いては、ｐ電極５がｐ−ＧａＮ層４にオーミック接触し
ており、ｎ電極１４がｎ−ＧａＮ層２にオーミック接触
している。
【００９０】上記のようなＡｌＳｉ合金膜１１、Ｚｎ膜
１２およびＡｕ膜１３から構成されるｎ電極１４を有す
る発光ダイオード素子１０１においては、６００℃程度
までの温度範囲で加熱を行ってもｎ電極１４のオーミッ
ク特性が劣化することはない。したがって、製造工程や
組み立て工程等において発光ダイオード素子１０１に６
００℃以下の温度範囲で加熱を行っても、ｎ電極１４の
オーミック特性が劣化することはなく、ｎ−ＧａＮ層２
にオーミック接触する安定でかつ信頼性の高いｎ電極１
４を実現することが可能となる。
１２およびＡｕ膜１３から構成されるｎ電極１４を有す
る発光ダイオード素子１０１においては、６００℃程度
までの温度範囲で加熱を行ってもｎ電極１４のオーミッ
ク特性が劣化することはない。したがって、製造工程や
組み立て工程等において発光ダイオード素子１０１に６
００℃以下の温度範囲で加熱を行っても、ｎ電極１４の
オーミック特性が劣化することはなく、ｎ−ＧａＮ層２
にオーミック接触する安定でかつ信頼性の高いｎ電極１
４を実現することが可能となる。
【００９１】このように、発光ダイオード素子１０１に
おいては、熱処理による合金化を行うことなく、容易に
極めて安定な特性を有するオーミック電極であるｎ電極
１４を得ることが可能となる。
おいては、熱処理による合金化を行うことなく、容易に
極めて安定な特性を有するオーミック電極であるｎ電極
１４を得ることが可能となる。
【００９２】なお、前述の図１の発光ダイオード素子１
００においては４００℃程度までの温度範囲で加熱を行
ってもｎ電極８のオーミック特性が劣化しなかったのに
対して、本例の発光ダイオード素子１０１においては、
発光ダイオード素子１００の場合よりも高温、具体的に
は６００℃程度までの温度範囲で加熱を行ってもｎ電極
１４のオーミック特性が劣化することはない。これは、
発光ダイオード素子１０１のｎ電極１４においては、Ｚ
ｎ膜１２上にＡｕ膜１３が形成されたことに起因する。
００においては４００℃程度までの温度範囲で加熱を行
ってもｎ電極８のオーミック特性が劣化しなかったのに
対して、本例の発光ダイオード素子１０１においては、
発光ダイオード素子１００の場合よりも高温、具体的に
は６００℃程度までの温度範囲で加熱を行ってもｎ電極
１４のオーミック特性が劣化することはない。これは、
発光ダイオード素子１０１のｎ電極１４においては、Ｚ
ｎ膜１２上にＡｕ膜１３が形成されたことに起因する。
【００９３】例えば、発光ダイオード素子１００のよう
にＡｌＳｉ合金膜６上にＺｎ膜７を形成しただけのｎ電
極８であれば、Ｚｎの融点が４００℃程度と比較的低い
ために、融点よりも高い６００℃のような温度でｎ電極
８の加熱を行うとＺｎ膜７が溶けだして蒸発してしま
う。したがって、この場合においては、融点である４０
０℃付近の温度よりも高い温度で加熱を行うことは困難
である。
にＡｌＳｉ合金膜６上にＺｎ膜７を形成しただけのｎ電
極８であれば、Ｚｎの融点が４００℃程度と比較的低い
ために、融点よりも高い６００℃のような温度でｎ電極
８の加熱を行うとＺｎ膜７が溶けだして蒸発してしま
う。したがって、この場合においては、融点である４０
０℃付近の温度よりも高い温度で加熱を行うことは困難
である。
【００９４】これに対し、発光ダイオード素子１０１の
ようにＺｎ膜１２上にＡｕ膜１３が形成されてなるｎ電
極１４であれば、ＺｎがＡｕにより被覆されているた
め、Ｚｎの融点よりも高い温度で加熱を行ってもＺｎ膜
１２が溶けだして蒸発することはない。したがって、６
００℃程度までの温度範囲で加熱を行うことが可能とな
る。
ようにＺｎ膜１２上にＡｕ膜１３が形成されてなるｎ電
極１４であれば、ＺｎがＡｕにより被覆されているた
め、Ｚｎの融点よりも高い温度で加熱を行ってもＺｎ膜
１２が溶けだして蒸発することはない。したがって、６
００℃程度までの温度範囲で加熱を行うことが可能とな
る。
【００９５】さらに、このようにＺｎ膜１２上にＡｕ膜
１３が形成されてなるｎ電極１４においては、Ａｕ膜１
３をボンディングパッドとして用いてワイヤボンディン
グを行うことが可能であり、Ａｕワイヤとの付着強度を
向上させることが可能となる。
１３が形成されてなるｎ電極１４においては、Ａｕ膜１
３をボンディングパッドとして用いてワイヤボンディン
グを行うことが可能であり、Ａｕワイヤとの付着強度を
向上させることが可能となる。
【００９６】次に、上記のようなＡｌＳｉ合金膜１１、
Ｚｎ膜１２およびＡｕ膜１３を順に積層してなるｎ電極
１４について、各種温度で熱処理を行った場合における
電流−電圧特性を調べた。
Ｚｎ膜１２およびＡｕ膜１３を順に積層してなるｎ電極
１４について、各種温度で熱処理を行った場合における
電流−電圧特性を調べた。
【００９７】なお、このような電流−電圧特性の測定時
においては、図１１に示すように、電子ビーム蒸着法に
よりｎ−ＧａＮ層１０上にＡｌＳｉ合金膜１１、Ｚｎ膜
１２およびＡｕ膜１３を順に積層してｎ電極１４を１対
形成し、この１対のｎ電極１４間に印加される電圧およ
び１対のｎ電極１４間に流れる電流を測定した。
においては、図１１に示すように、電子ビーム蒸着法に
よりｎ−ＧａＮ層１０上にＡｌＳｉ合金膜１１、Ｚｎ膜
１２およびＡｕ膜１３を順に積層してｎ電極１４を１対
形成し、この１対のｎ電極１４間に印加される電圧およ
び１対のｎ電極１４間に流れる電流を測定した。
【００９８】なお、ここではｎ−ＧａＮ層１０のキャリ
ア濃度は４×１０18ｃｍ-3とし、ＡｌＳｉ合金膜１１の
膜厚は３０ｎｍとし、Ｚｎ膜１２の膜厚は１００ｎｍと
し、Ａｕ膜１３の膜厚は３００ｎｍとした。
ア濃度は４×１０18ｃｍ-3とし、ＡｌＳｉ合金膜１１の
膜厚は３０ｎｍとし、Ｚｎ膜１２の膜厚は１００ｎｍと
し、Ａｕ膜１３の膜厚は３００ｎｍとした。
【００９９】図１２は、ＡｌＳｉ合金膜１１、Ｚｎ膜１
２およびＡｕ膜１３を順に積層してなるｎ電極１４の電
流−電圧特性の測定結果を示す図である。図１２におい
て、グラフＮは、形成後に一切の熱処理を行わなかった
ｎ電極１４の結果を示すものであり、グラフＯは、形成
後に窒素雰囲気中５００℃で５分間熱処理を行ったｎ電
極１４の結果を示すものであり、グラフＰは、形成後に
窒素雰囲気中４００℃で５分間熱処理を行ったｎ電極１
４の結果を示すものであり、グラフＱは、形成後に窒素
雰囲気中３００℃で５分間熱処理を行ったｎ電極１４の
結果を示すものであり、グラフＲは、形成後に窒素雰囲
気中２００℃で５分間熱処理を行ったｎ電極１４の結果
を示すものである。
２およびＡｕ膜１３を順に積層してなるｎ電極１４の電
流−電圧特性の測定結果を示す図である。図１２におい
て、グラフＮは、形成後に一切の熱処理を行わなかった
ｎ電極１４の結果を示すものであり、グラフＯは、形成
後に窒素雰囲気中５００℃で５分間熱処理を行ったｎ電
極１４の結果を示すものであり、グラフＰは、形成後に
窒素雰囲気中４００℃で５分間熱処理を行ったｎ電極１
４の結果を示すものであり、グラフＱは、形成後に窒素
雰囲気中３００℃で５分間熱処理を行ったｎ電極１４の
結果を示すものであり、グラフＲは、形成後に窒素雰囲
気中２００℃で５分間熱処理を行ったｎ電極１４の結果
を示すものである。
【０１００】図１２のグラフＮに示すように、熱処理を
行わなかったｎ電極１４においては良好なオーミック特
性が得られる。さらに、グラフＯ〜Ｒに示すように、ｎ
電極１４においては、５００℃、４００℃、３００℃お
よび２００℃でそれぞれ５分間熱処理を行った場合にお
いても電極のオーミック特性の劣化は生じず、良好なオ
ーミック特性が得られる。
行わなかったｎ電極１４においては良好なオーミック特
性が得られる。さらに、グラフＯ〜Ｒに示すように、ｎ
電極１４においては、５００℃、４００℃、３００℃お
よび２００℃でそれぞれ５分間熱処理を行った場合にお
いても電極のオーミック特性の劣化は生じず、良好なオ
ーミック特性が得られる。
【０１０１】以上のように、ＡｌＳｉ合金膜１１、Ｚｎ
膜１２およびＡｕ膜１３を順に積層してなるｎ電極１４
においては、温度変化においても安定で熱処理によるオ
ーミック特性の劣化を防止することが可能であることが
明らかとなった。
膜１２およびＡｕ膜１３を順に積層してなるｎ電極１４
においては、温度変化においても安定で熱処理によるオ
ーミック特性の劣化を防止することが可能であることが
明らかとなった。
【０１０２】次に、上記のようなＡｌＳｉ合金膜１１、
Ｚｎ膜１２およびＡｕ膜１３を順に積層してなるｎ電極
１４を各種温度で熱処理した場合における電極のコンタ
クト抵抗の変化と、Ｔｉ膜、Ａｌ膜およびＴｉ膜を順に
積層してなる従来構造のｎ電極を各種温度で熱処理した
場合における電極のコンタクト抵抗の変化とを調べ、各
々を比較して検討を行った。その結果を図１３に示す。
Ｚｎ膜１２およびＡｕ膜１３を順に積層してなるｎ電極
１４を各種温度で熱処理した場合における電極のコンタ
クト抵抗の変化と、Ｔｉ膜、Ａｌ膜およびＴｉ膜を順に
積層してなる従来構造のｎ電極を各種温度で熱処理した
場合における電極のコンタクト抵抗の変化とを調べ、各
々を比較して検討を行った。その結果を図１３に示す。
【０１０３】図１３に示すように、ＡｌＳｉ合金膜１
１、Ｚｎ膜１２およびＡｕ膜１３を順に積層してなるｎ
電極１４は、形成後に一切の熱処理を行わない場合（非
熱処理）、ならびに形成後に窒素雰囲気中２００℃、３
００℃、４００℃および５００℃で５分間熱処理を行っ
た場合のいずれにおいても、Ｔｉ膜／Ａｌ膜／Ｔｉ膜積
層構造を有する従来の電極に比べてコンタクト抵抗が小
さく、良好なオーミック特性が得られる。
１、Ｚｎ膜１２およびＡｕ膜１３を順に積層してなるｎ
電極１４は、形成後に一切の熱処理を行わない場合（非
熱処理）、ならびに形成後に窒素雰囲気中２００℃、３
００℃、４００℃および５００℃で５分間熱処理を行っ
た場合のいずれにおいても、Ｔｉ膜／Ａｌ膜／Ｔｉ膜積
層構造を有する従来の電極に比べてコンタクト抵抗が小
さく、良好なオーミック特性が得られる。
【０１０４】また、この場合、Ｔｉ膜／Ａｌ膜／Ｔｉ膜
積層構造を有する従来の電極では５００℃までの温度範
囲の熱処理によってコンタクト抵抗が２桁以上の変化を
示すのに対して、ＡｌＳｉ合金膜１１、Ｚｎ膜１２およ
びＡｕ膜１３を順に積層してなるｎ電極１４では、熱処
理によるコンタクト抵抗の変化が小さく、極めて安定し
た状態を示すことが分かる。
積層構造を有する従来の電極では５００℃までの温度範
囲の熱処理によってコンタクト抵抗が２桁以上の変化を
示すのに対して、ＡｌＳｉ合金膜１１、Ｚｎ膜１２およ
びＡｕ膜１３を順に積層してなるｎ電極１４では、熱処
理によるコンタクト抵抗の変化が小さく、極めて安定し
た状態を示すことが分かる。
【０１０５】なお、上記においてはＡｌＳｉ合金膜１
１、Ｚｎ膜１２およびＡｕ膜１３が順に積層されてなる
ｎ電極１４について説明したが、以下においては、Ｚｎ
膜上にＡｕ膜以外の金属膜が積層されてなるｎ電極を形
成した場合について考える。
１、Ｚｎ膜１２およびＡｕ膜１３が順に積層されてなる
ｎ電極１４について説明したが、以下においては、Ｚｎ
膜上にＡｕ膜以外の金属膜が積層されてなるｎ電極を形
成した場合について考える。
【０１０６】例えば、ＡｌＳｉ合金膜上にＺｎ膜を積層
し、このＺｎ膜上にＮｉ膜、Ｐｔ膜、Ｐｄ膜、Ｍｏ膜、
Ｔａ膜、Ｗ膜またはＡｕＺｎ合金膜のいずれかの膜を積
層してｎ電極を形成することも可能である。以下におい
ては、Ｚｎ膜上に、ＡｕＺｎ合金膜、Ｐｔ膜、Ｎｉ膜お
よびＰｄ膜をそれぞれ形成した場合について考える。
し、このＺｎ膜上にＮｉ膜、Ｐｔ膜、Ｐｄ膜、Ｍｏ膜、
Ｔａ膜、Ｗ膜またはＡｕＺｎ合金膜のいずれかの膜を積
層してｎ電極を形成することも可能である。以下におい
ては、Ｚｎ膜上に、ＡｕＺｎ合金膜、Ｐｔ膜、Ｎｉ膜お
よびＰｄ膜をそれぞれ形成した場合について考える。
【０１０７】ここでは、ＡｌＳｉ合金膜の膜厚を３０ｎ
ｍおよびＺｎ膜の膜厚を５０ｎｍで一定とし、Ｚｎ膜上
に膜厚１５０ｎｍのＡｕＺｎ合金膜を形成した場合、Ｚ
ｎ膜上に膜厚２００ｎｍのＰｔ膜を形成した場合、Ｚｎ
膜上に膜厚２００ｎｍのＮｉ膜を形成した場合およびＺ
ｎ膜上に膜厚２００ｎｍのＰｄ膜を形成した場合の各々
について、図１１において前述した方法と同様の方法を
用いて電流−電圧特性の測定を行った。また、比較のた
め、Ｚｎ膜上に膜厚２００ｎｍのＡｕ膜を形成した場合
についても電流−電圧特性の測定を行った。その結果を
図１４に示す。
ｍおよびＺｎ膜の膜厚を５０ｎｍで一定とし、Ｚｎ膜上
に膜厚１５０ｎｍのＡｕＺｎ合金膜を形成した場合、Ｚ
ｎ膜上に膜厚２００ｎｍのＰｔ膜を形成した場合、Ｚｎ
膜上に膜厚２００ｎｍのＮｉ膜を形成した場合およびＺ
ｎ膜上に膜厚２００ｎｍのＰｄ膜を形成した場合の各々
について、図１１において前述した方法と同様の方法を
用いて電流−電圧特性の測定を行った。また、比較のた
め、Ｚｎ膜上に膜厚２００ｎｍのＡｕ膜を形成した場合
についても電流−電圧特性の測定を行った。その結果を
図１４に示す。
【０１０８】図１４において、グラフＳは、形成後に一
切の熱処理を行わなかった場合の各ｎ電極の結果を示す
ものである。一方、グラフＴは、形成後に窒素雰囲気中
３００℃で５分間熱処理を行った場合の各ｎ電極の結果
を示すものである。
切の熱処理を行わなかった場合の各ｎ電極の結果を示す
ものである。一方、グラフＴは、形成後に窒素雰囲気中
３００℃で５分間熱処理を行った場合の各ｎ電極の結果
を示すものである。
【０１０９】図１４のグラフＳに示すように、Ｚｎ膜上
にＡｕＺｎ合金膜、Ｐｔ膜、Ｎｉ膜およびＰｄ膜のいず
れの膜を形成した場合においても、Ａｕ膜を形成した場
合と同様、熱処理を行わない場合にはｎ電極において良
好なオーミック特性が得られる。また、グラフＴに示す
ように、Ｚｎ膜上にＡｕＺｎ合金膜、Ｐｔ膜、Ｎｉ膜お
よびＰｄ膜を形成した場合においては、Ａｕ膜を形成し
た場合と同様、３００℃で５分間熱処理を行っても電極
のオーミック特性の劣化は生じず、良好なオーミック特
性が得られる。
にＡｕＺｎ合金膜、Ｐｔ膜、Ｎｉ膜およびＰｄ膜のいず
れの膜を形成した場合においても、Ａｕ膜を形成した場
合と同様、熱処理を行わない場合にはｎ電極において良
好なオーミック特性が得られる。また、グラフＴに示す
ように、Ｚｎ膜上にＡｕＺｎ合金膜、Ｐｔ膜、Ｎｉ膜お
よびＰｄ膜を形成した場合においては、Ａｕ膜を形成し
た場合と同様、３００℃で５分間熱処理を行っても電極
のオーミック特性の劣化は生じず、良好なオーミック特
性が得られる。
【０１１０】なお、Ｚｎ膜上にＮｉ膜、Ｐｔ膜、Ｐｄ
膜、Ｍｏ膜、Ｔａ膜、Ｗ膜またはＡｕＺｎ合金膜が積層
されてなるｎ電極においては、上記のように熱処理に対
する安定性の向上を図ることが可能であるが、ワイヤボ
ンディングの点を考慮すると、Ｚｎ膜上にＡｕ膜を積層
することが最も好ましい。それゆえ、発光ダイオード素
子においては、図１０に示すように、Ｚｎ膜１２上にＡ
ｕ膜１３が積層されてなるｎ電極１４を用いる。
膜、Ｍｏ膜、Ｔａ膜、Ｗ膜またはＡｕＺｎ合金膜が積層
されてなるｎ電極においては、上記のように熱処理に対
する安定性の向上を図ることが可能であるが、ワイヤボ
ンディングの点を考慮すると、Ｚｎ膜上にＡｕ膜を積層
することが最も好ましい。それゆえ、発光ダイオード素
子においては、図１０に示すように、Ｚｎ膜１２上にＡ
ｕ膜１３が積層されてなるｎ電極１４を用いる。
【０１１１】図１５は、本発明に係る発光ダイオード素
子のさらに他の例を示す模式的断面図である。
子のさらに他の例を示す模式的断面図である。
【０１１２】図１５に示す発光ダイオード素子１０２
は、以下の点を除いて、図１の発光ダイオード素子１０
０と同様の構造を有する。
は、以下の点を除いて、図１の発光ダイオード素子１０
０と同様の構造を有する。
【０１１３】前述の発光ダイオード素子１００はｎ電極
８がＡｌＳｉ合金膜６およびＺｎ膜７から構成されてい
たが、本例の発光ダイオード素子１０２は、ＡｌＳｉ合
金膜２１、Ｚｎ膜２２、Ｐｔ膜２３およびＡｕ膜２４が
順に積層されてなるｎ電極２５を有する。
８がＡｌＳｉ合金膜６およびＺｎ膜７から構成されてい
たが、本例の発光ダイオード素子１０２は、ＡｌＳｉ合
金膜２１、Ｚｎ膜２２、Ｐｔ膜２３およびＡｕ膜２４が
順に積層されてなるｎ電極２５を有する。
【０１１４】この場合、例えばｎ電極２５のＡｌＳｉ合
金膜２１の膜厚は１０ｎｍであり、Ｚｎ膜２２の膜厚は
１００ｎｍであり、Ｐｔ膜２３の膜厚は１００ｎｍであ
り、Ａｕ膜２４の膜厚は３００ｎｍである。また、Ａｌ
Ｓｉ合金膜２１におけるＳｉの含有量は１重量％であ
る。
金膜２１の膜厚は１０ｎｍであり、Ｚｎ膜２２の膜厚は
１００ｎｍであり、Ｐｔ膜２３の膜厚は１００ｎｍであ
り、Ａｕ膜２４の膜厚は３００ｎｍである。また、Ａｌ
Ｓｉ合金膜２１におけるＳｉの含有量は１重量％であ
る。
【０１１５】このような発光ダイオード素子１０２にお
いては、ｐ電極５がｐ−ＧａＮ層４にオーミック接触し
ており、ｎ電極２５がｎ−ＧａＮ層２にオーミック接触
している。
いては、ｐ電極５がｐ−ＧａＮ層４にオーミック接触し
ており、ｎ電極２５がｎ−ＧａＮ層２にオーミック接触
している。
【０１１６】上記のようにＡｌＳｉ合金膜２１、Ｚｎ膜
２２、Ｐｔ膜２３およびＡｕ膜２４から構成されるｎ電
極２５を有する発光ダイオード素子１０２においては、
６００℃程度までの温度範囲で加熱を行ってもｎ電極２
５のオーミック特性が劣化することはない。したがっ
て、製造工程や組み立て工程等において発光ダイオード
素子１０２を６００℃以下の温度範囲で加熱しても、ｎ
電極２５のオーミック特性が劣化することはなく、ｎ−
ＧａＮ層２にオーミック接触する安定でかつ信頼性の高
いｎ電極２５を実現することが可能となる。
２２、Ｐｔ膜２３およびＡｕ膜２４から構成されるｎ電
極２５を有する発光ダイオード素子１０２においては、
６００℃程度までの温度範囲で加熱を行ってもｎ電極２
５のオーミック特性が劣化することはない。したがっ
て、製造工程や組み立て工程等において発光ダイオード
素子１０２を６００℃以下の温度範囲で加熱しても、ｎ
電極２５のオーミック特性が劣化することはなく、ｎ−
ＧａＮ層２にオーミック接触する安定でかつ信頼性の高
いｎ電極２５を実現することが可能となる。
【０１１７】このように、発光ダイオード素子１０２に
おいては、熱処理による合金化を行うことなく、容易に
極めて安定な特性を有するオーミック電極であるｎ電極
２５を得ることが可能となる。
おいては、熱処理による合金化を行うことなく、容易に
極めて安定な特性を有するオーミック電極であるｎ電極
２５を得ることが可能となる。
【０１１８】なお、前述の図１の発光ダイオード素子１
００においては４００℃程度までの温度範囲で加熱を行
ってもｎ電極８のオーミック特性が劣化しなかったのに
対して、本例の発光ダイオード素子１０２においては、
発光ダイオード素子１００の場合よりも高温、具体的に
は６００℃程度までの温度範囲で加熱を行ってもｎ電極
２５のオーミック特性が劣化することはない。これは、
発光ダイオード素子１０２のｎ電極２５においては、Ｚ
ｎ膜２２上にＰｔ膜２３およびＡｕ膜２４が形成されて
いることに起因する。
００においては４００℃程度までの温度範囲で加熱を行
ってもｎ電極８のオーミック特性が劣化しなかったのに
対して、本例の発光ダイオード素子１０２においては、
発光ダイオード素子１００の場合よりも高温、具体的に
は６００℃程度までの温度範囲で加熱を行ってもｎ電極
２５のオーミック特性が劣化することはない。これは、
発光ダイオード素子１０２のｎ電極２５においては、Ｚ
ｎ膜２２上にＰｔ膜２３およびＡｕ膜２４が形成されて
いることに起因する。
【０１１９】例えば、発光ダイオード素子１００のよう
にＡｌＳｉ合金膜６上にＺｎ膜７を形成しただけのｎ電
極８であれば、Ｚｎの融点が４００℃程度と比較的低い
ために、融点よりも高い６００℃のような温度でｎ電極
８の加熱を行うとＺｎ膜７が溶けだして蒸発してしま
う。したがって、この場合においては、融点である４０
０℃付近の温度よりも高い温度で加熱を行うことは困難
である。
にＡｌＳｉ合金膜６上にＺｎ膜７を形成しただけのｎ電
極８であれば、Ｚｎの融点が４００℃程度と比較的低い
ために、融点よりも高い６００℃のような温度でｎ電極
８の加熱を行うとＺｎ膜７が溶けだして蒸発してしま
う。したがって、この場合においては、融点である４０
０℃付近の温度よりも高い温度で加熱を行うことは困難
である。
【０１２０】これに対し、発光ダイオード素子１０２の
ようにＺｎ膜２２上にＰｔ膜２３およびＡｕ膜２４が形
成されてなるｎ電極２５であれば、ＺｎがＰｔおよびＡ
ｕにより被覆されているため、Ｚｎの融点よりも高い温
度で加熱を行ってもＺｎ膜２２が溶けだして蒸発するこ
とはない。したがって、６００℃程度までの温度範囲で
加熱を行うことが可能となる。
ようにＺｎ膜２２上にＰｔ膜２３およびＡｕ膜２４が形
成されてなるｎ電極２５であれば、ＺｎがＰｔおよびＡ
ｕにより被覆されているため、Ｚｎの融点よりも高い温
度で加熱を行ってもＺｎ膜２２が溶けだして蒸発するこ
とはない。したがって、６００℃程度までの温度範囲で
加熱を行うことが可能となる。
【０１２１】さらに、このようにＡｕ膜２４が形成され
てなるｎ電極２５においては、Ａｕ膜２４をボンディン
グパッドとして用いてワイヤボンディングを行うことが
可能であり、Ａｕワイヤとの付着強度を向上させること
が可能となる。
てなるｎ電極２５においては、Ａｕ膜２４をボンディン
グパッドとして用いてワイヤボンディングを行うことが
可能であり、Ａｕワイヤとの付着強度を向上させること
が可能となる。
【０１２２】次に、上記のようなＡｌＳｉ合金膜２１、
Ｚｎ膜２２、Ｐｔ膜２３およびＡｕ膜２４を順に積層し
てなるｎ電極２５について、熱処理を行わなかった場合
および３００℃で熱処理を行った場合における電流−電
圧特性を調べた。
Ｚｎ膜２２、Ｐｔ膜２３およびＡｕ膜２４を順に積層し
てなるｎ電極２５について、熱処理を行わなかった場合
および３００℃で熱処理を行った場合における電流−電
圧特性を調べた。
【０１２３】なお、このような電流−電圧特性の測定時
においては、図１６に示すように、電子ビーム蒸着法に
よりＡｌＳｉ合金膜２１、Ｚｎ膜２２、Ｐｔ膜２３およ
びＡｕ膜２４を順に積層してｎ電極２５をｎ−ＧａＮ層
１０上に１対形成し、この１対のｎ電極２５間に印加さ
れる電圧および１対のｎ電極２５間に流れる電流を測定
した。
においては、図１６に示すように、電子ビーム蒸着法に
よりＡｌＳｉ合金膜２１、Ｚｎ膜２２、Ｐｔ膜２３およ
びＡｕ膜２４を順に積層してｎ電極２５をｎ−ＧａＮ層
１０上に１対形成し、この１対のｎ電極２５間に印加さ
れる電圧および１対のｎ電極２５間に流れる電流を測定
した。
【０１２４】なお、ここではｎ−ＧａＮ層１０のキャリ
ア濃度は４×１０18ｃｍ-3とし、ＡｌＳｉ合金膜２１の
膜厚は３０ｎｍとし、Ｚｎ膜２２の膜厚は５０ｎｍと
し、Ｐｔ膜２３の膜厚は１００ｎｍとし、Ａｕ膜２４の
膜厚は１００ｎｍとした。
ア濃度は４×１０18ｃｍ-3とし、ＡｌＳｉ合金膜２１の
膜厚は３０ｎｍとし、Ｚｎ膜２２の膜厚は５０ｎｍと
し、Ｐｔ膜２３の膜厚は１００ｎｍとし、Ａｕ膜２４の
膜厚は１００ｎｍとした。
【０１２５】上記のようなＡｌＳｉ合金膜２１、Ｚｎ膜
２２、Ｐｔ膜２３およびＡｕ膜２４を順に積層してなる
ｎ電極２５の電流−電圧特性を測定すると、前述の図１
４に示す結果と同様の結果が得られる。
２２、Ｐｔ膜２３およびＡｕ膜２４を順に積層してなる
ｎ電極２５の電流−電圧特性を測定すると、前述の図１
４に示す結果と同様の結果が得られる。
【０１２６】すなわち、形成後に一切の熱処理を行わな
かった場合においては、図１４のグラフＳに示すよう
に、良好なオーミック特性が得られる。また、図１４の
グラフＴに示すように、形成後に窒素雰囲気中３００℃
で５分間熱処理を行った場合においても、ｎ電極２５に
おいては電極のオーミック特性の劣化は生じず、良好な
オーミック特性が得られる。
かった場合においては、図１４のグラフＳに示すよう
に、良好なオーミック特性が得られる。また、図１４の
グラフＴに示すように、形成後に窒素雰囲気中３００℃
で５分間熱処理を行った場合においても、ｎ電極２５に
おいては電極のオーミック特性の劣化は生じず、良好な
オーミック特性が得られる。
【０１２７】なお、上記においてはＺｎ膜２２の上にＰ
ｔ膜２３を積層してなるｎ電極２５について説明した
が、Ｚｎ膜上にＰｔ膜以外の金属膜を積層してなるｎ電
極を形成してもよい。
ｔ膜２３を積層してなるｎ電極２５について説明した
が、Ｚｎ膜上にＰｔ膜以外の金属膜を積層してなるｎ電
極を形成してもよい。
【０１２８】例えば、Ｚｎ膜上にＮｉ膜、Ｐｄ膜、Ｍｏ
膜、Ｔａ膜、Ｗ膜またはＡｕＺｎ合金膜のいずれかの膜
を積層してもよい。この場合においても、熱処理に対す
るｎ電極の安定性の向上を図ることが可能となる。ま
た、この場合においては、ｎ電極の表面（最上層）がＡ
ｕ膜２４となるため、ワイヤボンディングでＡｕワイヤ
との付着強度を向上させることが可能となる。
膜、Ｔａ膜、Ｗ膜またはＡｕＺｎ合金膜のいずれかの膜
を積層してもよい。この場合においても、熱処理に対す
るｎ電極の安定性の向上を図ることが可能となる。ま
た、この場合においては、ｎ電極の表面（最上層）がＡ
ｕ膜２４となるため、ワイヤボンディングでＡｕワイヤ
との付着強度を向上させることが可能となる。
【０１２９】また、上記においてはＰｔ膜２３の上にＡ
ｕ膜２４を積層してなるｎ電極２５について説明した
が、Ｐｔ膜上にＡｕ膜以外の金属膜を積層してなるｎ電
極を形成してもよい。
ｕ膜２４を積層してなるｎ電極２５について説明した
が、Ｐｔ膜上にＡｕ膜以外の金属膜を積層してなるｎ電
極を形成してもよい。
【０１３０】例えば、Ｐｔ膜上にＮｉ膜、Ｐｄ膜、Ｍｏ
膜、Ｔａ膜、Ｗ膜またはＡｕＺｎ合金膜のいずれかの膜
を積層してもよい。さらに、ＡｌＳｉ合金膜上に積層し
たＺｎ膜上にＡｕ膜を積層し、さらにこのＡｕ膜上にＰ
ｔ膜を積層することも可能である。
膜、Ｔａ膜、Ｗ膜またはＡｕＺｎ合金膜のいずれかの膜
を積層してもよい。さらに、ＡｌＳｉ合金膜上に積層し
たＺｎ膜上にＡｕ膜を積層し、さらにこのＡｕ膜上にＰ
ｔ膜を積層することも可能である。
【０１３１】なお、これらの場合においては、高温条件
下における電極の安定性の向上を図ることは可能である
が、ｎ電極の表面層（最上層）がＡｕ膜ではないため、
ワイヤボンディングでの付着強度の向上を図ることはで
きない。したがって、ワイヤボンディングの点を考慮す
ると、ｎ電極の表面層はＡｕ膜であることが最も好まし
い。それゆえ、発光ダイオード素子においては、図１５
に示すように、表面層にがＡｕ膜２４が形成されたｎ電
極２５を用いる。
下における電極の安定性の向上を図ることは可能である
が、ｎ電極の表面層（最上層）がＡｕ膜ではないため、
ワイヤボンディングでの付着強度の向上を図ることはで
きない。したがって、ワイヤボンディングの点を考慮す
ると、ｎ電極の表面層はＡｕ膜であることが最も好まし
い。それゆえ、発光ダイオード素子においては、図１５
に示すように、表面層にがＡｕ膜２４が形成されたｎ電
極２５を用いる。
【０１３２】なお、上記においては、サファイア基板１
上に半導体層が形成されてなる発光ダイオード素子１０
０，１０１，１０２について説明したが、サファイア基
板１の代わりにＳｉＣ基板等を用いた発光ダイオード素
子においても本発明に係るｎ電極は適用可能である。
上に半導体層が形成されてなる発光ダイオード素子１０
０，１０１，１０２について説明したが、サファイア基
板１の代わりにＳｉＣ基板等を用いた発光ダイオード素
子においても本発明に係るｎ電極は適用可能である。
【０１３３】また、サファイア基板１の代わりにＧａＮ
基板を用いてもよい。例えば、ｎ−ＧａＮ基板上に半導
体層が形成されてなる発光ダイオード素子に本発明に係
るｎ電極を適用してもよい。この場合においては、本発
明に係るｎ電極を、ｎ−ＧａＮ基板の半導体層結晶成長
面と反対側の面に形成する。
基板を用いてもよい。例えば、ｎ−ＧａＮ基板上に半導
体層が形成されてなる発光ダイオード素子に本発明に係
るｎ電極を適用してもよい。この場合においては、本発
明に係るｎ電極を、ｎ−ＧａＮ基板の半導体層結晶成長
面と反対側の面に形成する。
【０１３４】また、本発明に係るｎ電極は、ＧａＮのみ
ならずＡｌＧａＮ、ＩｎＧａＮ、ＡｌＩｎＧａＮ、ＢＧ
ａＮ、ＢＡｌＧａＮ、ＢＩｎＧａＮ等の他のＧａＮ系半
導体に対するオーミック電極として用いることが可能で
ある。
ならずＡｌＧａＮ、ＩｎＧａＮ、ＡｌＩｎＧａＮ、ＢＧ
ａＮ、ＢＡｌＧａＮ、ＢＩｎＧａＮ等の他のＧａＮ系半
導体に対するオーミック電極として用いることが可能で
ある。
【０１３５】なお、上記においては、本発明を発光ダイ
オード素子に適用した場合について説明したが、本発明
は、半導体レーザ素子等の他の半導体発光素子にも適用
することができる。また、本発明は、ＧａＮ系半導体に
より形成される電界効果型トランジスタ、バイポーラト
ランジスタ等の他の半導体素子にも適用することが可能
である。
オード素子に適用した場合について説明したが、本発明
は、半導体レーザ素子等の他の半導体発光素子にも適用
することができる。また、本発明は、ＧａＮ系半導体に
より形成される電界効果型トランジスタ、バイポーラト
ランジスタ等の他の半導体素子にも適用することが可能
である。
【図１】本発明に係る発光ダイオード素子の一例を示す
模式的断面図である。
模式的断面図である。
【図２】図１の発光ダイオード素子の製造方法を示す模
式的な工程断面図である。
式的な工程断面図である。
【図３】図１の発光ダイオード素子の製造方法を示す模
式的な工程断面図である。
式的な工程断面図である。
【図４】図１の発光ダイオード素子のｎ電極の電流−電
圧特性の測定方法を示す図である。
圧特性の測定方法を示す図である。
【図５】図１の発光ダイオード素子のｎ電極の電流−電
圧特性の測定結果を示す図である。
圧特性の測定結果を示す図である。
【図６】ＡｌＳｉ合金膜のみから構成されるｎ電極の電
流−電圧特性の測定結果を示す図である。
流−電圧特性の測定結果を示す図である。
【図７】図１の発光ダイオード素子のｎ電極のＡｌＳｉ
合金膜の膜厚を変化させた場合におけるｎ電極の電流−
電圧特性の測定結果を示す図である。
合金膜の膜厚を変化させた場合におけるｎ電極の電流−
電圧特性の測定結果を示す図である。
【図８】図１の発光ダイオード素子のｎ電極のＺｎ膜の
膜厚を変化させた場合におけるｎ電極の電流−電圧特性
の測定結果を示す図である。
膜厚を変化させた場合におけるｎ電極の電流−電圧特性
の測定結果を示す図である。
【図９】図１の発光ダイオード素子のｎ電極のＡｌＳｉ
合金膜におけるＳｉ含有量を変化させた場合におけるｎ
電極の電流−電圧特性の測定結果を示す図である。
合金膜におけるＳｉ含有量を変化させた場合におけるｎ
電極の電流−電圧特性の測定結果を示す図である。
【図１０】本発明に係る発光ダイオード素子の他の例を
示す模式的断面図である。
示す模式的断面図である。
【図１１】図２の発光ダイオード素子のｎ電極の電流−
電圧特性の測定方法を示す図である。
電圧特性の測定方法を示す図である。
【図１２】図２の発光ダイオード素子のｎ電極の電流−
電圧特性の測定結果を示す図である。
電圧特性の測定結果を示す図である。
【図１３】図２の発光ダイオード素子のｎ電極および従
来構造のｎ電極のコンタクト抵抗を示す図である。
来構造のｎ電極のコンタクト抵抗を示す図である。
【図１４】図２の発光ダイオード素子のｎ電極のＡｕ膜
の代わりにＰｔ膜、Ｎｉ膜、Ｐｄ膜およびＡｕＺｎ膜を
形成した場合におけるｎ電極の電流−電圧特性の測定結
果を示す図である。
の代わりにＰｔ膜、Ｎｉ膜、Ｐｄ膜およびＡｕＺｎ膜を
形成した場合におけるｎ電極の電流−電圧特性の測定結
果を示す図である。
【図１５】本発明に係る発光ダイオード素子のさらに他
の例を示す模式的断面図である。
の例を示す模式的断面図である。
【図１６】図１５の発光ダイオード素子のｎ電極の電流
−電圧特性の測定方法を示す図である。
−電圧特性の測定方法を示す図である。
【図１７】従来の発光ダイオード素子の製造方法を示す
模式的な工程断面図である。
模式的な工程断面図である。
【図１８】図１７の発光ダイオード素子のｎ電極の電流
−電圧特性の測定方法を示す図である。
−電圧特性の測定方法を示す図である。
【図１９】図１７の発光ダイオード素子のｎ電極の電流
−電圧特性の測定結果を示す図である。
−電圧特性の測定結果を示す図である。
１ サファイア基板
２，１０ ｎ−ＧａＮ層
３ 発光層
４ ｐ−ＧａＮ層
５ ｐ電極
６，１１，２１ ＡｌＳｉ合金膜
７，１２，２２ Ｚｎ膜
８，１４，２５ ｎ電極
１３，２４ Ａｕ膜
２３ Ｐｔ膜
１００，１０１，１０２ 発光ダイオード素子
─────────────────────────────────────────────────────
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(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 33/00
H01S 5/00 - 5/50
H01L 21/28
Claims (8)
- 【請求項１】 ｎ型窒化物系半導体と、前記ｎ型窒化物
系半導体上に形成されたオーミック電極とを備えた半導
体素子であって、前記オーミック電極は亜鉛を含む第１
の金属膜と、前記ｎ型窒化物系半導体上に密着して形成
されアルミニウム・ケイ素合金からなる第２の金属膜と
を備え、前記第１の金属膜が前記第２の金属膜上に密着
して形成されたことを特徴とする半導体素子。 - 【請求項２】 前記オーミック電極は、前記第１の金属
膜上に密着して形成され金を含む第３の金属膜をさらに
備えたことを特徴とする請求項１記載の半導体素子。 - 【請求項３】 前記オーミック電極は、前記第１の金属
膜上に密着して形成されニッケル、白金、パラジウム、
モリブデン、金、タンタル、タングステンまたは金・亜
鉛合金を含む１または複数の金属膜からなる第３の金属
膜と、前記第３の金属膜上に密着して形成され金を含む
第４の金属膜とをさらに備えたことを特徴とする請求項
１記載の半導体素子。 - 【請求項４】 前記ｎ型窒化物系半導体は、ホウ素、ガ
リウム、アルミニウム、インジウムおよびタリウムの少
なくもと１つを含むことを特徴とする請求項１〜３記載
の半導体素子。 - 【請求項５】 前記第２の金属膜の膜厚は７０ｎｍ以下
であることを特徴とする請求項１〜４のいずれかに記載
の半導体素子。 - 【請求項６】 ｎ型窒化物系半導体を形成する工程と、 前記ｎ型窒化物系半導体上に亜鉛を含む第１の金属膜を
形成することにより熱処理を施すことなくオーミック電
極を形成する工程とを備え、 前記オーミック電極を形成する工程は、前記ｎ型窒化物
系半導体上にアルミニウム・ケイ素合金からなる第２の
金属膜を密着して形成する工程と、前記第２の金属膜上
に前記第１の金属膜を密着して形成する工程とを含むこ
とを特徴とする半導体素子の製造方法。 - 【請求項７】 前記オーミック電極を形成する工程は、
前記第１の金属膜上に金を含む第３の金属膜を密着して
形成する工程をさらに含むことを特徴とする請求項６記
載の半導体素子の製造方法。 - 【請求項８】 前記オーミック電極を形成する工程は、
前記第１の金属膜上にニッケル、白金、パラジウム、モ
リブデン、金、タンタル、タングステンまたは金・亜鉛
合金を含む１または複数の金属膜からなる第３の金属膜
を密着して形成する工程と、前記第３の金属膜上に金を
含む第４の金属膜を密着して形成する工程とをさらに含
むことを特徴とする請求項７記載の半導体素子の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001028753A JP3490977B2 (ja) | 2001-02-05 | 2001-02-05 | 半導体素子およびその製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001028753A JP3490977B2 (ja) | 2001-02-05 | 2001-02-05 | 半導体素子およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002232007A JP2002232007A (ja) | 2002-08-16 |
| JP3490977B2 true JP3490977B2 (ja) | 2004-01-26 |
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ID=18893201
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP2001028753A Expired - Lifetime JP3490977B2 (ja) | 2001-02-05 | 2001-02-05 | 半導体素子およびその製造方法 |
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| JP (1) | JP3490977B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109346587A (zh) * | 2018-12-11 | 2019-02-15 | 圆融光电科技股份有限公司 | 一种GaN发光二级管及其制备方法和LED芯片 |
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|---|---|---|---|---|
| JP4030534B2 (ja) * | 2003-07-25 | 2008-01-09 | 昭和電工株式会社 | 化合物半導体発光素子およびその製造方法 |
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-
2001
- 2001-02-05 JP JP2001028753A patent/JP3490977B2/ja not_active Expired - Lifetime
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| CN109346587A (zh) * | 2018-12-11 | 2019-02-15 | 圆融光电科技股份有限公司 | 一种GaN发光二级管及其制备方法和LED芯片 |
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| Publication number | Publication date |
|---|---|
| JP2002232007A (ja) | 2002-08-16 |
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