JP3490216B2 - Method for manufacturing switching element substrate - Google Patents
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は、薄膜トランジスタ
（ＴＦＴ）などのスイッチング素子を備えたスイッチン
グ素子基板に関し、特に画素部分における構造に関する
ものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a switching element substrate provided with a switching element such as a thin film transistor (TFT), and more particularly to a structure in a pixel portion.
【０００２】[0002]
【従来の技術】図６は、基板上に周辺駆動回路を形成し
た従来の液晶表示装置の構成を示す回路図である。2. Description of the Related Art FIG. 6 is a circuit diagram showing a configuration of a conventional liquid crystal display device in which a peripheral drive circuit is formed on a substrate.
【０００３】図６において、ガラス基板または石英基板
３１上には、ゲート駆動回路３２、ソース駆動回路３
３、およびＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓ
ｔｏｒ）アレイ部３４とが形成されている。このゲート
駆動回路３２は、シフトレジスタ３２ａおよびバッファ
３２ｂとから構成されている。また、ソース駆動回路３
３は、シフトレジスタ３３ａ、バッファ３３ｂ、および
ビデオライン３８のサンプリングを行うアナログスイッ
チ３９とから構成されている。In FIG. 6, a gate drive circuit 32 and a source drive circuit 3 are provided on a glass substrate or a quartz substrate 31.
3 and TFT (Thin Film Transistor)
tor) array section 34 is formed. The gate drive circuit 32 is composed of a shift register 32a and a buffer 32b. Also, the source drive circuit 3
3 is composed of a shift register 33a, a buffer 33b, and an analog switch 39 for sampling the video line 38.
【０００４】ＴＦＴアレイ部３４には、前記ゲート駆動
回路３２から延びる多数の平行するゲートバス配線１１
６が配設されており、前記ソース駆動回路３３からは多
数のソースバス配線１２０が、該ゲートバス配線１１６
に直交して配設されている。また、このゲートバス配線
１１６に平行して、付加容量共通配線１１４が配設され
ている。In the TFT array section 34, a large number of parallel gate bus lines 11 extending from the gate drive circuit 32 are provided.
6 are provided, and a large number of source bus lines 120 from the source drive circuit 33 are connected to the gate bus line 116.
Are arranged orthogonally to. Further, an additional capacitance common line 114 is arranged in parallel with the gate bus line 116.
【０００５】さらに、上述したような２本のゲートバス
配線１１６、１１６、ソースバス配線１２０、１２０、
および付加容量共通配線１１４、１１４とに囲まれた矩
形の領域には、ＴＦＴ３５、画素３６、および付加容量
３７とが配設されている。このとき、このＴＦＴ３５の
ゲート電極は、ゲートバス配線１１６に接続されてお
り、また、該ＴＦＴ３５のソース電極は、ソースバス配
線１２０に接続されている。Further, the two gate bus wirings 116 and 116, the source bus wirings 120 and 120, as described above,
The TFT 35, the pixel 36, and the additional capacitance 37 are arranged in a rectangular region surrounded by the additional capacitance common wiring 114, 114. At this time, the gate electrode of the TFT 35 is connected to the gate bus line 116, and the source electrode of the TFT 35 is connected to the source bus line 120.
【０００６】そして、前記ＴＦＴ３５のドレインに接続
された画素電極３６と対向基板上に形成された対向電極
との間に液晶が封入されて、画素が構成されている。ま
た、このとき付加容量共通配線１１４は、対向電極と同
じ電位の電極に接続されている。A liquid crystal is sealed between the pixel electrode 36 connected to the drain of the TFT 35 and the counter electrode formed on the counter substrate to form a pixel. At this time, the additional capacitance common line 114 is connected to the electrode having the same potential as the counter electrode.
【０００７】図４は、従来の液晶表示装置における画素
１個分の構成を示した平面図であり、図５は、図４の液
晶表示装置におけるＢ−Ｂ’線断面図を示している。FIG. 4 is a plan view showing the structure of one pixel in the conventional liquid crystal display device, and FIG. 5 is a sectional view taken along the line BB 'in the liquid crystal display device of FIG.
【０００８】図４および図５において、絶縁基板１１０
上には、活性層となる多結晶シリコン薄膜１１１が４０
ｎｍ〜８０ｎｍの厚さで形成されており、その上に、ス
パッタリングもしくはＣＶＤ法を用いて、ゲート絶縁膜
１１３が８０ｎｍ〜１５０ｎｍの厚さで形成されてい
る。In FIG. 4 and FIG. 5, the insulating substrate 110 is used.
A polycrystalline silicon thin film 111 serving as an active layer is formed on the upper surface of the thin film 40.
The gate insulating film 113 is formed to have a thickness of 80 nm to 80 nm, and the gate insulating film 113 is formed to have a thickness of 80 nm to 150 nm by sputtering or CVD.
【０００９】そして、前記多結晶シリコン薄膜１１１に
おいて、後に付加容量を形成する付加容量部（図４にお
ける斜線部分）に、Ｐ+ を１×１０15（ｃｍ-2）の濃度
でイオン注入を行い、ゲート電極１１６ａおよび付加容
量上部電極１１４ａを、多結晶シリコンを所定の形状に
パターニングすることにより形成した。Then, in the polycrystalline silicon thin film 111, P + is ion-implanted at a concentration of 1 × 10 15 (cm −2 ) into an additional capacitance portion (hatched portion in FIG. 4) which will later form an additional capacitance. The gate electrode 116a and the additional capacitance upper electrode 114a were formed by patterning polycrystalline silicon into a predetermined shape.
【００１０】その後、この薄膜トランジスタの導電型を
決定するために、前記ゲート電極１１６ａの上方から、
Ｐ+ を１×１０15（ｃｍ-2）の濃度でイオン注入を行
い、該ゲート電極１１６ａの下部にチャンネル１１２を
形成した。Then, in order to determine the conductivity type of the thin film transistor, from above the gate electrode 116a,
Ions were implanted into P + at a concentration of 1 × 10 15 (cm −2 ) to form a channel 112 below the gate electrode 116a.
【００１１】さらに、ＳｉＯ2 もしくはＳｉＮｘを用い
て、第１の層間絶縁膜１１５を基板全面に形成後、コン
タクトホール１１８および１１９の形成を行い、ソース
バス配線１２０および積み上げ電極１２１をＡｌなどの
低抵抗の金属を用いて形成した。Further, after the first interlayer insulating film 115 is formed on the entire surface of the substrate by using SiO 2 or SiNx, contact holes 118 and 119 are formed, and the source bus wiring 120 and the stacked electrode 121 are made of Al or the like. It was formed by using a resistance metal.
【００１２】そして、前記第１の層間絶縁膜１１５と同
様に、ＳｉＯ2 もしくはＳｉＮｘを用いて、第２の層間
絶縁膜１２４を基板全面に形成後、コンタクトホール１
２３の形成を行い、次に、該コンタクトホール１２３を
覆い、ＴｉＷを用いてバリアメタル１２６を形成した。
さらに該バリアメタル１２６を覆ってＩＴＯなどの透明
導電膜からなる画素電極１２５の形成を行った。前記バ
リアメタル１２６を介して、前記画素電極１２５と前記
積み上げ電極１２１とのオーミックコンタクトが取られ
ている。Then, like the first interlayer insulating film 115, a second interlayer insulating film 124 is formed on the entire surface of the substrate by using SiO 2 or SiNx, and then the contact hole 1 is formed.
23 was formed, and then the contact hole 123 was covered, and a barrier metal 126 was formed using TiW.
Further, a pixel electrode 125 made of a transparent conductive film such as ITO was formed to cover the barrier metal 126. An ohmic contact is made between the pixel electrode 125 and the stacked electrode 121 via the barrier metal 126.
【００１３】以上の構成による液晶表示装置では、でき
るだけ小さな面積で大きな付加容量が得られるよう、ゲ
ートバス配線と同一の材料を用いて付加容量共通配線を
形成し、直下部のゲート絶縁膜を誘電体とする構成とし
ていた。すなわち、ゲート絶縁膜は厚みが薄く、比誘電
率が大きいので、高開口率のまま大きな付加容量を得ら
れる誘電体となる。In the liquid crystal display device having the above structure, the additional capacitance common wiring is formed by using the same material as the gate bus wiring so that the large additional capacitance can be obtained in the smallest possible area. It had a body structure. That is, since the gate insulating film is thin and has a large relative permittivity, it becomes a dielectric that can obtain a large additional capacitance while maintaining a high aperture ratio.
【００１４】[0014]
【発明が解決しようとする課題】前記従来の液晶表示装
置においては、高開口率を得ながら、大きな付加容量を
得るために、ゲートバス配線と同一の材料を用いて付加
容量共通配線を形成し、下部のゲート絶縁膜を誘電体と
する構成としていた。しかしながら、従来の液晶表示装
置において、付加容量共通配線をゲートバス配線と同じ
材料で形成していたので、ゲートバス配線をソースバス
配線よりも電気的に高抵抗の材料で形成した場合には、
付加容量共通配線での信号の伝搬遅延の問題が発生して
いた。In the above conventional liquid crystal display device, in order to obtain a large additional capacitance while obtaining a high aperture ratio, the additional capacitance common wiring is formed using the same material as the gate bus wiring. The lower gate insulating film is a dielectric. However, in the conventional liquid crystal display device, since the additional capacitance common wiring is formed of the same material as the gate bus wiring, when the gate bus wiring is formed of a material having a higher electrical resistance than the source bus wiring,
There has been a problem of signal propagation delay in the additional capacitance common wiring.
【００１５】本発明は、このような問題点を解決するた
めになされたものであって、その目的とするところは、
付加容量共通配線での信号の伝搬遅延の問題が無く、ゲ
ート絶縁膜を付加容量の誘電体として用いることができ
るスイッチング素子基板を提供することにある。The present invention has been made to solve the above problems, and its purpose is to:
It is an object of the present invention to provide a switching element substrate that does not have a problem of signal propagation delay in the additional capacitance common wiring and can use the gate insulating film as a dielectric of the additional capacitance.
【００１６】[0016]
【課題を解決するための手段】本発明のスイッチング素
子基板の製造方法は、基板上に、多結晶シリコン薄膜と
ゲート絶縁膜とゲートバス配線とが形成され、該ゲート
バス配線の上部に、第１の層間絶縁膜とソースバス配線
と第２の層間絶縁膜と画素電極とがそれぞれ形成された
スイッチング素子基板の製造方法において、付加容量上
部電極を前記ソースバス配線と同一工程および同一材料
により、前記第１の層間絶縁膜に設けられたコンタクト
ホールを被覆するように形成する工程と、付加容量下部
電極を多結晶シリコンにより形成する工程とを含むこと
を特徴とすることにより、上記目的が達成される。 A switching element according to the present invention
The method of manufacturing the sub-substrate is such that a polycrystalline silicon thin film and a
A gate insulating film and a gate bus line are formed, and the gate is formed.
On top of the bus wiring, the first interlayer insulating film and the source bus wiring
And the second interlayer insulating film and the pixel electrode are formed, respectively.
In the manufacturing method of the switching element substrate,
Partial electrode same process and same material as the source bus wiring
The contact provided on the first interlayer insulating film.
Forming so as to cover the holes and lower part of the additional capacitance
Forming the electrodes from polycrystalline silicon.
The above-mentioned object is achieved by the following features.
【００２０】好ましくは、前記第１の層間絶縁膜を感光
性を有する有機材料によって形成する工程を含む。Preferably, the method includes a step of forming the first interlayer insulating film with a photosensitive organic material.
【００２１】以下、その作用について説明する。The operation will be described below.
【００２５】本発明のスイッチング素子基板の製造方法
は、基板上に、非単結晶シリコン薄膜とゲート絶縁膜と
ゲートバス配線とが形成され、該ゲートバス配線の上部
に、第１の層間絶縁膜とソースバス配線と第２の層間絶
縁膜と画素電極とがそれぞれ形成されたスイッチング素
子基板の製造方法において、付加容量上部電極を前記ソ
ースバス配線と同一材料により、前記第１の層間絶縁膜
に設けられたコンタクトホールを被覆するように形成す
る工程と、付加容量下部電極を非単結晶シリコンにより
形成する工程とを含むことを特徴とすることにより、従
来のスイッチング素子基板の製造方法に、新たな装置や
工程を追加することなく、付加容量共通配線における信
号の伝搬遅延の問題を解消することができる。また、付
加容量の誘電体としてゲート絶縁膜を使用しているの
で、遮光膜である付加容量部の面積を縮小することが可
能となる。According to the method of manufacturing a switching element substrate of the present invention, a non-single crystal silicon thin film, a gate insulating film, and a gate bus wiring are formed on a substrate, and a first interlayer insulating film is formed on the gate bus wiring. In the method of manufacturing a switching element substrate having a source bus line, a second interlayer insulating film, and a pixel electrode, the additional capacitor upper electrode is formed of the same material as the source bus line on the first interlayer insulating film. The method for manufacturing a conventional switching element substrate is characterized by including a step of forming so as to cover the provided contact hole and a step of forming the additional capacitance lower electrode with non-single-crystal silicon. It is possible to solve the problem of the signal propagation delay in the additional capacitance common wiring without adding an additional device or process. Further, since the gate insulating film is used as the dielectric of the additional capacitance, it is possible to reduce the area of the additional capacitance portion which is the light shielding film.
【００２６】好ましくは、前記第１の層間絶縁膜を感光
性を有する有機材料によって形成する工程を含むことに
より、第１の層間絶縁膜におけるコンタクトホールの形
成を、エッチング不要の光学的手法を用い、簡単な製造
プロセスにより行うことが可能となる。この結果、エッ
チングによるゲート絶縁膜の損傷の問題が生じない。Preferably, by including a step of forming the first interlayer insulating film with a photosensitive organic material, the contact hole is formed in the first interlayer insulating film by an optical method which does not require etching. It becomes possible to carry out by a simple manufacturing process. As a result, the problem of damaging the gate insulating film due to etching does not occur.
【００２７】[0027]
【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below.
【００２８】図１は、本発明の実施の形態のスイッチン
グ素子基板を用いた液晶表示装置における画素１個分の
構成を示した平面図であり、図２は、図１の液晶表示装
置におけるＡ−Ａ´線断面図を示している。FIG. 1 is a plan view showing the structure of one pixel in a liquid crystal display device using a switching element substrate according to an embodiment of the present invention, and FIG. 2 is a view of A in the liquid crystal display device of FIG. The -A 'line sectional view is shown.
【００２９】以下に、本実施の形態による液晶表示装置
の構成を説明する。The configuration of the liquid crystal display device according to this embodiment will be described below.
【００３０】図１および図２において、絶縁基板１０上
に、多結晶シリコン薄膜１１が設けられ、該多結晶シリ
コン薄膜１１の上には、ゲート絶縁膜１３が設けられて
いる。該ゲート絶縁膜１３上には、Ａｌもしくは多結晶
シリコンからなるゲート電極１６ａが設けられている。
該ゲート電極１６ａの下部にはノンドープのチャンネル
部１２が設けられ、該チャンネル部１２以外の領域は高
濃度の不純物領域となっている。さらに、これらを被覆
して第１の層間絶縁膜１５が設けられており、該第１の
層間絶縁膜に形成されたコンタクトホール１８、１９を
介してソースバス配線２０及び積み上げ電極２１がそれ
ぞれ、前記多結晶シリコン薄膜１１と電気的に接続され
ている。また、コンタクトホール２８の内壁には付加容
量上部電極１４が形成され、さらに、これらの上には第
２の層間絶縁膜２４が設けられ、該第２の層間絶縁膜２
４に設けられたコンタクトホール２３を介して、画素電
極２５が前記積み上げ電極２１と接続されている。積み
上げ電極２１と画素電極２５とのオーミックコンタクト
をとるためにＴｉＷ等を用いてバリアメタル２６を形成
してもよい。1 and 2, a polycrystalline silicon thin film 11 is provided on an insulating substrate 10, and a gate insulating film 13 is provided on the polycrystalline silicon thin film 11. A gate electrode 16a made of Al or polycrystalline silicon is provided on the gate insulating film 13.
A non-doped channel portion 12 is provided below the gate electrode 16a, and a region other than the channel portion 12 is a high-concentration impurity region. Further, a first interlayer insulating film 15 is provided so as to cover them, and the source bus wiring 20 and the stacked electrode 21 are respectively provided through the contact holes 18 and 19 formed in the first interlayer insulating film. It is electrically connected to the polycrystalline silicon thin film 11. Further, the additional capacitance upper electrode 14 is formed on the inner wall of the contact hole 28, and the second interlayer insulating film 24 is further provided on the upper electrode 14 and the second interlayer insulating film 2.
The pixel electrode 25 is connected to the stacked electrode 21 through a contact hole 23 provided in No. 4. The barrier metal 26 may be formed using TiW or the like in order to make ohmic contact between the stacked electrode 21 and the pixel electrode 25.
【００３１】以下に、上記構成の液晶表示装置の製造方
法について説明を行う。A method of manufacturing the liquid crystal display device having the above structure will be described below.
【００３２】図３（ａ）〜（g）は、図２の液晶表示装
置の製造方法を示すフロー図である。FIGS. 3A to 3G are flow charts showing a method of manufacturing the liquid crystal display device of FIG.
【００３３】図３（ａ）において、まず、ガラスまたは
石英などからなる絶縁基板１０上に、活性層となる多結
晶シリコン薄膜１１を４０ｎｍ〜８０ｎｍの厚さで形成
し、該多結晶シリコン薄膜１１の上部に、スパッタリン
グもしくはＣＶＤ法を用いて、ＳｉＯ2 もしくはＳｉＮ
ｘからなるゲート絶縁膜１３を８０ｎｍの厚さで形成し
た。In FIG. 3A, first, a polycrystalline silicon thin film 11 to be an active layer is formed to a thickness of 40 nm to 80 nm on an insulating substrate 10 made of glass or quartz, and then the polycrystalline silicon thin film 11 is formed. On top of the SiO 2 or SiN by sputtering or CVD method
The gate insulating film 13 made of x was formed to a thickness of 80 nm.
【００３４】さらに、図３（ｂ）に示すように、前記ゲ
ート絶縁膜１３上に、Ａｌもしくは多結晶シリコンから
なるゲート電極１６ａを形成した。その後、この薄膜ト
ランジスタの導電型を決定するために、前記ゲート電極
１６ａの上方から、該ゲート電極１６ａをマスクとし
て、Ｐ+ を１×１０15（ｃｍ-2）の濃度でイオン注入を
行って、活性層の該ゲート電極１６ａの下部にノンドー
プのチャンネル部１２を形成し、該チャンネル部１２以
外の領域に高濃度の不純物領域を形成した。付加容量上
部電極をゲート電極１６ａと同材料で形成した場合に
は、チャンネル部１２形成と同時に付加容量下部電極領
域のイオン注入はできない。しかし、本実施の形態１に
おいてはチャンネル部１２形成と同時に付加容量下部電
極の低抵抗化が可能となる。また、このとき、ＴＦＴの
活性層において、前記チャンネル部１２近傍に低濃度不
純物領域もしくはノンドープ領域を設けて、ＴＦＴのオ
フ時にリーク電流を少なくするような構造としてもよ
い。この後、このゲート絶縁膜１３において、後にコン
タクトホール１８、１９が形成されるコンタクト領域５
８、５９の形成を行った。Further, as shown in FIG. 3B, a gate electrode 16a made of Al or polycrystalline silicon was formed on the gate insulating film 13. Then, in order to determine the conductivity type of this thin film transistor, P + is ion-implanted from above the gate electrode 16a at a concentration of 1 × 10 15 (cm −2 ) using the gate electrode 16a as a mask, A non-doped channel portion 12 was formed below the gate electrode 16a in the active layer, and a high-concentration impurity region was formed in a region other than the channel portion 12. When the additional capacitance upper electrode is formed of the same material as the gate electrode 16a, ion implantation into the additional capacitance lower electrode region cannot be performed simultaneously with the formation of the channel portion 12. However, in the first embodiment, the resistance of the additional capacitance lower electrode can be reduced at the same time when the channel portion 12 is formed. At this time, in the active layer of the TFT, a low-concentration impurity region or a non-doped region may be provided near the channel portion 12 to reduce the leak current when the TFT is off. Thereafter, in the gate insulating film 13, contact regions 5 in which contact holes 18 and 19 will be formed later are formed.
8 and 59 were formed.
【００３５】次に、図３（ｃ）に示すように、前記基板
全面に、感光性のアクリル樹脂を用いて、スピンコート
法により２．５μｍの膜厚で第１の層間絶縁膜１５を形
成した。ここで、前記第１の層間絶縁膜１５を２μｍ以
上積層したことにより、該第１の層間絶縁膜１５の下部
領域の平坦化を行うことができた。Next, as shown in FIG. 3C, a first interlayer insulating film 15 having a thickness of 2.5 μm is formed on the entire surface of the substrate by a spin coating method using a photosensitive acrylic resin. did. Here, by laminating the first interlayer insulating film 15 by 2 μm or more, the lower region of the first interlayer insulating film 15 could be planarized.
【００３６】この後、図３（ｄ）に示すように、露光お
よび現像を行って、前記第１の層間絶縁膜１５上におい
てコンタクトホール１８、１９の形成を行った。さら
に、本発明においては、付加容量形成部となるコンタク
トホール２８を形成した。前記第１の層間絶縁膜１５と
して感光性のものを用いたことにより、エッチングを行
わず、露光および現像工程だけで前記コンタクトホール
１８、１９、２８の形成が可能となり、製造プロセスを
単純にすることができた。エッチングを行わないので、
下部のゲート絶縁膜が損傷を受けることがなく、信頼性
を向上することができる。After this, as shown in FIG. 3D, exposure and development were performed to form contact holes 18 and 19 on the first interlayer insulating film 15. Further, in the present invention, the contact hole 28 that serves as the additional capacitance forming portion is formed. Since the first interlayer insulating film 15 is made of a photosensitive material, it is possible to form the contact holes 18, 19 and 28 only by exposing and developing without etching, which simplifies the manufacturing process. I was able to. Since no etching is done,
Reliability can be improved without damaging the lower gate insulating film.
【００３７】次に、図３（ｅ）に示すように、ソースバ
ス配線２０および積み上げ電極２１および付加容量上部
電極１４をＡｌなどの低抵抗の金属を用いて形成した。
該付加容量上部電極１４は、コンタクトホール２８の内
壁を被覆するように形成された。このとき、前記ソース
バス配線２０の下部領域は、前記第１の層間絶縁膜１５
により平坦化されているので、前記図１に示したよう
な、該ソースバス配線２０とゲートバス配線１６との交
差部分においても、該ソースバス配線２０が該ゲートバ
ス配線１６の段差により断線することは無くなる。ここ
で、前記第１の層間絶縁膜１５として用いた感光性有機
樹脂材料は、比誘電率が無機材料に比べて小さく、ま
た、膜厚を大きくすることもできるので、前記ソースバ
ス配線２０と前記ゲートバス配線１６との交差部分での
容量は無視することができ、バス配線に発生する信号の
伝搬遅延を防止することができる。また、前記付加容量
上部電極１４及び付加容量共通配線に低抵抗のＡｌを使
用しているので、付加容量配線に発生する信号の伝搬遅
延の問題は生じない。さらに、付加容量が、前記付加容
量上部電極１４直下の前記ゲート絶縁膜１３に形成され
るので、開口率を低下させることもない。Next, as shown in FIG. 3E, the source bus line 20, the stacked electrode 21, and the additional capacitance upper electrode 14 were formed using a low resistance metal such as Al.
The additional capacitance upper electrode 14 is formed so as to cover the inner wall of the contact hole 28. At this time, the lower region of the source bus line 20 is formed on the first interlayer insulating film 15.
Since it is flattened by, the source bus line 20 is disconnected due to the step of the gate bus line 16 even at the intersection of the source bus line 20 and the gate bus line 16 as shown in FIG. Things will disappear. Here, the photosensitive organic resin material used as the first interlayer insulating film 15 has a smaller relative dielectric constant than an inorganic material and can have a larger film thickness, so that the source bus wiring 20 and The capacitance at the intersection with the gate bus line 16 can be ignored, and the propagation delay of the signal generated in the bus line can be prevented. Further, since Al having a low resistance is used for the additional capacitance upper electrode 14 and the additional capacitance common wiring, the problem of signal propagation delay occurring in the additional capacitance wiring does not occur. Furthermore, since the additional capacitance is formed in the gate insulating film 13 immediately below the additional capacitance upper electrode 14, the aperture ratio is not reduced.
【００３８】次に、図３（ｆ）に示すように、第２の層
間絶縁膜２４を前記第１の層間絶縁膜１５と同様に感光
性アクリル樹脂を用いて形成した。さらに、図３（ｇ）
に示すように、前記第２の層間絶縁膜２４の露光及び現
像を行い、コンタクトホール２３を形成し、透明導電膜
により画素電極２５をＩＴＯを用いて形成した。前記積
み上げ電極２１及び画素電極２５とのコンタクトのオー
ミック性が問題となる場合には前記コンタクトホール２
３にバリアメタル２６を形成してもよい。Next, as shown in FIG. 3F, a second interlayer insulating film 24 was formed by using a photosensitive acrylic resin similarly to the first interlayer insulating film 15. Furthermore, FIG. 3 (g)
As shown in FIG. 7, the second interlayer insulating film 24 was exposed and developed to form a contact hole 23, and a pixel electrode 25 was formed of ITO by a transparent conductive film. When the ohmic contact between the stacked electrode 21 and the pixel electrode 25 is a problem, the contact hole 2
The barrier metal 26 may be formed on the substrate 3.
【００３９】以上のように、本発明のスイッチング素子
基板およびその製造方法においては、付加容量共通配線
での信号の伝搬遅延の問題が生じず、ゲート絶縁膜を付
加容量の誘電体として用いることにより、液晶表示装置
に適用した際には、高い開口率を実現することができ
る。As described above, in the switching element substrate and the method of manufacturing the same according to the present invention, the problem of signal propagation delay in the additional capacitance common wiring does not occur, and the gate insulating film is used as the dielectric of the additional capacitance. When applied to a liquid crystal display device, a high aperture ratio can be realized.
【００４０】[0040]
【発明の効果】本発明のスイッチング素子基板の製造方
法は、付加容量上部電極を前記ソースバス配線と同一材
料により、前記第１の層間絶縁膜に設けられたコンタク
トホールを被覆するように形成する工程と、付加容量下
部電極を非単結晶シリコンにより形成する工程とを含む
ことを特徴とすることにより、従来のスイッチング素子
基板の製造方法に新たな装置や工程を追加することな
く、付加容量共通電極における信号の伝搬遅延の問題を
解消することができる。また、付加容量の誘電体として
ゲート絶縁膜を使用しているので、遮光膜である付加容
量部の面積を縮小することが可能となり、液晶パネルに
適用すれば開口率を向上することができ、この結果、優
れた表示品位を有する液晶表示装置を実現することが可
能となる。 [Effects of the Invention] Method of manufacturing the switching element substrate of the present invention
The method is to add the upper electrode of the additional capacitor to the same material as the source bus wiring.
Depending on the material, the contact provided on the first interlayer insulating film.
The process of forming to cover the
Forming a partial electrode from non-single crystal silicon
The conventional switching element is characterized by
Do not add new equipment or processes to the board manufacturing method.
The problem of signal propagation delay at the common electrode of the additional capacitance.
It can be resolved. Also, as a dielectric of the additional capacitance
Since a gate insulating film is used, it is an additional
It is possible to reduce the area of the volume part,
If applied, the aperture ratio can be improved, and as a result,
It is possible to realize a liquid crystal display device with excellent display quality.
It becomes Noh.
【００４４】好ましくは、前記第１の層間絶縁膜を感光
性を有する有機材料によって形成する工程を含むことに
より、第１の層間絶縁膜におけるコンタクトホールの形
成を、エッチング不要の光学的手法により行うことが可
能となる。この結果、エッチングによるゲート絶縁膜の
損傷の問題が生じないので、信頼性を向上することが可
能となる。Preferably, by including a step of forming the first interlayer insulating film with a photosensitive organic material, the contact hole is formed in the first interlayer insulating film by an optical method which does not require etching. It becomes possible. As a result, the problem of damaging the gate insulating film due to etching does not occur, so that the reliability can be improved.
【図１】本発明の実施の形態の液晶表示装置における画
素１個分の構成を示した平面図である。FIG. 1 is a plan view showing a configuration of one pixel in a liquid crystal display device according to an embodiment of the present invention.
【図２】図１の液晶表示装置におけるＡ−Ａ’線断面図
である。FIG. 2 is a cross-sectional view taken along the line AA ′ in the liquid crystal display device of FIG.
【図３】（ａ）〜（ｇ）は、図２の液晶表示装置の製造
方法を示すフロー図である。3A to 3G are flowcharts showing a method of manufacturing the liquid crystal display device of FIG.
【図４】従来の液晶表示装置における画素１個分の構成
を示した平面図である。FIG. 4 is a plan view showing a configuration for one pixel in a conventional liquid crystal display device.
【図５】図４の液晶表示装置におけるＢ−Ｂ’線断面図
を示している。5 is a cross-sectional view taken along the line BB ′ in the liquid crystal display device of FIG.
【図６】基板上に周辺駆動回路を形成した従来の液晶表
示装置の構成を示す回路図である。FIG. 6 is a circuit diagram showing a configuration of a conventional liquid crystal display device in which a peripheral drive circuit is formed on a substrate.
１０ 絶縁基板 １１ 多結晶シリコン薄膜 １２ チャンネル部 １３ ゲート絶縁膜 １４ 付加容量上部電極 １５ 第１の層間絶縁膜 １６ ゲートバス配線 １６ａ ゲート電極 １８ コンタクトホール １９ コンタクトホール ２０ ソースバス配線 ２１ 積み上げ電極 ２３ コンタクトホール ２４ 第２の層間絶縁膜 ２５ 画素電極 ２６ バリアメタル ２８ コンタクトホール ３１ 基板 ３２ ゲート駆動回路 ３２ａ シフトレジスタ ３２ｂ バッファ ３３ ソース駆動回路 ３３ａ シフトレジスタ ３３ｂ バッファ ３４ ＴＦＴアレイ部 ３５ ＴＦＴ ３６ 画素 ３７ 付加容量 ３８ ビデオライン ３９ アナログスイッチ ５８ コンタクト領域 ５９ コンタクト領域 １１０ 絶縁基板 １１１ 多結晶シリコン薄膜 １１２ チャンネル １１３ ゲート絶縁膜 １１４ 付加容量共通配線 １１４ａ 付加容量上部電極 １１５ 第１の層間絶縁膜 １１６ ゲートバス配線 １１６ａ ゲート電極 １１８ コンタクトホール １１９ コンタクトホール １２０ ソースバス配線 １２１ 積み上げ電極 １２３ コンタクトホール １２４ 第２の層間絶縁膜 １２５ 画素電極 １２６ バリアメタル 10 Insulating substrate 11 Polycrystalline silicon thin film 12 channel section 13 Gate insulating film 14 Additional capacitance upper electrode 15 First interlayer insulating film 16 gate bus wiring 16a gate electrode 18 contact holes 19 contact holes 20 Source bus wiring 21 Stacked electrodes 23 Contact holes 24 Second interlayer insulating film 25 pixel electrodes 26 Barrier metal 28 contact holes 31 substrate 32 gate drive circuit 32a shift register 32b buffer 33 Source drive circuit 33a shift register 33b buffer 34 TFT array section 35 TFT 36 pixels 37 additional capacity 38 video lines 39 analog switch 58 Contact area 59 Contact area 110 insulating substrate 111 Polycrystalline silicon thin film 112 channels 113 Gate insulating film 114 Common wiring for additional capacitance 114a Additional capacitance upper electrode 115 First interlayer insulating film 116 gate bus wiring 116a gate electrode 118 contact holes 119 contact holes 120 source bus wiring 121 stacked electrodes 123 contact holes 124 Second interlayer insulating film 125 pixel electrodes 126 barrier metal
Claims (2)
縁膜とゲートバス配線とが形成され、該ゲートバス配線
の上部に、第１の層間絶縁膜とソースバス配線と第２の
層間絶縁膜と画素電極とがそれぞれ形成されたスイッチ
ング素子基板の製造方法において、 付加容量上部電極を前記ソースバス配線と同一工程およ
び同一材料により、前記第１の層間絶縁膜に設けられた
コンタクトホールを被覆するように形成する工程と、 付加容量下部電極を多結晶シリコンにより形成する工程
とを含むことを特徴とするスイッチング素子基板の製造
方法。1. A polycrystalline silicon thin film, a gate insulating film, and a gate bus wiring are formed on a substrate, and a first interlayer insulating film, a source bus wiring, and a second interlayer insulating are formed on the gate bus wiring. In a method of manufacturing a switching element substrate having a film and a pixel electrode respectively formed thereon, a contact hole formed in the first interlayer insulating film is covered with the additional capacitor upper electrode in the same step and with the same material as the source bus wiring. And a step of forming the additional capacitance lower electrode from polycrystalline silicon.
機材料によって形成する工程を含むことを特徴とする請
求項１記載のスイッチング素子基板の製造方法。2. A method of manufacturing a switching device substrate according to claim 1, comprising the step of forming an organic material having photosensitivity said first interlayer insulating film.
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