JP3490212B2 - 情報処理装置の入出力チャネル拡張方法 - Google Patents
情報処理装置の入出力チャネル拡張方法Info
- Publication number
- JP3490212B2 JP3490212B2 JP08491996A JP8491996A JP3490212B2 JP 3490212 B2 JP3490212 B2 JP 3490212B2 JP 08491996 A JP08491996 A JP 08491996A JP 8491996 A JP8491996 A JP 8491996A JP 3490212 B2 JP3490212 B2 JP 3490212B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- output
- configuration information
- output configuration
- channel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【０００１】
【発明の属する技術分野】本発明は、情報処理装置の入
出力チャネル拡張方法に係り、特に実計算機上で複数の
仮想計算機が動作する情報処理装置における入出力チャ
ネルの拡張方法に関する。
出力チャネル拡張方法に係り、特に実計算機上で複数の
仮想計算機が動作する情報処理装置における入出力チャ
ネルの拡張方法に関する。
【０００２】
【従来の技術】一般に、単一の情報処理装置上で複数の
オペレーティングシステム（以下ＯＳという）を動作さ
せる方法として、仮想計算機（以下、ＶＭ又はＬＰＡＲ
という）と呼ばれる手法が用いられる。これは、仮想計
算機制御プログラム（以下、ハイパバイザという）と呼
ばれる制御プログラムを実情報処理装置上で動作させ、
このハイパバイザの制御の下で複数のＬＰＡＲを生成
し、更に、この各々のＬＰＡＲの上で独立したＯＳを動
作させる方法である。複数のＬＰＡＲを単一の実情報処
理装置（実計算機）上で動作させるために、ハイパバイ
ザには、該実情報処理装置のハードウェア資源を各々の
ＬＰＡＲに共用させて使用させる機能が付加されてい
る。このハードウェア資源を各々のＬＰＡＲに共用させ
る方法としては、ハイパバイザの制御の下に時分割でハ
ードウェア資源を割り当てる方法、又はハードウェア資
源を論理的に分割して各々のＬＰＡＲに占有的に割り当
てる方法、又は、前述の二つの方法を混在させて割り当
てる方法等がある。
オペレーティングシステム（以下ＯＳという）を動作さ
せる方法として、仮想計算機（以下、ＶＭ又はＬＰＡＲ
という）と呼ばれる手法が用いられる。これは、仮想計
算機制御プログラム（以下、ハイパバイザという）と呼
ばれる制御プログラムを実情報処理装置上で動作させ、
このハイパバイザの制御の下で複数のＬＰＡＲを生成
し、更に、この各々のＬＰＡＲの上で独立したＯＳを動
作させる方法である。複数のＬＰＡＲを単一の実情報処
理装置（実計算機）上で動作させるために、ハイパバイ
ザには、該実情報処理装置のハードウェア資源を各々の
ＬＰＡＲに共用させて使用させる機能が付加されてい
る。このハードウェア資源を各々のＬＰＡＲに共用させ
る方法としては、ハイパバイザの制御の下に時分割でハ
ードウェア資源を割り当てる方法、又はハードウェア資
源を論理的に分割して各々のＬＰＡＲに占有的に割り当
てる方法、又は、前述の二つの方法を混在させて割り当
てる方法等がある。
【０００３】一方、情報処理装置の入出力オペレーショ
ンの従来技術としては、拡張チャネルシステム（以下、
ＥＣＳという）が知られている。ＥＣＳでは、複数の入
出力装置と一対一に対応する複数のサブチャネルを持
ち、該サブチャネルと入出力装置の間の入出力オペレー
ションに伴う入出力コマンド及びデータの転送経路はチ
ャネルパス選択回路を介して決定され、該入出力オペレ
ーションを起動するプログラムが関知することなく転送
経路が決定される。各サブチャネルは、対応する入出力
装置の入出力装置番号と当該入出力装置が接続されてい
る入出力チャネルの物理チャネルパス番号とを含む入出
力構成情報を保持しており、該サブチャネルの入出力構
成情報の初期情報は、サービスプロセッサ（以下、ＳＶ
Ｐという）の保持する記憶装置に格納されている。情報
処理装置のイニシャライズ処理において、ＳＶＰの記憶
装置内の入出力構成情報が主記憶装置内のユーザプログ
ラムがアクセス出来ない領域であるハードウェアシステ
ム領域（以下、ＨＳＡという）にロードされ、入出力オ
ペレーションの制御に使用される。
ンの従来技術としては、拡張チャネルシステム（以下、
ＥＣＳという）が知られている。ＥＣＳでは、複数の入
出力装置と一対一に対応する複数のサブチャネルを持
ち、該サブチャネルと入出力装置の間の入出力オペレー
ションに伴う入出力コマンド及びデータの転送経路はチ
ャネルパス選択回路を介して決定され、該入出力オペレ
ーションを起動するプログラムが関知することなく転送
経路が決定される。各サブチャネルは、対応する入出力
装置の入出力装置番号と当該入出力装置が接続されてい
る入出力チャネルの物理チャネルパス番号とを含む入出
力構成情報を保持しており、該サブチャネルの入出力構
成情報の初期情報は、サービスプロセッサ（以下、ＳＶ
Ｐという）の保持する記憶装置に格納されている。情報
処理装置のイニシャライズ処理において、ＳＶＰの記憶
装置内の入出力構成情報が主記憶装置内のユーザプログ
ラムがアクセス出来ない領域であるハードウェアシステ
ム領域（以下、ＨＳＡという）にロードされ、入出力オ
ペレーションの制御に使用される。
【０００４】仮想計算機システムにおける入出力オペレ
ーションをＥＣＳの制御の下で行う場合、１つの入出力
装置に対して複数のサブチャネルが生成され、複数のＬ
ＰＡＲのそれぞれに対し入出力装置とサブチャネルが一
対一に対応するように制御される。この時、１つの入出
力装置に対応するそれぞれのサブチャネルには、仮想計
算機ＩＤに相当するＬＰＡＲ識別ＩＤを入出力構成情報
の１つとして持つことになる。
ーションをＥＣＳの制御の下で行う場合、１つの入出力
装置に対して複数のサブチャネルが生成され、複数のＬ
ＰＡＲのそれぞれに対し入出力装置とサブチャネルが一
対一に対応するように制御される。この時、１つの入出
力装置に対応するそれぞれのサブチャネルには、仮想計
算機ＩＤに相当するＬＰＡＲ識別ＩＤを入出力構成情報
の１つとして持つことになる。
【０００５】図２は、従来技術の実計算機システムの構
成例を示したブロック図であり、１台のサービスプロセ
ッサ（ＳＶＰ）１０と１台の実主記憶装置（以下、ＭＳ
という）２０と２台の実中央処理装置（以下、ＰＩＰと
いう）３０，４０及び１台の実入出力処理装置（以下、
ＩＯＰという）５０で構成された例である。ＩＯＰ５０
には、複数の入出力チャネル（チャネルパスともいい、
以下、ＣＨＰという）６０が接続され、これらのＣＨＰ
６０に複数の入出力装置（以下、ＤＥＶ）９０が接続さ
れる。ＰＩＰ３０，４０が発行する入出力オペレーショ
ンを、ＩＯＰ５０を通してそれぞれＣＨＰが独立に実行
し、ＭＳ２０とＤＥＶ９０との間のデータの授受が制御
される。
成例を示したブロック図であり、１台のサービスプロセ
ッサ（ＳＶＰ）１０と１台の実主記憶装置（以下、ＭＳ
という）２０と２台の実中央処理装置（以下、ＰＩＰと
いう）３０，４０及び１台の実入出力処理装置（以下、
ＩＯＰという）５０で構成された例である。ＩＯＰ５０
には、複数の入出力チャネル（チャネルパスともいい、
以下、ＣＨＰという）６０が接続され、これらのＣＨＰ
６０に複数の入出力装置（以下、ＤＥＶ）９０が接続さ
れる。ＰＩＰ３０，４０が発行する入出力オペレーショ
ンを、ＩＯＰ５０を通してそれぞれＣＨＰが独立に実行
し、ＭＳ２０とＤＥＶ９０との間のデータの授受が制御
される。
【０００６】ここで、ＩＯＰ５０は、ＤＥＶ９０と一対
一に対応する複数のサブチャネル（以下、ＳＣＨとい
う）５１およびＤＥＶ９０に接続された複数のＣＨＰ６
０の中のどのＣＨＰを使用するかを選択する経路選択回
路５２を有する。各ＳＣＨには、対応するＤＥＶのデバ
イス番号と当該ＤＥＶが接続されるＣＨＰのチャネルパ
ス番号を含む入出力構成情報が保持される。このＩＯＰ
５０とＣＨＰ６０を統括してチャネルシステムと称して
いる。
一に対応する複数のサブチャネル（以下、ＳＣＨとい
う）５１およびＤＥＶ９０に接続された複数のＣＨＰ６
０の中のどのＣＨＰを使用するかを選択する経路選択回
路５２を有する。各ＳＣＨには、対応するＤＥＶのデバ
イス番号と当該ＤＥＶが接続されるＣＨＰのチャネルパ
ス番号を含む入出力構成情報が保持される。このＩＯＰ
５０とＣＨＰ６０を統括してチャネルシステムと称して
いる。
【０００７】ＭＳ２０は、ハードウェアが使用し、ユー
ザプログラムからはアクセス不能なハードウェアシステ
ム領域（ＨＳＡ）２１とユーザプログラムが使用出来る
プログラム領域２２の２つの領域とからなる。ＨＳＡ２
１は、各ＳＣＨが保持する入出力構成情報を格納すると
ころの構成情報格納領域２１１を備え、システムを立ち
あげる際、ＳＶＰ１０が、当該ＳＶＰ１０の記憶装置１
１内に保持している入出力構成情報をＨＳＡ２１上にロ
ードし、各ＳＣＨの入出力構成情報の初期値として入出
力オペレーションで使用する。
ザプログラムからはアクセス不能なハードウェアシステ
ム領域（ＨＳＡ）２１とユーザプログラムが使用出来る
プログラム領域２２の２つの領域とからなる。ＨＳＡ２
１は、各ＳＣＨが保持する入出力構成情報を格納すると
ころの構成情報格納領域２１１を備え、システムを立ち
あげる際、ＳＶＰ１０が、当該ＳＶＰ１０の記憶装置１
１内に保持している入出力構成情報をＨＳＡ２１上にロ
ードし、各ＳＣＨの入出力構成情報の初期値として入出
力オペレーションで使用する。
【０００８】図３は、実計算機システム上に仮想計算機
システムを構築した時の従来技術の概念を示したブロッ
ク図であり、図２に示した１台のＭＳ２０と２台のＰＩ
Ｐ３０，４０と１台のＩＯＰ５０から成る単一の実計算
機システム上に、１台の論理記憶装置（以下、ＬＭＳと
いう）と２台の論理中央処理装置（以下、ＬＩＰとい
う）と１台の論理入出力処理装置（以下、ＬＩＯＰとい
う）とから成る仮想計算機であるところのＬＰＡＲが２
システム（以下、ＬＰＡＲ１，ＬＰＡＲ２という）構築
されている例を示したものである。ＭＳ２０のＨＳＡ２
１には、入出力構成情報を格納する構成情報格納領域２
１１の他に、ハイパバイザが使用するハイパバイザ領域
２１２を有する。
システムを構築した時の従来技術の概念を示したブロッ
ク図であり、図２に示した１台のＭＳ２０と２台のＰＩ
Ｐ３０，４０と１台のＩＯＰ５０から成る単一の実計算
機システム上に、１台の論理記憶装置（以下、ＬＭＳと
いう）と２台の論理中央処理装置（以下、ＬＩＰとい
う）と１台の論理入出力処理装置（以下、ＬＩＯＰとい
う）とから成る仮想計算機であるところのＬＰＡＲが２
システム（以下、ＬＰＡＲ１，ＬＰＡＲ２という）構築
されている例を示したものである。ＭＳ２０のＨＳＡ２
１には、入出力構成情報を格納する構成情報格納領域２
１１の他に、ハイパバイザが使用するハイパバイザ領域
２１２を有する。
【０００９】２台のＰＩＰ３０，４０上ではハイパバイ
ザが走行し、それぞれのＬＰＡＲ１，ＬＰＡＲ２は、該
ハイパバイザの制御の下でそれぞれ独立に動作する。そ
れぞれのＬＰＡＲ１，ＬＰＡＲ２に属するＬＩＰの処理
機能は、ハイパバイザの制御の下で、２台のＰＩＰ３
０，４０のハードウェア資源を時分割で与えられる事に
より実現され、図３では、ＬＰＡＲ１に対しては２台の
ＬＩＰ０，ＬＩＰ１が割り当てられており、同様にＬＰ
ＡＲ２に対しても２台のＬＩＰ０，ＬＩＰ１が割り当て
られている。それぞれのＬＰＡＲ１，ＬＰＡＲ２に属す
るＬＭＳの記憶機能は、ハイパバイザの制御の下で、Ｍ
Ｓ２０のプログラム領域２２を論理的に分割して各々の
ＬＰＡＲに占有的に割り当てる事により実現されるか、
又は、ＭＳ２０上のプログラム領域２２に作成される仮
想記憶領域を論理的に分割して各々のＬＰＡＲに占有的
に割り当てる事により実現され、図３では、ＬＰＡＲ１
に対しては１つのＬＭＳが割り当てられており、ＬＰＡ
Ｒ２に対しても１つのＬＭＳを割り当てられ、各ＬＰＡ
Ｒが占有して使用する。それぞれのＬＰＡＲ１，ＬＰＡ
Ｒ２に属するＬＩＯＰの入出力オペレーション機能は、
ハイパバイザの制御の下でＩＯＰ５０に接続されている
ＳＣＨ群とＣＨＰ群を論理的に分割して各々のＬＰＡＲ
に占有的に割り当てる事により実現され、ＬＰＡＲ１に
対しては１台のＬＩＯＰが割り当てられており、該ＬＩ
ＯＰには複数のＣＨＰが接続され、同様に、ＬＰＡＲ２
に対しても１台のＬＩＯＰが割り当てられ、該ＬＩＯＰ
には別の複数のＣＨＰが接続されている。
ザが走行し、それぞれのＬＰＡＲ１，ＬＰＡＲ２は、該
ハイパバイザの制御の下でそれぞれ独立に動作する。そ
れぞれのＬＰＡＲ１，ＬＰＡＲ２に属するＬＩＰの処理
機能は、ハイパバイザの制御の下で、２台のＰＩＰ３
０，４０のハードウェア資源を時分割で与えられる事に
より実現され、図３では、ＬＰＡＲ１に対しては２台の
ＬＩＰ０，ＬＩＰ１が割り当てられており、同様にＬＰ
ＡＲ２に対しても２台のＬＩＰ０，ＬＩＰ１が割り当て
られている。それぞれのＬＰＡＲ１，ＬＰＡＲ２に属す
るＬＭＳの記憶機能は、ハイパバイザの制御の下で、Ｍ
Ｓ２０のプログラム領域２２を論理的に分割して各々の
ＬＰＡＲに占有的に割り当てる事により実現されるか、
又は、ＭＳ２０上のプログラム領域２２に作成される仮
想記憶領域を論理的に分割して各々のＬＰＡＲに占有的
に割り当てる事により実現され、図３では、ＬＰＡＲ１
に対しては１つのＬＭＳが割り当てられており、ＬＰＡ
Ｒ２に対しても１つのＬＭＳを割り当てられ、各ＬＰＡ
Ｒが占有して使用する。それぞれのＬＰＡＲ１，ＬＰＡ
Ｒ２に属するＬＩＯＰの入出力オペレーション機能は、
ハイパバイザの制御の下でＩＯＰ５０に接続されている
ＳＣＨ群とＣＨＰ群を論理的に分割して各々のＬＰＡＲ
に占有的に割り当てる事により実現され、ＬＰＡＲ１に
対しては１台のＬＩＯＰが割り当てられており、該ＬＩ
ＯＰには複数のＣＨＰが接続され、同様に、ＬＰＡＲ２
に対しても１台のＬＩＯＰが割り当てられ、該ＬＩＯＰ
には別の複数のＣＨＰが接続されている。
【００１０】ここで、チャネルシステム１００を構成す
るＩＯＰ５０の最大入出力チャネル数（ＣＨＰ数）は、
該実情報処理装置のハードウェアアーキテクチャ、即
ち、入出力構成情報の中で定義されるＣＨＰの指定デー
タ長により規定される。例えば、入出力構成情報のＣＨ
Ｐの指定データ長が８ビットであれば、ＩＯＰ５０の最
大入出力チャネル数は２５６チャネルである。
るＩＯＰ５０の最大入出力チャネル数（ＣＨＰ数）は、
該実情報処理装置のハードウェアアーキテクチャ、即
ち、入出力構成情報の中で定義されるＣＨＰの指定デー
タ長により規定される。例えば、入出力構成情報のＣＨ
Ｐの指定データ長が８ビットであれば、ＩＯＰ５０の最
大入出力チャネル数は２５６チャネルである。
【００１１】図３に示した従来技術の各ＬＰＡＲに対す
るＩＯＰの論理分割では、ＬＰＡＲ１とＬＰＡＲ２の割
り当て入出力チャネル数のトータル入出力チャネル数
（トータルＣＨＰ数）は、実ＩＯＰ５０として設置され
ている入出力チャネル数のハードウェアアーキテクチャ
で規定された最大入出力チャネル数が上限であるという
制限が存在する。例えば、上述の如く実情報処理装置の
ハードウェアアーキテクチャで規定された入出力構成情
報中のＣＨＰの指定データ長が８ビットであれば、ＬＰ
ＡＲ１とＬＰＡＲ２での指定可能なトータルの最大入出
力チャネル数も２５６チャネルである。
るＩＯＰの論理分割では、ＬＰＡＲ１とＬＰＡＲ２の割
り当て入出力チャネル数のトータル入出力チャネル数
（トータルＣＨＰ数）は、実ＩＯＰ５０として設置され
ている入出力チャネル数のハードウェアアーキテクチャ
で規定された最大入出力チャネル数が上限であるという
制限が存在する。例えば、上述の如く実情報処理装置の
ハードウェアアーキテクチャで規定された入出力構成情
報中のＣＨＰの指定データ長が８ビットであれば、ＬＰ
ＡＲ１とＬＰＡＲ２での指定可能なトータルの最大入出
力チャネル数も２５６チャネルである。
【００１２】仮に、図３に示す実計算機システム上に仮
想計算機システムを構築した構成の実情報処理装置のＳ
ＶＰの記憶装置内に保持される入出力構成情報を複数に
して、該複数の入出力構成情報を、情報処理装置の立ち
上げ時に同時にＨＳＡにロードして２５６以上の入出力
チャネルを定義しようとしても、ＬＰＡＲ１とＬＰＡＲ
２に対してＩＯＰ、ＣＨＰが論理分割して割り当てられ
ているため、前記複数の入出力構成情報のそれぞれには
同一のチャネルパスＩＤが存在してしまい、実情報処理
装置が入出力オペレーションを実行しようとする際、前
記複数の入出力構成情報のどれを選択すべきかを判断す
る手立てが無く、結果として、仮に複数の入出力構成情
報を同時に使用したとしても、指定可能な最大入出力チ
ャネル数は、ＩＯＰとして設置されている入出力チャネ
ル数のハードウェアアーキテクチャで規定された最大入
出力チャネル数が上限であるという制限が存在してい
た。
想計算機システムを構築した構成の実情報処理装置のＳ
ＶＰの記憶装置内に保持される入出力構成情報を複数に
して、該複数の入出力構成情報を、情報処理装置の立ち
上げ時に同時にＨＳＡにロードして２５６以上の入出力
チャネルを定義しようとしても、ＬＰＡＲ１とＬＰＡＲ
２に対してＩＯＰ、ＣＨＰが論理分割して割り当てられ
ているため、前記複数の入出力構成情報のそれぞれには
同一のチャネルパスＩＤが存在してしまい、実情報処理
装置が入出力オペレーションを実行しようとする際、前
記複数の入出力構成情報のどれを選択すべきかを判断す
る手立てが無く、結果として、仮に複数の入出力構成情
報を同時に使用したとしても、指定可能な最大入出力チ
ャネル数は、ＩＯＰとして設置されている入出力チャネ
ル数のハードウェアアーキテクチャで規定された最大入
出力チャネル数が上限であるという制限が存在してい
た。
【００１３】
【発明が解決しようとする課題】以上述べた如く、従来
技術によるＩＯＰ、ＣＨＰを論理分割して各ＬＰＡＲに
割り当てる方式では、ハードウェアアーキテクチャで規
定された最大入出力チャネル数を超える数のＣＨＰを使
用して入出力オペレーションを行うことは不可能であっ
た。
技術によるＩＯＰ、ＣＨＰを論理分割して各ＬＰＡＲに
割り当てる方式では、ハードウェアアーキテクチャで規
定された最大入出力チャネル数を超える数のＣＨＰを使
用して入出力オペレーションを行うことは不可能であっ
た。
【００１４】このハードウェアアーキテクチャで規定さ
れた最大入出力チャネル数を超える数のＣＨＰを使用し
て入出力オペレーションを行うことが出来ないという制
限は、ＰＩＰの絶えざる性能向上やメモリチップの価格
低下に起因してシステムに搭載されるＭＳ容量の増加と
連動して、ＬＰＡＲのデータ処理能力も増大し続けてい
る現在、システムに接続するＤＥＶの数を増やすことに
対する障壁となり、ＬＰＡＲ上で動作する入出力負荷の
大きい処理を行うプログラム等で性能を十分に発揮でき
ない原因ともなっており、結果として、複数のＬＰＡＲ
上でそれぞれ動作する個々のＯＳの性能を充分に引き出
せないという問題点を有していた。
れた最大入出力チャネル数を超える数のＣＨＰを使用し
て入出力オペレーションを行うことが出来ないという制
限は、ＰＩＰの絶えざる性能向上やメモリチップの価格
低下に起因してシステムに搭載されるＭＳ容量の増加と
連動して、ＬＰＡＲのデータ処理能力も増大し続けてい
る現在、システムに接続するＤＥＶの数を増やすことに
対する障壁となり、ＬＰＡＲ上で動作する入出力負荷の
大きい処理を行うプログラム等で性能を十分に発揮でき
ない原因ともなっており、結果として、複数のＬＰＡＲ
上でそれぞれ動作する個々のＯＳの性能を充分に引き出
せないという問題点を有していた。
【００１５】又、実情報処理装置のハードウェアアーキ
テクチャで規定された最大入出力チャネル数を、チャネ
ルパスＩＤを指定するデータ幅を広くする事により、指
定出来るチャネルパスＩＤの最大数を増やし、結果とし
て、複数のＬＰＡＲへの割り当て入出力チャネルのトー
タル入出力チャネル数を増やすという手法も当然考えら
れるが、この手法は、実情報処理装置のハードウェアア
ーキテクチャを変更しなければならず、変更前の実情報
処理装置のハードウェアアーキテクチャ上で動作してい
たプログラムが、そのままでは動作しなくなるという欠
点を有し、プログラムの互換性保持の観点からは大きな
問題を有する。
テクチャで規定された最大入出力チャネル数を、チャネ
ルパスＩＤを指定するデータ幅を広くする事により、指
定出来るチャネルパスＩＤの最大数を増やし、結果とし
て、複数のＬＰＡＲへの割り当て入出力チャネルのトー
タル入出力チャネル数を増やすという手法も当然考えら
れるが、この手法は、実情報処理装置のハードウェアア
ーキテクチャを変更しなければならず、変更前の実情報
処理装置のハードウェアアーキテクチャ上で動作してい
たプログラムが、そのままでは動作しなくなるという欠
点を有し、プログラムの互換性保持の観点からは大きな
問題を有する。
【００１６】更に、実情報処理装置のハードウェアアー
キテクチャで規定されたチャネルパスＩＤを指定するデ
ータ幅を広くする為には、チャネルパスＩＤを転送する
為の信号線の追加及びＣＨＰ選択制御のハードウェア論
理を変更する必要が有り、結果として、膨大なハードウ
ェア論理の変更／追加が必要となり、情報処理装置の開
発及び製造コストが大幅に増加するという工業製品を製
造する上での工業的問題が存在し、この工業的問題も無
視し得ない大きな問題であった。
キテクチャで規定されたチャネルパスＩＤを指定するデ
ータ幅を広くする為には、チャネルパスＩＤを転送する
為の信号線の追加及びＣＨＰ選択制御のハードウェア論
理を変更する必要が有り、結果として、膨大なハードウ
ェア論理の変更／追加が必要となり、情報処理装置の開
発及び製造コストが大幅に増加するという工業製品を製
造する上での工業的問題が存在し、この工業的問題も無
視し得ない大きな問題であった。
【００１７】本発明の目的は、実情報処理装置のＣＨＰ
指定ハードウェアアーキテクチャを変更せず、且つ、Ｌ
ＰＡＲ上で動作するプログラムの互換性をも保持し、更
に、実情報処理装置のＣＨＰ指定ハードウェアアーキテ
クチャで規定されたチャネルパスＩＤのデータ幅の追加
をすること無しに、情報処理装置のハードウェア論理の
飛躍的増加を抑えた入出力チャネルの拡張方法を実現
し、工業的コストを抑え、システムの拡張性に柔軟な、
入出力チャネルの拡張方法を提供することにある。
指定ハードウェアアーキテクチャを変更せず、且つ、Ｌ
ＰＡＲ上で動作するプログラムの互換性をも保持し、更
に、実情報処理装置のＣＨＰ指定ハードウェアアーキテ
クチャで規定されたチャネルパスＩＤのデータ幅の追加
をすること無しに、情報処理装置のハードウェア論理の
飛躍的増加を抑えた入出力チャネルの拡張方法を実現
し、工業的コストを抑え、システムの拡張性に柔軟な、
入出力チャネルの拡張方法を提供することにある。
【００１８】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、中央処理装置、主記憶装置、入出力チャ
ネル、該入出力チャネルを制御する入出力処理装置、入
出力チャネルに接続される入出力装置及びサービスプロ
セッサを備え、仮想計算機制御プログラムの制御下で複
数の仮想計算機が動作する情報処理装置において、入出
力チャネルとそれに接続する入出力装置の対応をとる入
出力構成情報を複数保持し、前記複数の入出力構成情報
のそれぞれに対応して、それぞれ異なる入出力チャネル
と該入出力チャネルを制御する入出力処理装置からなる
複数のチャネルシステムを構築し、前記入出力構成情報
と仮想計算機を対応づけて、前記複数のチャネルシステ
ムのそれぞれの入出力チャネルを、複数の仮想計算機か
ら同時並行的にアクティブせしめるようにしたことであ
る。
め、本発明は、中央処理装置、主記憶装置、入出力チャ
ネル、該入出力チャネルを制御する入出力処理装置、入
出力チャネルに接続される入出力装置及びサービスプロ
セッサを備え、仮想計算機制御プログラムの制御下で複
数の仮想計算機が動作する情報処理装置において、入出
力チャネルとそれに接続する入出力装置の対応をとる入
出力構成情報を複数保持し、前記複数の入出力構成情報
のそれぞれに対応して、それぞれ異なる入出力チャネル
と該入出力チャネルを制御する入出力処理装置からなる
複数のチャネルシステムを構築し、前記入出力構成情報
と仮想計算機を対応づけて、前記複数のチャネルシステ
ムのそれぞれの入出力チャネルを、複数の仮想計算機か
ら同時並行的にアクティブせしめるようにしたことであ
る。
【００１９】具体的には、前記サービスプロセッサは、
入出力チャネルとそれに接続する入出力装置の対応をと
る複数の入出力構成情報を保持するための記憶装置を持
ち、複数の入出力構成情報のそれぞれに対し、情報処理
装置の基本ハードウェアアーキテクチャで規定された最
大数のチャネルパスＩＤを定義する。そして、該複数の
入出力構成情報のそれぞれに対し、それぞれ異なるチャ
ネルシステムを対応づけた複数のチャネルシステムを設
ける。複数の仮想計算機は、それぞれの仮想計算機の識
別子である仮想計算機ＩＤを持ち、複数の入出力構成情
報は、それぞれ入出力構成情報の識別子である入出力構
成情報ＩＤを持つ。
入出力チャネルとそれに接続する入出力装置の対応をと
る複数の入出力構成情報を保持するための記憶装置を持
ち、複数の入出力構成情報のそれぞれに対し、情報処理
装置の基本ハードウェアアーキテクチャで規定された最
大数のチャネルパスＩＤを定義する。そして、該複数の
入出力構成情報のそれぞれに対し、それぞれ異なるチャ
ネルシステムを対応づけた複数のチャネルシステムを設
ける。複数の仮想計算機は、それぞれの仮想計算機の識
別子である仮想計算機ＩＤを持ち、複数の入出力構成情
報は、それぞれ入出力構成情報の識別子である入出力構
成情報ＩＤを持つ。
【００２０】情報処理装置のイニシャライズ処理におい
て、前記サービスプロセッサの記憶装置内の複数の入出
力構成情報を主記憶装置内のハードウェアシステム領域
にロードする。ハードウェアシステム領域は、該ロード
された複数の入出力構成情報をそれぞれ格納する入出力
構成情報領域に加えて、前記仮想計算機の識別子である
仮想計算機ＩＤとそれぞれの入出力構成情報の識別子で
ある入出力構成情報ＩＤとの対応をとる入出力構成情報
ＩＤ格納域、更に、それぞれの入出力構成情報ＩＤに対
応する入出力構成情報領域アドレス格納域を有する。
て、前記サービスプロセッサの記憶装置内の複数の入出
力構成情報を主記憶装置内のハードウェアシステム領域
にロードする。ハードウェアシステム領域は、該ロード
された複数の入出力構成情報をそれぞれ格納する入出力
構成情報領域に加えて、前記仮想計算機の識別子である
仮想計算機ＩＤとそれぞれの入出力構成情報の識別子で
ある入出力構成情報ＩＤとの対応をとる入出力構成情報
ＩＤ格納域、更に、それぞれの入出力構成情報ＩＤに対
応する入出力構成情報領域アドレス格納域を有する。
【００２１】仮想計算機が、仮想計算機ＩＤとチャネル
パスＩＤとを含む入出力処理要求を発行すると、当該仮
想計算機ＩＤに基づき対応する入出力構成情報ＩＤを取
り出し、該入出力構成情報ＩＤを用いて前記入出力構成
情報領域アドレス格納域内の目的とする入出力構成情報
領域アドレスを取り出し、該取り出された入出力構成情
報領域アドレスを用いて入出力構成情報領域を参照する
ことにより目的とする入出力構成情報を特定する。そし
て、該特定された入出力構成情報と当該入出力構成情報
ＩＤ及びチャネルパスＩＤとを用いて、複数のチャネル
システムから１つのチャネルシステムを選択し、該選択
されたチャネルシステムに接続されている複数の入出力
装置から１つの入出力装置を選択してアクセスする。
パスＩＤとを含む入出力処理要求を発行すると、当該仮
想計算機ＩＤに基づき対応する入出力構成情報ＩＤを取
り出し、該入出力構成情報ＩＤを用いて前記入出力構成
情報領域アドレス格納域内の目的とする入出力構成情報
領域アドレスを取り出し、該取り出された入出力構成情
報領域アドレスを用いて入出力構成情報領域を参照する
ことにより目的とする入出力構成情報を特定する。そし
て、該特定された入出力構成情報と当該入出力構成情報
ＩＤ及びチャネルパスＩＤとを用いて、複数のチャネル
システムから１つのチャネルシステムを選択し、該選択
されたチャネルシステムに接続されている複数の入出力
装置から１つの入出力装置を選択してアクセスする。
【００２２】前記アクセスに対する入出力装置の応答と
して、該入出力構成情報ＩＤとチャネルパスＩＤが返送
される。該入出力装置からの応答としての入出力構成情
報ＩＤとチャネルパスＩＤとに基づき、該入出力装置番
号に対応する前記入出力構成情報ＩＤ格納域をアクセス
し、前記入出力構成情報ＩＤに対応する仮想計算機ＩＤ
を取り出し、取り出された仮想計算機ＩＤに対応する仮
想計算機を選択し、該仮想計算機に対して前記のチャネ
ルパスＩＤに基づいて応答を行なう。
して、該入出力構成情報ＩＤとチャネルパスＩＤが返送
される。該入出力装置からの応答としての入出力構成情
報ＩＤとチャネルパスＩＤとに基づき、該入出力装置番
号に対応する前記入出力構成情報ＩＤ格納域をアクセス
し、前記入出力構成情報ＩＤに対応する仮想計算機ＩＤ
を取り出し、取り出された仮想計算機ＩＤに対応する仮
想計算機を選択し、該仮想計算機に対して前記のチャネ
ルパスＩＤに基づいて応答を行なう。
【００２３】仮想計算機制御プログラムが、主記憶装置
内のハードウェアシステム領域をアクセス可能な命令を
発行し、前記入出力構成情報ＩＤ格納域と入出力構成情
報領域アドレス格納域及び入出力構成情報領域の内容を
変更することによって、動的に仮想計算機ＩＤと入出力
構成情報ＩＤの対応の変更や入出力装置の構成の変更も
可能である。
内のハードウェアシステム領域をアクセス可能な命令を
発行し、前記入出力構成情報ＩＤ格納域と入出力構成情
報領域アドレス格納域及び入出力構成情報領域の内容を
変更することによって、動的に仮想計算機ＩＤと入出力
構成情報ＩＤの対応の変更や入出力装置の構成の変更も
可能である。
【００２４】上記構成により、それぞれの仮想計算機の
識別子の仮想計算機ＩＤと入出力構成情報ＩＤの対応を
とることが可能となり、複数の仮想計算機（ＬＰＡＲ）
のそれぞれで、実情報処理装置の基本ハードウェアアー
キテクチャで規定された最大数の入出力チャネルが使用
可能となる。その結果、入出力チャネルを構成している
実情報処理装置の基本ハードウェアアーキテクチャを変
更せずに、情報処理装置全体では、該情報処理装置の基
本ハードウェアアーキテクチャで規定する最大入出力チ
ャネル数を超える入出力チャネルを、複数のＬＰＡＲか
ら同時並行的に、アクティブにアクセスできる。更に、
ＬＰＡＲ上で動作するプログラムの互換性も保持され、
該情報処理装置のハードウェアアーキテクチャで規定さ
れたチャネルパスＩＤのデータ幅の追加が不要となる。
識別子の仮想計算機ＩＤと入出力構成情報ＩＤの対応を
とることが可能となり、複数の仮想計算機（ＬＰＡＲ）
のそれぞれで、実情報処理装置の基本ハードウェアアー
キテクチャで規定された最大数の入出力チャネルが使用
可能となる。その結果、入出力チャネルを構成している
実情報処理装置の基本ハードウェアアーキテクチャを変
更せずに、情報処理装置全体では、該情報処理装置の基
本ハードウェアアーキテクチャで規定する最大入出力チ
ャネル数を超える入出力チャネルを、複数のＬＰＡＲか
ら同時並行的に、アクティブにアクセスできる。更に、
ＬＰＡＲ上で動作するプログラムの互換性も保持され、
該情報処理装置のハードウェアアーキテクチャで規定さ
れたチャネルパスＩＤのデータ幅の追加が不要となる。
【００２５】
【発明の実施の形態】以下、本発明の一実施例を図面を
用いて詳細に説明する。図１は、本発明の入出力チャネ
ル拡張方法を適用した一実施例である仮想計算機システ
ムの構成例の概念を示した図である。図１に於いて、Ｓ
ＶＰ１０はその内部に記憶装置１１を内蔵し、該記憶装
置１１内には、実情報処理装置の基本ハードウェアアー
キテクチャで規定された入出力構成情報が複数保持され
ている。本実施例では入出力構成情報（０）１１１及び
入出力構成情報（１）１１２の二つが保持されていると
する。ＳＶＰ１０は、信号線を介してオペレータコンソ
ールと操作パネルのオペレータ端末１に接続されてお
り、実情報処理装置の操作と制御を司る。ＳＶＰ１０
は、更に、信号線を介して実情報処理装置に接続されて
おり、該実情報処理装置を構成している各装置との通信
が可能な構成をとっている。
用いて詳細に説明する。図１は、本発明の入出力チャネ
ル拡張方法を適用した一実施例である仮想計算機システ
ムの構成例の概念を示した図である。図１に於いて、Ｓ
ＶＰ１０はその内部に記憶装置１１を内蔵し、該記憶装
置１１内には、実情報処理装置の基本ハードウェアアー
キテクチャで規定された入出力構成情報が複数保持され
ている。本実施例では入出力構成情報（０）１１１及び
入出力構成情報（１）１１２の二つが保持されていると
する。ＳＶＰ１０は、信号線を介してオペレータコンソ
ールと操作パネルのオペレータ端末１に接続されてお
り、実情報処理装置の操作と制御を司る。ＳＶＰ１０
は、更に、信号線を介して実情報処理装置に接続されて
おり、該実情報処理装置を構成している各装置との通信
が可能な構成をとっている。
【００２６】実情報処理装置は、１台のＭＳ２０、２台
のＰＩＰ（０）３０とＰＩＰ（１）４０、２台のＩＯＰ
（０）５０とＩＯＰ（１）７０、該２台のＩＯＰ５０，
７０にそれぞれ接続されて各々が複数のＣＨＰからなる
ＣＨＰ群６０，８０、及びＣＨＰ群６０，８０に接続さ
れるＤＥＶ群９０から構成されている。
のＰＩＰ（０）３０とＰＩＰ（１）４０、２台のＩＯＰ
（０）５０とＩＯＰ（１）７０、該２台のＩＯＰ５０，
７０にそれぞれ接続されて各々が複数のＣＨＰからなる
ＣＨＰ群６０，８０、及びＣＨＰ群６０，８０に接続さ
れるＤＥＶ群９０から構成されている。
【００２７】ＩＯＰ（０）５０は、ＤＥＶ群９０と各Ｄ
ＥＶと一対一に対応する複数のＳＣＨからなるＳＣＨ群
５１及びＤＥＶ群９０に接続されたＣＨＰ群６０の中の
どのＣＨＰを使用するかを選択する経路選択回路５２を
有する。同様に、ＩＯＰ（１）７０は、ＤＥＶ群９０の
各ＤＥＶと一対一に対応するＳＣＨ群７１及びＤＥＶ群
９０に接続されたＣＨＰ群８０の中のどのＣＨＰを使用
するかを選択する経路選択回路７２を有する。ＩＯＰ
（０）５０とＣＨＰ群６０で第１のチャネルシステム
を、ＩＯＰ（１）７０とＣＨＰ群８０で第２のチャネル
システム２００を構成し、それぞれのチャネルシステム
１００，２００は、入出力構成情報（０）１１１、入出
力構成情報（１）１１２でそれぞれ対応づけられる。
ＥＶと一対一に対応する複数のＳＣＨからなるＳＣＨ群
５１及びＤＥＶ群９０に接続されたＣＨＰ群６０の中の
どのＣＨＰを使用するかを選択する経路選択回路５２を
有する。同様に、ＩＯＰ（１）７０は、ＤＥＶ群９０の
各ＤＥＶと一対一に対応するＳＣＨ群７１及びＤＥＶ群
９０に接続されたＣＨＰ群８０の中のどのＣＨＰを使用
するかを選択する経路選択回路７２を有する。ＩＯＰ
（０）５０とＣＨＰ群６０で第１のチャネルシステム
を、ＩＯＰ（１）７０とＣＨＰ群８０で第２のチャネル
システム２００を構成し、それぞれのチャネルシステム
１００，２００は、入出力構成情報（０）１１１、入出
力構成情報（１）１１２でそれぞれ対応づけられる。
【００２８】図１の実施例では、このような実情報処理
装置上に、ＬＰＡＲ１とＬＰＡＲ２からなる仮想計算機
システムが構築されている。ここで、ＰＩＰ（０）３０
は、ＬＩＰ（０）３１とＬＩＰ（０）３２とに分割さ
れ、それぞれＬＰＡＲ１とＬＰＡＲ２に割り当てられて
いる。同様に、ＰＩＰ（１）４０は、ＬＩＰ（１）４１
とＬＩＰ（１）４２とに分割され、それぞれＬＰＡＲ１
とＬＰＡＲ２に割り当てられている。チャネルシステム
１００，２００を構成する２台のＩＯＰ５０，７０のう
ち、ＩＯＰ（０）５０がＬＰＡＲ１に割り当てられてお
り、該ＩＯＰ（０）５０内のＳＣＨ群５１には、経路選
択回路５２により一方のＣＨＰ群６０を介して、ＬＰＡ
Ｒ１に割り当てられている複数のＤＥＶが接続されてい
る。更に、ＩＯＰ（１）７０がＬＰＡＲ２に割り当てら
れ、該ＩＯＰ（１）７０内のＳＣＨ群７１には、経路選
択回路７２により他方のＣＨＰ群８０を介して、ＬＰＡ
Ｒ２に割り当てられている複数のＤＥＶが接続されてい
る。
装置上に、ＬＰＡＲ１とＬＰＡＲ２からなる仮想計算機
システムが構築されている。ここで、ＰＩＰ（０）３０
は、ＬＩＰ（０）３１とＬＩＰ（０）３２とに分割さ
れ、それぞれＬＰＡＲ１とＬＰＡＲ２に割り当てられて
いる。同様に、ＰＩＰ（１）４０は、ＬＩＰ（１）４１
とＬＩＰ（１）４２とに分割され、それぞれＬＰＡＲ１
とＬＰＡＲ２に割り当てられている。チャネルシステム
１００，２００を構成する２台のＩＯＰ５０，７０のう
ち、ＩＯＰ（０）５０がＬＰＡＲ１に割り当てられてお
り、該ＩＯＰ（０）５０内のＳＣＨ群５１には、経路選
択回路５２により一方のＣＨＰ群６０を介して、ＬＰＡ
Ｒ１に割り当てられている複数のＤＥＶが接続されてい
る。更に、ＩＯＰ（１）７０がＬＰＡＲ２に割り当てら
れ、該ＩＯＰ（１）７０内のＳＣＨ群７１には、経路選
択回路７２により他方のＣＨＰ群８０を介して、ＬＰＡ
Ｒ２に割り当てられている複数のＤＥＶが接続されてい
る。
【００２９】ＲＭＳ２０は、、ハードウェアが使用し、
ユーザプログラムからはアクセス不能なＨＳＡ２１とユ
ーザプログラムが使用できるプログラム領域２２からな
る。そのうち、プログラム領域２２は、ＬＭＳ２２１と
ＬＭＳ２２２とに分割され、それぞれＬＰＡＲ１とＬＰ
ＡＲ２に割り当てられている。ＨＳＡ２１は、ハイパバ
イザが格納されているハイパバイザ領域２１２、ＳＶＰ
１０の記憶装置１１上の入出力構成情報１１１，１１２
が格納される入出力構成情報格納域（０）２１５と入出
力構成情報格納域（１）２１６、更に、該入出力構成情
報格納域（０）２１５及び入出力構成情報格納域（１）
２１６のアドレスを格納するための入出力構成情報格納
域アドレスアレイ２１４、ハイパバイザによって制御さ
れる複数のＬＰＡＲ（ここではＬＰＡＲ１，ＬＰＡＲ
２）のそれぞれの仮想計算機ＩＤと複数の入出力構成情
報（ここでは構成情報（０）、構成情報（１））のそれ
ぞれの入出力構成情報ＩＤの対応をとる個別情報を格納
するＬＰＡＲ個別情報格納域２１３などから構成され
る。
ユーザプログラムからはアクセス不能なＨＳＡ２１とユ
ーザプログラムが使用できるプログラム領域２２からな
る。そのうち、プログラム領域２２は、ＬＭＳ２２１と
ＬＭＳ２２２とに分割され、それぞれＬＰＡＲ１とＬＰ
ＡＲ２に割り当てられている。ＨＳＡ２１は、ハイパバ
イザが格納されているハイパバイザ領域２１２、ＳＶＰ
１０の記憶装置１１上の入出力構成情報１１１，１１２
が格納される入出力構成情報格納域（０）２１５と入出
力構成情報格納域（１）２１６、更に、該入出力構成情
報格納域（０）２１５及び入出力構成情報格納域（１）
２１６のアドレスを格納するための入出力構成情報格納
域アドレスアレイ２１４、ハイパバイザによって制御さ
れる複数のＬＰＡＲ（ここではＬＰＡＲ１，ＬＰＡＲ
２）のそれぞれの仮想計算機ＩＤと複数の入出力構成情
報（ここでは構成情報（０）、構成情報（１））のそれ
ぞれの入出力構成情報ＩＤの対応をとる個別情報を格納
するＬＰＡＲ個別情報格納域２１３などから構成され
る。
【００３０】以上、本発明を適用した一実施例である仮
想計算機システムの論理構成を説明した。ここで、実情
報処理装置の基本ハードウェアアーキテクチャで規定さ
れた入出力構成情報１１１，１１２のＣＨＰ指定データ
長がそれぞれ８ビットであれば、該入出力構成情報１１
１，１１２の一方に対応づけられているチャネルシステ
ム１００のＣＨＰ群６０の最大入出力チャネル数は２５
６チャネルまで、同様に、入出力構成情報１１１，１１
２の他方に対応づけられているチャネルシステム２００
のＣＨＰ群８０の最大入出力チャネル数も２５６チャネ
ルまでそれぞれ指定可能である。したがって、ＬＰＡＲ
１とＬＰＡＲ２のそれぞれで、該実情報処理装置の基本
ハードウェアアーキテクチャで規定された最大数の入出
力チャネル、即ち、２５６チャネルづつ使用可能であ
る。その結果、ＬＰＡＲ１とＬＰＡＲ２からなる仮想計
算機システム全体では、該情報処理装置の基本ハードウ
ェアアーキテクチャで規定される最大入出力チャネル数
２５６の２倍の５１２チャネルを、ＬＰＡＲ１とＬＰＡ
Ｒ２から同時に並行にアクティブできることになる。
想計算機システムの論理構成を説明した。ここで、実情
報処理装置の基本ハードウェアアーキテクチャで規定さ
れた入出力構成情報１１１，１１２のＣＨＰ指定データ
長がそれぞれ８ビットであれば、該入出力構成情報１１
１，１１２の一方に対応づけられているチャネルシステ
ム１００のＣＨＰ群６０の最大入出力チャネル数は２５
６チャネルまで、同様に、入出力構成情報１１１，１１
２の他方に対応づけられているチャネルシステム２００
のＣＨＰ群８０の最大入出力チャネル数も２５６チャネ
ルまでそれぞれ指定可能である。したがって、ＬＰＡＲ
１とＬＰＡＲ２のそれぞれで、該実情報処理装置の基本
ハードウェアアーキテクチャで規定された最大数の入出
力チャネル、即ち、２５６チャネルづつ使用可能であ
る。その結果、ＬＰＡＲ１とＬＰＡＲ２からなる仮想計
算機システム全体では、該情報処理装置の基本ハードウ
ェアアーキテクチャで規定される最大入出力チャネル数
２５６の２倍の５１２チャネルを、ＬＰＡＲ１とＬＰＡ
Ｒ２から同時に並行にアクティブできることになる。
【００３１】次に、ＳＶＰ１０の記憶装置１１内に格納
されている入出力構成情報１１１，１１２をＭＳ２０の
ＨＳＡ２１内の入出力構成情報格納域２１５，２１６に
ロードする手順の一例について説明する。
されている入出力構成情報１１１，１１２をＭＳ２０の
ＨＳＡ２１内の入出力構成情報格納域２１５，２１６に
ロードする手順の一例について説明する。
【００３２】システムの立ち上げに先立ち、オペレータ
は、オペレータコンソール及び操作パネルのオペレータ
端末１を使用して、ＳＶＰ１０の記憶装置１１に保持さ
れている複数の入出力構成情報から異なる入出力構成情
報ＩＤを持つ入出力構成情報（０）１１１及び入出力構
成情報（１）１１２の選択操作を行う。該操作を指示さ
れたＳＶＰ３２０は、システムの立ち上げ処理の一環と
して、前記オペレータによって選択・指示されている入
出力構成情報（０）１１１及び入出力構成情報（１）１
１２を一旦ＭＳ２０内の作業用領域にロードし、該ロー
ドを完了すると、入出力構成情報（０）１１１及び入出
力構成情報（１）１１２をハードウェアが使用する形式
に変換しながらＨＳＡ２１の入出力構成情報格納域
（０）２１５及び入出力構成情報格納域（１）２１６に
それぞれロードする。このＨＳＡ２１への入出力構成情
報１１１，１１２のロードが完了した後で、ＨＳＡ２１
内の入出力構成情報格納域アドレスアレイ２１４のエン
トリＡ０及びＡ１に、該入出力構成情報１１１，１１２
の格納先である入出力構成情報格納域（０）２１５及び
入出力構成情報格納域（１）２１６のアドレスをそれぞ
れ登録する。
は、オペレータコンソール及び操作パネルのオペレータ
端末１を使用して、ＳＶＰ１０の記憶装置１１に保持さ
れている複数の入出力構成情報から異なる入出力構成情
報ＩＤを持つ入出力構成情報（０）１１１及び入出力構
成情報（１）１１２の選択操作を行う。該操作を指示さ
れたＳＶＰ３２０は、システムの立ち上げ処理の一環と
して、前記オペレータによって選択・指示されている入
出力構成情報（０）１１１及び入出力構成情報（１）１
１２を一旦ＭＳ２０内の作業用領域にロードし、該ロー
ドを完了すると、入出力構成情報（０）１１１及び入出
力構成情報（１）１１２をハードウェアが使用する形式
に変換しながらＨＳＡ２１の入出力構成情報格納域
（０）２１５及び入出力構成情報格納域（１）２１６に
それぞれロードする。このＨＳＡ２１への入出力構成情
報１１１，１１２のロードが完了した後で、ＨＳＡ２１
内の入出力構成情報格納域アドレスアレイ２１４のエン
トリＡ０及びＡ１に、該入出力構成情報１１１，１１２
の格納先である入出力構成情報格納域（０）２１５及び
入出力構成情報格納域（１）２１６のアドレスをそれぞ
れ登録する。
【００３３】次に、ハイパバイザによって制御される複
数のＬＰＡＲ（ここではＬＰＡＲ１とＬＰＡＲ２）のそ
れぞれの仮想計算機ＩＤと入出力構成情報ＩＤの対応を
とる個別情報を保持するＬＰＡＲ個別情報格納域２１３
に格納する当該ＬＰＡＲ個別情報の作成手順を図５及び
図６を用いて説明する。
数のＬＰＡＲ（ここではＬＰＡＲ１とＬＰＡＲ２）のそ
れぞれの仮想計算機ＩＤと入出力構成情報ＩＤの対応を
とる個別情報を保持するＬＰＡＲ個別情報格納域２１３
に格納する当該ＬＰＡＲ個別情報の作成手順を図５及び
図６を用いて説明する。
【００３４】図５は、本発明の入出力チャネル拡張方法
を適用した場合の、複数のＬＰＡＲ（ＬＰＡＲ１、ＬＰ
ＡＲ２）のそれぞれの仮想計算機ＩＤと複数の入出力構
成情報（構成情報（０）、構成情報（１））のそれぞれ
の入出力構成情報ＩＤの対応をとる個別情報を保持する
ＬＰＡＲ個別情報格納域に、当該ＬＰＡＲ個別情報を格
納する命令の概略を示した図であり、図６は、該命令の
実行によって得られる結果を示した図である。
を適用した場合の、複数のＬＰＡＲ（ＬＰＡＲ１、ＬＰ
ＡＲ２）のそれぞれの仮想計算機ＩＤと複数の入出力構
成情報（構成情報（０）、構成情報（１））のそれぞれ
の入出力構成情報ＩＤの対応をとる個別情報を保持する
ＬＰＡＲ個別情報格納域に、当該ＬＰＡＲ個別情報を格
納する命令の概略を示した図であり、図６は、該命令の
実行によって得られる結果を示した図である。
【００３５】ＭＳ２０におけるＨＳＡ２１のハイパバイ
ザ領域２１２で動作する仮想計算機制御プログラムであ
るとことろのハイパバイザは、それぞれのＬＰＡＲ（Ｌ
ＰＡＲ１、ＬＰＡＲ２）を動作可能状態にする前に、図
５に示す形式を持つ命令５００を発行する。該命令５０
０は、命令コードフィールド５０１とオペランドアドレ
スフィールド５０２から構成され、該オペランドアドレ
スフィールド５０２で指定されたアドレスに置かれるオ
ペランド５１０は、ＬＰＡＲ識別子（仮想計算機ＩＤ）
が格納されるフィールド５１１とそれぞれのＬＰＡＲに
対応する入出力構成情報ＩＤを格納するリスト５２０の
アドレスを指定するＬＰＡＲ個別情報アドレスフィール
ド５１２から構成される。
ザ領域２１２で動作する仮想計算機制御プログラムであ
るとことろのハイパバイザは、それぞれのＬＰＡＲ（Ｌ
ＰＡＲ１、ＬＰＡＲ２）を動作可能状態にする前に、図
５に示す形式を持つ命令５００を発行する。該命令５０
０は、命令コードフィールド５０１とオペランドアドレ
スフィールド５０２から構成され、該オペランドアドレ
スフィールド５０２で指定されたアドレスに置かれるオ
ペランド５１０は、ＬＰＡＲ識別子（仮想計算機ＩＤ）
が格納されるフィールド５１１とそれぞれのＬＰＡＲに
対応する入出力構成情報ＩＤを格納するリスト５２０の
アドレスを指定するＬＰＡＲ個別情報アドレスフィール
ド５１２から構成される。
【００３６】ＨＳＡ２１のハイパバイザ領域２１２で動
作するハイパバイザが、ＬＰＡＲ１を動作可能状態にす
る前に、図５に示す形式を持つ命令５００を、該命令の
オペランド５１０であるＬＰＡＲ識別子５１１をＬＰＡ
Ｒ１に対応して“１”とし、同時にＬＰＡＲ個別情報ア
ドレスフィールド５１２で指定される入出力構成情報Ｉ
Ｄ格納リスト５２０の対応する入出力構成情報ＩＤエン
トリを入出力構成情報（０）１１１に対応して“０”に
設定して発行する。その時、該命令５００を発行したハ
イパバイザが走行しているＰＩＰ（０）３０又はＰＩＰ
（１）４０は、ＨＳＡ２１のＬＰＡＲ個別情報格納域２
１３のＬＰＡＲ１に対応するエントリ（ここではＬ０と
する）に、図６の表の項番１で示すＬＰＡＲ識別子
“１”と入出力構成情報ＩＤ“０”のＬＰＡＲ個別情報
を設定する。ＬＰＡＲ２に対しても同様に、ＨＳＡ２１
のハイパバイザ領域２１２で動作するハイパバイザが、
該ＬＰＡＲ２を動作可能状態にする前に、図５に示す形
式の命令５００を、該命令のオペランド５１０であるＬ
ＰＡＲ識別子５１１をＬＰＡＲ２に対応して“２”と
し、同時にＬＰＡＲ個別情報アドレスフィールド５１２
で指定される入出力構成情報ＩＤ格納リスト５２０の対
応する入出力構成情報ＩＤエントリを入出力構成情報
（１）５１２に対応して“１”に設定して発行すること
により、該命令を発行したハイパバイザが走行している
ＰＩＰ（０）３０又はＰＩＰ（１）４０は、ＨＳＡ２１
のＬＰＡＲ個別情報格納域２１３のＬＰＡＲ２に対応す
るエントリ（ここではＬ１とする）に、図６の表の項番
２で示すＬＰＡＲ識別子“２と入出力構成情報ＩＤ
“１”のＬＰＡＲ個別情報を設定する。
作するハイパバイザが、ＬＰＡＲ１を動作可能状態にす
る前に、図５に示す形式を持つ命令５００を、該命令の
オペランド５１０であるＬＰＡＲ識別子５１１をＬＰＡ
Ｒ１に対応して“１”とし、同時にＬＰＡＲ個別情報ア
ドレスフィールド５１２で指定される入出力構成情報Ｉ
Ｄ格納リスト５２０の対応する入出力構成情報ＩＤエン
トリを入出力構成情報（０）１１１に対応して“０”に
設定して発行する。その時、該命令５００を発行したハ
イパバイザが走行しているＰＩＰ（０）３０又はＰＩＰ
（１）４０は、ＨＳＡ２１のＬＰＡＲ個別情報格納域２
１３のＬＰＡＲ１に対応するエントリ（ここではＬ０と
する）に、図６の表の項番１で示すＬＰＡＲ識別子
“１”と入出力構成情報ＩＤ“０”のＬＰＡＲ個別情報
を設定する。ＬＰＡＲ２に対しても同様に、ＨＳＡ２１
のハイパバイザ領域２１２で動作するハイパバイザが、
該ＬＰＡＲ２を動作可能状態にする前に、図５に示す形
式の命令５００を、該命令のオペランド５１０であるＬ
ＰＡＲ識別子５１１をＬＰＡＲ２に対応して“２”と
し、同時にＬＰＡＲ個別情報アドレスフィールド５１２
で指定される入出力構成情報ＩＤ格納リスト５２０の対
応する入出力構成情報ＩＤエントリを入出力構成情報
（１）５１２に対応して“１”に設定して発行すること
により、該命令を発行したハイパバイザが走行している
ＰＩＰ（０）３０又はＰＩＰ（１）４０は、ＨＳＡ２１
のＬＰＡＲ個別情報格納域２１３のＬＰＡＲ２に対応す
るエントリ（ここではＬ１とする）に、図６の表の項番
２で示すＬＰＡＲ識別子“２と入出力構成情報ＩＤ
“１”のＬＰＡＲ個別情報を設定する。
【００３７】なお、ハイパバイザがＬＰＡＲ１，ＬＰＡ
Ｒ２に加え、例えばＬＰＡＲ３をあらたに動作可能状態
にする場合は、該ＬＰＡＲ３のＬＰＡＲ識別子“３”と
それに対応づけられる入出力構成情報（０）１１１ある
いは入出力構成情報（１）１１２の入出力構成情報ＩＤ
“０”あるいは“１”が、ＨＳＡ２１のＬＰＡＲ個別情
報格納域２１３のＬＰＡＲ３に対応するエントリに設定
される。この場合、ＬＰＡＲ１とＬＰＡＲ２とＬＰＡＲ
３全体で、入出力構成情報（０）１１１と入出力構成情
報（１）１１２のそれぞれの基本ハードウェアアーキテ
クチャで規定される最大入出力チャネル（例えば２５６
チャネル）の２倍のチャネル（例えば５１２チャネル）
をアクティブできる。一般に、情報処理装置の基本ハー
ドウェアアーキテクチャで規定する最大入出力チャネル
数を超える入出力チャネルを、複数のＬＰＡＲからアク
タィブできる。
Ｒ２に加え、例えばＬＰＡＲ３をあらたに動作可能状態
にする場合は、該ＬＰＡＲ３のＬＰＡＲ識別子“３”と
それに対応づけられる入出力構成情報（０）１１１ある
いは入出力構成情報（１）１１２の入出力構成情報ＩＤ
“０”あるいは“１”が、ＨＳＡ２１のＬＰＡＲ個別情
報格納域２１３のＬＰＡＲ３に対応するエントリに設定
される。この場合、ＬＰＡＲ１とＬＰＡＲ２とＬＰＡＲ
３全体で、入出力構成情報（０）１１１と入出力構成情
報（１）１１２のそれぞれの基本ハードウェアアーキテ
クチャで規定される最大入出力チャネル（例えば２５６
チャネル）の２倍のチャネル（例えば５１２チャネル）
をアクティブできる。一般に、情報処理装置の基本ハー
ドウェアアーキテクチャで規定する最大入出力チャネル
数を超える入出力チャネルを、複数のＬＰＡＲからアク
タィブできる。
【００３８】また、ハイパバイザが、図５の命令を発行
して、入出力構成情報ＩＤとＬＰＡＲ識別子の対応づけ
を変更することにより、複数のＬＰＡＲを動的に異なる
チャネルシステムと対応づけることができる。
して、入出力構成情報ＩＤとＬＰＡＲ識別子の対応づけ
を変更することにより、複数のＬＰＡＲを動的に異なる
チャネルシステムと対応づけることができる。
【００３９】次に図４を参照して、１つのＬＰＡＲが入
出力処理要求を発行した場合の入出力チャネルの選択手
順を説明する。図４は、１つのＬＰＡＲがＬＰＡＲ識別
ＩＤを伴って入出力処理要求を発行した場合の、ＨＳＡ
２１内の所定領域の参照手順を説明した図である。
出力処理要求を発行した場合の入出力チャネルの選択手
順を説明する。図４は、１つのＬＰＡＲがＬＰＡＲ識別
ＩＤを伴って入出力処理要求を発行した場合の、ＨＳＡ
２１内の所定領域の参照手順を説明した図である。
【００４０】あるＬＰＡＲが入出力処理要求を発行した
場合、そのＬＰＡＲに割り当てられている仮想計算機Ｉ
ＤであるＬＰＡＲ識別ＩＤの値“ｉ”が該入出力処理要
求に付随して送出され、該ＬＰＡＲ識別ＩＤの値“ｉ”
を用いてＬＰＡＲ個別情報格納域２１３のｉ番目のエン
トリであるエントリＬｉを参照する。該ＬＰＡＲ個別情
報格納域２１３のエントリＬｉは、当該ＬＰＡＲに関す
る複数のＬＰＡＲ個別情報を格納する複数のエントリか
らなり、その１つのエントリの構成情報識別ＩＤエント
リに、入出力構成情報領域アドレスアレイ２１４の対応
するエントリをポイントする値であるところの“ｊ”が
設定されている。この構成情報識別ＩＤエントリの
“ｊ”の値を用いて入出力構成情報領域アドレスアレイ
２１４のｊ番目のエントリであるエントリＡｊを参照
し、該エントリＡｊの内容を得る。該入出力構成情報領
域アドレスアレイ２１４のエントリＡｊの内容は、入出
力構成情報格納域のｊ番目のエントリであるエントリＣ
ｊのアドレスを保持している。したがって、この入出力
構成情報領域アドレスアレイ２１４のエントリＡｊの内
容を用いて、入出力構成情報格納域のｊ番目のエントリ
であるエントリＣｊを参照して、当該入出力処理要求を
発行したＬＰＡＲに対応づけられている入出力構成情報
（ｊ）を得る。
場合、そのＬＰＡＲに割り当てられている仮想計算機Ｉ
ＤであるＬＰＡＲ識別ＩＤの値“ｉ”が該入出力処理要
求に付随して送出され、該ＬＰＡＲ識別ＩＤの値“ｉ”
を用いてＬＰＡＲ個別情報格納域２１３のｉ番目のエン
トリであるエントリＬｉを参照する。該ＬＰＡＲ個別情
報格納域２１３のエントリＬｉは、当該ＬＰＡＲに関す
る複数のＬＰＡＲ個別情報を格納する複数のエントリか
らなり、その１つのエントリの構成情報識別ＩＤエント
リに、入出力構成情報領域アドレスアレイ２１４の対応
するエントリをポイントする値であるところの“ｊ”が
設定されている。この構成情報識別ＩＤエントリの
“ｊ”の値を用いて入出力構成情報領域アドレスアレイ
２１４のｊ番目のエントリであるエントリＡｊを参照
し、該エントリＡｊの内容を得る。該入出力構成情報領
域アドレスアレイ２１４のエントリＡｊの内容は、入出
力構成情報格納域のｊ番目のエントリであるエントリＣ
ｊのアドレスを保持している。したがって、この入出力
構成情報領域アドレスアレイ２１４のエントリＡｊの内
容を用いて、入出力構成情報格納域のｊ番目のエントリ
であるエントリＣｊを参照して、当該入出力処理要求を
発行したＬＰＡＲに対応づけられている入出力構成情報
（ｊ）を得る。
【００４１】以上に説明した手順を、図１、図６に示す
実施例に対応させて、以下に詳述する。いま、ＬＰＡＲ
１が入出力処理要求を発行した場合、そのＬＰＡＲに割
り当てられている仮想計算機ＩＤであるＬＰＡＲ識別Ｉ
Ｄの値の“１”が該入出力処理要求に付随して送出さ
れ、該ＬＰＡＲ識別ＩＤの値“１”を用いてＬＰＡＲ個
別情報格納域２１３の１番目のエントリであるエントリ
Ｌ０を参照する。このＬＰＡＲ個別情報格納域２１３の
エントリＬ０には、ＬＰＡＲ１に関する複数のＬＰＡＲ
個別情報が格納されており、その一つの入出力構成情報
ＩＤエントリに、入出力構成情報領域アドレスアレイ２
１４の対応するエントリをポイントする値であるところ
の“０”が設定されている。この入出力構成情報ＩＤの
“０”の値を用いて入出力構成情報領域アドレスアレイ
２１４の１番目のエントリであるエントリＡ０を参照
し、該エントリＡ０の内容を得る。この入出力構成情報
領域アドレスアレイ２２４のエントリＡ０の内容は、入
出力構成情報格納域の１番目のエントリＣ０のアドレ
ス、即ち、入出力構成情報格納域（０）２１５のアドレ
スを保持している。
実施例に対応させて、以下に詳述する。いま、ＬＰＡＲ
１が入出力処理要求を発行した場合、そのＬＰＡＲに割
り当てられている仮想計算機ＩＤであるＬＰＡＲ識別Ｉ
Ｄの値の“１”が該入出力処理要求に付随して送出さ
れ、該ＬＰＡＲ識別ＩＤの値“１”を用いてＬＰＡＲ個
別情報格納域２１３の１番目のエントリであるエントリ
Ｌ０を参照する。このＬＰＡＲ個別情報格納域２１３の
エントリＬ０には、ＬＰＡＲ１に関する複数のＬＰＡＲ
個別情報が格納されており、その一つの入出力構成情報
ＩＤエントリに、入出力構成情報領域アドレスアレイ２
１４の対応するエントリをポイントする値であるところ
の“０”が設定されている。この入出力構成情報ＩＤの
“０”の値を用いて入出力構成情報領域アドレスアレイ
２１４の１番目のエントリであるエントリＡ０を参照
し、該エントリＡ０の内容を得る。この入出力構成情報
領域アドレスアレイ２２４のエントリＡ０の内容は、入
出力構成情報格納域の１番目のエントリＣ０のアドレ
ス、即ち、入出力構成情報格納域（０）２１５のアドレ
スを保持している。
【００４２】次に、この入出力構成情報領域アドレスア
レイ２１４のエントリＡ０の内容により、入出力構成情
報格納域（０）２１５を参照する。そして、入出力構成
情報（０）に対応するチャネルシステムの識別ＩＤを
得、ここでは該チャネルシステムの識別ＩＤが“０”で
あるとすると、チャネルシステム１００に入出力処理要
求を送出する。
レイ２１４のエントリＡ０の内容により、入出力構成情
報格納域（０）２１５を参照する。そして、入出力構成
情報（０）に対応するチャネルシステムの識別ＩＤを
得、ここでは該チャネルシステムの識別ＩＤが“０”で
あるとすると、チャネルシステム１００に入出力処理要
求を送出する。
【００４３】ＩＯＰ（０）５０を制御するチャネルシス
テム１００は、ＩＯＰ（０）５０に、ＬＰＡＲ１が指定
したサブチャネル番号と入出力構成情報格納域（０）２
１５のアドレスを送信する。ＩＯＰ（０）５０は、指定
されたサブチャネルの入出力構成情報を入出力構成情報
格納域（０）２１５から読み出し、該読み出したサブチ
ャネルの入出力構成情報の中から１つ又は複数のチャネ
ルパスＩＤを取り出し、該取り出したチャネルパスＩＤ
を経路選択回路５２に投入する。ＩＯＰ（０）５０の経
路選択回路５２は、該投入されたチャネルパスＩＤを用
いて使用可能なＣＨＰの選択を行い、該選択されたＩＯ
Ｐ（０）５０に属するＣＨＰを介して複数のＤＥＶの内
の１つのＤＥＶまでの経路を決定し、ＤＥＶ起動をかけ
ることで、目的とするＤＥＶに対して入出力オペレーシ
ョンを起動する。
テム１００は、ＩＯＰ（０）５０に、ＬＰＡＲ１が指定
したサブチャネル番号と入出力構成情報格納域（０）２
１５のアドレスを送信する。ＩＯＰ（０）５０は、指定
されたサブチャネルの入出力構成情報を入出力構成情報
格納域（０）２１５から読み出し、該読み出したサブチ
ャネルの入出力構成情報の中から１つ又は複数のチャネ
ルパスＩＤを取り出し、該取り出したチャネルパスＩＤ
を経路選択回路５２に投入する。ＩＯＰ（０）５０の経
路選択回路５２は、該投入されたチャネルパスＩＤを用
いて使用可能なＣＨＰの選択を行い、該選択されたＩＯ
Ｐ（０）５０に属するＣＨＰを介して複数のＤＥＶの内
の１つのＤＥＶまでの経路を決定し、ＤＥＶ起動をかけ
ることで、目的とするＤＥＶに対して入出力オペレーシ
ョンを起動する。
【００４４】同様に、ＬＰＡＲ２が入出力処理要求を発
行した場合、そのＬＰＡＲに割り当てられている仮想計
算機ＩＤであるＬＰＡＲ識別ＩＤの値の“２”が該入出
力処理要求に付随して送出され、該ＬＰＡＲ識別ＩＤの
値“２”を用いてＬＰＡＲ個別情報格納域２１３の２番
目のエントリであるエントリＬ１を参照する。このＬＰ
ＡＲ個別情報格納域２１３のエントリＬ１には、ＬＰＡ
Ｒ２に関する複数のＬＰＡＲ個別情報が格納されてお
り、その１つの入出力構成情報ＩＤエントリに、入出力
構成情報領域アドレスアレイ２１４の対応するエントリ
をポイントする値であるところの“１”が設定されてい
る。この入出力構成情報ＩＤエントリの“１”の値を用
いて、入出力構成情報領域アドレスアレイ２１４の２番
目のエントリであるエントリＡ１を参照し、該エントリ
Ａ１の内容を得る。この入出力構成情報領域アドレスア
レイ２１４のエントリＡ１の内容は、入出力構成情報格
納域（１）２１６のアドレスを保持している。
行した場合、そのＬＰＡＲに割り当てられている仮想計
算機ＩＤであるＬＰＡＲ識別ＩＤの値の“２”が該入出
力処理要求に付随して送出され、該ＬＰＡＲ識別ＩＤの
値“２”を用いてＬＰＡＲ個別情報格納域２１３の２番
目のエントリであるエントリＬ１を参照する。このＬＰ
ＡＲ個別情報格納域２１３のエントリＬ１には、ＬＰＡ
Ｒ２に関する複数のＬＰＡＲ個別情報が格納されてお
り、その１つの入出力構成情報ＩＤエントリに、入出力
構成情報領域アドレスアレイ２１４の対応するエントリ
をポイントする値であるところの“１”が設定されてい
る。この入出力構成情報ＩＤエントリの“１”の値を用
いて、入出力構成情報領域アドレスアレイ２１４の２番
目のエントリであるエントリＡ１を参照し、該エントリ
Ａ１の内容を得る。この入出力構成情報領域アドレスア
レイ２１４のエントリＡ１の内容は、入出力構成情報格
納域（１）２１６のアドレスを保持している。
【００４５】この入出力構成情報領域アドレスアレイ２
１４のエントリＡ１の内容により、入出力構成情報格納
域（１）２１６を参照し、入出力構成情報（１）に対応
するチャネルシステムの識別ＩＤを得、該チャネルシス
テムの識別ＩＤが“１”であるとすると、チャネルシス
テム２００に入出力処理要求を送出する。
１４のエントリＡ１の内容により、入出力構成情報格納
域（１）２１６を参照し、入出力構成情報（１）に対応
するチャネルシステムの識別ＩＤを得、該チャネルシス
テムの識別ＩＤが“１”であるとすると、チャネルシス
テム２００に入出力処理要求を送出する。
【００４６】ＩＯＰ（１）７０を制御するチャネルシス
テム２００は、該ＩＯＰ（１）７０に、ＬＰＡＲ２が指
定したサブチャネル番号と入出力構成情報領域（１）２
１６のアドレスを送信する。ＩＯＰ（１）７０は、指定
されたサブチャネルの入出力構成情報を入出力構成情報
格納域（１）２１６から読み出し、該読み出したサブチ
ャネルの入出力構成情報の中から１つ又は複数のチャネ
ルパスＩＤを取り出し、該取り出したチャネルパスＩＤ
を経路選択回路７２に投入する。ＩＯＰ（１）７０の経
路選択回路７２は、該投入されたチャネルパスＩＤを用
いて使用可能なＣＨＰの選択を行い、該選択されたＩＯ
Ｐ（１）７０に属するＣＨＰを介して複数のＤＥＶの内
の１つのＤＥＶまでの経路を決定し、ＤＥＶ起動をかけ
ることで、目的とするＤＥＶに対して入出力オペレーシ
ョンを起動する。
テム２００は、該ＩＯＰ（１）７０に、ＬＰＡＲ２が指
定したサブチャネル番号と入出力構成情報領域（１）２
１６のアドレスを送信する。ＩＯＰ（１）７０は、指定
されたサブチャネルの入出力構成情報を入出力構成情報
格納域（１）２１６から読み出し、該読み出したサブチ
ャネルの入出力構成情報の中から１つ又は複数のチャネ
ルパスＩＤを取り出し、該取り出したチャネルパスＩＤ
を経路選択回路７２に投入する。ＩＯＰ（１）７０の経
路選択回路７２は、該投入されたチャネルパスＩＤを用
いて使用可能なＣＨＰの選択を行い、該選択されたＩＯ
Ｐ（１）７０に属するＣＨＰを介して複数のＤＥＶの内
の１つのＤＥＶまでの経路を決定し、ＤＥＶ起動をかけ
ることで、目的とするＤＥＶに対して入出力オペレーシ
ョンを起動する。
【００４７】以上説明した如く、図１の実施例では、Ｌ
ＰＡＲ１とＬＰＡＲ２のそれぞれのＬＰＡＲに割り当て
られた２つの入出力構成情報を独立して持たせ、それぞ
れの入出力構成情報に対応するチャネルシステム１０
０，２００毎に、実情報処理装置の基本ハードウェアア
ーキテクチャで規定された最大データ幅まで指定可能な
数だけのＣＨＰ群６０，８０を持たせることにより、Ｌ
ＰＡＲ１とＬＰＡＲ２のそれぞれで、実情報処理装置の
基本ハードウェアアーキテクチャで規定されたチャネル
パスＩＤの最大データ幅（例えば、８ビット）迄の入出
力チャネルを使用可能とする事が出来る。その結果、入
出力チャネルを構成している実情報処理装置の基本ハー
ドウェアアーキテクチャを変更せずに、情報処理装置全
体では、該情報処理装置の基本ハードウェアアーキテク
チャで規定する最大入出力チャネル数の２倍の入出力チ
ャネルを、ＬＰＡＲ１とＬＰＡＲ２から同時並行的にア
クセスが可能となる。これは、ＬＰＡＲが３以上でも同
様である。また、入出力構成情報を３以上とし、対応す
るチャネルシステムを増やせば、基本ハードウェアアー
キテクチャで規定する最大入出力チャネル数の３倍以上
の入出力チャネルを複数のＬＰＡＲからアクセス可能と
なる。
ＰＡＲ１とＬＰＡＲ２のそれぞれのＬＰＡＲに割り当て
られた２つの入出力構成情報を独立して持たせ、それぞ
れの入出力構成情報に対応するチャネルシステム１０
０，２００毎に、実情報処理装置の基本ハードウェアア
ーキテクチャで規定された最大データ幅まで指定可能な
数だけのＣＨＰ群６０，８０を持たせることにより、Ｌ
ＰＡＲ１とＬＰＡＲ２のそれぞれで、実情報処理装置の
基本ハードウェアアーキテクチャで規定されたチャネル
パスＩＤの最大データ幅（例えば、８ビット）迄の入出
力チャネルを使用可能とする事が出来る。その結果、入
出力チャネルを構成している実情報処理装置の基本ハー
ドウェアアーキテクチャを変更せずに、情報処理装置全
体では、該情報処理装置の基本ハードウェアアーキテク
チャで規定する最大入出力チャネル数の２倍の入出力チ
ャネルを、ＬＰＡＲ１とＬＰＡＲ２から同時並行的にア
クセスが可能となる。これは、ＬＰＡＲが３以上でも同
様である。また、入出力構成情報を３以上とし、対応す
るチャネルシステムを増やせば、基本ハードウェアアー
キテクチャで規定する最大入出力チャネル数の３倍以上
の入出力チャネルを複数のＬＰＡＲからアクセス可能と
なる。
【００４８】なお、本実施例では、主記憶上にて制御を
構成する入出力チャネルの拡張方式と論理分割方式を例
示したが、ハードウェア論理での制御及び構成からなる
入出力チャネルの拡張方式と論理分割方式で実現しても
良いことは言うまでもなく、更に両方の方式を混在させ
た入出力チャネルの拡張方式と論理分割方式で実現して
も良いことは言うまでもない。
構成する入出力チャネルの拡張方式と論理分割方式を例
示したが、ハードウェア論理での制御及び構成からなる
入出力チャネルの拡張方式と論理分割方式で実現しても
良いことは言うまでもなく、更に両方の方式を混在させ
た入出力チャネルの拡張方式と論理分割方式で実現して
も良いことは言うまでもない。
【００４９】
【発明の効果】本発明によれば、仮想計算機毎に異なる
ＩＯＰのチャネルシステムを割り当て、ＬＰＡＲの識別
ＩＤを用いて、チャネルシステムを選択することによ
り、実情報処理装置のハードウェアアーキテクチャを変
更せず、ＬＰＡＲ上で動作するプログラムの互換性をも
保持しながら、ハードウェアアーキテクチャを超えるチ
ャネル数を持つ仮想計算機システムを構築することがで
き、工業的コストを抑え、システムの拡張性を柔軟に
し、仮想計算機システムの規模と性能を格段に向上させ
ることが出来る。
ＩＯＰのチャネルシステムを割り当て、ＬＰＡＲの識別
ＩＤを用いて、チャネルシステムを選択することによ
り、実情報処理装置のハードウェアアーキテクチャを変
更せず、ＬＰＡＲ上で動作するプログラムの互換性をも
保持しながら、ハードウェアアーキテクチャを超えるチ
ャネル数を持つ仮想計算機システムを構築することがで
き、工業的コストを抑え、システムの拡張性を柔軟に
し、仮想計算機システムの規模と性能を格段に向上させ
ることが出来る。
【図１】本発明の入出力チャネル拡張方法を適用した仮
想計算機システムの構成例の概念を示すブロック図であ
る。
想計算機システムの構成例の概念を示すブロック図であ
る。
【図２】従来技術の単一実計算機システムの構成概念を
示すブロック図である。
示すブロック図である。
【図３】従来技術により図１に示したの実計算機システ
ム上に仮想計算機システムを構築した時の概念を示すブ
ロック図である。
ム上に仮想計算機システムを構築した時の概念を示すブ
ロック図である。
【図４】図１においてＬＰＡＲがＬＰＡＲ識別ＩＤを伴
って入出力処理要求を発行した場合のＨＳＡ内の参照手
順を示した図である。
って入出力処理要求を発行した場合のＨＳＡ内の参照手
順を示した図である。
【図５】本発明を適用した場合のＬＰＡＲ個別情報格納
域に複数の仮想計算機ＩＤと入出力構成情報ＩＤの対応
をとる個別情報を格納する命令の概略を示した図であ
る。
域に複数の仮想計算機ＩＤと入出力構成情報ＩＤの対応
をとる個別情報を格納する命令の概略を示した図であ
る。
【図６】図５に示した命令の実行によって得られる仮想
計算機ＩＤと入出力構成情報ＩＤの対応を示した図であ
る。
計算機ＩＤと入出力構成情報ＩＤの対応を示した図であ
る。
１０ サービスプロセッサ
１１１，１１２ 入出力構成情報
２０ 実記憶装置
２１ ハードウェアシステム領域
２２２ ハイパバイザ領域
２２３ ＬＰＡＲ個別情報格納域
２２４ 入出力構成情報領域アドレスアレイ
２２５，２２６ 入出力構成情報格納域
３０，４０ 実中央処理装置
５０，７０ 実入出力処理装置
５１，７１ サブチャネル群
５２，７２ 経路選択回路
６０，８０ 入出力チャネル群
９０ 入出力装置群
１００，２００ チャネルシステム
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 佐藤 喜一
神奈川県秦野市堀山下１番地 株式会社
日立製作所 汎用コンピュータ事業部
内
(56)参考文献 特開 平６−4446（ＪＰ，Ａ)
特開 平８−83233（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 13/10 330
G06F 13/14 310
ＪＩＣＳＴファイル（ＪＯＩＳ)
Claims (2)
- 【請求項１】 中央処理装置、記憶装置、入出力チャネ
ル、該入出力チャネルを制御する入出力処理装置、入出
力チャネルに接続される入出力装置を備え、記憶装置に
格納される仮想計算機制御プログラムの制御下で複数の
仮想計算機が動作する情報処理装置における入出力チャ
ネルの拡張方法であって、 基本ハードウエアアーキテ
クチャで規定される最大数の入出力チャネルと当該入出
力チャネルに接続される入出力装置との対応を定義可能
な入出力構成情報を複数、前記記憶装置に保持し、 前
記複数の入出力構成情報のそれぞれに対応して、基本ハ
ードウエアアーキテクチャで規定される最大数までの異
なる入出力チャネルがそれぞれ使用可能な複数の入出力
処理装置を備え、 前記複数の入出力構成情報と前記複数の仮想計算機とを
対応つけることにより、前記基本ハードウエアアーキテ
クチャで規定される最大入出力チャネル数を超える入出
力チャネルを複数の仮想計算機から同時並列的にアクテ
ィブ可能とすることを特徴とする情報処理装置の入出力
チャネル拡張方法。 - 【請求項２】 請求項１記載の情報処理装置の入出力チ
ャネルの拡張方法において、仮想計算機制御プログラム
により入出力構成情報と仮想計算機の対応づけを変更し
て、それぞれの仮想計算機が動的に異なる入出力処理装
置の入出力チャネルをアクティブせしめることを特徴と
する情報処理装置の入出力チャネル拡張方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08491996A JP3490212B2 (ja) | 1996-04-08 | 1996-04-08 | 情報処理装置の入出力チャネル拡張方法 |
| US08/833,349 US5996026A (en) | 1995-09-05 | 1997-04-04 | Method and apparatus for connecting i/o channels between sub-channels and devices through virtual machines controlled by a hypervisor using ID and configuration information |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08491996A JP3490212B2 (ja) | 1996-04-08 | 1996-04-08 | 情報処理装置の入出力チャネル拡張方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09274598A JPH09274598A (ja) | 1997-10-21 |
| JP3490212B2 true JP3490212B2 (ja) | 2004-01-26 |
Family
ID=13844129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08491996A Expired - Fee Related JP3490212B2 (ja) | 1995-09-05 | 1996-04-08 | 情報処理装置の入出力チャネル拡張方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3490212B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002132518A (ja) | 2000-10-25 | 2002-05-10 | Fujitsu Ltd | 仮想計算機システムおよび仮想計算機間の入出力装置交換方法 |
| JP2002157092A (ja) * | 2000-11-17 | 2002-05-31 | Hitachi Ltd | 記憶システムおよび記憶システム間のデータ転送方法 |
| JP4788124B2 (ja) * | 2004-09-16 | 2011-10-05 | 株式会社日立製作所 | データ処理システム |
| JP4733399B2 (ja) * | 2005-01-28 | 2011-07-27 | 株式会社日立製作所 | 計算機システム、計算機、ストレージ装置及び管理端末 |
| JP2008021252A (ja) * | 2006-07-14 | 2008-01-31 | Hitachi Ltd | 計算機システム及びアドレス割当方法 |
| JP5930046B2 (ja) * | 2012-08-17 | 2016-06-08 | 富士通株式会社 | 情報処理装置、及び情報処理装置の制御方法 |
| WO2017068770A1 (ja) * | 2015-10-22 | 2017-04-27 | 日本電気株式会社 | コンピュータ、デバイス割当管理方法及びプログラム記録媒体 |
-
1996
- 1996-04-08 JP JP08491996A patent/JP3490212B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09274598A (ja) | 1997-10-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5996026A (en) | Method and apparatus for connecting i/o channels between sub-channels and devices through virtual machines controlled by a hypervisor using ID and configuration information | |
| JP3225804B2 (ja) | 入出力チャネルの拡張方式 | |
| US5553291A (en) | Virtual machine control method and virtual machine system | |
| US5819061A (en) | Method and apparatus for dynamic storage reconfiguration in a partitioned environment | |
| US5704055A (en) | Dynamic Reconfiguration of main storage and expanded storage by means of a service call logical processor | |
| US5088031A (en) | Virtual machine file control system which translates block numbers into virtual addresses then into real addresses for accessing main storage | |
| US7539782B2 (en) | Method of virtualizing I/O resources in a computer system | |
| US5584042A (en) | Dynamic I/O data address relocation facility | |
| EP0137191A2 (en) | Virtual machine system controller | |
| US5652853A (en) | Multi-zone relocation facility computer memory system | |
| US5684974A (en) | Method and apparatus for controlling reconfiguration of storage-device memory areas | |
| GB2256513A (en) | Dynamically relocating main storage to virtual machine | |
| JPH0330897B2 (ja) | ||
| JPH0635731A (ja) | 入出力チャネル・サブシステム・コール命令制御方法およびｃｅｃの解釈実行方法 | |
| JPH10283210A (ja) | 仮想計算機システム間の仮想計算機移動制御方式 | |
| US5146605A (en) | Direct control facility for multiprocessor network | |
| US5341484A (en) | Virtual machine system having an extended storage | |
| JP3490212B2 (ja) | 情報処理装置の入出力チャネル拡張方法 | |
| US5369750A (en) | Method and apparatus for configuring multiple absolute address spaces | |
| JPS626261B2 (ja) | ||
| EP2645245B1 (en) | Information processing apparatus, apparatus mangement method, and apparatus management program | |
| JP2556018B2 (ja) | チヤネルパスグル−プ管理方式 | |
| JPH06110717A (ja) | 複合計算機システム | |
| JPS6336012B2 (ja) | ||
| KR920004409B1 (ko) | 가상 컴퓨터를 위한 입.출력 처리 시스템 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |