JP3481794B2 - 液晶表示装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶表示装置に係
わり、特に、液晶表示パネルの全画素数に対して、表示
データ数が少ない場合に適用して有効な技術に関する。

【０００２】

【従来の技術】従来、液晶表示装置の１つとして、ＴＦ
Ｔ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）方式
のアクティブマトリクス形液晶表示装置が知られてい
る。

【０００３】図２０は、従来のＴＦＴ方式のアクティブ
マトリクス形液晶表示装置の１つであるＴＦＴ方式の液
晶表示モジュールの概略構成を示すブロック図である。

【０００４】同図に示す液晶表示モジュールは、液晶表
示パネル（ＴＦＴ−ＬＣＤ）の上側にドレインドライバ
５３０が配置され、また、液晶表示パネル（ＴＦＴ−Ｌ
ＣＤ）の側面部には、ゲートドライバ５４０、インタフ
ェース部５００が配置される。

【０００５】インタフェース部５００はインタフェース
基板に実装され、また、ドレインドライバ５３０、ゲー
トドライバ５４０も、それぞれ専用のプリント基板に実
装される。

【０００６】液晶表示パネル（ＴＦＴ−ＬＣＤ）は、マ
トリクス状に形成され、ドレイン信号線（Ｄ）とゲート
信号線（Ｇ）との交差領域内に配置される複数の画素を
有する。

【０００７】各画素は、薄膜トランジスタ（ＴＦＴ）、
画素電極（図示せず）、コモン電極、液晶容量（ＣL
C）、および、付加容量（ＣADD ）から構成される。

【０００８】以下、本明細書では、行方向に配置された
各画素を１表示ラインと称する。

【０００９】図２１は、図２０に示す液晶表示パネル
（ＴＦＴ−ＬＣＤ）の等価回路を示す図である。

【００１０】図２１に示すように、各画素の薄膜トラン
ジスタ（ＴＦＴ）は、隣接する２本の信号線（ドレイン
信号線（Ｄ）またはゲート信号線（Ｇ））と、隣接する
２本の信号線（ゲート信号線（Ｇ）またはドレイン信号
線（Ｄ））との交差領域内に配置される。

【００１１】薄膜トランジスタ（ＴＦＴ）のソース電極
は画素電極に接続され、画素電極とコモン電極との間に
液晶層が設けられるので、薄膜トランジスタ（ＴＦＴ）
のソース電極とコモン電極との間には、液晶容量（ＣL
C）が等価的に接続される。

【００１２】また、薄膜トランジスタ（ＴＦＴ）のソー
ス電極と前段の表示ラインのゲート信号線（Ｇ）との間
には、付加容量（ＣADD ）が接続される。

【００１３】列方向に配置された各画素における薄膜ト
ランジスタ（ＴＦＴ）のドレイン電極は、それぞれドレ
イン信号線（Ｄ）に接続され、各ドレイン信号線（Ｄ）
は、ドレイン信号線（Ｄ）に液晶を駆動するための映像
電圧（表示データ電圧）を供給するドレインドライバ５
３０に接続される。

【００１４】また、行方向に配置された各画素における
薄膜トランジスタ（ＴＦＴ）のゲート電極は、それぞれ
ゲート信号線（Ｇ）に接続され、各ゲート信号線（Ｇ）
は、１水平走査時間、薄膜トランジスタ（ＴＦＴ）のゲ
ートに正のバイアス電圧、あるいは、負のバイアス電圧
を供給するゲートドライバ５４０に接続される。

【００１５】薄膜トランジスタ（ＴＦＴ）は、ゲート電
極に正のバイアス電圧を印加すると導通し、ゲート電極
に負のバイアス電圧を印加すると不導通になる。

【００１６】ここで、図２０に示す液晶表示パネル（Ｔ
ＦＴ−ＬＣＤ）は、６４０×３×４８０画素から構成さ
れる。

【００１７】図２０に示す液晶表示モジュールおいて、
インタフェース部５００は、表示制御装置５１０と電源
回路５２０とから構成される。

【００１８】表示制御装置５１０は、１個の半導体集積
回路（ＬＳＩ）から構成され、本体コンピュータ側から
送信されてくるクロック信号、ディスプレイタイミング
信号、水平同期信号、垂直同期信号の各表示制御信号、
表示用データを基に、ドレインドライバ５３０、およ
び、ゲートドライバ５４０を制御・駆動する。

【００１９】電源回路５２０は、正電圧生成回路５２
１、負電圧生成回路５２２、コモン電極（対向電極）電
圧生成回路５２３、ゲート電極電圧生成回路５２４、マ
ルチプレクサ５２５から構成される。

【００２０】正電圧生成回路５２１、負電圧生成回路５
２２は、それぞれ直列抵抗分圧回路で構成され、正電圧
の階調階調基準電圧、あるいは、負電圧の階調階調基準
電圧を生成する。

【００２１】マルチプレクサ５２５は、表示制御装置５
１０からの交流化信号（交流化タイミング信号）に応じ
て、正電圧生成回路５２１、あるいは、負電圧生成回路
５２２からの出力電圧を切り替えてドレインドライバ５
３０に出力する。

【００２２】コモン電極電圧生成回路５２３はコモン電
極に印加する駆動電圧を、ゲート電極電圧生成回路５２
４は薄膜トランジスタ（ＴＦＴ）のゲートに印加する駆
動電圧（正のバイアス電圧および負のバイアス電圧）を
生成する。

【００２３】図２２は、図２０に示すドレインドライバ
５３０の概略構成を示すブロック図である。

【００２４】同図に示すように、ドレインドライバ５３
０は、１個の階調電圧生成回路５５７を有し、前記階調
電圧生成回路５５７は、正電圧生成回路５２１あるいは
負電圧生成回路５２２から入力される９値の階調基準電
圧（Ｖ０〜Ｖ８）に基づいて６４階調分の階調電圧を生
成し、電圧バスライン５５８を介して出力回路５５６に
出力する。

【００２５】また、ドレインドライバ５３０の制御回路
５５１内のシフトレジスタ回路５５２は、表示制御装置
５１０から入力される表示データラッチ用クロック信号
（Ｄ２）（以下、クロック信号（Ｄ２）と称す。）に基
づいて、入力レジスタ回路５５３のデータ取り込み用信
号を生成し、入力レジスタ回路５５３に出力する。

【００２６】入力レジスタ回路５５３は、シフトレジス
タ回路５５２から出力されるデータ取り込み用信号に基
づき、表示制御装置５１０から入力される表示データラ
ッチ用クロック信号（Ｄ２）に同期して、各色毎６ビッ
トの表示データを出力本数分だけラッチする。

【００２７】ストレージレジスタ回路５５４は、表示制
御装置５１０から入力される出力タイミング制御用クロ
ック信号（Ｄ１）（以下、クロック信号（Ｄ１）と称
す）に応じて、全ての入力レジスタ回路５５３内の表示
データをラッチする。

【００２８】このストレージレジスタ回路５５４に取り
込まれた表示データは、レベルシフト回路５５５を介し
て出力回路５５６に入力される。

【００２９】出力回路５５６は、レベルシフト回路５５
５からの表示データおよび交流化信号に基づき、電圧バ
スライン５５８を介して入力される６４階調の階調電圧
の中の１つを選択して、ドレイン信号線（Ｄ）に出力す
る。

【００３０】ここで、入力レジスタ回路５５３、およ
び、ストレージレジスタ回路５５４は、データラッチ部
を構成する。

【００３１】図２３は、図２０に示すゲートドライバ５
４０の概略構成を示すブロック図である。

【００３２】同図に示すゲートドライバ５４０はロジッ
ク回路５６１を備え、ロジック回路５６１は、フレーム
開始指示信号（あるいは前段のキャリー信号）が入力さ
れると、表示制御装置５１０から入力されるクロック信
号（Ｇ１）に基づきシフト信号を生成し、シフトレジス
タ回路５６２に出力する。

【００３３】シフトレジスタ回路５６２は、ロジック回
路５６１からのシフト信号に基づき、表示制御装置５１
０から入力されるシフトクロック信号（Ｇ１）（以下、
クロック信号（Ｇ１）と称す。）に同期したゲート選択
信号を、各出力端子から順次出力する。

【００３４】このシフトレジスタ回路５６２からのゲー
ト選択信号は、レベルシフト回路５６３を介して出力回
路５６４に入力される。

【００３５】出力回路５６４は、ゲート選択信号が出力
されるゲート信号線（Ｇ）に、薄膜トランジスタがＯＮ
となるゲート電圧（正のバイアス電圧）を、それ以外の
ゲート信号線（Ｇ）に、薄膜トランジスタがＯＦＦとな
るゲート電圧（負のバイアス電圧）を出力する。

【００３６】これにより、ゲートドライバ５４０は、表
示制御装置５１０から入力されるクロック信号（Ｇ１）
に基づき、液晶表示パネル（ＴＦＴ−ＬＣＤ）の各ゲー
ト信号線（Ｇ）に接続された複数の薄膜トランジスタ
（ＴＦＴ）を、１水平時間毎に、順次導通させる。

【００３７】図２４は、図２０に示す本体コンピュータ
側からの表示制御信号および表示制御装置５１０で生成
する制御信号のタイミングチャートを示す図である。

【００３８】表示制御装置５１０は、ディスプレイタイ
ミング信号が入力されると、これを表示開始位置と判断
し、受け取った単純１列の表示データを、表示データの
バスライン５３３を介してドレインドライバ５３０に出
力する。

【００３９】その際、表示制御装置５１０は、ドレイン
ドライバ５３０の入力レジスタ回路５５３に、表示デー
タをラッチするための制御信号であるクロック信号（Ｄ
２）を信号線５３１を介してドレインドライバ５３０に
出力する。

【００４０】この場合に、本体コンピュータ側からの表
示データは、１画素単位、即ち、赤（Ｒ）、緑（Ｇ）、
青（Ｂ）の各データを１つの組にして単位時間毎に転送
する。

【００４１】ここで、表示データは、各色毎６ビットの
１８ビットで構成されている。

【００４２】さらに、ドレインドライバ５３０の前段の
キャリー出力は、そのまま次段のドレインドライバ５３
０のキャリー入力に入力され、このキャリー信号により
ドレインドライバ５３０のデータラッチ動作が制御さ
れ、誤った表示データがデータラッチ部に書き込まれる
のを防止している。

【００４３】また、表示制御装置５１０は、ディスプレ
イタイミング信号が入力されてから所定数のクロック信
号をカウントすることにより、ディスプレイタイミング
信号の入力が終了したか、または、ディスプレイタイミ
ング信号が入力されてから所定の一定時間が過ぎたかを
判断し、これにより、１水平分の表示データが終了した
ものとして、ドレインドライバ５３０の入力レジスタ回
路５５３にラッチされていた表示データを、ストレージ
レジスタ回路５５４にラッチし、液晶表示パネル（ＴＦ
Ｔ−ＬＣＤ）のドレイン信号線（Ｄ）に出力するための
制御信号であるクロック信号（Ｄ１）を信号線５３２を
介してドレインドライバ５３０に出力する。

【００４４】また、表示制御装置５１０は、垂直同期信
号入力後に、第１番目のディスプレイタイミング信号が
入力されると、これを第１番目の表示ラインと判断して
信号線５４２を介してゲートドライバ５４０にフレーム
開始指示信号を出力する。

【００４５】さらに、表示制御装置５１０は、水平同期
信号に基づいて、１水平走査時間毎に、液晶表示パネル
（ＴＦＴ−ＬＣＤ）の各ゲート信号線（Ｇ）を順次選択
するためのシフトクロック信号であるクロック信号（Ｇ
１）を、信号線５４１を介してゲートドライバ５４０に
出力する。

【００４６】このように、ディスプレイタイミング信
号、水平同期信号、および垂直同期信号は、液晶表示パ
ネル（ＴＦＴ−ＬＣＤ）の表示開始位置を認識するため
の使用される。

【００４７】クロック信号（Ｇ１）の立ち下がりからク
ロック信号（Ｄ１）までの時間（ｔＧＤ）は、選択する
（正のバイアス電圧を印加する）ゲート信号線（Ｇ）を
切り替えてから、前段のゲート信号線（Ｇ）に接続され
ている薄膜トランジスタ（ＴＦＴ）のゲート電極が充分
にＯＦＦするまでの時間である。

【００４８】表示制御装置５１０は、この時間（ｔＧ
Ｄ）を考慮してクロック信号（Ｇ１）とクロック信号
（Ｄ１）を出力する。

【００４９】この時間（ｔＧＤ）が短いと、ゲート電極
が充分にＯＦＦにならない内に、次段の表示データがド
レイン信号線（Ｄ）に印加されるために、次段の表示デ
ータが前段の液晶層に印加されることになり、結果とし
て、ＴＦＴ方式の液晶表示モジュールの表示品質を損な
わせる。

【００５０】一般に、液晶層は、長時間同じ電圧（直流
電圧）が印加されていると、液晶層の傾きが固定化さ
れ、結果として残像現象を引き起こし、液晶層の寿命を
縮めることになる。

【００５１】これを防止するために、従来のＴＦＴ方式
の液晶表示モジュールにおいては、液晶層に印加する駆
動電圧をある一定時間毎に交流化するようにしており、
そのため、表示制御装置５１０は、ある一定時間毎に液
晶層に印加する駆動電圧を交流化するための交流化信号
（交流化タイミイング信号）を、電源回路５２０へ出力
する。

【００５２】ここで、交流化とは、コモン電極（対向電
極）の駆動電圧を基準にして、ドレインドライバ５３０
に入力する階調基準電圧、即ち、液晶層の画素電極に印
加する駆動電圧を、一定時間毎に正電圧側／負電圧側に
変化させること意味している。

【００５３】なお、図２０に示すＴＦＴ方式の液晶表示
モジュールにおいては、この交流化の周期を１フレーム
時間単位で行っている。

【００５４】

【発明が解決しようとする課題】前記図２０に示すＴＦ
Ｔ方式の液晶表示モジュール等の従来の液晶表示装置に
おいては、１フレーム毎に行方向および列方向の全画素
に対して表示データに基づく駆動電圧を印加することに
より、液晶表示パネル（ＴＦＴ−ＬＣＤ）の表示画面に
画像を表示しており、従来のＴＦＴ方式の液晶表示装置
においては、１フレーム時間内に、必ず、全画素を駆動
する必要があった。

【００５５】仮に、液晶表示パネル（ＴＦＴ−ＬＣＤ）
の全画素に対して、本体コンピュータ側から送信される
表示データ数が不足すると、当然表示データが不足する
画素は１フレーム内で駆動されず、当該画素は何らかの
無効データを表示するか、あるいは、制御信号を生成す
ることができなかった。

【００５６】例えば、１水平走査期間内に駆動される１
表示ラインの画素数に対して本体コンピュータ側から送
信される表示データ数が少なく、また、表示制御装置５
１０が、ディスプレイタイミング信号が入力されてから
所定数のクロック信号をカウントした後に、クロック信
号（Ｄ１）を出力するようになっていると、所定数のク
ロック信号をカウントする前に、次のディスプレイタイ
ミング信号が入力され、表示制御装置５１０からクロッ
ク信号（Ｄ１）が出力されない。

【００５７】その結果として、液晶表示パネル（ＴＦＴ
−ＬＣＤ）の全画素が駆動できず、液晶表示パネル（Ｔ
ＦＴ−ＬＣＤ）に画像が表示されなくなる。

【００５８】これを防止するためには、表示制御装置５
１０にフレームメモリを備え、それぞれ異なるクロック
信号を用いて、フレームメモリに表示データを書き込
み、また、フレームメモリから表示データを読み出すよ
うにすればよいが、表示制御装置５１０にフレームメモ
リを備える必要があり、表示制御装置５１０の規模が大
きくなってしまい、コンパクトな液晶表示装置を構成す
ることができないという問題点があった。

【００５９】また、ディスプレイタイミング信号がＨｉ
ｇｈレベルからＬｏｗレベルに変化したら強制的にクロ
ック信号（Ｄ２）の出力を中止し、クロック信号（Ｄ
１）を出力する方法があるが、この場合には、図２４に
示す時間（ｔＧＤ）が保証できず、ＴＦＴ方式の液晶表
示装置の特徴とする良質な表示画像を得ることができな
いという問題点があった。

【００６０】また、液晶表示パネル（ＴＦＴ−ＬＣＤ）
の表示ライン数に対して、本体コンピュータ側から送信
される表示データの表示ライン数が不足している場合に
は、従来の液晶表示装置においては、ゲートドライバと
して、単純シフトスキャンドライバを使用しているた
め、表示データが不足する表示ラインの画素を１フレー
ム内で駆動することができない。

【００６１】通常、このような場合には、次のフレーム
の表示データに基づく駆動電圧が、これら表示データが
不足する表示ラインに対して印加され、その結果とし
て、図２５に示すように、液晶表示パネル（ＴＦＴ−Ｌ
ＣＤ）の表示画面に表示される画像は、２重表示となっ
てしまう。

【００６２】なお、図２５に示す例は、液晶表示パネル
（ＴＦＴ−ＬＣＤ）の表示ライン数に対して、本体コン
ピュータ側から送信される表示データの表示ライン数が
明らかに不足している場合の液晶表示パネル（ＴＦＴ−
ＬＣＤ）の表示画面の一例を示す図である。

【００６３】このような２重表示を防止するためには、
前記したように、表示制御装置５１０にフレームメモリ
を備え、それぞれ異なるクロック信号を用いて、フレー
ムメモリに表示データを書き込み、また、フレームメモ
リから表示データを読み出すようにすればよいが、表示
制御装置５１０にフレームメモリを備える必要があり、
表示制御装置５１０の規模が大きくなってしまい、コン
パクトな液晶表示装置を構成することができないという
問題点があった。

【００６４】さらに、従来の液晶表示装置においては、
ゲートドライバとして、単純シフトスキャンドライバを
使用しているため、１フレーム時間内で、順次１表示ラ
イン毎に１表示ラインしか駆動できず、例えば、テレビ
ジョン受像機等で採用されているインタレース駆動方式
等、その他の駆動方式で各表示ラインを駆動することが
できないという問題点があった。

【００６５】本発明は、前記従来技術の問題点を解決す
るためになされたものであり、本発明の目的は、液晶表
示装置において、液晶表示パネルの１表示ラインの画素
数に対して、本体コンピュータ側から送信される表示デ
ータ数が不足する場合に、表示制御装置の回路規模、お
よび、外形寸法を増加させずに、当該不足分に比例した
タイミングで制御信号を生成することが可能となる技術
を提供することにある。

【００６６】また、本発明の他の目的は、液晶表示装置
において、１水平走査期間内に駆動される１表示ライン
の画素数に対して、本体コンピュータ側から送信される
表示データ数が不足する場合に、表示制御装置の回路規
模、および、外形寸法を増加させずに、２重表示を防止
することが可能となる技術を提供することにある。

【００６７】また、本発明の他の目的は、液晶表示装置
において、液晶表示パネルの表示ライン数に対して、本
体コンピュータ側から送信される１フレーム時間内の表
示データの表示ライン数が不足する場合に、表示制御装
置の回路規模、および、外形寸法を増加させずに、２重
表示を防止することが可能となる技術を提供することに
ある。

【００６８】また、本発明の他の目的は、液晶表示装置
において、表示制御装置の回路規模、および、外形寸法
を増加させずに、１フレーム時間内に、例えば、テレビ
ジョン受像機等で採用されているインタレース駆動方式
等の任意の駆動方式で各表示ラインを駆動することが可
能となる技術を提供することにある。

【００６９】本発明の前記目的並びにその他の目的及び
新規な特徴は、本明細書の記載及び添付図面によって明
らかにする。

【００７０】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記の通りである。

【００７１】本発明は、複数の第１の信号線と、前記複
数の第１の信号線に直交する複数の第２の信号線と、前
記複数の第１の信号線および複数の第２の信号線により
液晶駆動電圧が印加されるマトリクス状に形成される複
数の画素とを有する液晶表示パネルと、１水平走査期間
分の表示データを取り込み、当該表示データに基づく映
像電圧を、前記複数の第１の信号線に出力する第１の駆
動手段と、前記１水平走査期間分の表示データに対応す
る表示ラインを選択する走査電圧を、前記複数の第２の
信号線に出力する第２の駆動手段と、入力される表示デ
ータを前記第１の駆動手段に送出するとともに、入力さ
れる入力表示制御信号に基づき制御信号を生成し、当該
制御信号を前記第１の駆動手段と前記第２の駆動手段と
に送出して、前記第１の駆動手段と前記第２の駆動手段
とを制御駆動する表示制御手段とを具備する液晶表示装
置において、前記表示制御手段は、前記液晶表示パネル
の１表示ラインの画素数と、１水平走査期間内に送出さ
れる表示データ数との差分値を求める差分値演算手段
と、前記液晶表示パネルの１表示ラインの画素数に対し
て、１水平走査期間内に送出される表示データ数が少な
い場合に、前記差分値演算手段で求められた差分値に基
づき、制御信号のタイミングを変更するタイミング変更
手段と、入力される垂直同期信号によりｋビットの初期
値データを出力する初期値設定回路と、ディスプレイタ
イミング信号により前記ｋビットの初期値データあるい
はｋビットの加算器出力データをラッチするｋビットの
レジスタと、前記レジスタから出力されるｋビットのレ
ジスタ出力データとｎビットの複数ライン選択データと
を加算する加算器と、前記レジスタから出力されるｋビ
ットのレジスタ出力データと前記ｎビットの複数ライン
選択データとに基づいて、表示ライン選択データを生成
する生成手段と、表示ライン選択データラッチ用クロッ
ク信号を生成するクロック信号生成手段（１）とを備
え、前記第２の駆動手段は、前記表示ライン選択データ
ラッチ用クロック信号に同期して前記表示ライン選択デ
ータをラッチする表示ライン選択データラッチ手段と、
前記表示ライン選択データラッチ手段にラッチされた表
示ライン選択データに基づく走査電圧を、前記シフトク
ロック信号に基づき１水平走査時間、前記第２の信号線
に供給する電圧供給手段とを備えることを特徴とする。

【００７２】また、本発明では、前記表示制御手段で生
成される表示制御信号は、出力タイミング制御用クロッ
ク信号、表示データラッチ用クロック信号、および、１
水平走査時間毎のシフトクロック信号の少なくとも１つ
を含み、前記タイミング変更手段は、入力されるディス
プレイタイミング信号が表示データの有効部分を指示す
る開始位置から、入力されるクロック信号数をカウント
する第１のカウント手段と、前記差分値演算手段で求め
られた差分値、および、前記第１のカウント手段でカウ
ントされたクロック信号数に基づき、出力タイミング制
御用クロック信号のタイミングを変更する第１の変更手
段、表示データラッチ用クロック信号のタイミングを変
更する第２の変更手段、および、１水平走査時間毎のシ
フトクロック信号のタイミングを変更する第３の変更手
段の少なくとも１つを備えることを特徴とする。

【００７３】また、本発明では、前記第１の変更手段
は、前記液晶表示パネルの１表示ラインの画素数に対す
る、前記ディスプレイタイミング信号が表示データの有
効部分を指示する開始位置から前記出力タイミング制御
用クロック信号を出力するまでのクロック信号数を記憶
する第１の記憶手段と、前記第１の記憶手段に記憶され
ているクロック信号数から前記差分値演算手段で求めら
れた差分値を減算する第１の演算手段と、前記第１のカ
ウント手段でカウントされたクロック信号数と、前記第
１の演算手段で得られた値とを比較し、比較結果が一致
した場合に出力タイミング制御用クロック信号を出力す
る第１の比較回路とを具備することを特徴とする。

【００７４】また、本発明では、前記第２の変更手段
は、前記液晶表示パネルの１表示ラインの画素数に対す
る、前記ディスプレイタイミング信号が表示データの有
効部分を指示する開始位置から出力される前記表示デー
タラッチ用クロック信号数を記憶する第２の記憶手段
と、前記第２の記憶手段に記憶されているクロック信号
数から前記差分値演算手段で求められた差分値を減算す
る第２の演算手段と、前記第１のカウント手段でカウン
トされたクロック信号数と、前記第２の演算手段で得ら
れた値とを比較する第２の比較回路と、前記ディスプレ
イタイミング信号が表示データの有効部分を指示する開
始位置から、前記第２の比較回路での比較結果が一致す
るまでの間、クロック信号を表示データラッチ用クロッ
ク信号として出力するクロック信号生成手段（２）とを
具備することを特徴とする。

【００７５】また、本発明では、前記第３の変更手段
は、前記液晶表示パネルの１表示ラインの画素数に対す
る、前記ディスプレイタイミング信号が表示データの有
効部分を指示する開始位置から前記シフトクロック信号
を出力するまでのクロック信号数を記憶する第３の記憶
手段と、前記第３の記憶手段に記憶されているクロック
信号数から前記差分値演算手段で求められた差分値を減
算する第３の演算手段と、前記第１のカウント手段でカ
ウントされたクロック信号数と、前記第３の演算手段で
得られた値とを比較する第３の比較回路と、前記第３の
比較回路での比較結果が一致したときに、電圧レベルが
変化するシフトクロック信号を出力するクロック信号生
成手段（３）とを具備することを特徴とする。

【００７６】また、本発明では、前記差分値演算手段
は、前記ディスプレイタイミング信号が表示データの有
効部分を指示する期間内に、入力されるクロック信号数
をカウントする第２のカウント手段と、前記液晶表示パ
ネルの１表示ラインの画素数が記憶される第４の記憶手
段と、前記第２のカウント手段でカウントされたクロッ
ク信号数と、第４の記憶手段に記憶されている液晶表示
パネルの１表示ラインの画素数との差分値を求める第４
の演算手段とを備えることを特徴とする。

【００７７】また、本発明では、前記表示制御装置は、
表示データを送出する前に指定色の表示データを前記第
１の駆動手段に送出し、前記第１の駆動手段は、前記表
示制御装置から入力される出力タイミング制御用クロッ
ク信号に基づいて、前記表示制御装置から入力される指
定色の表示データを格納し、その後、前記表示制御装置
から入力される表示データラッチ用クロック信号に同期
して、前記表示制御装置から入力される表示データを格
納する表示データラッチ手段を備えることを特徴とす
る。

【００７８】また、本発明では、前記生成手段は、前記
ｎビットの複数ライン選択データを、ｎビットの組み合
わせに応じてそれぞれ異なるｍ（ｍは２の（ｎ＋１）
乗）ビットのエンコードデータに変換するビットエンコ
ーダと、前記レジスタから出力されるｋビットのレジス
タ出力データの下位ｎビットにより決定されるシフト量
だけ、前記ビットエンコーダから出力されるｍビットの
エンコードデータを右にシフトしてシフトエンコードデ
ータを出力する右シフタと、Ｎ（Ｎは２のｎ乗）本の第
２の信号線を１ブロックとするとき、前記レジスタから
出力されるｋビットのレジスタ出力データの上位（ｋ−
ｎ）ビットにより決定されるブロックの次の２ブロック
に対応する第２の信号線に対して、前記右シフタから出
力されるｍビットのシフトエンコードデータを割り当
て、それ以外のブロックに対応する第２の信号線に対し
て「０」のデータを割り当てる割当手段を備えることを
特徴とする。

【００７９】また、本発明では、前記ｎビットが３ビッ
ト、前記ｍビットが１６ビット、前記ｋビットが１０ビ
ットであることを特徴とする。

【００８０】また、本発明は、複数の第１の信号線と、
前記複数の第１の信号線に直交する複数の第２の信号線
と、前記複数の第１の信号線および複数の第２の信号線
により液晶駆動電圧が印加されるマトリクス状に形成さ
れる複数の画素とを有する液晶表示パネルと、１水平走
査期間分の表示データを取り込み、当該表示データに基
づく映像電圧を、前記複数の第１の信号線に出力する第
１の駆動手段と、前記１水平走査期間分の表示データに
対応する表示ラインを選択する走査電圧を、前記複数の
第２の信号線に出力する第２の駆動手段と、入力される
表示データを前記第１の駆動手段に送出するとともに、
入力される入力表示制御信号に基づき制御信号を生成
し、当該制御信号を前記第１の駆動手段と前記第２の駆
動手段とに送出して、前記第１の駆動手段と前記第２の
駆動手段とを制御駆動する表示制御手段とを具備する液
晶表示装置において、前記表示制御手段は、前記液晶表
示パネルの１表示ラインの画素数と、１水平走査期間内
に送出される表示データ数との差分値を求める差分値演
算手段と、前記液晶表示パネルの１表示ラインの画素数
に対して、１水平走査期間内に送出される表示データ数
が少ない場合に、前記差分値演算手段で求められた差分
値に基づき、制御信号のタイミングを変更するタイミン
グ変更手段と、入力される垂直同期信号とフィールド同
期信号との組み合わせに応じてｋビットの第１初期値デ
ータ、あるいは、第１初期値データに１が加算されたｋ
ビットの第２初期値データを出力する初期値設定回路
と、ディスプレイタイミング信号により前記ｋビットの
第１初期値データ、ｋビットの第２初期値データあるい
はｋビットの加算器出力データをラッチするｋビットの
レジスタと、前記レジスタから出力されるｋビットのレ
ジスタ出力データと、上位（Ｌ−２）ビットが‘０’で
下位２ビットが‘１，０’であるＬビットのインタレー
ス駆動時ライン選択データとを加算する加算器と、前記
レジスタから出力されるｋビットのレジスタ出力データ
と、上位（１）ビットが‘１’で、下位（ｍ−１）ビッ
トが‘０’であるｍビットのライン選択データとに基づ
いて、表示ライン選択データを生成する生成手段と、表
示ライン選択データラッチ用クロック信号を生成するク
ロック信号生成手段（１）とを備え、前記第２の駆動手
段は、前記表示ライン選択データラッチ用クロック信号
に同期して前記表示ライン選択デ ータをラッチする表示
ライン選択データラッチ手段と、前記表示ライン選択デ
ータラッチ手段にラッチされた表示ライン選択データに
基づく走査電圧を、前記シフトクロック信号に基づき１
水平走査時間、前記第２の信号線に供給する電圧供給手
段とを備えることを特徴とする。

【００８１】また、本発明では、前記生成手段は、前記
レジスタから出力されるｋビットのレジスタ出力データ
の下位ｎビットにより決定されるシフト量だけ、前記ｍ
ビットのライン選択データを右にシフトしてシフトライ
ン選択データを出力する右シフタと、Ｎ（Ｎは２のｎ
乗）本の第２の信号線を１ブロックとするとき、前記レ
ジスタから出力されるｋビットのレジスタ出力データの
上位（ｋ−ｎ）ビットにより決定されるブロックの次の
ブロックに対応する第２の信号線に対して、前記右シフ
タから出力されるｍビットのシフトライン選択データを
割り当て、それ以外のブロックに対応する第２の信号線
に対して「０」のデータを割り当てる割当手段を備える
ことを特徴とする。

【００８２】本発明によれば、液晶表示装置において、
表示制御手段が、差分値演算手段で、液晶表示パネルの
１表示ラインの画素数と、１水平走査期間内に送出され
る表示データ数との差分値を求め、液晶表示パネルの１
表示ラインの画素数に対して、１水平走査期間内に送出
される表示データ数が少ない場合に、当該差分値演算手
段で求められた差分値に基づき、制御信号のタイミング
を変更するようにしたので、液晶表示パネルの１表示ラ
インの画素数に対して、表示データ数が不足する場合で
も、当該不足分に比例したタイミングで制御信号を生成
することが可能となる。

【００８３】本発明によれば、液晶表示装置において、
表示制御手段が、差分値演算手段で、液晶表示パネルの
１表示ラインの画素数と、１水平走査期間内に送出され
る表示データ数との差分値を求め、第１のカウント手段
で、入力されるディスプレイタイミング信号が表示デー
タの有効部分を指示する開始位置から、入力されるクロ
ック信号数をカウントし、当該差分値演算手段で求めら
れた差分値、および、当該第１のカウント手段でカウン
トされたクロック信号数に基づき、第１の変更手段、第
２の変更手段および第３の変更手段の少なくとも１つ
で、出力タイミング制御用クロック信号のタイミング、
表示データラッチ用クロック信号のタイミング、およ
び、１水平走査時間毎のシフトクロック信号のタイミン
グの少なくとも１つを変更するようにしたので、液晶表
示パネルの１表示ラインの画素数に対して、表示データ
数が不足する場合でも、当該不足分に比例したタイミン
グで、出力タイミング制御用クロック信号、表示データ
ラッチ用クロック信号、および、１水平走査時間毎のシ
フトクロック信号を生成でき、これにより、各制御信号
間の時間間隔を一定にすることが可能となる。

【００８４】本発明によれば、液晶表示装置において、
表示制御手段が、表示データを送出する前に指定色の表
示データを第１の駆動手段に送出し、第１の駆動手段
が、表示データラッチ手段に、当該指定色の表示データ
を格納し、その後、表示制御装置から入力される表示デ
ータを格納するようにしたので、液晶表示パネルの１表
示ラインの画素の中で、表示データが不足する画素に指
定色を表示させることができ、液晶表示パネルに表示さ
れる表示画像の表示品質を向上させることが可能とな
る。

【００８５】本発明によれば、液晶表示装置において、
表示制御手段が、初期値データを出力する初期値設定回
路、レジスタ、加算器、および、表示ライン選択データ
を生成する生成手段とを備え、入力される垂直同期信号
により初期値制定回路から初期値データを出力し、入力
されるディスプレイタイミング信号によりレジスタで初
期値データあるいは加算器出力データをラッチし、レジ
スタから出力されるレジスタ出力データと複数ライン選
択データとを加算器で加算し、生成手段でレジスタから
出力されるレジスタ出力データと複数ライン選択データ
とに基づいて表示ライン選択データを生成し、当該表示
ライン選択データを表示制御手段から第２の駆動手段に
対して送出し、第２の駆動手段で、表示ライン選択デー
タラッチ用クロック信号に同期して表示ライン選択デー
タをラッチし、当該ラッチされた表示ライン選択データ
に基づく走査電圧を、１水平走査時間、第２の駆動手段
から全部の第２の信号線に供給するようにしたので、１
水平走査時間内に、液晶表示パネルの複数の表示ライン
を駆動することが可能となる。

【００８６】本発明によれば、液晶表示装置において、
表示制御手段が、初期値データを出力する初期値設定回
路、レジスタ、加算器、および、表示ライン選択データ
を生成する生成手段とを備え、初期値設定回路から、入
力される垂直同期信号とフィールド同期信号との組み合
わせに応じてｋビットの第１初期値データ、あるいは、
第１初期値データに１が加算されたｋビットの第２初期
値データを出力し、入力されるディスプレイタイミング
信号によりレジスタで第１初期値データ、第２初期値デ
ータあるいは加算器出力データをラッチし、加算器でレ
ジスタから出力されるレジスタ出力データと、上位（Ｌ
−２）ビットが‘０’で下位２ビットが‘１，０’であ
るＬビットのインタレース駆動時ライン選択データとを
加算し、生成手段でレジスタから出力されるレジスタ出
力データと、上位（１）ビットが‘１’で下位（ｍ−
１）ビットが‘０’であるｍビットのライン選択データ
とに基づいて表示ライン選択データを生成し、当該表示
ライン選択データを表示制御手段から第２の駆動手段に
対して送出し、第２の駆動手段で、表示ライン選択デー
タラッチ用クロック信号に同期して表示ライン選択デー
タをラッチし、当該ラッチされた表示ライン選択データ
に基づく走査電圧を、１水平走査時間、第２の駆動手段
から全部の第２の信号線に供給するようにしたので、１
フレーム時間内に、液晶表示パネルの各表示ラインをイ
ンタレース駆動方式で駆動することが可能となる。

【００８７】

【発明の実施の形態】以下、本発明をＴＦＴ方式の液晶
表示モジュールに適用した場合の発明の実施の形態を図
面を参照して詳細に説明する。

【００８８】なお、発明の実施の形態を説明するための
全図において、同一機能を有するものは同一符号を付
け、その繰り返しの説明は省略する。

【００８９】［発明の実施の形態１］本発明の実施の形
態のＴＦＴ方式の液晶表示モジュールは、液晶表示パネ
ル（ＴＦＴ−ＬＣＤ）の１表示ラインの画素数に対し
て、本体コンピュータ側から送信される表示データ数が
不足する場合に、その不足分を補正値として、表示制御
装置５１０から出力される表示制御信号のタイミングを
変更するようにした点で、前記図２０に示す従来のＴＦ
Ｔ方式の液晶表示モジュールと相違している。

【００９０】本発明の実施の形態のＴＦＴ方式の液晶表
示モジュールは、前記図２０に示す従来のＴＦＴ方式の
液晶表示モジュールと同様、インタフェース部５００、
液晶表示パネル（ＴＦＴ−ＬＣＤ）、ドレインドライバ
５３０およびゲートドライバとを有し、インタフェース
部５００は、表示制御装置５１０と電源回路５２０とを
備える。

【００９１】図１は、本発明の実施の形態のＴＦＴ方式
の液晶表示モジュールにおける液晶表示パネル（ＴＦＴ
−ＬＣＤ）の等価回路を示す図である。

【００９２】従来例の等価回路である図２１では、全段
のゲート信号線（Ｇ）とソース電極との間に付加容量
（ＣADD ）が形成されているが、図１に示す等価回路
は、共通信号線（ＣＯＭ）とソース電極との間に保持容
量（ＣＳＴＧ）が形成されている点が異なっている。

【００９３】本発明は、どちらにも適用可能であるが、
前者の方式では、全段のゲート信号線（Ｇ）パルスが付
加容量（ＣADD ）を介して画素電極に飛び込むのに対
し、後者の方式では、飛び込みがないため、より良好な
表示が可能となる。

【００９４】次に、本発明の実施の形態の表示制御装置
５１０における、クロック信号（Ｄ１）、クロック信号
（Ｄ２）およびクロック信号（Ｇ１）を生成する方法に
ついて説明する。

【００９５】図２は、本発明の実施の形態の表示制御装
置５１０における、クロック信号（Ｄ１）、クロック信
号（Ｄ２）およびクロック信号（Ｇ１）を生成する回路
部分の概略構成を示すブロック図である。

【００９６】同図において、カウンタ２０２、レジスタ
２０５、記憶手段（４）２０６および減算器２０８は、
本発明の差分値演算手段を構成する。

【００９７】また、記憶手段（１）２１１、加算器２１
４、マルチプレクサ２１７および第１の比較回路２２０
は、本発明の第１の変更手段を構成する。

【００９８】同じく、記憶手段（２）２１０、加算器２
１３、マルチプレクサ２１６、第２の比較回路２１９お
よびＪ−Ｋ型フリップ・フロップ回路２２２は、本発明
の第２の変更手段を構成し、Ｊ−Ｋ型フリップ・フロッ
プ回路２２２は、第２の変更手段におけるクロック信号
生成手段（１）を構成する。

【００９９】同じく、記憶手段（３）２０９、加算器２
１２、マルチプレクサ２１５、第３の比較回路２１８お
よびＪ−Ｋ型フリップ・フロップ回路２２１は、本発明
の第３の変更手段を構成し、Ｊ−Ｋ型フリップ・フロッ
プ回路２２１は、第３の変更手段におけるクロック信号
生成手段（２）を構成する。

【０１００】図２に示すアンド回路２０１は、ディスプ
レイタイミング信号がＨｉｇｈレベルの時に、クロック
信号を出力する。

【０１０１】カウンタ２０２は、アンド回路２０１から
出力されるクロック信号数をカウントし、水平同期信号
によりクリアされる。

【０１０２】立ち下がり検出回路２０３は、ディスプレ
イタイミング信号の立ち下がりを検出した時に、立ち下
がり検出パルスを出力する。

【０１０３】この立ち下がり検出回路２０３からの立ち
下がり検出パルスにより、カウンタ２０２でカウントさ
れたクロック信号数がレジスタ２０５にラッチされる。

【０１０４】したがって、レジスタ２０５には、ディス
プレイタイミング信号がＨｉｇｈレベルを維持している
間のクロック信号数がラッチされる。

【０１０５】レジスタ等の記憶手段（４）２０６には、
１水平走査期間内に駆動される液晶表示パネル（ＴＦＴ
−ＬＣＤ）の１表示ラインの画素数（以下、横画素数定
数と称す。）が記憶されている。

【０１０６】前記レジスタ２０５にラッチされたクロッ
ク信号数から、この記憶手段（４）２０６に記憶されて
いる横画素数定数を、減算器２０８で減算する。

【０１０７】液晶表示パネル（ＴＦＴ−ＬＣＤ）の横画
素数定数に対して、本体コンピュータ側から送信される
表示データ数が不足する場合には、減算器２０８での減
算結果は負となり、減算結果の上位ビット（ＭＳＢ）は
「１」となる。

【０１０８】前記減算器２０８での減算結果は、それぞ
れ、加算器（２１２，２１３，２１３）に入力される。

【０１０９】レジスタ等の記憶手段（１）２１１には、
液晶表示パネル（ＴＦＴ−ＬＣＤ）の横画素数定数に対
応する、ディスプレイタイミング信号が入力されてから
クロック信号（Ｄ１）を出力するまでの本来のクロック
信号数（１）が記憶されている。

【０１１０】減算器２０８での減算結果が負である場合
には、加算器２１４で、本来のクロック信号数（１）か
ら前記減算器２０８での減算結果が差し引かれる。

【０１１１】この加算器２１４での加算結果と、本来の
クロック数（１）とが、マルチプレクサ２１７に入力さ
れる。

【０１１２】マルチプレクサ２１７は、減算器２０８で
の減算結果が負（減算結果の上位ビット（ＭＳＢ）が
「１」）の場合に、前記加算器２１４での加算結果を出
力する。

【０１１３】立ち上がり検出回路２０４は、ディスプレ
イタイミング信号の立ち上がりを検出した時に、検出パ
ルスを出力する。

【０１１４】カウンタ２０７は、クロック信号をカウン
トとし、前記立ち上がり検出回路２０４からの検出パル
スによりクリアされる。

【０１１５】前記カウンタ２０７のカウント値は、第１
の比較回路２２０に入力され、比較回路２２０は、前記
カウンタ２０７のカウント値とマルチプレクサ２１７か
らの出力とが一致する場合に、クロック信号（Ｄ１）を
出力する。

【０１１６】レジスタ等の記憶手段（２）２１０には、
液晶表示パネル（ＴＦＴ−ＬＣＤ）の横画素数定数に対
応する、ディスプレイタイミング信号が入力されてから
出力する本来のクロック信号数（２）が記憶されてい
る。

【０１１７】減算器２０８での減算結果が負である場合
には、加算器２１３で、本来のクロック信号数（２）か
ら前記減算器２０８での減算結果が差し引かれる。

【０１１８】この加算器２１３での加算結果と、本来の
クロック数（２）は、マルチプレクサ２１６に入力され
る。

【０１１９】マルチプレクサ２１６は、減算器２０８で
の減算結果が負（減算結果の上位ビット（ＭＳＢ）が
「１」）の場合に、加算器２１３の加算結果を出力す
る。

【０１２０】第２の比較回路２１９は、前記カウンタ２
０７のカウント値とマルチプレクサ２１６からの出力と
が一致する場合に、パルスを出力する。

【０１２１】この比較回路２１９からのパルスは、Ｊ−
Ｋ型フリップ・フロップ回路２２２のＫ入力端子に入力
される。

【０１２２】また、Ｊ−Ｋ型フリップ・フロップ回路２
２２のＪ入力端子には、立ち上がり検出回路２０４から
の立ち上がり検出パルスが入力される。

【０１２３】Ｊ−Ｋ型フリップ・フロップ回路は、Ｊ入
力端子に「Ｈｉｇｈレベル」が入力されると、その出力
（Ｑ）がＨｉｇｈレベルとなり、また、Ｋ入力端子に
「Ｈｉｇｈレベル」が入力されると、その出力（Ｑ）が
Ｌｏｗレベルとなり、Ｊ入力端子およびＫ入力端子に
「Ｌｏｗレベル」が入力されていると、前の状態を維持
する。

【０１２４】したがって、Ｊ−Ｋ型フリップ・フロップ
回路２２２の出力端子（Ｑ）からは、ディスプレイ信号
がＨｉｇｈレベルとなるとＨｉｇｈレベルとなり、比較
回路２１９からパルスでＬｏｗレベルとなるパルス信号
が出力される。

【０１２５】このＪ−Ｋ型フリップ・フロップ回路２２
２の出力端子（Ｑ）からのパルス信号がアンド回路２２
３に入力されるので、Ｊ−Ｋ型フリップ・フロップ回路
２２２の出力端子（Ｑ）がＨｉｇｈレベルを維持する
間、クロック信号（Ｄ２）が出力される。

【０１２６】レジスタ等の記憶手段（３）２０９には、
液晶表示パネル（ＴＦＴ−ＬＣＤ）の横画素数定数に対
応する、ディスプレイタイミング信号が入力されてから
クロック信号（Ｇ１）を出力するまでの本来のクロック
信号数（３）が記憶されている。

【０１２７】減算器２０８での減算結果が負である場合
には、加算器２１２で、本来のクロック信号数（３）か
ら前記減算器２０８での減算結果が差し引かれる。

【０１２８】この加算器２１２での加算結果と、本来の
クロック数（３）は、マルチプレクサ２１５に入力され
る。

【０１２９】マルチプレクサ２１５は、減算器２０８で
の減算結果が負（減算結果の上位ビット（ＭＳＢ）が
「１」）の場合に、加算器２１２の加算結果を出力す
る。

【０１３０】第３の比較回路２１８は、前記カウンタ２
０７のカウント値とマルチプレクサ２１５からの出力と
が一致する場合に、パルスを出力する。

【０１３１】この比較回路２１８からのパルスは、Ｊ−
Ｋ型フリップ・フロップ回路２２１のＫ入力端子に入力
される。

【０１３２】また、Ｊ−Ｋ型フリップ・フロップ回路２
２１のＪ入力端子には、立ち上がり検出回路２０４から
の立ち上がり検出パルスが入力される。

【０１３３】したがって、Ｊ−Ｋ型フリップ・フロップ
回路２２１の出力端子（Ｑ）からは、ディスプレイ信号
がＨｉｇｈレベルとなるとＨｉｇｈレベルとなり、比較
回路２１８からパルスでＬｏｗレベルとなるクロック信
号（Ｇ１）が出力される。

【０１３４】図３は、図２の回路構成により生成される
クロック信号（Ｄ１）、クロック信号（Ｄ２）およびク
ロック信号（Ｇ１）と、本体コンピュータ側からの表示
制御信号とのタイミングチャートを示す図である。

【０１３５】図３に示すように、図２に示す回路構成に
よれば、液晶表示パネル（ＴＦＴ−ＬＣＤ）の１表示ラ
インの画素数に対して、本体コンピュータ側から送信さ
れる表示データ数が不足する場合に、減算器２０８でそ
の差分値を求め、その差分値を基に、クロック信号（Ｇ
１）の立ち下がりのタイミングを速くし、同様に、クロ
ック信号（Ｄ２）の停止を速くし、また、クロック信号
（Ｄ１）を速く生成する。

【０１３６】これにより、液晶表示パネル（ＴＦＴ−Ｌ
ＣＤ）の１表示ラインの画素数に対して、本体コンピュ
ータ側から送信される表示データ数が不足する場合に
も、クロック信号（Ｇ１）の立ち下がりからクロック信
号（Ｄ１）の立ち上がりまでの時間（ｔＧＤ）を一定に
確保することが可能となる。

【０１３７】なお、図２に示す回路構成では、液晶表示
パネル（ＴＦＴ−ＬＣＤ）の１表示ラインの画素数に対
して、本体コンピュータ側から送信される表示データ数
が不足する場合に、１水平走査期間内に、全部のドレイ
ンドライバ５３０のデータラッチ部に表示データが送出
されない。

【０１３８】当該表示データが不足するドレインドライ
バ５３０のデータラッチ部には、次の水平走査期間内の
表示データ、あるいは、無効なデータがラッチされる。

【０１３９】そのため、図２に示す回路構成では、液晶
表示パネル（ＴＦＴ−ＬＣＤ）の表示画面の右端には、
例えば、図４に示すように、表示画面の左側と同じ画像
が２重表示されたり、あるいは、全く無効な画像が表示
される。

【０１４０】これにより、液晶表示パネル（ＴＦＴ−Ｌ
ＣＤ）に表示される表示画面の表示品質が損なわれる。

【０１４１】なお、図４に示す例は、液晶表示パネル
（ＴＦＴ−ＬＣＤ）の１表示ラインの画素数に対して、
本体コンピュータ側から送信される表示データ数が明ら
かに不足している場合の液晶表示パネルの表示画面の一
例を示す図である。

【０１４２】図５は、図３に示す２重表示画像を防止す
るようにしたドレインドライバ５３０の一例を示す概略
ブロック図であり、図６は、図５に示すクロック信号
（Ｄ１）、クロック信号（Ｄ２）および表示データのタ
イミングチャートを示す図である。

【０１４３】図５は、前記図２２に示すドレインドライ
バ５３０のデータラッチ部のＲ色分のデータラッチ部の
回路構成を示す図であり、同図に示すシフトレジスタ回
路２３２は、表示制御装置５１０から入力されるクロッ
ク信号（Ｄ２）に基づいて、入力レジスタ回路５５４の
データ取り込み用信号を生成する。

【０１４４】このデータ取り込み用信号は、オア回路２
４２を介して入力レジスタ回路５５３に入力され、入力
レジスタ回路５５３は、当該データ取り込み用信号に基
づき、表示制御装置５１０から入力されるクロック信号
（Ｄ２）に同期して、６ビットの表示データをラッチす
る。

【０１４５】ストレージレジスタ回路５５４は、表示制
御装置５１０から入力されるクロック信号（Ｄ１）に応
じて、入力レジスタ回路５５３内の表示データをラッチ
する。

【０１４６】ここまでの動作は、従来のデータ取り込み
動作と同じである。

【０１４７】しかしながら、図５に示す回路構成では、
シフトレジスタ回路２３２が、クロック信号（Ｄ１）が
入力されると零にリセットされる。

【０１４８】また、入力レジスタ回路５５３には、オア
回路２４２を介して、クロック信号（Ｄ１）が入力され
る。

【０１４９】したがって、クロック信号（Ｄ１）の立ち
上がりに同期して、図６に示すように、データバス５３
３に指定色の表示データ、例えば、黒の表示データを送
出することにより、全ての入力レジスタ回路５５３に
は、始めに黒の表示データがラッチされる。

【０１５０】その後、入力レジスタ回路５５３は、黒の
表示データに代えて、シフトレジタ回路２３２から出力
されるデータ取り込み用信号に基づき、表示制御装置５
１０から入力されるクロック信号（Ｄ２）に同期して、
６ビットの表示データをラッチする。

【０１５１】これにより、液晶表示パネル（ＴＦＴ−Ｌ
ＣＤ）の１表示ラインの画素数に対して、本体コンピュ
ータ側から送信される表示データ数が不足する場合に、
当該表示データが不足するドレインドライバ５３０のデ
ータラッチ部に黒の表示データがラッチされる。

【０１５２】そして、次の水平走査期間内に、このドレ
インドライバ５３０のデータラッチ部にラッチされた表
示データに基づいて、液晶表示パネル（ＴＦＴ−ＬＣ
Ｄ）に画像が表示される。

【０１５３】そのため、図５に示すドレインドライバ５
３０を使用することにより、液晶表示パネル（ＴＦＴ−
ＬＣＤ）の表示画面の右端には、黒の画像が表示され
る。

【０１５４】これにより、液晶表示パネル（ＴＦＴ−Ｌ
ＣＤ）に表示される表示画面の表示品質を向上させるこ
とができる。

【０１５５】また、ディスプレイタイミング信号は、１
フレーム時間内で、どの位置に有効な表示データがある
かを示す信号であり、このディスプレイタイミング信号
は、既存の信号であるので、特別のインタフェースも必
要ではない。

【０１５６】［発明の実施の形態２］図７は、本発明の
他の発明の実施の形態であるＴＦＴ方式の液晶表示モジ
ュールの概略構成を示すブロック図である。

【０１５７】本実施の形態のＴＦＴ方式の液晶表示モジ
ュールは、前記図２０に示す従来のＴＦＴ方式の液晶表
示モジュールと同様、インタフェース部５００は、表示
制御装置５１０と電源回路５２０とを備える。

【０１５８】本発明の実施の形態の液晶表示モジュール
は、図１あるいは図２１に示す等化回路の液晶表示パネ
ル（ＴＦＴ−ＬＣＤ）を備える。

【０１５９】本発明の実施の形態のＴＦＴ方式の液晶表
示モジュールは、ゲートドライバとして、従来のＴＦＴ
方式の液晶表示モジュールにおいて使用されていた、順
次１表示ライン毎に１表示ラインしか駆動できない単純
シフトスキャンドライバに代えて、単純マトリクス型液
晶表示装置において使用されているカラムドライバを用
いるようにした点で、前記図２０に示す従来のＴＦＴ方
式の液晶表示モジュールと相違している。

【０１６０】そのため、本発明の実施の形態のＴＦＴ方
式の液晶表示モジュールにおいては、表示制御装置５１
０からカラムドライバ（ゲートドライバ）に、ゲート選
択データ、および、ゲート選択データをラッチするため
の表示制御信号であるゲート選択データラッチ用クロッ
ク信号（Ｇ２）（以下、クロック信号（Ｇ２）と称す）
を送出するようにしている。

【０１６１】図８は、単純マトリクス型液晶表示装置に
おいて使用されているカラムドライバの概略構成を示す
ブロック図である。

【０１６２】同図において、１４０はカラムドライバを
示し、カラムドライバ１４０は、シフトレジスタ回路１
５１、ビットラッチ回路１５２、ラインラッチ回路１５
３、レベルシフト回路５１４、出力回路１５５から構成
される。

【０１６３】シフトレジスタ回路１５１は、表示制御装
置から入力される表示データラッチ用クロック信号（Ｃ
Ｌ２）に基づいて、ビットラッチ回路１５２のデータ取
り込み用信号を生成し、ビットラッチ回路１５２に出力
する。

【０１６４】ビットラッチ回路１５２は、シフトレジス
タ回路１５１から入力されるデータ取り込み用信号に基
づいて、表示制御装置から入力される８ビットの表示デ
ータ（Ｄｉｎ）をラッチする。

【０１６５】ラインラッチ回路１５３は、出力タイミン
グ制御用クロック信号（ＣＬ１）に基づいて、全てのビ
ットラッチ回路１５２に取り込まれた表示データをラッ
チし、レベルシフト回路１５４に出力する。

【０１６６】レベルシフト回路１５４は、ラインラッチ
回路１５３から入力された表示データの電圧レベルを液
晶駆動用の高電圧レベルに変換して出力回路１５５に出
力する。

【０１６７】出力回路１５５には、電源回路から４レベ
ルのデータ信号線駆動電圧が供給されており、出力回路
１５５は、電源回路５０２から供給される４レベルのデ
ータ信号線駆動電圧の中の１つを、レベルシフト回路１
５４から入力される表示データと交流化信号に基づいて
選択して各セグメント電極（データ信号線）に出力す
る。

【０１６８】このように、図８に示すカラムドライバで
は、データ信号線（セグメント電極または映像信号線）
に接続される全ての出力端子に、液晶を駆動するための
駆動電圧を出力することが可能である。

【０１６９】したがって、ゲートドライバとして、図８
に示すカラムドライバを使用し、これから駆動しようと
する表示ラインと同時駆動表示ライン数を考慮したゲー
ト選択データをビットラッチ回路１５２にラッチし、従
来表示ラインを切り替えていたタイミングで、ビットラ
ッチ回路１５２にラッチされていたゲート選択データを
ラインラッチ回路１５３にラッチし、当該ゲート選択デ
ータに基づいて、走査電圧、即ち、ゲート電極電圧生成
回路５２４から入力される駆動電圧（正のバイアス電圧
および負のバイアス電圧）を、ゲート信号線（Ｇ）に出
力することにより、複数の表示ラインの同時駆動が可能
となる。

【０１７０】また、同様にして、テレビジョン受像機等
で採用されているインタレース駆動方式により表示ライ
ンを駆動することが可能となる。

【０１７１】図９は、本発明の実施の形態の表示制御装
置５１０における、カラムドライバ１４０に送出するゲ
ート選択データ、および、表示制御信号であるクロック
信号（Ｇ１，Ｇ２）を生成する回路部分の概略構成を示
すブロック図である。

【０１７２】同図において、ビットエンコーダ（２）３
０４、右シフタ３０５、および、ゲート選択データライ
トシーケンサ３０６は、表示ライン選択用データを生成
する生成手段を構成し、また、ゲート選択データライト
シーケンサ３０６は、前記生成手段における割当手段を
構成する。

【０１７３】初期値設定回路３００は、本体コンピュー
タ側から入力される各制御信号（垂直同期信号、フィー
ルド同期信号、インタレース駆動指示信号およびディス
プレイタイミング信号）に基づいて１０ビットの初期値
設定データと、加算器３０３から出力される１０ビット
の加算器出力データとを選択して出力する。

【０１７４】１０ビットのレジスタ３０１は、初期値設
定回路３００から出力される１０ビットの出力データを
ディスプレイタイミング信号に基づいてラッチする。

【０１７５】加算器３０３は、セレクタ３０２からの出
力されるセレクタ出力データと、レジスタ３０１から出
力されるレジスタ出力データとを加算する。

【０１７６】図１０は、図９に示すセレクタ３０２の真
理値を示す真理値表である。

【０１７７】図１０に示すように、セレクタ３０２は、
インタレース駆動指示信号がＬｏｗレベル（以下、
「０」と称す。）の時に、セレクタ出力データとして、
３ビットの複数ライン選択データを選択して加算器３０
３に出力し、インタレース駆動指示信号がＨｉｇｈレベ
ル（以下、「１」と称す。）の時に、セレクタ出力デー
タとして、‘０，１，０’（１０進数で２）の３ビット
のインタレース駆動時のライン選択データを選択して加
算器３０３に出力する。

【０１７８】レジスタ３０１から出力されるレジスタ出
力データの９〜３ビット、即ち、上位７ビット（ＰＲ
［６：０］）は、ゲート選択データライトシーケンサ３
０６に入力される。

【０１７９】また、レジスタ３０１からの出力されるレ
ジスタ出力データの２〜０ビット、即ち、下位３ビット
は右シフタ３０５に入力され、右シフタ３０５のシフト
量を決定する。

【０１８０】３ビットの複数ライン選択データは、ディ
スプレイタイミング信号（１水平走査時間）毎に変更可
能であり、この３ビットの複数ライン選択データはビッ
トエンコーダ（２）３０４に入力され、ビットエンコー
ダ（２）３０４は、３ビットの複数ライン選択データ
を、１６ビットのエンコードデータ（Ｂ２［１５：
０］）に変換する。

【０１８１】図１１は、図９に示すビットエンコーダ
（２）３０４の真理値を示す真理値表である。

【０１８２】図１１に示すように、ビットエンコーダ
（２）３０４は、‘０，０，０’から‘１，１，１’ま
での３ビットの複数ライン選択データを、下位８ビット
（Ｂ２［７：０］）が‘０，０，０，０，０，０，０，
０’で、上位８ビット（Ｂ２［１５：８］）が、‘０，
０，０，０，０，０，０，０’ないし‘１，１，１，
１，１，１，１，０’であるエンコードデータ（Ｂ２
［１５：０］）に変換する。

【０１８３】ここで、エンコードデータ（Ｂ２［１５：
０］）の上位８ビット（Ｂ２［１５：８］）が、‘０，
０，０，０，０，０，０，０’である時には、駆動（選
択）される表示ライン数が０、また、‘１，０，０，
０，０，０，０，０’である時には、駆動される表示ラ
イン数が１、以下同様に、‘１，１，１，１，１，１，
１，０’である時には、駆動される表示ライン数が７で
あることを示している。

【０１８４】この１６ビットのエンコードデータ（Ｂ２
［１５：０］）は右シフタ３０５に入力され、右シフタ
３０５で、レジスタ３０１から出力されるレジスタ出力
データの下位３ビットのデータにより決定されるシフト
量だけ右にシフトされ、１６ビットのシフトエンコード
データ（ＯＲ［１５：０］）に変換される。

【０１８５】この、シフトエンコードデータ（ＯＲ［１
５：０］）は、ゲート選択データライトシーケンサ３０
６に入力される。

【０１８６】図１２は、図９に示す初期値設定回路３０
０の概略構成を示すブロック図である。

【０１８７】同図に示すビットエンコーダ（１）３１０
は、入力される各制御信号（垂直同期信号、フィールド
同期信号およびインタレース駆動指示信号）の組み合わ
せに基づいて１０ビットの初期値データを出力する。

【０１８８】図１３は、図１２に示すビットエンコーダ
（１）３１０の真理値を示す真理値表である。

【０１８９】図１３に示すように、ビットエンコーダ
（１）３１０は、インタレース駆動指示信号が［１］
で、垂直同期信号とフィールド同期信号とがともに
［１］の場合には、‘０，０，０，０，０，０，０，
０，０，０’の１０ビットの初期値データを出力し、ま
た、インタレース駆動指示信号が［１］で、垂直同期信
号が［０］およびフィールド同期信号が［１］の場合に
は、‘０，０，０，０，０，０，０，０，０，１’の１
０ビットの初期値データを出力する。

【０１９０】また、ビットエンコーダ（１）３１０は、
インタレース駆動指示信号が［０］で、垂直同期信号が
［１］の場合には、フィールド同期信号の値に関係な
く、‘０，０，０，０，０，０，０，０，０，０’の１
０ビットの初期値データを出力し、さらに、垂直同期信
号とフィールド同期信号とがともに［０］の時には、イ
ンタレース駆動指示信号の値に関係なく、初期値データ
を出力しない。

【０１９１】このビットエンコーダ（１）３１０から出
力される初期値データは、Ｄ型フリップ・フロップ回路
３１２のデータ入力端子（Ｄ）に入力される。

【０１９２】また、垂直同期信号とフィールド同期信号
とはＯＲ回路３１１に入力され、ＯＲ回路３１１の出力
はディレイ回路３１３で所定時間遅延され、即ち、ビッ
トエンコーダ（１）３１０の論理値が確定するのを待っ
て、Ｄ型フリップ・フロップ回路３１２のクロック端子
（ＣＫ）に入力される。

【０１９３】したがって、ビットエンコーダ（１）３１
０から出力される初期値データは、ディレイ回路３１３
で所定時間遅延されたＯＲ回路３１１の出力に同期して
Ｄ型フリップ・フロップ回路３１２に取り込まれ、Ｄ型
フリップ・フロップ回路３１２の出力端子（Ｑ）から出
力される。

【０１９４】このＤ型フリップ・フロップ回路３１２の
出力端子（Ｑ）から出力される初期値データは、マルチ
プレクサ３１６の一方の入力端子に入力され、マルチプ
レクサ３１６の他方の入力端子には、加算器３０３から
出力される１０ビットの加算器出力データが入力され
る。

【０１９５】このマルチプレクサ３１６は、Ｒ−Ｓ型フ
リップ・フロップ回路３１５の出力端子（Ｑ）の値が
「０」の時に、加算器３０３からの加算器出力データを
選択してレジスタ３０１に出力し、また、Ｒ−Ｓ型フリ
ップ・フロップ回路３１５の出力端子（Ｑ）の値が
「１」の時に、Ｄ型フリップ・フロップ回路３１２の出
力端子（Ｑ）から出力される初期値データを選択してレ
ジスタ３０１に出力する。

【０１９６】Ｒ−Ｓ型フリップ・フロップ回路３１５
は、入力端子（Ｓ）が「１」になるときに、その出力端
子（Ｑ）が「１」となり、入力端子（Ｒ）が「１」にな
るときに、その出力端子（Ｑ）が「０」となる。

【０１９７】ここで、Ｒ−Ｓ型フリップ・フロップ回路
３１５の入力端子（Ｓ）には、ディレイ回路３１３によ
り所定時間遅延された垂直同期信号あるいはフィールド
同期信号が入力されるので、マルチプレクサ３１６は、
ディレイ回路３１３で所定時間遅延された垂直同期信号
あるいはフィールド同期信号により、Ｄ型フリップ・フ
ロップ回路３１２の出力端子（Ｑ）から出力される初期
値データを選択してレジスタ３０１に出力する。

【０１９８】また、Ｒ−Ｓ型フリップ・フロップ回路３
１５の入力端子（Ｒ）には、ディレイ回路３１４により
所定時間遅延されたディスプレイタイミング信号が入力
されるので、マルチプレクサ３１６は、ディレイ回路３
１４で所定時間遅延されたディスプレイタイミング信号
により、加算器３０３からの出力データを選択してレジ
スタ３０１に出力する。

【０１９９】図１４は、図９に示すゲート選択データラ
イトシーケンサ３０６の概略構成を示すブロック図であ
る。

【０２００】ゲート選択データライトシーケンサ３０６
は、制御手段３２０、ゲート選択データ生成手段３２
３、クロック信号生成手段（３）３２１およびクロック
信号生成手段（４）３２２から構成される。

【０２０１】制御手段３２０は、ディスプレイタイミン
グ信号およびレジスタ出力データの上位７ビット（ＰＲ
［６：０］）が入力され、ゲート選択データ生成手段３
２３、クロック信号生成手段（３）３２１およびクロッ
ク信号生成手段（４）３２２を制御する。

【０２０２】ゲート選択データ生成手段３２３は、シフ
トエンコードデータ（ＯＲ［１５：０］）が入力され、
制御手段３２０からの指示に従い、１水平走査時間毎に
各表示ラインのゲート選択データを生成し、バスライン
１４３を介してカラムドライバ１４０に送出する。

【０２０３】クロック信号生成手段（４）３２２は、制
御手段３２０からの指示に従い、カラムドライバ１４０
のビットラッチ回路（図８に示すビットラッチ回路１５
２）にゲート選択データをラッチするためのクロック信
号（Ｇ２）を生成し、信号線１４２を介してカラムドラ
イバ１４０に送出する。

【０２０４】クロック信号生成手段（３）３２１は、制
御手段３２０からの指示に従い、カラムドライバ１４０
のビットラッチ回路に取り込まれたゲート選択データ
を、ラインラッチ回路（図８に示すラインラッチ回路１
５３）にラッチし、当該ゲート選択データに基づく走査
電圧を、ゲート信号線（Ｇ）に出力するための表示制御
信号であるクロック信号（Ｇ１）を生成し、信号線１４
１を介してカラムドライバ１４０に送出する。

【０２０５】図１５は、図９に示すゲート選択データラ
イトシーケンサ３０６の処理手順を示すフローチャート
である。

【０２０６】次に、図１５を用いて、ゲート選択データ
ライトシーケンサ３０６の処理手順を説明する。

【０２０７】ゲート選択データライトシーケンサ３０６
は、ディスプレイタイミング信号の入力により動作し、
始めに、制御手段３２０内の変数（ＧＣＯＮＴ）をレジ
スタ出力データの上位７ビット（ＰＲ［６：０］）の値
とする（ステップ３５１）。

【０２０８】次に、制御手段３２０で、レジスタ出力デ
ータの上位７ビット（ＰＲ［６：０］）が‘０，０，
０，０，０，０，０’であるかを判断する（ステップ３
５２）。

【０２０９】ステップ３５２で、レジスタ出力データの
上位７ビット（ＰＲ［６：０］）が‘０，０，０，０，
０，０，０’でない場合には、ゲート選択データ生成手
段３２３が、制御手段３２０からの指示に基づき、８表
示ライン分のゲート選択データとして‘０，０，０，
０，０，０，０，０’のデータを生成し、バスライン１
４３を介してカラムドライバ１４０に送出する（ステッ
プ３５６）。

【０２１０】その際、クロック信号生成手段（４）３２
２は、制御手段３２０からの指示に基づき、クロック信
号（Ｇ２）を生成し、信号線１４２を介してカラムドラ
イバ１４０に送出する。

【０２１１】これにより、カラムドライバ１４０の所定
の８表示ラインに対応するビットラッチ回路に「０」を
ライトする。

【０２１２】次に、制御手段３２０で、レジスタ出力デ
ータの上位７ビット（ＰＲ［６：０］）から１を減算す
る（ステップ３５７）。

【０２１３】上記ステップ３５６、ステップ３５７を、
レジスタ出力データの上位７ビット（ＰＲ［６：０］）
が‘０，０，０，０，０，０，０’になるまで繰り返
す。

【０２１４】ステップ３５２で、レジスタ出力データの
上位７ビット（ＰＲ［６：０］）が‘０，０，０，０，
０，０，０’である場合には、ゲート選択データ生成手
段３２３が、制御手段３２０からの指示に基づき、８表
示ライン分のゲート選択データとしてシフトエンコード
データ（ＯＲ［１５：０］）の上位８ビット（ＯＲ［１
５：８］）のデータを選択し、バスライン１４３を介し
てカラムドライバ１４０に送出する（ステップ３５
３）。

【０２１５】同様に、クロック信号生成手段（４）３２
２は、制御手段３２０からの指示に基づき、クロック信
号（Ｇ２）を生成し、信号線１４２を介してカラムドラ
イバ１４０に送出する。

【０２１６】これにより、カラムドライバ１４０の所定
の８表示ラインに対応するビットラッチ回路にシフトエ
ンコードデータ（ＯＲ［１５：０］）の上位８ビット
（ＯＲ［１５：８］）のデータをライトする。

【０２１７】次に、ゲート選択データ生成手段３２３
が、制御手段３２０からの指示に基づき、８表示ライン
分のゲート選択データとしてシフトエンコードデータ
（ＯＲ［１５：０］）の下位８ビット（ＯＲ［７：
０］）のデータを選択し、バスライン１４３を介してカ
ラムドライバ１４０に送出する（ステップ３５４）。

【０２１８】同様に、クロック信号生成手段（４）３２
２は、制御手段３２０からの指示に基づき、クロック信
号（Ｇ２）を生成し、信号線１４２を介してカラムドラ
イバ１４０に送出する。

【０２１９】これにより、カラムドライバ１４０の所定
の８表示ラインに対応するビットラッチ回路にシフトエ
ンコードデータ（ＯＲ［１５：０］）の下位８ビット
（ＯＲ［７：０］）のデータをライトする。

【０２２０】次に、制御手段３２０で、変数（ＧＣＯＮ
Ｔ）に２を加算し（ステップ３５５）、変数（ＧＣＯＮ
Ｔ）と、表示ライン数を８で除算した値との大小を判断
する（ステップ３５８）。

【０２２１】ステップ３５８で、変数（ＧＣＯＮＴ）が
表示ライン数を８で除算した値より小さい、あるいは、
変数（ＧＣＯＮＴ）が表示ライン数を８で除算した値と
同じである場合には、ゲート選択データ生成手段３２３
が、制御手段３２０からの指示に基づき、８表示ライン
分のゲート選択データとして‘０，０，０，０，０，
０，０，０’のデータを生成し、バスライン１４３を介
してカラムドライバ１４０に送出する（ステップ３６
０）。

【０２２２】同様に、クロック信号生成手段（４）３２
２は、制御手段３２０からの指示に基づき、クロック信
号（Ｇ２）を生成し、信号線１４２を介してカラムドラ
イバ１４０に送出する。

【０２２３】これにより、カラムドライバ１４０の所定
の８表示ラインに対応するビットラッチ回路に「０」を
ライトする。

【０２２４】次に、制御手段３２０で、変数（ＧＣＯＮ
Ｔ）に１を加算する（ステップ３６１）。

【０２２５】前記ステップ３６０、ステップ３６１を、
変数（ＧＣＯＮＴ）が表示ライン数を８で除算した値よ
り大きくなるまで繰り返す。

【０２２６】これにより、駆動（選択）される表示ライ
ンを「１」、それ以外の表示ラインを「０」とすること
ができる。

【０２２７】ステップ３５９で、変数（ＧＣＯＮＴ）が
表示ライン数を８で除算した値より大きい場合には、１
水平分のゲート選択データが終了したものとして、クロ
ック信号生成手段（３）３２１は、制御手段３２０から
の指示に基づき、クロック信号（Ｇ１）を、従来のゲー
トを切り替えるタイミングで、信号線１４１を介してカ
ラムドライバ１４０に送出（ステップ３６０）する。

【０２２８】なお、図１５に示すゲート選択データライ
トシーケンサ３０６の処理手順を示すフローチャートに
おいて、ステップ３５１で変数（ＧＣＯＮＴ）を０と
し、ステップ３５７の下に、ＧＣＯＮＴ＝ＧＣＯＮＴ＋
１の処理を追加するようにしてもよい。

【０２２９】次に、本発明の実施の形態における、複数
表示ライン駆動時の駆動方法について説明する。

【０２３０】本発明の実施の形態において、複数表示ラ
イン駆動時にはインタレース駆動指示信号が「０」とな
るので、垂直同期信号が「１」の時に、ビットエンコー
ダ（１）３１０は、‘０，０，０，０，０，０，０，
０，０，０’の１０ビットの初期値データを出力する。

【０２３１】ここで、ビットエンコーダ（１）３１０か
ら出力される初期値データは、ディレイ回路３１３で所
定時間遅延された垂直同期信号に同期してＤ型フリップ
・フロップ回路３１２に取り込まれ、Ｄ型フリップ・フ
ロップ回路３１２の出力端子（Ｑ）から出力される。

【０２３２】また、ディレイ回路３１３で所定時間遅延
された垂直同期信号は、Ｒ−Ｓ型フリップ・フロップ回
路３１５の入力端子（Ｓ）に入力され、Ｒ−Ｓ型フリッ
プ・フロップ回路３１５の出力端子（Ｑ）は「１」とな
るので、マルチプレクサ３１６は、Ｄ型フリップ・フロ
ップ回路３１２の出力端子（Ｑ）から出力される初期値
データを選択してレジスタ３０１に出力する。

【０２３３】その後、ディスプレイタイミング信号が入
力されると、マルチプレクサ３１６から出力される初期
値データはレジスタ３０１にラッチされる。

【０２３４】即ち、複数表示ライン駆動時に、レジスタ
３０１は垂直同期信号によりクリアされる。

【０２３５】また、インタレース駆動指示信号が「０」
であるので、セレクタ３０２は、３ビットの複数ライン
選択データを選択して加算器３０３に出力し、加算器３
０３は、レジスタ３０１から出力されるレジスタ出力デ
ータと３ビットの複数ライン選択データとを加算する。

【０２３６】さらに、Ｒ−Ｓ型フリップ・フロップ回路
３１５の入力端子（Ｒ）には、ディレイ回路３１４で所
定時間遅延されたディスプレイタイミング信号が順次入
力され、Ｒ−Ｓ型フリップ・フロップ回路３１５の出力
端子（Ｑ）が「０」となるので、マルチプレクサ３１６
は、加算器３０３から出力される出力データを選択して
レジスタ３０１に出力する。

【０２３７】これにより、レジスタ３０１には、ディス
プレイタイミング信号が順次入力される毎に、Ｄ型フリ
ップ・フロップ回路３１２の出力端子（Ｑ）から出力さ
れる初期値データに、ディスプレイタイミング信号毎の
複数ライン選択データが加算されたデータが保持され
る。

【０２３８】したがって、レジスタ３０１からの出力さ
れる１０ビットのレジスタ出力データは、現時点までに
駆動された表示ライン数を示し、その上位７ビット（Ｐ
Ｒ［６：０］）は、１ブロックを８表示ラインとした時
に、現時点までに駆動されたブロック数を示している。

【０２３９】また、その下位３ビットは、現時点までに
駆動された表示ラインが１ブロック中の何番目の表示ラ
インかを示している。

【０２４０】したがって、右シフタ３０５で、エンコー
ドデータ（Ｂ２［１５：０］）を、レジスタ３０１から
の出力される１０ビットのレジスタ出力データの下位３
ビットのデータにより決定されるシフト量だけシフトさ
せることにより、今回駆動するブロックの中で、現時点
までに駆動された表示ラインの次の表示ラインから、複
数ライン選択データにより決定される表示ライン数だけ
駆動（選択）することができる。

【０２４１】この場合に、複数ライン選択データによっ
ては、今回駆動するブロックの次のブロックに渡って
‘１’（選択）のデータが連続する場合があるので、エ
ンコードデータが１６ビットのデータとされている。

【０２４２】今、垂直同期信号が入力され、その後第１
番目のディスプレイタイミング信号が入力されると、レ
ジスタ３０１から出力されるレジスタ出力データは、Ｄ
型フリップ・フロップ回路３１２の出力端子（Ｑ）から
出力される初期値データ‘０，０，０，０，０，０，
０，０，０，０’であり、レジスタ出力データの下位３
ビットは‘０，０，０’となる。

【０２４３】ここで、複数ライン選択データが‘０，
０，１’の時には、エンコードデータ（Ｂ２［１５：
０］）の上位８ビット（Ｂ２［１５：８］）は‘１，
０，０，０，０，０，０，０’となる。

【０２４４】この場合に、右シフタ３０５のシフト量は
０となるので、シフトエンコードデータの上位８ビット
（ＯＲ［１５：８］）は、‘１，０，０，０，０，０，
０，０’となる。

【０２４５】また、レジスタ出力データの上位７ビット
（ＰＲ［６：０］）は‘０，０，０，０，０，０，０’
となるので、ゲート選択データライトシーケンサ３０６
は、第１番目のブロック中の第１番目の表示ラインに対
応するカラムドライバ１４０のビットラッチ回路に
「１」をライトし、その他の表示ラインに対応するカラ
ムドライバ１４０のビットラッチ回路に「０」をライト
する。

【０２４６】次のディスプレイタイミング信号が入力さ
れると、レジスタ３０１から出力されるレジスタ出力デ
ータは、加算器３０３から出力される加算器出力データ
‘０，０，０，０，０，０，０，０，０，１’となり、
レジスタ出力データの下位３ビットは‘０，０，１’と
なる。

【０２４７】ここで、複数ライン選択データが‘０，
０，１’であるとすると、エンコードデータ（Ｂ２［１
５：０］）の上位８ビット（Ｂ２［１５：８］）は
‘１，０，０，０，０，０，０，０’となる。

【０２４８】この場合には、右シフタ３０５のシフト量
は１となるので、シフトエンコードデータの上位８ビッ
ト（ＯＲ［１５：８］）は、‘０，１，０，０，０，
０，０，０’となる。

【０２４９】また、レジスタ出力データの上位７ビット
（ＰＲ［６：０］）は‘０，０，０，０，０，０，０’
となるので、ゲート選択データライトシーケンサ３０６
は、第１番目のブロック中の第２番目の表示ラインに対
応するカラムドライバ１４０のビットラッチ回路に
「１」をライトし、その他の表示ラインに対応するカラ
ムドライバ１４０のビットラッチ回路に「０」をライト
する。

【０２５０】次のディスプレイタイミング信号が入力さ
れると、レジスタ３０１から出力されるレジスタ出力デ
ータは、加算器３０３から出力される加算器出力データ
‘０，０，０，０，０，０，０，０，１，０’となり、
レジスタ出力データの下位３ビットは‘０，１，０’と
なる。

【０２５１】ここで、複数ライン選択データが‘０，
１，０’であるとすると、エンコードデータ（Ｂ２［１
５：０］）の上位８ビット（Ｂ２［１５：８］）は
‘１，１，０，０，０，０，０，０’となる。

【０２５２】この場合には、右シフタ３０５のシフト量
は２となるので、シフトエンコードデータの上位８ビッ
ト（ＯＲ［１５：８］）は、‘０，０，１，１，０，
０，０，０’となる。

【０２５３】また、レジスタ出力データの上位７ビット
（ＰＲ［６：０］）は‘０，０，０，０，０，０，０’
となるので、ゲート選択データライトシーケンサ３０６
は、第１番目のブロック中の第３番目および第４番目の
表示ラインに対応するカラムドライバ１４０のビットラ
ッチ回路に「１」をライトし、その他の表示ラインに対
応するカラムドライバ１４０のビットラッチ回路に
「０」をライトする。

【０２５４】以下、同様にして、駆動（選択）される表
示ラインに対応するカラムドライバ１４０のビットラッ
チ回路に「１」をライトし、その他の表示ラインに対応
するカラムドライバ１４０のビットラッチ回路に「０」
をライトする。

【０２５５】図１６は、本発明の実施の形態の複数表示
ライン駆動時における、図７に示す本体コンピュータ側
からの表示制御信号および表示制御装置５１０で生成す
る表示制御信号のタイミングチャートを示す図である。

【０２５６】本発明の実施の形態のＴＦＴ方式の液晶表
示モジュールにおいても、従来のＴＦＴ方式の液晶表示
モジュールと同様、水平方向、即ち、表示制御装置５１
０からドレインドライバ５３０に対して、表示データお
よび表示制御信号であるクロック信号（Ｄ１，Ｄ２）を
送出する。

【０２５７】この場合に、表示制御装置５１０からドレ
インドライバ５３０に送出する表示データおよび各表示
制御信号のタイミングは、従来のＴＦＴ方式の液晶表示
モジュールと同じである。

【０２５８】しかしながら、垂直方向、即ち、表示制御
装置５１０からドレインドライバ５３０には、８ビット
のゲート選択データおよび表示制御信号であるクロック
信号（Ｇ１，Ｇ２）が送出される。

【０２５９】本発明の実施の形態のＴＦＴ方式の液晶表
示モジュールにおいては、前記した如く、表示制御装置
５１０は、垂直同期信号入力後に、第１番目のディスプ
レイタイミング信号が入力されると、これを表示開始位
置と判断し、８ビットのゲート選択データを、バスライ
ン１４３を介してカラムドライバ１４０に出力する。

【０２６０】その際、カラムドライバ１４０のビットラ
ッチ回路（図８に示すビットラッチ回路１５２）にゲー
ト選択データをラッチするためのクロック信号（Ｇ２）
を信号線１４２を介して出力する。

【０２６１】また、表示制御装置５１０は、変数（ＧＣ
ＯＮＴ）が表示ライン数を８で除算した値より大きくな
った場合に、１水平分のゲート選択データが終了したも
のとして、カラムドライバ１４０のビットラッチ回路に
取り込まれたゲート選択データを、ラインラッチ回路
（図８に示すラインラッチ回路１５３）にラッチし、当
該ゲート選択データの基づく走査電圧を、ゲート信号線
（Ｇ）に出力するための表示制御信号であるクロック信
号（Ｇ１）を生成し、信号線１４１を介してカラムドラ
イバ１４０に送出する。

【０２６２】このクロック信号（Ｇ１）の出力により、
カラムドライバ１４０に格納されたデータがそれぞれの
ゲート信号線（Ｇ）に反映される。

【０２６３】なお、これらの処理は、１水平走査時間毎
に行うので、結果的に複数駆動される表示ライン数のデ
ータが表示ライン単位に変更されると、変更されたデー
タに基づいた処理となる。

【０２６４】図１７は、本発明の実施の形態において、
複数表示ライン駆動時における液晶表示パネル（ＴＦＴ
−ＬＣＤ）の表示画面の一例を示す図である。

【０２６５】図１７に示す液晶表示パネル（ＴＦＴ−Ｌ
ＣＤ）の表示画面は、前記図２５に示す液晶表示パネル
（ＴＦＴ−ＬＣＤ）の表示画面において、垂直帰線期間
に黒表示されたいた部分を複数表示ライン駆動によって
補った表示画面である。

【０２６６】以上説明したように、本発明の実施の形態
のＴＦＴ方式の液晶表示モジュールでは、ある１水平走
査時間においては同時に複数の表示ラインを駆動し、次
の１水平走査時間においては駆動した全部の表示ライン
の次の表示ラインから駆動することが可能となる。

【０２６７】これにより、表示データが不足する表示ラ
インの画素を１フレーム内で駆動することが可能とな
る。

【０２６８】次に、本発明の実施の形態において、イン
タレース駆動時の駆動方法について説明する。

【０２６９】本発明の実施の形態において、インタレー
ス駆動時には、第１フィールドと第２フィールドとを区
別するために、フィールド同期信号が追加される。

【０２７０】また、インタレース駆動時には、外部から
入力されるインタレース駆動指示信号が「１」となるの
で、垂直同期信号が「１」で、フィールド同期信号
「１」の時に、ビットエンコーダ（１）３１０は、
‘０，０，０，０，０，０，０，０，０，０’の１０ビ
ットの初期値データを出力する。

【０２７１】この場合に、ビットエンコーダ（１）３１
０から出力される初期値データは、ディレイ回路３１３
で所定時間遅延された垂直同期信号（あるいはフィール
ド同期信号）に同期してＤ型フリップ・フロップ回路３
１２に取り込まれ、Ｄ型フリップ・フロップ回路３１２
の出力端子（Ｑ）から出力される。

【０２７２】また、マルチプレクサ３１６は、Ｄ型フリ
ップ・フロップ回路３１２の出力端子（Ｑ）から出力さ
れる初期値データを選択してレジスタ３０１に出力す
る。

【０２７３】今、垂直同期信号が入力され、その後第１
番目のディスプレイタイミング信号が入力されると、レ
ジスタ３０１から出力されるレジスタ出力データは、Ｄ
型フリップ・フロップ回路３１２の出力端子（Ｑ）から
出力される初期値データ‘０，０，０，０，０，０，
０，０，０，０’であり、レジスタ出力データの下位３
ビットは‘０，０，０’となる。

【０２７４】ここで、インタレース駆動指示信号が
「１」であるので、セレクタ３０２は、３ビットのイン
タレース駆動時のライン選択データ（‘０，１，０’）
を選択して加算器３０３に出力し、加算器３０３は、レ
ジスタ３０１から出力されるレジスタ出力データとライ
ン選択データ（‘０，１，０’）とを加算する。

【０２７５】これにより、レジスタ３０１には、ディス
プレイタイミング信号が順次入力される毎に、Ｄ型フリ
ップ・フロップ回路３１２の出力端子（Ｑ）から出力さ
れる初期値データに、ライン選択データ（‘０，１，
０’）が加算されたデータが保持される。

【０２７６】また、３ビットの複数ライン選択データ
は、１表示ラインを選択する‘０，０，１’であるの
で、エンコードデータ（Ｂ２［１５：０］）の上位８ビ
ット（Ｂ２［１５：８］）は‘１，０，０，０，０，
０，０，０’となる。

【０２７７】この場合に、右シフタ３０５のシフト量は
０となるので、シフトエンコードデータの上位８ビット
（ＯＲ［１５：８］）は、‘１，０，０，０，０，０，
０，０’となる。

【０２７８】また、レジスタ出力データの上位７ビット
（ＰＲ［６：０］）は‘０，０，０，０，０，０，０’
となるので、ゲート選択データライトシーケンサ３０６
は、第１番目のブロック中の第１番目の表示ラインに対
応するカラムドライバ１４０のビットラッチ回路に
「１」をライトし、その他の表示ラインに対応するカラ
ムドライバ１４０のビットラッチ回路に「０」をライト
する。

【０２７９】次のディスプレイタイミング信号が入力さ
れると、レジスタ３０１から出力されるレジスタ出力デ
ータは、加算器３０３から出力される加算器出力データ
‘０，０，０，０，０，０，０，０，１，０’となり、
レジスタ出力データの下位３ビットは‘０，１，０’と
なる。

【０２８０】また、３ビットの複数ライン選択データ
は、１表示ラインを選択する‘０，０，１’であるの
で、エンコードデータ（Ｂ２［１５：０］）の上位８ビ
ット（Ｂ２［１５：８］）は‘１，０，０，０，０，
０，０，０’となる。

【０２８１】この場合には、右シフタ３０５のシフト量
は２となるので、シフトエンコードデータの上位８ビッ
ト（ＯＲ［１５：８］）は、‘０，０，１，０，０，
０，０，０’となる。

【０２８２】また、レジスタ出力データの上位７ビット
（ＰＲ［６：０］）は‘０，０，０，０，０，０，０’
となるので、ゲート選択データライトシーケンサ３０６
は、第１番目のブロック中の第３番目の表示ラインに対
応するカラムドライバ１４０のビットラッチ回路に
「１」をライトし、その他の表示ラインに対応するカラ
ムドライバ１４０のビットラッチ回路に「０」をライト
する。

【０２８３】次のディスプレイタイミング信号が入力さ
れると、レジスタ３０１から出力されるレジスタ出力デ
ータは、加算器３０３から出力される加算器出力データ
‘０，０，０，０，０，０，０，１，０，０’となり、
レジスタ出力データの下位３ビットは‘１，０，０’と
なる。

【０２８４】また、複数ライン選択データが‘０，１，
０’であるので、エンコードデータ（Ｂ２［１５：
０］）の上位８ビット（Ｂ２［１５：８］）は‘１，
０，０，０，０，０，０，０’となる。

【０２８５】この場合には、右シフタ３０５のシフト量
は４となるので、シフトエンコードデータの上位８ビッ
ト（ＯＲ［１５：８］）は、‘０，０，０，０，１，
０，０，０’となる。

【０２８６】また、レジスタ出力データの上位７ビット
（ＰＲ［６：０］）は‘０，０，０，０，０，０，０’
となるので、ゲート選択データライトシーケンサ３０６
は、第１番目のブロック中の第５番目の表示ラインに対
応するカラムドライバ１４０のビットラッチ回路に
「１」をライトし、その他の表示ラインに対応するカラ
ムドライバ１４０のビットラッチ回路に「０」をライト
する。

【０２８７】以下、同様にして、ディスプレイタイミン
グ信号が入力される毎に、２つ下の表示ラインが選択さ
れるように、対応するカラムドライバ１４０のビットラ
ッチ回路に「１」をライトし、その他の表示ラインに対
応するカラムドライバ１４０のビットラッチ回路に
「０」をライトする。

【０２８８】なお、インタレース駆動時には、今回駆動
するブロックから次のブロックに渡って‘１’（選択）
のデータが連続する場合がないので、エンコードデータ
は８ビットのデータとされる。

【０２８９】さらに、入力される‘０，０，１’の３ビ
ットの複数ライン選択データを、ビットエンコーダ
（２）３０４で８ビットのエンコードデータに変換する
代わりに、‘１，０，０，０，０，０，０，０’である
８ビットのデータを右シフタ３０５に入力するようにし
てもよい。

【０２９０】図１９は、本発明の実施の形態のインタレ
ース駆動時における、図９に示すゲート選択データライ
トシーケンサ３０６の処理手順を示すフローチャートで
ある。

【０２９１】図１９に示すように、インタレース駆動時
には、図１５に示すフローチャートにおけるステップ３
５４の処理を省略し、また、ステップ３５５の処理をＧ
ＣＯＮＴ＝ＧＣＯＮＴ＋１とすればよい。

【０２９２】なお、複数表示ライン駆動時と同様、ビッ
トエンコーダ（２）３０４で、入力される‘０，０，
１’の３ビットの複数ライン選択データを、下位８ビッ
トが‘０，０，０，０，０，０，０，０’であり、上位
８ビットが‘１，０，０，０，０，０，０，０’である
１６ビットのエンコードデータに変換してもよく、その
場合には、ゲート選択データライトシーケンサ３０６の
処理手順は、図１５に示すフローチャートと同じにな
る。

【０２９３】また、前のフィールドと次のフィールド
で、駆動される表示ラインが異なるように、ビットエン
コーダ（１）３１０は、垂直同期信号が「０」で、フィ
ールド同期信号が［１］の時には、‘０，０，０，０，
０，０，０，０，０，１’の初期値データを出力する。

【０２９４】図１８は、本発明の実施の形態において、
インタレース駆動時における、図７に示す本体コンピュ
ータ側からの垂直方向の表示制御信号のタイミングチャ
ートを示す図である。

【０２９５】図１８に示すように、第１フィールドと第
２フィールドとを区別するための、フィールド同期信号
が追加されている。

【０２９６】以上説明したように、本発明の実施の形態
のＴＦＴ方式の液晶表示モジュールにおいては、ある１
フィールドにおいては１つおき（２つ下）の表示ライン
を駆動し、次の１フィールドにおいては前記のフィール
ドで駆動されなかった表示ラインを１つおき（２つ下）
に駆動するインタレース駆動が可能となる。

【０２９７】これにより、テレビジョン受像機等で採用
されているインタレース駆動方式により表示ラインを駆
動することが可能となる。

【０２９８】なお、本発明の実施の形態において、図１
４に示すゲート選択データライトシーケンサ３０６に、
水平同期信号とクロック信号とを入力し、クロック信号
生成手段（３）３２１を、図２に示すクロック信号（Ｇ
１）を生成する回路構成とすることも可能である。

【０２９９】この場合には、液晶表示パネル（ＴＦＴ−
ＬＣＤ）の１表示ラインの画素数に対して、本体コンピ
ュータ側から送信される表示データ数、および、液晶表
示パネル（ＴＦＴ−ＬＣＤ）の表示ライン数に対して、
本体コンピュータ側から送信される表示データの表示ラ
イン数が不足する場合に、液晶表示パネル（ＴＦＴ−Ｌ
ＣＤ）に表示される表示品質を向上させることが可能と
なる。

【０３００】また、本発明の実施の形態のＴＦＴ方式の
液晶表示モジュールでは、ゲートドライバとして、単純
マトリクス型液晶表示装置において使用されているカラ
ムドライバを使用するようにしたが、これに限定され
ず、図７あるいは図２０に示すドレインドライバを使用
することも可能であることはいうまでもない。

【０３０１】また、前記各発明の実施の形態では、本発
明をＴＦＴ方式の液晶表示モジュールに適用した場合に
ついて説明したが、本発明はこれに限定されるものでは
なく、ＳＴＮ（Ｓｕｐｅｒ Ｔｗｉｓｔｅｄ Ｎｅｍａ
ｔｉｃ）方式の液晶表示モジュールなど全ての液晶表示
装置に適用できることは言うまでもない。

【０３０２】以上、本発明を発明の実施の形態に基づき
具体的に説明したが、本発明は、前記発明の実施の形態
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更し得ることは言うまでもない。

【０３０３】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。

【０３０４】（１）本発明によれば、液晶表示装置にお
いて、液晶表示パネルの１表示ラインの画素数に対し
て、表示データ数が不足する場合に、表示制御装置の回
路規模、および、外形寸法を増加させずに、当該不足分
に比例したタイミングで制御信号を生成することが可能
となる。

【０３０５】（２）本発明によれば、液晶表示装置にお
いて、液晶表示パネルの１表示ラインの画素数に対し
て、表示データ数が不足する場合に、各制御信号間の時
間間隔を一定に保ちながら、当該不足分に比例したタイ
ミングで制御信号を生成することが可能となる。

【０３０６】（３）本発明によれば、液晶表示装置にお
いて、表示データが不足する液晶表示パネルの１表示ラ
インの画素に指定色を表示させることができ、２重表示
を防止して、液晶表示パネルに表示される表示画像の表
示品質を向上させることが可能となる。

【０３０７】（４）本発明によれば、液晶表示装置にお
いて、液晶表示パネルの表示ラインを任意の駆動方式で
駆動することが可能となり、これにより、１フレーム時
間内に、各表示ラインをインタレース駆動方式で駆動す
ることが可能となる。

【０３０８】（５）本発明によれば、液晶表示装置にお
いて、１水平走査時間内に、液晶表示パネルの複数の表
示ラインを駆動することが可能となり、液晶表示パネル
の表示ライン数に対して、本体コンピュータ側から入力
される１フレーム時間内の表示データの表示ライン数が
不足する場合に、表示制御装置の回路規模、および、外
形寸法を増加させずに、２重表示を防止して、液晶表示
パネルに表示される表示画像の表示品質を向上させるこ
とが可能となる。

【図面の簡単な説明】

【図１】本発明の実施の形態１のＴＦＴ方式の液晶表示
モジュールにおける液晶表示パネル（ＴＦＴ−ＬＣＤ）
の等価回路を示す図である。

【図２】本発明の実施の形態１の表示制御装置５１０に
おける、クロック信号（Ｄ１）、クロック信号（Ｄ２）
およびクロック信号（Ｄ１）を生成する回路部分の概略
構成を示すブロック図である。

【図３】図２の回路構成により生成されるクロック信号
（Ｄ１）、クロック信号（Ｄ２）およびクロック信号
（Ｄ１）と、本体コンピュータ側からの表示制御信号と
のタイミングチャートを示す図である。

【図４】液晶表示パネルの表示ライン数に対して、本体
コンピュータ側から送信される表示データの表示ライン
数が明らかに不足している場合の液晶表示パネルの表示
画面の一例を示す図である。

【図５】図３に示す２重表示画像を防止するようにした
ドレインドライバ５３０の一例を示す概略ブロック図で
ある。

【図６】図５に示すクロック信号（Ｄ１）、クロック信
号（Ｄ２）および表示データのタイミングチャートを示
す図である。

【図７】本発明の他の発明の実施の形態であるＴＦＴ方
式の液晶表示モジュールの概略構成を示すブロック図で
ある。

【図８】単純マトリクス型液晶表示装置において使用さ
れているカラムドライバの概略構成を示すブロック図で
ある。

【図９】本発明の実施の形態２の表示制御装置５１０に
おける、カラムドライバ１４０に送出するゲート選択デ
ータ、および、表示制御信号であるクロック（Ｇ１，Ｇ
２）を生成する回路部分の概略構成を示すブロック図で
ある。

【図１０】図９に示すセレクタ３０２の真理値を示す真
理値表である。

【図１１】図９に示すビットエンコーダ（２）３０４の
真理値を示す真理値表である。

【図１２】図９に示す初期値設定回路３００の概略構成
を示すブロック図である。

【図１３】図１２に示すビットエンコーダ（１）３１０
の真理値を示す真理値表である。

【図１４】図９に示すゲート選択データライトシーケン
サ３０６の概略構成を示すブロック図である。

【図１５】図９に示すゲート選択データライトシーケン
サ３０６の処理手順を示すフローチャートである。

【図１６】本発明の実施の形態の複数表示ライン駆動時
における、図７に示す本体コンピュータ側からの表示制
御信号および表示制御装置５１０で生成する表示制御信
号のタイミングチャートを示す図である。

【図１７】本発明の実施の形態の複数表示ライン駆動時
における液晶表示パネルの表示画面の一例を示す図であ
る。

【図１８】本発明の実施の形態のインタレース駆動時に
おける、図９に示すゲート選択データライトシーケンサ
３０６の処理手順を示すフローチャートである。

【図１９】本発明の実施の形態のインタレース駆動時に
おける、図７に示す本体コンピュータ側からの垂直方向
の表示制御信号のタイミングチャートを示す図である。

【図２０】従来のＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａ
ｎｓｉｓｔｏｒ）方式の液晶表示モジュールの概略構成
を示すブロック図である。

【図２１】図２０に示す液晶表示パネル（ＴＦＴ−ＬＣ
Ｄ）の等価回路を示す図である。

【図２２】図２０に示すドレインドライバ５３０の概略
構成を示すブロック図である。

【図２３】図２０に示すゲートドライバ５４０の概略構
成を示すブロック図である。

【図２４】図２０に示す本体コンピュータ側からの表示
制御信号および表示制御装置で生成する表示制御信号の
タイミングチャートを示す図である。

【図２５】液晶表示パネルの表示ライン数に対して、本
体コンピュータ側から送信される表示ライン数が明らか
に不足している場合の、従来の液晶表示パネルの表示画
面の一例を示す図である。

【符号の説明】

ＴＦＴ−ＬＣＤ…液晶表示パネル、１４０…カラムドラ
イバ、１４１，１４２，５３１，５３２，５４１，５４
２…信号線、１４３，５３３…バスライン、１５１，２
３２，５５２，５６２…シフトレジスタ、１５２…ビッ
トラッチ回路、１５３…ラインラッチ回路、１５４，５
５５，５６３…レベルシフト回路、１５５，５５６，５
６４…出力回路、２０１…アンド回路、２０２，２０７
…カウンタ、２０３…立ち上がり検出回路、２０４…立
ち下がり検出回路、２０５…レジスタ、２０６，２０
９，２１０，２１１…記憶手段、２０８…減算器、２１
２，２１３，２１４…加算器、２１５，２１６，２１
７，３１６，５２５…マルチプレクサ、２１８，２１
９，２２０…比較回路、２２１，２２２…Ｊ−Ｋ型フリ
ップ・フロップ回路、２４２…オア回路、３００…初期
値設定回路、３０１…レジスタ、３０２…セレクタ、３
０３…加算器、３０４…ビットエンコーダ（２）、３０
５…右シフタ、３０６…ゲート選択データライトシーケ
ンサ、３１０…ビットエンコーダ（１）、３１１…ＯＲ
回路、３１２…Ｄ型フリップ・フロップ回路、３１３，
３１４…ディレイ回路、３１５…Ｒ−Ｓ型フリップ・フ
ロップ回路、３２０…制御手段、３２１…クロック信号
生成手段（３）、３２２…クロック信号生成手段
（４）、３２３…ゲート選択データ生成手段、５００…
インタフェース部、５１０…表示制御装置、５２０…電
源回路、５２１…正電圧生成回路、５２２…負電圧生成
回路、５２３…対向電極（コモン電極）電圧生成回路、
５２４…ゲート電極電圧生成回路、５３０…ドレインド
ライバ、５４０…ゲートドライバ、５５１…制御回路、
５５３…入力レジスタ回路、５５４…ストレージレジス
タ回路、５５７…階調電圧生成回路、５５８…電圧バス
ライン、５６１…ロジック回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 二見 利男 千葉県茂原市早野3300番地 株式会社日 立製作所 電子デバイス事業部内 (56)参考文献 特開 平８−166776（ＪＰ，Ａ) 特開 平４−51288（ＪＰ，Ａ) 特開 平８−30236（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G09G 3/00 - 3/38 G02F 1/133

Claims (12)

(57)【特許請求の範囲】
1. 【請求項１】 複数の第１の信号線と、前記複数の第１
   の信号線に直交する複数の第２の信号線と、前記複数の
   第１の信号線および複数の第２の信号線により液晶駆動
   電圧が印加されるマトリクス状に形成される複数の画素
   とを有する液晶表示パネルと、 １水平走査期間分の表示データを取り込み、当該表示デ
   ータに基づく映像電圧を、前記複数の第１の信号線に出
   力する第１の駆動手段と、 前記１水平走査期間分の表示データに対応する表示ライ
   ンを選択する走査電圧を、前記複数の第２の信号線に出
   力する第２の駆動手段と、 入力される表示データを前記第１の駆動手段に送出する
   とともに、入力される入力表示制御信号に基づき制御信
   号を生成し、当該制御信号を前記第１の駆動手段と前記
   第２の駆動手段とに送出して、前記第１の駆動手段と前
   記第２の駆動手段とを制御駆動する表示制御手段とを具
   備する液晶表示装置において、 前記表示制御手段は、前記液晶表示パネルの１表示ライ
   ンの画素数と、１水平走査期間内に送出される表示デー
   タ数との差分値を求める差分値演算手段と、 前記液晶表示パネルの１表示ラインの画素数に対して、
   １水平走査期間内に送出される表示データ数が少ない場
   合に、前記差分値演算手段で求められた差分値に基づ
   き、制御信号のタイミングを変更するタイミング変更手
   段と、入力される垂直同期信号によりｋビットの初期値データ
   を出力する初期値設定回路と、 ディスプレイタイミング信号により前記ｋビットの初期
   値データあるいはｋビットの加算器出力データをラッチ
   するｋビットのレジスタと、 前記レジスタから出力されるｋビットのレジスタ出力デ
   ータとｎビットの複数ライン選択データとを加算する加
   算器と、 前記レジスタから出力されるｋビットのレジスタ出力デ
   ータと前記ｎビットの複数ライン選択データとに基づい
   て、表示ライン選択データを生成する生成手段と、 表示ライン選択データラッチ用クロック信号を生成する
   クロック信号生成手段（１）とを備え、 前記第２の駆動手段は、前記表示ライン選択データラッ
   チ用クロック信号に同期して前記表示ライン選択データ
   をラッチする表示ライン選択データラッチ手段と 、前記表示ライン選択データラッチ手段にラッチされた表
   示ライン選択データに基づく走査電圧を、前記シフトク
   ロック信号に基づき１水平走査時間、前記第２の信号線
   に供給する電圧供給手段とを備える ことを特徴とする液
   晶表示装置。
2. 【請求項２】 前記表示制御手段で生成される表示制御
   信号は、出力タイミング制御用クロック信号、表示デー
   タラッチ用クロック信号、および、１水平走査時間毎の
   シフトクロック信号の少なくとも１つを含み、 前記タイミング変更手段は、入力されるディスプレイタ
   イミング信号が表示データの有効部分を指示する開始位
   置から、入力されるクロック信号数をカウントする第１
   のカウント手段と、 前記差分値演算手段で求められた差分値、および、前記
   第１のカウント手段でカウントされたクロック信号数に
   基づき、出力タイミング制御用クロック信号のタイミン
   グを変更する第１の変更手段、表示データラッチ用クロ
   ック信号のタイミングを変更する第２の変更手段、およ
   び、１水平走査時間毎のシフトクロック信号のタイミン
   グを変更する第３の変更手段の少なくとも１つを備える
   ことを特徴とする請求項１に記載の液晶表示装置。
3. 【請求項３】 前記第１の変更手段は、前記液晶表示パ
   ネルの１表示ラインの画素数に対する、前記ディスプレ
   イタイミング信号が表示データの有効部分を指示する開
   始位置から前記出力タイミング制御用クロック信号を出
   力するまでのクロック信号数を記憶する第１の記憶手段
   と、 前記第１の記憶手段に記憶されているクロック信号数か
   ら前記差分値演算手段で求められた差分値を減算する第
   １の演算手段と、 前記第１のカウント手段でカウントされたクロック信号
   数と、前記第１の演算手段で得られた値とを比較し、比
   較結果が一致した場合に出力タイミング制御用クロック
   信号を出力する第１の比較回路とを具備することを特徴
   とする請求項２に記載の液晶表示装置。
4. 【請求項４】 前記第２の変更手段は、前記液晶表示パ
   ネルの１表示ラインの画素数に対する、前記ディスプレ
   イタイミング信号が表示データの有効部分を指示する開
   始位置から出力される前記表示データラッチ用クロック
   信号数を記憶する第２の記憶手段と、 前記第２の記憶手段に記憶されているクロック信号数か
   ら前記差分値演算手段で求められた差分値を減算する第
   ２の演算手段と、 前記第１のカウント手段でカウントされたクロック信号
   数と、前記第２の演算手段で得られた値とを比較する第
   ２の比較回路と、 前記ディスプレイタイミング信号が表示データの有効部
   分を指示する開始位置から、前記第２の比較回路での比
   較結果が一致するまでの間、クロック信号を表示データ
   ラッチ用クロック信号として出力するクロック信号生成
   手段（２）とを具備することを特徴とする請求項２に記
   載の液晶表示装置。
5. 【請求項５】 前記第３の変更手段は、前記液晶表示パ
   ネルの１表示ラインの画素数に対する、前記ディスプレ
   イタイミング信号が表示データの有効部分を指示する開
   始位置から前記シフトクロック信号を出力するまでのク
   ロック信号数を記憶する第３の記憶手段と、 前記第３の記憶手段に記憶されているクロック信号数か
   ら前記差分値演算手段で求められた差分値を減算する第
   ３の演算手段と、 前記第１のカウント手段でカウントされたクロック信号
   数と、前記第３の演算手段で得られた値とを比較する第
   ３の比較回路と、 前記第３の比較回路での比較結果が一致したときに、電
   圧レベルが変化するシフトクロック信号を出力するクロ
   ック信号生成手段（３）とを具備することを特徴とする
   請求項２に記載の液晶表示装置。
6. 【請求項６】 前記差分値演算手段は、前記ディスプレ
   イタイミング信号が表示データの有効部分を指示する期
   間内に、入力されるクロック信号数をカウントする第２
   のカウント手段と、 前記液晶表示パネルの１表示ラインの画素数が記憶され
   る第４の記憶手段と、 前記第２のカウント手段でカウントされたクロック信号
   数と、第４の記憶手段に記憶されている液晶表示パネル
   の１表示ラインの画素数との差分値を求める第４の演算
   手段とを備えることを特徴とする請求項１ないし請求項
   ５のいずれか１項に記載の液晶表示装置。
7. 【請求項７】 前記表示制御装置は、表示データを送出
   する前に指定色の表示データを前記第１の駆動手段に送
   出し、 前記第１の駆動手段は、前記表示制御装置から入力され
   る出力タイミング制御用クロック信号に基づいて、前記
   表示制御装置から入力される指定色の表示データを格納
   し、その後、前記表示制御装置から入力される表示デー
   タラッチ用クロック信号に同期して、前記表示制御装置
   から入力される表示データを格納する表示データラッチ
   手段を備えることを特徴とする請求項１ないし請求項６
   のいずれか１項に記載の液晶表示装置。
8. 【請求項８】 前記生成手段は、前記ｎビットの複数ラ
   イン選択データを、ｎビットの組み合わせに応じてそれ
   ぞれ異なるｍ（ｍは２の（ｎ＋１）乗）ビットのエンコ
   ードデータに変換するビットエンコーダと、 前記レジスタから出力されるｋビットのレジスタ出力デ
   ータの下位ｎビットにより決定されるシフト量だけ、前
   記ビットエンコーダから出力されるｍビットのエンコー
   ドデータを右にシフトしてシフトエンコードデータを出
   力する右シフタと、 Ｎ（Ｎは２のｎ乗）本の第２の信号線を１ブロックとす
   るとき、前記レジスタから出力されるｋビットのレジス
   タ出力データの上位（ｋ−ｎ）ビットにより決定される
   ブロックの次の２ブロックに対応する第２の信号線に対
   して、前記右シフタから出力されるｍビットのシフトエ
   ンコードデータを割り当て、それ以外のブロックに対応
   する第２の信号線に対して「０」のデータを割り当てる
   割当手段を備える ことを特徴とする請求項１に記載の液
   晶表示装置。
9. 【請求項９】 前記ｎビットが３ビット、前記ｍビット
   が１６ビット、前記ｋビットが１０ビットであることを
   特徴とする請求項８に記載の液晶表示装置。
10. 【請求項１０】 複数の第１の信号線と、前記複数の第
    １の信号線に直交する複数の第２の信号線と、前記複数
    の第１の信号線および複数の第２の信号線により液晶駆
    動電圧が印加されるマトリクス状に形成される複数の画
    素とを有する液晶表示パネルと、 １水平走査期間分の表示データを取り込み、当該表示デ
    ータに基づく映像電圧 を、前記複数の第１の信号線に出
    力する第１の駆動手段と、 前記１水平走査期間分の表示データに対応する表示ライ
    ンを選択する走査電圧を、前記複数の第２の信号線に出
    力する第２の駆動手段と、 入力される表示データを前記第１の駆動手段に送出する
    とともに、入力される入力表示制御信号に基づき制御信
    号を生成し、当該制御信号を前記第１の駆動手段と前記
    第２の駆動手段とに送出して、前記第１の駆動手段と前
    記第２の駆動手段とを制御駆動する表示制御手段とを具
    備する液晶表示装置において、 前記表示制御手段は、前記液晶表示パネルの１表示ライ
    ンの画素数と、１水平走査期間内に送出される表示デー
    タ数との差分値を求める差分値演算手段と、 前記液晶表示パネルの１表示ラインの画素数に対して、
    １水平走査期間内に送出される表示データ数が少ない場
    合に、前記差分値演算手段で求められた差分値に基づ
    き、制御信号のタイミングを変更するタイミング変更手
    段と、 入力される垂直同期信号とフィールド同期信号との組み
    合わせに応じてｋビットの第１初期値データ、あるい
    は、第１初期値データに１が加算されたｋビットの第２
    初期値データを出力する初期値設定回路と、 ディスプレイタイミング信号により前記ｋビットの第１
    初期値データ、ｋビットの第２初期値データあるいはｋ
    ビットの加算器出力データをラッチするｋビットのレジ
    スタと、 前記レジスタから出力されるｋビットのレジスタ出力デ
    ータと、上位（Ｌ−２）ビットが‘０’で下位２ビット
    が‘１，０’であるＬビットのインタレース駆動時ライ
    ン選択データとを加算する加算器と、 前記レジスタから出力されるｋビットのレジスタ出力デ
    ータと、上位（１）ビットが‘１’で、下位（ｍ−１）
    ビットが‘０’であるｍビットのライン選択データとに
    基づいて、表示ライン選択データを生成する生成手段
    と、 表示ライン選択データラッチ用クロック信号を生成する
    クロック信号生成手段（１）とを備え、 前記第２の駆動手段は、前記表示ライン選択データラッ
    チ用クロック信号に同期して前記表示ライン選択データ
    をラッチする表示ライン選択データラッチ手段と、 前記表示ライン選択データラッチ手段にラッチされた表
    示ライン選択データに基づく走査電圧を、前記シフトク
    ロック信号に基づき１水平走査時間、前記第２の信号線
    に供給する電圧供給手段とを備えることを特徴とする 液
    晶表示装置。
11. 【請求項１１】 前記生成手段は、前記レジスタから出
    力されるｋビットのレジスタ出力データの下位ｎビット
    により決定されるシフト量だけ、前記ｍビットのライン
    選択データを右にシフトしてシフトライン選択データを
    出力する右シフタと、 Ｎ（Ｎは２のｎ乗）本の第２の信号線を１ブロックとす
    るとき、前記レジスタから出力されるｋビットのレジス
    タ出力データの上位（ｋ−ｎ）ビットにより決定される
    ブロックの次のブロックに対応する第２の信号線に対し
    て、前記右シフタから出力されるｍビットのシフトライ
    ン選択データを割り当て、それ以外のブロックに対応す
    る第２の信号線に対して「０」のデータを割り当てる割
    当手段を備えることを特徴とする請求項１０に記載の 液
    晶表示装置。
12. 【請求項１２】 前記Ｌビットが３ビット、前記ｎビッ
    トが３ビット、前記ｍビットが８ビット、前記ｋビット
    が１０ビットであることを特徴とする請求項１１に記載
    の液晶表示装置。