JP3479329B2 - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- Preparing Plates And Mask In Photomechanical Process (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Description
術に関し、特に、位相シフトマスクを用いた微細パター
ンの形成に適用して有効な技術に関するものである。
挟む一対の光透過領域の一方に位相シフタを設け、この
一対の光透過領域を透過する二つの光の位相を互いに反
転させることによって、半導体ウエハ上の二つの光の境
界部における光の強度を弱める位相シフト技術が注目さ
れている(特公昭62−59296号公報など)。
れるゲート電極のパターン10を、図6は、このパター
ン10の形成に使用する位相シフトマスク11をそれぞ
れ示す。位相シフトマスク11は、透明なガラス基板1
2の一面に上記パターン10に対応する遮光パターン1
3を形成し、光透過領域の一部に光の位相を約180度
反転させる位相シフタ14を配置した構成になってい
る。
で広く使用されているポジ型のフォトレジストを使って
上記位相シフトマスク11の遮光パターン13をウエハ
側に転写しようとすると、位相シフタ14のエッジ部に
対応する領域で光強度が零になるため、図7に示すよう
に、現像後のレジストパターン18の一部にレジスト残
り15が発生することが知られている。
遮光パターン13をブローデン(broaden) した遮光パタ
ーン16を通常のフォトマスク17に形成し、このフォ
トマスク17と前記位相シフトマスク11とを重ね露光
することによって、レジスト残り15の発生を防止する
ことが考えられる。この場合、上記遮光パターン16の
ブローデン量は、重ね露光の際の重ね合わせ精度に依存
し、現状の技術では、片側0.1〔μm〕程度が必要であ
る。
ね露光技術を検討した結果、次のような問題点を見出し
た。
使って、前記図6に示す位相シフトマスク11と図8に
示すフォトマスク17を重ね露光する場合、前記図5に
示すパターン10のスペース部a(隣接するパターン1
0とのスペースが最小になる箇所)の寸法を0.4〔μ
m〕、図8に示す遮光パターン16のブローデン量を片
側0.1〔μm〕とすると、上記パターン10のスペース
部aに対応する遮光パターン16のスペース部a' の寸
法は、0.2〔μm〕となる。
寸法が露光装置の解像度(0.3〔μm〕)を上回るた
め、ウエハ側のスペース部a' に対応する領域で光の強
度が非常に弱くなり、レジスト残りの発生の防止を目的
とした重ね露光の効果が失われてしまう。
た微細パターンの形成技術を提供することにある。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
よびスペースを有する一群の遮光パターンを転写する
際、前記遮光パターンのライン部を形成するための第1
のフォトマスクと、前記遮光パターンのスペース部を形
成するための第2のフォトマスクとを用意し、これらを
重ね合わせて露光する。
部とスペース部とを2つのフォトマスクに分けて形成
し、露光装置の解像度を上回る微細な寸法のライン部は
位相シフトマスクを使って露光し、スペース部は露光装
置の解像度に見合った従来型フォトマスクを使って露光
することにより、遮光パターンのライン部とスペース部
とを矛盾なく転写することができる。
説明する。
1のフォトマスクの要部平面図、図2は同じく第2のフ
ォトマスクの要部平面図である。
図5に示すゲート電極のパターン10のライン部bを転
写するためのものである。このフォトマスク1のガラス
基板2の一面には、上記パターン10のライン部bとス
ペース部aとが共に遮光部となるような遮光パターン3
が形成され、光透過領域の一部には光の位相を約180
度反転させる位相シフタ4が配置されている。パターン
10のライン部bの寸法(ゲート幅)は、例えば0.2
〔μm〕である。
図5に示すゲート電極のパターン10のスペース部aを
転写するためのものである。このフォトマスク5のガラ
ス基板2の一面には、上記パターン10のスペース部a
が光透過部となるような遮光パターン6が形成されてい
る。パターン10のスペース部aの寸法は、例えば0.4
〔μm〕である。
線縮小露光装置と汎用のポジ型フォトレジストを使って
上記第1のフォトマスク1と第2のフォトマスク2を重
ね露光する。このとき、パターン10のライン部bは、
その寸法が露光装置の解像度(0.3〔μm〕)を上回っ
ているが、光透過領域の一部に位相シフタ4を配置して
いることから、高精度の転写が可能である。また、パタ
ーン10のスペース部aは、その寸法が露光装置の解像
度を下回っているので高精度の転写が可能である。
高いポジ型のフォトレジストを使用し、レジスト残りが
発生することなく、露光装置の解像度を上回る微細な寸
法のライン部bを有するパターン10を高精度に転写す
ることができる。
1のフォトマスクの要部平面図、図4は同じく第2のフ
ォトマスクの要部平面図である。
図5に示すゲート電極のパターン10のライン部bを転
写するためのものであって、前記実施例1のフォトマス
ク1と同じものである。
は、前記実施例2のフォトマスク5の遮光パターン6の
一部に露光装置の解像度以下の寸法を有する光透過領域
8を設け、この光透過領域8上に位相シフタ9を配置し
た構成になっているので、パターン10のスペース部a
に相当する領域(光透過部)を透過する光の位相と光透
過領域8を透過する光の位相を互いに反転させることが
できる。
フォトマスク1とを重ね露光することにより、パターン
10のスペース部aの寸法が露光装置の解像度を上回っ
ている場合でも高精度の転写が可能になる。すなわち、
本実施例によれば、解像度の高いポジ型のフォトレジス
トを使用し、レジスト残りが発生することなく、露光装
置の解像度を上回る微細な寸法のライン部bおよびスペ
ース部aを有するパターン10を高精度に転写すること
ができる。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
転写に適用した場合について説明したが、配線パターン
その他微細なラインおよびスペースを有する遮光パター
ンの転写に適用することができる。また、半導体ウエハ
のみならず、液晶表示素子やプリント配線基板などの微
細パターンの形成に広く適用することができる。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
ォトレジストを使用し、レジスト残りが発生することな
く、露光装置の解像度を上回る微細な寸法のラインおよ
びスペースを有するパターンを高精度に転写することが
できる。
要部平面図である。
要部平面図である。
の要部平面図である。
の要部平面図である。
である。
トマスクを示す要部平面図である。
る。
マスクの要部平面図である。
Claims (3)
- 【請求項1】 第1の幅を有する第1の部分および前記
第1の幅よりも広い第2の幅を有する第2の部分を備え
た第1のゲート電極と、第1の幅を有する第3の部分お
よび前記第1の幅よりも広い第2の幅を有する第4の部
分を備えた第2のゲート電極とが、前記第1の部分およ
び前記第3の部分が互いに並列となるように並んで設け
られ、前記第1の部分と前記第3の部分との間には露光
装置の解像度に見合って分離することのできるスペース
が設けられている半導体集積回路装置の製造方法であっ
て、 (a)ポジ型フォトレジスト膜が形成された半導体ウエ
ハを準備する工程と、 (b)前記第1の部分を転写するための第1の遮光領域
と、前記第2の部分、前記第4の部分およびそれらの間
の部分を含む領域を転写するための第2の遮光領域と、
前記第3の部分を転写するための第3の遮光領域と、前
記第1、第2および第3の遮光領域で囲まれた開口部を
覆って設けられ、その端部が前記第1、第2および第3
の遮光領域内に配置された位相シフタとを有する第1の
フォトマスクを用いて前記ポジ型フォトレジスト膜に露
光をする工程と、 (c)前記第1および第3の部分をそれぞれ別々に覆う
遮光領域と、前記第2および第4の部分を露光装置の解
像度に見合って分離するためのスペースとを備えた第2
のフォトマスクを用いて前記ポジ型フォトレジスト膜に
露光をする工程と、 を有することを特徴とする半導体集積回路装置の製造方
法。 - 【請求項2】 さらに、第1の幅を有する第5の部分お
よび前記第1の幅よりも広い第2の幅を有する第6の部
分を備えた第3のゲート電極が、前記第1のゲート電極
と互いに直列となるように並んで設けられていることを
特徴とする請求項1記載の半導体集積回路装置の製造方
法。 - 【請求項3】 さらに、第1の幅を有する第7の部分お
よび前記第1の幅よりも広い第2の幅を有する第8の部
分を備えた第4のゲート電極が、前記第2のゲート電極
と互いに直列となるように並んで設けられていることを
特徴とする請求項1または2記載の半導体集積回路装置
の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27148093A JP3479329B2 (ja) | 1993-10-29 | 1993-10-29 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27148093A JP3479329B2 (ja) | 1993-10-29 | 1993-10-29 | 半導体集積回路装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07130615A JPH07130615A (ja) | 1995-05-19 |
JP3479329B2 true JP3479329B2 (ja) | 2003-12-15 |
Family
ID=17500635
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP27148093A Expired - Lifetime JP3479329B2 (ja) | 1993-10-29 | 1993-10-29 | 半導体集積回路装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3479329B2 (ja) |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2650962B2 (ja) * | 1988-05-11 | 1997-09-10 | 株式会社日立製作所 | 露光方法及び素子の形成方法並びに半導体素子の製造方法 |
JP2892765B2 (ja) * | 1990-04-27 | 1999-05-17 | 株式会社日立製作所 | パターン構造を有する素子の製造方法 |
JPH0770468B2 (ja) * | 1991-09-27 | 1995-07-31 | 富士通株式会社 | レジストパターンの形成方法 |
-
1993
- 1993-10-29 JP JP27148093A patent/JP3479329B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH07130615A (ja) | 1995-05-19 |
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