JP3473764B2 - 並列データ伝送制御方式および並列データ伝送制御装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、並列にデータ伝送
を行う並列データ伝送制御方式、並列データ送信制御装
置及び並列データ受信制御装置に関する。

【０００２】

【従来の技術】従来から、パケット交換網等に、信頼性
が高く効率のよい高速データ通信が可能な伝送制御手順
の一つとして、ハイレベル・データリンク制御手順（Ｈ
ＤＬＣ）が使用されている。ＨＤＬＣでは、データ信号
をフラグ”７Ｅｈ”（ビット列”01111110”）で挟んで
送信するフラグ同期方式を採用しており、論理値１（”
１”）が６個連続するのはフラグだけであり、仮に”
１”が６個以上連続するデータがあった場合には５個目
の”１”の次に論理値０（”０”）を強制的に挿入して
伝送し、受信側では”１”が５個連続した後の”０”は
削除するという操作を行ってデータとフラグを混同しな
いようにしている。これにより、データのトランスペア
レンシを確保できる。

【０００３】また、情報フレームに送信順序番号と受信
順序番号が付けられ、効率のよい双方向伝送が実現でき
る。さらに、全てのフレームには、フレームチェックシ
ーケンス（ＦＣＳ）というビット誤り検出用のビット列
が付加され、誤りが検出されるとデータを再送信する等
の処理が行われる。これにより、信頼性が高く効率のよ
い高速データ通信が可能になる。

【０００４】

【発明が解決しようとする課題】しかしながら、従来の
ＨＤＬＣ伝送制御方式はシリアル伝送処理を行うため、
ＷＡＮ（Wide Area Network）インタフェースとして、
同期デジタル・ハイアラーキ（ＳＤＨ）等のデジタル・
ハイアラーキと接続される場合、１５５．５２ＭＨｚの
高速クロックでデータを処理している。したがって、結
果として高速回路設計技術及び高度なレイアウト技術、
さらには高性能デバイスが要求され、厳しい制限を受け
るという問題点があった。

【０００５】この問題を解決するために、ＨＤＬＣ伝送
制御手順と同等な制御手順を採用して、データを並列伝
送する方式が開発されている（例えば、特開昭６２−２
７８８３３号公報、特開昭６３−３００６４４号公報、
特開平３−２６１３６号公報、特開平４−１０４６１９
号公報、特開平６−２６８７０９号公報参照）。しかし
ながら、従来のＨＤＬＣ伝送制御方式は、フラグ”７Ｅ
ｈ”に対してデータ中に”１”が連続５ビット発生した
場合、１ビット”０”を挿入または削除を行っている。
したがって、ＨＤＬＣ制御装置における”０”挿入及
び”０”削除の回数が最大となった場合でもＦＩＦＯ
（First In First Out）においてパケットロスが発生し
ないようにするためには、ＭＡＣ（Media Access Contr
ol）スイッチチップからの回線レートを５／６とする必
要があるが、データのスループットが５／６％（≒０．
８３％）に抑えられてしまうという問題点があった。よ
って、前記公報に記載された並列データ伝送制御では、
高効率なデータ伝送が困難という問題があった。

【０００６】本発明は、ハイビットレートのデータを容
易に扱うことができるようにすると共に、ＨＤＬＣ伝送
制御方式における”０”挿入のようなオーバーヘッドを
少なくして、効率の高いデータ伝送を行えるようにする
ことを課題としている。

【０００７】

【課題を解決するための手段】本発明によれば、受信し
た並列データに対してスクランブル処理を行い並列デー
タとして出力するスクランブル処理手段と、前記スクラ
ンブル処理手段からの各並列データに対して誤り検出用
のビット列を付加し並列データとして出力する誤り検出
ビット生成手段と、前記誤り検出ビット生成手段からの
並列データ中に所定数連続する論理値１のビットが存在
するとき論理値０を挿入し並列データとして出力するビ
ット挿入手段と、前記ビット挿入手段からの並列データ
にフラグを付加して並列データとして出力するフラグ生
成手段とを備えて成ることを特徴とする並列データ送信
制御装置と、前記スクランブル処理された並列データを
受信し各並列データからフラグを削除して並列データと
して出力するフラグ削除手段と、前記フラグ削除手段か
らの並列データ中に挿入された論理値０を削除して並列
データとして出力するビット削除手段と、前記ビット削
除手段からの並列データ中の誤り検出用のビット列に基
づいて各並列データの誤りを検出する誤り検出手段と、
前記誤り検出手段からの並列データに対して、前記スク
ランブル処理に対応するディスクランブラ処理を行い並
列データとして出力するディスクランブル処理手段とを
備えて成ることを特徴とする並列データ受信制御装置と
を備えて成ることを特徴とする並列データ伝送制御方式
が提供される。

【０００８】並列データ送信制御装置側では、スクラン
ブル処理手段は受信した並列データに対してスクランブ
ル処理を行い並列データとして出力し、誤り検出ビット
生成手段は前記スクランブル処理手段からの各並列デー
タに対して誤り検出用のビット列を付加し並列データと
して出力し、ビット挿入手段は前記誤り検出ビット生成
手段からの並列データ中に所定数連続する論理値１のビ
ットが存在するとき論理値０を挿入し並列データとして
出力し、フラグ生成手段は前記ビット挿入手段からの並
列データにフラグを付加して並列データとして出力す
る。

【０００９】並列データ受信制御装置側では、フラグ削
除手段は前記スクランブル処理された並列データを受信
し各並列データからフラグを削除して並列データとして
出力し、ビット削除手段は前記フラグ削除手段からの並
列データ中に挿入された論理値０を削除して並列データ
として出力し、誤り検出手段は前記ビット削除手段から
の並列データ中の誤り検出用のビット列に基づいて各並
列データの誤りを検出し、ディスクランブル処理手段は
前記誤り検出手段からの並列データに対して、前記スク
ランブル処理に対応するディスクランブラ処理を行い並
列データとして出力する。

【００１０】ここで、前記並列データ送信制御装置は、
前記スクランブル処理手段、出力する誤り検出ビット生
成手段、ビット挿入手段およびフラグ生成手段の中のい
ずれかの処理が同時に発生した場合に後段の処理を優先
させる第１の優先処理制御手段を備えて成るように構成
してもよい。また、前記並列データ受信制御装置は、フ
ラグ削除手段、ビット削除手段、誤り検出手段、ディス
クランブル処理手段の中のいずれかの処理が同時に発生
した場合に後段の処理を優先させる第２の優先処理制御
手段を備えて成るように構成してもよい。

【００１１】また、本発明によれば、受信した並列デー
タに対してスクランブル処理を行い並列データとして出
力するスクランブル処理手段と、前記スクランブル処理
手段からの各並列データに対して誤り検出用のビット列
を付加し並列データとして出力する誤り検出ビット生成
手段と、前記誤り検出ビット生成手段からの並列データ
中に所定数連続する論理値１のビットが存在するとき論
理値０を挿入し並列データとして出力する挿入手段と、
前記挿入手段からの並列データにフラグを付加して並列
データとして出力するフラグ生成手段とを備えて成るこ
とを特徴とする並列データ送信制御装置が提供される。

【００１２】スクランブル処理手段は受信した並列デー
タに対してスクランブル処理を行い並列データとして出
力し、誤り検出ビット生成手段は前記スクランブル処理
手段からの各並列データに対して誤り検出用のビット列
を付加し並列データとして出力し、ビット挿入手段は前
記誤り検出ビット生成手段からの並列データ中に所定数
連続する論理値１のビットが存在するとき論理値０を挿
入し並列データとして出力し、フラグ生成手段は前記ビ
ット挿入手段からの並列データにフラグを付加して並列
データとして出力する。ここで、前記スクランブル処理
手段、出力する誤り検出ビット生成手段、ビット挿入手
段およびフラグ生成手段の中のいずれかの処理が同時に
発生した場合に後段の処理を優先させる優先処理制御手
段を備えて成るように構成してもよい。

【００１３】また、本発明によれば、スクランブル処理
された並列データを受信し各並列データからフラグを削
除して並列データとして出力するフラグ削除手段と、前
記フラグ削除手段からの並列データ中に挿入された論理
値０を削除して並列データとして出力する削除手段と、
前記削除手段からの並列データ中の誤り検出用のビット
列に基づいて各並列データの誤りを検出する誤り検出手
段と、前記誤り検出手段からの並列データに対して、前
記スクランブル処理に対応するディスクランブラ処理を
行い並列データとして出力するディスクランブル処理手
段とを備えて成ることを特徴とする並列データ受信制御
装置が提供される。

【００１４】フラグ削除手段は前記スクランブル処理さ
れた並列データを受信し各列データからフラグを削除し
て並列データとして出力し、ビット削除手段は前記フラ
グ削除手段からの並列データ中に挿入された論理値０を
削除して並列データとして出力し、誤り検出手段は前記
ビット削除手段からの並列データ中の誤り検出用のビッ
ト列に基づいて各列データの誤りを検出し、ディスクラ
ンブル処理手段は前記誤り検出手段からの並列データに
対して、前記スクランブル処理に対応するディスクラン
ブラ処理を行い並列データとして出力する。ここで、前
記フラグ削除手段、前記ビット削除手段、前記誤り検出
手段、前記ディスクランブル処理手段の中のいずれかの
処理が同時に発生した場合に後段の処理を優先させる優
先処理制御手段を備えて成るように構成してもよい。

【００１５】

【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態に係る並列データ伝送制御方式および並列デ
ータ送信制御装置及び並列データ受信制御装置について
説明する。図１は、本発明の実施の形態に係る並列デー
タ伝送制御方式に使用する並列データ送信制御装置１及
び並列データ受信制御装置７を示すブロック図である。
並列データ送信制御装置１及び並列データ受信制御装置
７は、一つのデジタル通信制御装置、例えば回線終端装
置（ＤＳＵ；Digital Service Unit）内に設けられてい
る。並列データ送信制御装置１及び並列データ受信制御
装置７は、基本的には、ＨＤＬＣ伝送制御手順と同等な
制御手順を採用してデータを並列伝送するように構成さ
れた装置である。

【００１６】図１において、第１のデータ伝送制御装置
である並列データ送信制御装置１には、入力データとし
て４本（チャンネル）の並列データＳＤＩ０〜ＳＤＩ３
が入力される。並列データ送信制御装置１は、並列デー
タに対するスクランブル処理を行うスクランブル処理手
段としての並列データ処理スクランブラ回路２、ＦＣＳ
を生成して並列データに付加する誤り検出ビット生成手
段としての並列データ処理ＦＣＳ生成回路３、所定数以
上連続する論理値１（”１”）がある場合に所定番目
の”１”の次に論理値０（”０”）を強制的に挿入する
ビット挿入手段としての並列データ処理”０”挿入回路
４、データ信号を所定のフラグで挟んで出力するフラグ
生成手段としての並列データ処理フラグ生成回路５、及
び、これらの機能ブロック２〜５の処理タイミングの優
先順位を決定する第１の優先処理制御手段としての送信
用優先処理制御回路６を備えている。

【００１７】並列データ送信制御装置１に入力された並
列入力データＳＤＩ０〜ＳＤＩ３は、並列データ処理ス
クランブラ回路２、並列データ処理ＦＣＳ生成回路３、
並列データ処理”０”挿入回路４、並列データ処理フラ
グ生成回路５の順に並列に処理され、並列データ送信制
御装置１の出力データＳＤＯ０〜ＳＤＯ３として出力さ
れる。また、各機能ブロック２〜５においてデータを処
理する過程で同時動作が発生した場合、送信用優先処理
制御回路６によって優先順位が決定され、データロスな
く処理が行われる。

【００１８】一方、第２のデータ伝送制御装置である並
列データ受信制御装置７には、入力データとして４本
（チャンネル）の並列データＲＤＩ０〜ＲＤＩ３が入力
される。並列データ受信制御装置内７は、入力された信
号に含まれるフラグを削除するフラグ削除手段としての
並列データ処理フラグ削除回路８、強制的に挿入され
た”０”を削除するビット削除手段としての並列データ
処理”０”削除回路９、入力された信号の誤り検出を行
う誤り検出手段としての並列データ処理ＦＣＳエラー検
出回路１０、入力された並列データに対するディスクラ
ンブル処理を行うディスクランブル処理手段としての並
列データ処理ディスクランブラ回路１１、及び、これら
の機能ブロック８〜１１の処理タイミングの優先順位を
決定する第２の優先処理制御手段としての受信用優先処
理制御回路１２を備えている。

【００１９】並列データ受信制御装置内７に入力された
並列入力データＲＤＩ０〜ＲＤＩ３は、並列データ処理
フラグ削除回路８、並列データ処理”０”削除回路９、
並列データ処理ＦＣＳエラー検出回路１０、並列データ
処理ディスクランブラ回路１１の順に並列に処理され、
データ受信制御装置内７の出力データＲＤＯ０〜ＲＤＯ
３として出力される。また、各機能ブロック８〜１１に
おいてデータを処理する過程で同時動作が発生した場
合、受信用優先処理制御回路１２によって優先順位が決
定され、データロスなく処理が行われる。

【００２０】並列データ処理スクランブラ回路２及び並
列データ処理ディスクランブラ回路１１の生成多項式
は、論理値０（”０”）の挿入を行うデータの最大長に
対して、十分に長い周期を有するものが望ましい。例え
ばイーサネット（登録商標）フレームでの最大データ長
は１５３４バイト（１２２７２ビット）であり、それに
対して十分に長い周期をとり、次数として２３程度が適
当であり、例えば生成多項式としてＸ ^２３＋Ｘ^１８＋１
が使用できる。

【００２１】並列データ処理ＦＣＳ生成回路３及び並列
データ処理ＦＣＳエラー検出処理回路１０は、既存のＨ
ＤＬＣプロトコルの処理において４ビット並列にデータ
を処理していることと同じである。具体的には、既存の
ＨＤＬＣプロトコルにおけるＦＣＳ生成回路及びエラー
検出回路は、シリアルデータのＣＲＣ（Cyclic Redunda
ncy Check）演算を行っているため、本実施の形態では
同じ生成多項式Ｘ^１６＋Ｘ^１２＋Ｘ^５＋１を持つ並列デ
ータ処理ＣＲＣ演算回路を実現している。並列データ処
理”０”挿入回路４及び並列データ処理”０”削除回路
９は、各々、データ部及びＦＣＳ部において”１”が連
続した場合に、並列に１ビットの”０”の挿入処理、並
列に１ビット”０”の削除を行う。

【００２２】連続する”１”のビット数については、フ
ラグ部において連続する”１”のビット数よりも１つ少
ない数とすることが望ましく、本実施の形態のフラグ
（下記参照）の場合では４本の信号同時に”１”が発生
するビット数は１２ビットとなるため、１つ少ない数の
１１ビットとなる。これをシリアルデータとして表現す
ると４本×１１ビット＝４４ビットとなり、”１”が４
４ビット連続した場合に、並列データ処理”０”挿入回
路４はシリアルに”０”を４ビット挿入し、並列データ
処理”０”削除回路９はシリアルに”０”を４ビット削
除するということになる。

【００２３】並列データ処理フラグ生成回路５、並列デ
ータ処理フラグ削除回路８で、各々、生成付加、削除さ
れるフラグは、既存のＨＤＬＣプロトコルのフラグ”７
Ｅｈ”（ビット列”01111110”）に対して連続する”
１”を十分に長く取り、例えば”７ＦＦＦＦＦＦＦＦＦ
ＦＦＦＥｈ”（ビット列”0111＋1×48個＋1110”）と
する。但し、前記フラグ生成回路５及びフラグ削除回路
８は並列データ処理回路であるため、前記フラグ”７Ｆ
ＦＦＦＦＦＦＦＦＦＦＦＥｈ”を４本の信号で共有する
ことになる。具体的には、ＳＤＯ０〜ＳＤＯ３及びＲＤ
Ｉ０〜ＲＤＩ３の各信号におけるフラグは次の通りとな
る。

【００２４】 フラグ ：７ＦＦＦＦＦＦＦＦＦＦＦＦＥ ＳＤＯ０／ＲＤＩ０：０１１１１１１１１１１１１１ ＳＤＯ１／ＲＤＩ１：１１１１１１１１１１１１１１ ＳＤＯ２／ＲＤＩ２：１１１１１１１１１１１１１１ ＳＤＯ３／ＲＤＩ３：１１１１１１１１１１１１１０

【００２５】尚、上記においてフラグは、最左列の１行
目〜４行目（０１１１）→左から２列目の１行目〜４行
目（１１１１）→左から３列目の１行目〜４行目（１１
１１）→左から４列目の１行目〜４行目（１１１１）→
・・・・・→右から４列目の１行目〜４行目（１１１
１）→右から３列目の１行目〜４行目（１１１１）→右
から２列目の１行目〜４行目（１１１１）→最右列の１
行目〜４行目（１１１０）の順に並んでいる、即ち、フ
ラグはビット列”0111＋1×48個＋1110”によって構成
されている。

【００２６】各機能ブロック２〜５、各機能ブロック８
〜１１はフリップフロップ回路（図示せず）を備えてお
り又、各機能ブロック２〜５、各機能ブロック８〜１１
内に存在する前記全フリップフロップ回路はイネーブル
付きフリップフロップで構成されており、送信用優先処
理制御回路６及び受信用優先処理制御回路１２は、各
々、前記各フリップフロップのイネーブル信号を制御す
ることで優先順位付けを行い、各機能ブロック２〜５、
各機能ブロック８〜１１の同時動作を制御している。

【００２７】即ち、並列データ送信制御装置１において
は、データ処理は、並列データ処理スクランブラ回路
２、並列データ処理ＦＣＳ生成回路３、並列データ処
理”０”挿入回路４、並列データ処理フラグ生成回路５
の順に処理するが、これらの機能ブロック２〜５の中の
複数の機能ブロックに同時処理が発生した場合、同時処
理が発生した機能ブロックの中の後段に位置する機能ブ
ロックが処理を完了するまで前段の機能ブロックの処理
を停止させ、これによってデータロスの発生を防止す
る。

【００２８】また、並列データ受信制御装置７において
は、データ処理は、並列データ処理フラグ削除回路８、
並列データ処理”０”削除回路９、並列データ処理ＦＣ
Ｓエラー検出回路１０、並列データ処理ディスクランブ
ラ回路１１の順に処理するが、これらの機能ブロック８
〜１１の中の複数の機能ブロックに同時処理が発生した
場合、同時処理が発生した機能ブロックの中の後段に位
置する機能ブロックが処理を完了するまで前段の機能ブ
ロックの処理を停止させ、これによってデータロスの発
生を防止する。

【００２９】図２は、本実施の形態に係る並列データ伝
送制御方式の並列データ送信制御装置１におけるデータ
フォーマットの変化を示す図である。１つの送信ユニッ
トのデータは伝送チャンネル数（本実施の形態では４チ
ャンネル）に分割され、４本の並列入力信号ＳＤＩ０〜
ＳＤＩ３として並列データ処理スクランブラ回路２に入
力される。並列入力データ信号ＳＤＩ０〜ＳＤＩ３は、
後述するように、前記フラグによって挟まれて送信され
る。

【００３０】尚、１つの送信ユニットのデータは、最左
列のＳＤＩ０のビット、最左列のＳＤＩ１のビット、最
左列のＳＤＩ２のビット、最左列のＳＤＩ３のビット、
左から２列目のＳＤＩ０のビット、左から２列目のＳＤ
Ｉ１のビット、左から２列目のＳＤＩ２のビット、左か
ら２列目のＳＤＩ３のビット、・・・・・、右から２列
目のＳＤＩ０のビット、右から２列目のＳＤＩ１のビッ
ト、右から２列目のＳＤＩ２のビット、右から２列目の
ＳＤＩ３のビット、最右列のＳＤＩ０のビット、最右列
のＳＤＩ１のビット、最右列のＳＤＩ２のビット、最右
列のＳＤＩ３のビットの順に配列されている。

【００３１】並列データ処理スクランブラ回路２の４本
の入力信号ＳＤＩ０〜ＳＤＩ３は、生成多項式Ｘ^２３＋
Ｘ^１８＋１によって全てのデータがスクランブルされ
て、信号ＳＣＲ０〜ＳＣＲ３として並列データ処理ＦＣ
Ｓ生成回路３に出力される。スクランブルされた信号Ｓ
ＣＲ０〜ＳＣＲ３は、並列データ処理ＦＣＳ生成回路３
によって、生成多項式Ｘ^１６＋Ｘ^１２＋Ｘ^５＋１のＣＲ
Ｃ演算が行われる。そして、この演算結果がＦＣＳとし
て信号ＳＣＲ０〜ＳＣＲ３の末尾に付加され、信号ＦＣ
Ｓ０〜ＦＣＳ３として並列データ処理”０”挿入回路４
に出力される。

【００３２】次に、スクランブルデータ及びＦＣＳ部
に、各１本当たりの信号について”１”が１１ビット連
続して発生した場合、並列データ処理”０”挿入回路４
によって、フラグと区別するために各１本当たりの信号
について”０”が１ビット挿入されて、信号ＩＮＳ０〜
ＩＮＳ３として並列データ処理フラグ生成回路５に出力
される。最後に、出力信号ＩＮＳ０〜ＩＮＳ３は、並列
データ処理フラグ生成回路５によって、先頭と末尾に並
列にフラグが付加され、データ送信制御装置１の出力信
号ＳＤＯ０〜ＳＤＯ３として出力される。

【００３３】並列データ処理フラグ生成回路５によって
付加されるフラグは、前述したように、４本の並列信号
全体で”７ＦＦＦＦＦＦＦＦＦＦＦＦＥｈ”となる。ま
た、前記各機能ブロック２〜５の一連の動作において同
時動作が発生した場合、送信用優先処理制御回路６によ
り、前記各機能ブロック２〜５を構成する全イネーブル
付きフリップフロップ回路のイネーブル信号を制御する
ことで各機能ブロック２〜５の同時動作を制御してい
る。

【００３４】具体的には、例えば並列データ処理”０”
挿入回路４における”０”挿入処理動作と並列データ処
理フラグ生成回路５におけるフラグ付加処理動作が同時
に発生した場合、送信用優先処理制御回路６によってフ
ラグ付加処理動作が優先され、”０”挿入処理動作はフ
ラグ付加動作が終了するまで停止するように制御され
る。つまり、４本並列にフラグ付加動作を行い、動作が
終了した時点で４本並列に”０”挿入動作を開始するよ
うに送信用優先処理制御回路６で制御される。

【００３５】図３は、本実施の形態に係るデータ伝送制
御方式のデータ受信制御装置７におけるデータフォーマ
ットの変化を示す図である。並列データ処理フラグ削除
回路８によって、４本の入力信号ＲＤＩ０〜ＲＤＩ３の
先頭と末尾に付加されているフラグが削除されて、信号
ＦＬＧＤ０〜ＦＬＧＤ３として並列データ処理”０”削
除回路９に出力される。次に、信号ＦＬＧＤ０〜ＦＬＧ
Ｄ３は、並列データ処理”０”削除回路９によって、送
信制御装置１の並列データ処理”０”挿入回路４におい
てスクランブルデータ及びＦＣＳ部に並列に挿入された
１ビットの”０”信号が削除され、信号ＤＥＬ０〜ＤＥ
Ｌ３として並列データ処理ＦＣＳエラー検出回路１０に
出力される。

【００３６】次に、信号ＤＥＬ０〜ＤＥＬ３は、並列デ
ータ処理ＦＣＳエラー検出回路１０によって、並列デー
タ処理ＦＣＳ生成回路３におけるものと同一の生成多項
式Ｘ ^１６＋Ｘ^１２＋Ｘ^５＋１のＣＲＣ演算が行われ、こ
の演算結果と送信制御装置１の並列データ処理ＦＣＳ生
成回路３において付加されたＦＣＳ部のデータとを比較
することで伝送路エラーをチェックしている。

【００３７】並列データ処理ＦＣＳエラー検出回路１０
は、比較結果にエラーがない場合、ＦＣＳ部を削除し
て、信号ＦＣＳＤ０〜ＦＣＳＤ３として並列データ処理
ディスクランブラ回路１１に出力する。一方、並列デー
タ処理ＦＣＳエラー検出回路１０は、比較結果にエラー
を発見した場合は、アラームを通知しデータを廃棄す
る。前記アラームは前記通信制御装置内の中央処理装置
（ＣＰＵ（図示せず））に伝送され、アラームに対処す
る所定の処理が行われる。最後に、並列データ処理ディ
スクランブラ回路１１において、並列データ処理スクラ
ンブラ回路２におけるものと同一の生成多項式Ｘ^２３＋
Ｘ^１８＋１によって全てのデータがディスクランブルさ
れ、即ち、並列データ処理スクランブラ回路２に対応す
るディスクランブル処理が行われ、データ受信制御装置
７の出力信号ＲＤＯ０〜ＲＤＯ３として出力されること
になる。

【００３８】また、前記各機能ブロック８〜１１の一連
の動作において同時動作が発生した場合、受信用優先処
理制御回路１２により、前記各機能ブロック８〜１１を
構成する全イネーブル付きフリップフロップ回路のイネ
ーブル信号を制御することで各機能ブロック８〜１１の
同時動作を制御している。具体的には、例えば並列デー
タ処理フラグ削除回路８におけるフラグ削除動作と並列
データ処理”０”削除回路９における”０”削除動作が
同時に発生した場合、受信用優先処理制御回路１２によ
ってフラグ削除動作が優先され、”０”削除動作はフラ
グ削除動作が終了するまで停止するように制御される。
つまり、４本並列にフラグ削除動作を行い、動作が終了
した時点で４本並列に”０”削除動作を開始する。

【００３９】図４は、本実施の形態に係るデータ伝送制
御方式に使用する並列データ送信制御装置１及び並列デ
ータ受信制御装置７を備えた通信制御装置（例えば、Ｄ
ＳＵ）１９とイーサネット側及びＷＡＮ側との接続関係
を示すブロック図である。イーサネット１３とＷＡＮ１
６との間でデータを伝送する場合、インタフェースとし
てＭＩＩ（Media Independent Interface）を採用する
場合が多く、ＭＩＩを実現している専用デバイスとして
ＭＡＣ（Media Access Control）スイッチチップが存在
する。また、イーサネット１３とＷＡＮ１６との間でデ
ータを伝送する場合のデータ伝送制御手順として、ＨＤ
ＬＣプロトコルが最もポピュラーな方式である。

【００４０】イーサネット１３からのパケットデータが
送信用ＭＡＣスイッチチップ１４により、ＭＩＩインタ
フェースに対応した４本の並列データに変換される。次
に、送信用ＦＩＦＯ（First In First Out）メモリ１５
においてデータのフロー制御を行う。次に、並列データ
送信制御装置１において、４本の並列データをＨＤＬＣ
プロトコルに則った４本の並列データに変換する。そし
て、最終的にこの並列データをＷＡＮ１６であるＳＤＨ
（Synchronous Digital Hierarchy）等のディジタルハ
イアラーキへ出力する。

【００４１】一方、ＷＡＮ１６からイーサネット１３へ
のデータの伝送は、次の通りとなる。即ち、並列データ
受信制御装置７において、前述の如くしてデータのみか
らなる４本の並列データに変換する。次に、受信用ＦＩ
ＦＯメモリ１７においてデータのフロー制御を行う。次
にＭＡＣスイッチチップ１８によりイーサネット１３側
データに変換され出力される。

【００４２】以上述べたように本発明の実施の形態に係
る並列データ伝送制御方式は、既存のハイレベル伝送制
御手順ＨＤＬＣ（High level Data Link Control）プロ
トコルに対して、伝送データを並列信号として扱い、並
列信号として処理することにより、高速クロックによる
高速回路設計が不要となり、結果としてディジタルハイ
アラーキに容易に対応できることを特徴としている。

【００４３】また、データ伝送制御装置においては、各
機能ブロックに優先処理制御機能を存在させ、ＨＤＬＣ
プロトコルに則ったフォーマット化及び終端時の各機能
ブロックの同時動作を制御することを特徴としている。
また、ＨＤＬＣプロトコルに対するフラグにおける連続
する”１”のビット数を増加させ、フラグの連続する”
１”のビット数から１少ない数分”１”が連続した場合
に、データ部及びＦＣＳ（Frame Check Sequence）部に
おいて”０”挿入の処理を行うことを特徴としている。

【００４４】また、並列データ送信制御装置１において
は、並列処理スクランブラ回路２によりＨＤＬＣプロト
コルに則ったフォーマット化を行う前のデータに対して
スクランブル処理を行い、一方、並列データ受信制御装
置７においては、並列データ処理ディスクランブラ回路
１１によって、ＨＤＬＣによる終端を行った後のデータ
に対して、並列データ処理スクランブラ回路２のスクラ
ンブル処理を元に戻すディスクランブル処理を行うこと
により、”０”挿入が発生することによるオーバーヘッ
ド増加の確率を極力少なくすることができ、結果として
伝送効率を高めることができることを特徴としている。

【００４５】したがって、本実施の形態に係る並列デー
タ伝送制御方式、並列データ送信制御装置１、並列デー
タ受信制御装置７によれば、入力データを並列処理する
ことにより、ディジタルハイアラーキとのインタフェー
スが容易に実現できる。即ち、ハイビットレートのデー
タを容易に扱うことが可能になる。例えば、ＷＡＮイン
タフェースにＳＤＨ等のディジタルハイアラーキが接続
された場合、シリアルデータではデータ伝送制御装置を
１５５．５２ＭＨｚ動作させなければならないが、４ビ
ット並列データ処理とすることで１／４の３８．８８Ｍ
Ｈｚ動作でデータ処理がきることになり、回路設計及び
レイアウト設計を容易に行うことが可能となる。

【００４６】また、本実施の形態に係る並列データ伝送
制御方式、並列データ送信制御装置１、並列データ受信
制御装置７によれば、データをスクランブルし、さらに
フラグパターンを”７ＦＦＦＦＦＦＦＦＦＦＦＦＥｈ”
のように拡張することにより、ＨＤＬＣ伝送制御方式の
ような”０”挿入の確率を極力少なくすることができ、
効率の高いデータ伝送を行うことが可能になる。

【００４７】例えば、データに”０”または”１”が発
生する確率は０．５であり、データ中に”１”が４４回
（１本当たり１１回）連続して発生する確率は（０．
５）^{４ ４}である。常にデータ通信が行われているとする
と、データレートをｆ（ＭＨｚ）としてデータ中に”
１”が４４回連続して発生することは、２^４４／（ｆ×
１０^６）秒に１回である。例えばｆを１５５．５２ＭＨ
ｚとすると、３１．４２時間に１回となる。

【００４８】さらに入力データをスクランブルすること
により、データは入力データにも依存するが、マーク率
１／２のランダムデータとなり”１”が４４回連続して
発生する確率は極めて少なくなる。スクランブラの生成
多項式は、例えばイーサネットフレームの場合最大デー
タ長は１５３４バイト（１２２７２ビット）であり、そ
れに対して十分に長い周期である次数として２３の生成
多項式Ｘ^２３＋Ｘ^１８＋１が適当である。

【００４９】

【発明の効果】本発明によれば、ハイビットレートのデ
ータを容易に扱うことができるようにすると共に、ＨＤ
ＬＣ伝送制御方式における”０”挿入のようなオーバー
ヘッドを少なくして、効率の高いデータ伝送を行うこと
が可能になる。また、処理タイミングを制御することに
よってデータロスの発生を防止することが可能になる。

【図面の簡単な説明】

【図１】 本発明の実施の形態に係る並列データ伝送制
御方式に使用するデータ送信制御装置及びデータ受信制
御装置を示すブロック図である。

【図２】 本発明の実施の形態に係る並列データ伝送制
御方式に使用するデータフォーマットの変化を示す図で
ある。

【図３】 本発明の実施の形態に係る並列データ伝送制
御方式に使用するデータフォーマットの変化を示す図で
ある。

【図４】 本発明の実施の形態に係る並列データ伝送制
御方式に使用する並列データ送信制御装置及び並列デー
タ受信制御装置とイーサネット側及びＷＡＮ側との接続
関係を示すブロック図である。

【符号の説明】

１・・・並列データ送信制御装置 ２・・・スクランブル処理手段としての並列データ処理
スクランブラ回路 ３・・・誤り検出ビット生成手段としての並列データ処
理ＦＣＳ生成回路 ４・・・ビット挿入手段としての並列データ処理”０”
挿入回路 ５・・・フラグ生成手段としての並列データ処理フラグ
生成回路 ６・・・第１の優先処理制御手段としての送信用優先処
理制御回路 ７・・・並列データ受信制御装置 ８・・・フラグ削除手段としての並列データ処理フラグ
削除回路 ９・・・ビット削除手段としての並列データ処理”０”
削除回路 １０・・・誤り検出手段としての並列データ処理ＦＣＳ
エラー検出回路 １１・・・ディスクランブル処理手段としての並列デー
タ処理ディスクランブラ回路 １２・・・第２の優先処理制御手段としての受信用優先
処理制御回路 １３・・・イーサネット １４・・・送信用ＭＡＣスイッチチップ １５・・・送信用ＦＩＦＯ １６・・・ＷＡＮ（ディジタルハイアラーキ） １７・・・受信用ＦＩＦＯ １８・・・受信用ＭＡＣスイッチチップ １９・・・通信制御装置

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 29/00 H04L 29/02

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】 受信した並列データに対してスクランブ
   ル処理を行い並列データとして出力するスクランブル処
   理手段と、前記スクランブル処理手段からの各並列デー
   タに対して誤り検出用のビット列を付加し並列データと
   して出力する誤り検出ビット生成手段と、前記誤り検出
   ビット生成手段からの並列データ中に所定数連続する論
   理値１のビットが存在するとき論理値０を挿入し並列デ
   ータとして出力するビット挿入手段と、前記ビット挿入
   手段からの並列データにフラグを付加して並列データと
   して出力するフラグ生成手段とを備えて成ることを特徴
   とする並列データ送信制御装置と、 前記スクランブル処理された並列データを受信し各並列
   データからフラグを削除して並列データとして出力する
   フラグ削除手段と、前記フラグ削除手段からの並列デー
   タ中に挿入された論理値０を削除して並列データとして
   出力するビット削除手段と、前記ビット削除手段からの
   並列データ中の誤り検出用のビット列に基づいて各並列
   データの誤りを検出する誤り検出手段と、前記誤り検出
   手段からの並列データに対して、前記スクランブル処理
   に対応するディスクランブラ処理を行い並列データとし
   て出力するディスクランブル処理手段とを備えて成るこ
   とを特徴とする並列データ受信制御装置とを備えて成る
   ことを特徴とする並列データ伝送制御方式。
2. 【請求項２】 前記並列データ送信制御装置は、前記ス
   クランブル処理手段、出力する誤り検出ビット生成手
   段、ビット挿入手段およびフラグ生成手段の中のいずれ
   かの処理が同時に発生した場合に後段の処理を優先させ
   る第１の優先処理制御手段を備えて成ることを特徴とす
   る請求項１記載の並列データ伝送制御方式。
3. 【請求項３】 前記並列データ受信制御装置は、フラグ
   削除手段、ビット削除手段、誤り検出手段、ディスクラ
   ンブル処理手段の中のいずれかの処理が同時に発生した
   場合に後段の処理を優先させる第２の優先処理制御手段
   を備えて成ることを特徴とする請求項１又は２記載の並
   列データ伝送制御方式。
4. 【請求項４】 受信した並列データに対してスクランブ
   ル処理を行い並列データとして出力するスクランブル処
   理手段と、前記スクランブル処理手段からの各並列デー
   タに対して誤り検出用のビット列を付加し並列データと
   して出力する誤り検出ビット生成手段と、前記誤り検出
   ビット生成手段からの並列データ中に所定数連続する論
   理値１のビットが存在するとき論理値０を挿入し並列デ
   ータとして出力する挿入手段と、前記挿入手段からの並
   列データにフラグを付加して並列データとして出力する
   フラグ生成手段とを備えて成ることを特徴とする並列デ
   ータ送信制御装置。
5. 【請求項５】 前記スクランブル処理手段、出力する誤
   り検出ビット生成手段、ビット挿入手段およびフラグ生
   成手段の中のいずれかの処理が同時に発生した場合に後
   段の処理を優先させる優先処理制御手段を備えて成るこ
   とを特徴とする請求項４記載の並列データ送信制御装
   置。
6. 【請求項６】 スクランブル処理された並列データを受
   信し各並列データからフラグを削除して並列データとし
   て出力するフラグ削除手段と、前記フラグ削除手段から
   の並列データ中に挿入された論理値０を削除して並列デ
   ータとして出力する削除手段と、前記削除手段からの並
   列データ中の誤り検出用のビット列に基づいて各並列デ
   ータの誤りを検出する誤り検出手段と、前記誤り検出手
   段からの並列データに対して、前記スクランブル処理に
   対応するディスクランブラ処理を行い並列データとして
   出力するディスクランブル処理手段とを備えて成ること
   を特徴とする並列データ受信制御装置。
7. 【請求項７】 前記フラグ削除手段、前記ビット削除手
   段、前記誤り検出手段、前記ディスクランブル処理手段
   の中のいずれかの処理が同時に発生した場合に後段の処
   理を優先させる優先処理制御手段を備えて成ることを特
   徴とする請求項６記載の並列データ受信制御装置。