JP3469109B2 - Drive circuit for capacitive load - Google Patents
Drive circuit for capacitive loadInfo
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は、充放電によって駆
動される容量性負荷を駆動するための回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a circuit for driving a capacitive load driven by charging / discharging.
【０００２】[0002]
【従来の技術】図４は、典型的な従来技術の容量性負荷
の駆動回路１の電気的構成を示すブロック図である。こ
の駆動回路１は、充放電電流を規定する基準用の差動増
幅回路２と、入力信号に応答して、充放電電流を切換え
るための制御回路として機能するスイッチｓｗ１と、前
記充放電電流を制御する制御用の差動増幅回路３と、出
力回路４とを備えて構成されており、出力端子５に接続
される負荷容量ｃｌを、充放電することによって駆動す
る。2. Description of the Related Art FIG. 4 is a block diagram showing an electrical configuration of a typical prior art drive circuit 1 for a capacitive load. The drive circuit 1 includes a reference differential amplifier circuit 2 that defines a charge / discharge current, a switch sw1 that functions as a control circuit for switching the charge / discharge current in response to an input signal, and the charge / discharge current. It is configured to include a control differential amplifier circuit 3 for control and an output circuit 4, and drives a load capacitance cl connected to an output terminal 5 by charging and discharging.
【０００３】前記差動増幅回路２は、基準電流源ｆ１〜
ｆ４と、基準電圧源ｂ１，ｂ２と、トランジスタｑ１，
ｑ２と、抵抗ｒ１とを備えて構成されている。差動対を
構成する一対のトランジスタｑ１，ｑ２のベースには、
基準電圧源ｂ１，ｂ２からの基準電圧ｖ１，ｖ２がそれ
ぞれ与えられている。なお、以降の説明では、ｖ１＞ｖ
２として説明する。トランジスタｑ１，ｑ２のコレクタ
には、定電流源ｆ１，ｆ２を介して、ハイレベルＶｃｃ
の電源からの定電流ｉ１，ｉ２がそれぞれ供給される。
トランジスタｑ１，ｑ２のエミッタは、それぞれ定電流
源ｆ３，ｆ４を介して接地されるとともに、抵抗ｒ１に
よって相互に接続されている。定電流源ｆ１，ｆ２，ｆ
３，ｆ４を流れる電流ｉ１，ｉ２，ｉ３，ｉ４は、相互
に等しく設定されている。The differential amplifier circuit 2 includes reference current sources f1 to f1.
f4, reference voltage sources b1 and b2, transistors q1 and
It is configured to include q2 and a resistor r1. At the bases of the pair of transistors q1 and q2 that form the differential pair,
The reference voltages v1 and v2 from the reference voltage sources b1 and b2 are provided, respectively. In the following description, v1> v
2 will be described. High level Vcc is applied to the collectors of the transistors q1 and q2 via constant current sources f1 and f2.
The constant currents i1 and i2 are respectively supplied from the power source.
The emitters of the transistors q1 and q2 are grounded via constant current sources f3 and f4, respectively, and are connected to each other by a resistor r1. Constant current sources f1, f2, f
The currents i1, i2, i3, i4 flowing through 3, f4 are set to be equal to each other.
【０００４】前記トランジスタｑ１のコレクタは前記ス
イッチｓｗ１の一方の個別接点ａに接続され、トランジ
スタｑ２のコレクタは他方の個別接点ｂに接続される。
前述の通り、ｖ１＞ｖ２であるので、接点ａがローレベ
ルとなり、接点ｂがハイレベルとなっている。スイッチ
ｓｗ１の共通接点ｃは、差動増幅回路３内の差動増幅器
６の反転入力端子に接続され、その差動増幅器６の非反
転入力端子には、基準電圧源ｂ３から基準電圧ｖ３が与
えられている。The collector of the transistor q1 is connected to one individual contact a of the switch sw1 and the collector of the transistor q2 is connected to the other individual contact b.
As described above, since v1> v2, the contact a is at low level and the contact b is at high level. The common contact c of the switch sw1 is connected to the inverting input terminal of the differential amplifier 6 in the differential amplifier circuit 3, and the non-inverting input terminal of the differential amplifier 6 is supplied with the reference voltage v3 from the reference voltage source b3. Has been.
【０００５】一方、出力回路４は、エミッタが前記ハイ
レベルＶｃｃ側の電源ラインに接続され、コレクタが出
力端子５に接続されるＰＮＰ形の出力トランジスタｑ３
と、エミッタが接地され、コレクタが出力端子５に接続
されるＮＰＮ形の出力トランジスタｑ４とから構成され
ており、出力トランジスタｑ３のベースには前記差動増
幅器６の正相出力が与えられ、出力トランジスタｑ４の
ベースには逆相出力が与えられる。前記出力端子５はま
た、帰還抵抗ｒ２を介して前記差動増幅器６の反転入力
端に接続されている。On the other hand, in the output circuit 4, the emitter is connected to the power supply line on the high level Vcc side, and the collector is connected to the output terminal 5, which is a PNP type output transistor q3.
And an NPN type output transistor q4 whose emitter is grounded and whose collector is connected to the output terminal 5. The positive phase output of the differential amplifier 6 is given to the base of the output transistor q3, and the output A reverse phase output is given to the base of the transistor q4. The output terminal 5 is also connected to the inverting input terminal of the differential amplifier 6 via a feedback resistor r2.
【０００６】図５は、前記差動増幅器６を詳細に示す電
気回路図である。差動増幅器６は、基準電流作成回路６
０と、放電側のアンプ６１と、充電側のアンプ６２と、
前記基準電圧源ｂ３および帰還抵抗ｒ２とを備えて構成
されている。基準電流作成回路６０は、抵抗ｒ３１と、
ダイオード接続されたトランジスタｑ３１と、基準電圧
源ｂ３１からの基準電圧ｖ３１がベースに与えられるト
ランジスタｑ３３と、抵抗ｒ３３と、ダイオード接続さ
れたトランジスタｑ３２と、抵抗ｒ３２とから成る直列
回路が、前記ハイレベルＶｃｃの電源ライン７と、接地
電位との間に接続されて構成されている。したがってこ
の直列回路には、前記基準電圧ｖ３１によって決定され
る基準電流ｉ０が流れている。FIG. 5 is an electric circuit diagram showing the differential amplifier 6 in detail. The differential amplifier 6 is a reference current generation circuit 6
0, the discharge side amplifier 61, the charge side amplifier 62,
The reference voltage source b3 and the feedback resistor r2 are provided. The reference current generating circuit 60 includes a resistor r31,
A series circuit including a diode-connected transistor q31, a transistor q33 whose base is supplied with the reference voltage v31 from the reference voltage source b31, a resistor r33, a diode-connected transistor q32, and a resistor r32 is the high-level circuit. It is configured to be connected between the power supply line 7 of Vcc and the ground potential. Therefore, the reference current i0 determined by the reference voltage v31 flows in this series circuit.
【０００７】アンプ６１側では、前記電源ライン７から
の電流が、抵抗ｒ１０および前記トランジスタｑ３１と
カレントミラー回路を形成するトランジスタｑ１０を介
して、差動対を構成するトランジスタｑ１１，ｑ１２の
エミッタに共通に与えられる。一方のトランジスタｑ１
１のベースには、差動増幅器６の反転入力端子８からの
入力電圧ｖ４が与えられる。他方のトランジスタｑ１２
のベースには、基準電圧源ｂ３からの基準電圧ｖ３が与
えられる。トランジスタｑ１１のコレクタは、トランジ
スタｑ１３および抵抗ｒ１１を介して接地され、トラン
ジスタｑ１２のコレクタは、トランジスタｑ１４および
抵抗ｒ１２を介して接地される。前記トランジスタｑ１
２のコレクタはまた、出力トランジスタｑ４のベースに
接続されており、該出力トランジスタｑ４へベース電流
を流し出す。On the amplifier 61 side, the current from the power supply line 7 is shared by the emitters of the transistors q11 and q12 forming a differential pair via the resistor r10 and the transistor q10 forming a current mirror circuit with the transistor q31. Given to. One transistor q1
The input voltage v4 from the inverting input terminal 8 of the differential amplifier 6 is applied to the base of 1. The other transistor q12
The reference voltage v3 from the reference voltage source b3 is applied to the base of the. The collector of the transistor q11 is grounded via the transistor q13 and the resistor r11, and the collector of the transistor q12 is grounded via the transistor q14 and the resistor r12. The transistor q1
The collector of 2 is also connected to the base of the output transistor q4 and sinks a base current to the output transistor q4.
【０００８】これに対してアンプ６２側では、差動対を
構成する一方のトランジスタｑ２１のコレクタには、抵
抗ｒ２１およびトランジスタｑ２３を介して電源ライン
７から電流が供給され、同様に他方のトランジスタｑ２
２のコレクタには、抵抗ｒ２２およびトランジスタｑ２
４を介して電流が供給される。トランジスタｑ２１，ｑ
２２のエミッタは、共通に、前記トランジスタｑ３２と
カレントミラー回路を形成するトランジスタｑ２０およ
び抵抗ｒ２０を介して接地されている。トランジスタｑ
２１のベースには、前記トランジスタｑ１１と同様に、
入力端子８への入力電圧ｖ４が与えられ、トランジスタ
ｑ２２のベースには、前記トランジスタｑ１２と同様
に、基準電圧ｖ３が与えられる。トランジスタｑ２２の
コレクタからは、出力トランジスタｑ３のベース電流を
吸い込む。On the other hand, on the amplifier 62 side, a current is supplied to the collector of one transistor q21 forming the differential pair from the power supply line 7 via the resistor r21 and the transistor q23, and similarly the other transistor q2.
The collector of 2 has a resistor r22 and a transistor q2.
Current is supplied via 4. Transistors q21, q
The emitter of 22 is commonly grounded via the transistor q20 and a resistor r20 which form a current mirror circuit with the transistor q32. Transistor q
At the base of 21, like the transistor q11,
An input voltage v4 to the input terminal 8 is applied, and a reference voltage v3 is applied to the base of the transistor q22, like the transistor q12. The base current of the output transistor q3 is absorbed from the collector of the transistor q22.
【０００９】したがって、入力電圧ｖ４が、基準電圧ｖ
３よりも高いときには、トランジスタｑ１１がｏｆｆ
し、トランジスタｑ１２がｏｎする。これによって、ト
ランジスタｑ１２，ｑ１４にトランジスタｑ３１，ｑ１
０で折返された前記電流ｉ０が流れ、トランジスタｑ１
３がｏｆｆして、トランジスタｑ１４のコレクタ、すな
わち放電側の出力トランジスタｑ４のベース電位が上昇
し、該出力トランジスタｑ４がｏｎして、負荷容量ｃｌ
から放電電流を引き抜き、出力端子５の電位はローレベ
ルとなる。このとき、トランジスタｑ２１，ｑ２３がｏ
ｎして、前記電流ｉ０をトランジスタｑ３２，ｑ２０で
折返した電流がこれらのトランジスタｑ２１，ｑ２３に
流れるけれども、トランジスタｑ２２，ｑ２４はｏｆｆ
しており、充電側のトランジスタｑ３はｏｆｆしたまま
となっている。放電によって、出力トランジスタｑ４の
コレクタ電位がベース電位よりも低下すると、該出力ト
ランジスタｑ４はｏｆｆして、負荷容量ｃｌの電荷は維
持される。Therefore, the input voltage v4 is the reference voltage v
When it is higher than 3, the transistor q11 turns off.
Then, the transistor q12 is turned on. As a result, the transistors q31 and q1 are connected to the transistors q12 and q14.
The current i0 returned at 0 flows and the transistor q1
3 is turned off, the collector of the transistor q14, that is, the base potential of the discharge-side output transistor q4 rises, the output transistor q4 is turned on, and the load capacitance cl
The discharge current is drawn from the output terminal 5, and the potential of the output terminal 5 becomes low level. At this time, the transistors q21 and q23 are o
n, and the current obtained by turning back the current i0 in the transistors q32 and q20 flows in these transistors q21 and q23, but the transistors q22 and q24 are turned off.
The transistor q3 on the charging side remains off. When the collector potential of the output transistor q4 becomes lower than the base potential due to discharging, the output transistor q4 is turned off and the charge of the load capacitance cl is maintained.
【００１０】これに対して、入力電圧ｖ４が基準電圧ｖ
３よりも低いときには、トランジスタｑ２２，ｑ２４が
ｏｎし、これらのトランジスタｑ２２，ｑ２４にはトラ
ンジスタｑ３２，ｑ２０で折返された前記電流ｉ０が流
れ、トランジスタｑ２２のコレクタ、すなわち充電側の
出力トランジスタｑ３のベース電位が低下し、該出力ト
ランジスタｑ３がｏｎして、負荷容量ｃｌに充電電流を
流し出し、出力端子５の電位はハイレベルとなる。この
とき、トランジスタｑ２１，ｑ２３はｏｆｆし、またト
ランジスタｑ１１，ｑ１３がｏｎし、トランジスタｑ１
１，ｑ１３にトランジスタｑ１０からの電流ｉ０が流れ
るけれども、トランジスタｑ１２，ｑ１４がｏｆｆして
おり、放電側の出力トランジスタｑ４はｏｆｆしたまま
となる。放電によって、出力トランジスタｑ３のコレク
タ電位がベース電位よりも上昇すると、該出力トランジ
スタｑ３はｏｆｆして、負荷容量ｃｌの電荷は維持され
る。On the other hand, the input voltage v4 is the reference voltage v
When it is lower than 3, the transistors q22 and q24 are turned on, the current i0 returned by the transistors q32 and q20 flows through these transistors q22 and q24, and the collector of the transistor q22, that is, the base of the charging side output transistor q3. The potential decreases, the output transistor q3 is turned on, the charging current flows out to the load capacitance cl, and the potential of the output terminal 5 becomes high level. At this time, the transistors q21 and q23 are turned off, the transistors q11 and q13 are turned on, and the transistor q1
Although the current i0 from the transistor q10 flows through the transistors 1 and q13, the transistors q12 and q14 are off, and the output transistor q4 on the discharge side remains off. When the collector potential of the output transistor q3 rises above the base potential due to discharging, the output transistor q3 is turned off and the charge of the load capacitance cl is maintained.
【００１１】上述のように構成される駆動回路１は、図
６で示すように、前記基準電圧ｖ１，ｖ２の差を、ｒ２
／ｒ１倍に増幅して出力し、負荷容量ｃｌの充放電を行
う。負荷容量ｃｌが所定量まで充電または放電されて、
充放電の必要がなくなると、帰還抵抗ｒ２による負帰還
によって、出力トランジスタｑ３，ｑ４のベース電流が
抑制される。As shown in FIG. 6, the driving circuit 1 having the above-described configuration calculates the difference between the reference voltages v1 and v2 by r2.
/ R1 is amplified and output, and the load capacity cl is charged and discharged. When the load capacity cl is charged or discharged to a predetermined amount,
When the charging / discharging is no longer necessary, the base current of the output transistors q3, q4 is suppressed by the negative feedback by the feedback resistor r2.
【００１２】図７は、他の従来技術の容量性負荷の駆動
回路１１の電気的構成を示すブロック図である。この駆
動回路１１は、特許第２５４８３３３号公報で示された
ものである。この駆動回路１１では、ＮＰＮ形の出力ト
ランジスタｑ３，ｑ４は、入力ゲート回路１２からの相
互に逆相の制御信号に応答して、制御トランジスタｑ４
１，ｑ４２によって、それぞれ制御されることになる。
前記出力トランジスタｑ３，ｑ４のベースにはまた、可
変電流源１３，１４からのベース電流が供給される。出
力トランジスタｑ３，ｑ４のコレクタ電流は、電流検出
回路１５，１６によってそれぞれ検出され、その検出結
果は、前記可変電流源１３，１４にそれぞれ正帰還され
る。FIG. 7 is a block diagram showing an electrical configuration of a drive circuit 11 for another conventional capacitive load. The drive circuit 11 is shown in Japanese Patent No. 2548333. In the drive circuit 11, the NPN type output transistors q3 and q4 are responsive to the control signals of mutually opposite phases from the input gate circuit 12 in response to the control transistor q4.
1, q42, respectively.
Base currents from the variable current sources 13 and 14 are also supplied to the bases of the output transistors q3 and q4. The collector currents of the output transistors q3 and q4 are respectively detected by the current detection circuits 15 and 16, and the detection results are positively fed back to the variable current sources 13 and 14, respectively.
【００１３】この駆動回路１１は、電流検出回路１５ま
たは１６によって負荷容量ｃｌへの充放電電流を検知す
ると、前記正帰還によって該充放電電流を増大し、高速
動作と、充電または放電を行っている側の可変電流源
（たとえば充電側の可変電流源１３とすると）に対し
て、前記充電または放電を行っていない側の可変電流源
（すなわち１４となる）の電流値を減少させて、低消費
電力化とを実現している。When the current detection circuit 15 or 16 detects the charging / discharging current to the load capacitance cl, the drive circuit 11 increases the charging / discharging current by the positive feedback to perform high speed operation and charging / discharging. The variable current source on the charging side (for example, the variable current source 13 on the charging side) is reduced by decreasing the current value of the variable current source on the side not charging or discharging (that is, 14). It realizes power consumption.
【００１４】[0014]
【発明が解決しようとする課題】前述のように構成され
る駆動回路１では、差動増幅器６には帰還抵抗ｒ２によ
って負帰還がかけられ、これによって所定量の充放電が
終了すると、出力トランジスタｑ３，ｑ４のベース電流
が抑制され、低消費電力化が図られている。しかしなが
ら、前記帰還によって発振やリンギングの発生する恐れ
があり、図５において、参照符ｃ１〜ｃ３で示すような
位相補償用のコンデンサ等が必要となり、回路構成が複
雑化してしまうという問題がある。また、出力トランジ
スタｑ３，ｑ４のベース電流は抑制することができるけ
れども、差動増幅器６内で、基準電流作成回路６０など
の常時電流が流れている部分があり、消費電流が充分に
低減されているとはいえない。さらにまた、差動増幅器
６の基準電圧ｖ３を中心として、前記図６で示すような
ダイナミックレンジが決定されることになり、基準電圧
ｖ３が変動すると、その図６において、参照符ｖｈで示
すハイレベル側の電位や、参照符ｖｌで示すローレベル
側の電位が、それぞれ電源電圧Ｖｃｃや接地電位に当た
ってしまい、上限側の出力マージンｖｕと下限側の出力
マージンｖｄとが異なってしまうという問題もある。In the drive circuit 1 constructed as described above, the negative feedback is applied to the differential amplifier 6 by the feedback resistor r2, and when a predetermined amount of charge / discharge is completed by this, the output transistor The base currents of q3 and q4 are suppressed, and low power consumption is achieved. However, oscillation or ringing may occur due to the feedback, and a capacitor for phase compensation as shown by reference numerals c1 to c3 in FIG. 5 is required, which causes a problem that the circuit configuration becomes complicated. Further, although the base currents of the output transistors q3 and q4 can be suppressed, there is a portion in the differential amplifier 6 in which a constant current flows, such as the reference current generating circuit 60, and the current consumption is sufficiently reduced. It cannot be said that there is. Furthermore, the dynamic range as shown in FIG. 6 is determined around the reference voltage v3 of the differential amplifier 6, and when the reference voltage v3 fluctuates, the high voltage indicated by reference numeral vh in FIG. There is also a problem that the potential on the level side and the potential on the low level indicated by reference numeral vl hit the power supply voltage Vcc and the ground potential, respectively, and the output margin vu on the upper limit side and the output margin vd on the lower limit side are different. .
【００１５】また、駆動回路１１に関しても、小さいバ
イアス電流で瞬時に充放電電流を増加させるために正帰
還をかけているので、発振を防止するために位相補償回
路などが必要となり、構成が複雑化してしまうという問
題がある。また、電流検出回路１５，１６が、出力トラ
ンジスタｑ３，ｑ４のそれぞれコレクタ側に設けられて
いるので、該電流検出回路１５，１６が負荷となる分、
出力のダイナミックレンジが狭くなるとともに、出力振
幅を高精度に制御することができないという問題があ
る。さらにまた、瞬時に増加した出力トランジスタｑ
３，ｑ４のベース電流は、出力が反転するまで流れたま
まとなり、低周波動作の場合には、電力損失が大きいと
いう問題もある。Further, as for the drive circuit 11, since positive feedback is applied in order to instantly increase the charging / discharging current with a small bias current, a phase compensating circuit or the like is required to prevent oscillation, and the structure is complicated. There is a problem that it will become. Further, since the current detection circuits 15 and 16 are provided on the collector sides of the output transistors q3 and q4, respectively, the current detection circuits 15 and 16 serve as loads,
There is a problem that the output dynamic range becomes narrow and the output amplitude cannot be controlled with high accuracy. Furthermore, the output transistor q increased instantaneously
The base currents of 3 and q4 continue to flow until the output is inverted, and there is a problem that the power loss is large in the case of low frequency operation.
【００１６】本発明の目的は、簡便な構成で、低損失な
容量性負荷の駆動回路を提供することである。An object of the present invention is to provide a drive circuit for a capacitive load with a simple structure and low loss.
【００１７】[0017]
【課題を解決するための手段】請求項１の発明に係る容
量性負荷の駆動回路は、入力信号に応答して、制御回路
が充放電回路を制御して出力負荷容量を充放電させるよ
うにし、前記充放電回路が、前記出力負荷容量への充電
電流を電源のハイレベル側から流すバイポーラトランジ
スタからなる第１のトランジスタと、前記出力負荷容量
からの放電電流を電源のローレベル側へ流すバイポーラ
トランジスタからなる第２のトランジスタとを備える駆
動回路において、前記出力負荷容量への充電時に前記出
力負荷容量の充電電圧の上限値を定め、前記出力負荷容
量からの放電時に前記出力負荷容 量の充電電圧の下限値
を定めるリミッタ回路を含み、前記制御回路は、前記出
力負荷容量への充電時に、第１の基準電流回路が出力す
る基準電流と、第１回路を流れる充電時であることを示
す電流との差し引き分を前記第１のトランジスタのベー
ス電流として生成して前記第１のトランジスタをＯＮ状
態とし、前記出力負荷容量からの放電時に、第２の基準
電流回路が出力する基準電流と、第２回路を流れる放電
時であることを示す電流との差し引き分を前記第２のト
ランジスタのベース電流として生成して前記第２のトラ
ンジスタをＯＮ状態とし、前記出力負荷容量への充電時
に、前記制御回路は、前記出力負荷容量の充電電圧が前
記上限値に達した後に前記第１のトランジスタをＯＮ状
態に保持しながら、前記リミッタ回路は、前記出力負荷
容量の充電電圧が前記上限値に達した時点から前記第１
のトランジスタを流れる電流をバイパスし、前記制御回
路は前記リミッタ回路をバイパスした電流を前記第１回
路に合流させることで前記第１のトランジスタのベース
電流を減少させるように制御し、前記出力負荷容量から
の放電時に、前記制御回路は、前記出力負荷容量の充電
電圧が前記下限値に達した後に前記第２のトランジスタ
をＯＮ状態に保持しながら、前記リミッタ回路は、前記
出力負荷容量の充電電圧が前記下限値に達した時点から
前記第２のトランジスタを流れる電流をバイパスし、前
記制御回路は前記リミッタ回路をバイパスした電流を前
記第２の基準電流回路が出力する前記基準電流が流れて
いた回路に合流させることで前記第２のトランジスタの
ベース電流を減少させるように制御することを特徴とす
る。 [Means for Solving the Problem] The invention according to claim 1
The drive circuit of the quantitative load is responsive to the input signal to control circuit.
Controls the charge / discharge circuit to charge / discharge the output load capacity.
The charge / discharge circuit charges the output load capacity.
Bipolar transistor that carries current from the high level side of the power supply
A first transistor including a capacitor and the output load capacitance
Bipolar that discharges current from the device to the low level side of the power supply
A second transistor including a transistor
In the drive circuit, when the output load capacity is charged, the output
The upper limit of the charging voltage of the output load capacity,
The lower limit of the output load capacitance of the charging voltage at the time of discharge from the amount
Including a limiter circuit that determines the
When the load capacity is charged, the first reference current circuit outputs
It indicates that the reference current is
The current subtracted from the
Current to generate the first transistor and turn it on.
The second reference when discharging from the output load capacity.
Reference current output from the current circuit and discharge flowing in the second circuit
The subtraction from the current indicating that the time is
The second transistor is generated as the base current of the transistor.
When charging the output load capacity with the transistor turned on
In the control circuit, the charging voltage of the output load capacitance is
After reaching the upper limit value, the first transistor is turned on.
The limiter circuit holds the output load
From the time when the charging voltage of the capacity reaches the upper limit value, the first
Bypassing the current flowing through the transistor,
The path uses the current bypassing the limiter circuit for the first
The base of the first transistor by merging into the path
Control to reduce the current, and
When discharging, the control circuit charges the output load capacitance.
The second transistor after the voltage reaches the lower limit value
The limiter circuit,
From the time when the charging voltage of the output load capacity reaches the lower limit value
Bypassing the current through the second transistor,
The control circuit uses the current bypassing the limiter circuit
Note that the reference current output from the second reference current circuit flows
The second transistor of the second transistor
It is characterized by controlling to reduce the base current.
It
【００１８】上記の構成によれば、出力負荷容量の充電
電圧はリミッタ回路によって上限値および下限値が決定
され、出力負荷容量への充放電が進行して、このリミッ
タ回路が作動すると、制御回路は、第１のトランジスタ
あるいは第２のトランジスタのベース電流を減少させ
る。 According to the above structure, the output load capacity is charged.
Limiter circuit determines upper and lower limits of voltage
The charging and discharging of the output load capacity progresses and this limit
The control circuit activates the first transistor
Or reduce the base current of the second transistor
It
【００１９】したがって、リミッタ回路を利用して、制
御回路の動作状態を切換えるだけであるので、発振やリ
ンギングが生じることはなく、これに対する対策を不要
にして、構成を簡略化することができる。また、出力負
荷容量がリミッタ回路で規定 された電圧値に到達する
と、制御回路は第１のトランジスタあるいは第２のトラ
ンジスタを流れる電流を減少させるので、低消費電力化
を図ることができる。さらにまた、出力負荷容量の充電
電圧、従って出力負荷容量への出力電圧振幅がリミッタ
回路で一定値に制限されるので、出力ダイナミックレン
ジが安定するとともに、電源側の電位などに対するマー
ジンを一定に保つことができる。 Therefore, the limiter circuit is used to control
Since it only changes the operating state of the control circuit,
No ringing occurs and no countermeasure is required
Thus, the structure can be simplified. Also, output negative
The load capacity reaches the voltage value specified by the limiter circuit.
And the control circuit controls the first transistor or the second transistor.
Power consumption is reduced because the current flowing through the transistor is reduced.
Can be achieved. Furthermore, charging the output load capacity
Limiting the voltage, and thus the output voltage swing to the output load capacitance
The output dynamic range is limited because the circuit limits it to a certain value.
Is stable and the voltage on the power supply side is
The gin can be kept constant.
【００２０】また、請求項２の発明に係る容量性負荷の
駆動回路は、請求項１に記載の容量性負荷の駆動回路に
おいて、前記充放電回路は、エミッタがそれぞれ電源の
ハイレベル側端子およびローレベル側端子に接続され、
コレクタが共通に出力端子を介して前記出力負荷容量に
接続され、前記制御回路から前記入力信号に応答してス
イッチングされるベース電流がそれぞれ与えられる前記
第１および第２のトランジスタを備え、前記リミッタ回
路は、エミッタが共通に前記出力端子に接続され、ベー
スには予め定めるハイレベル側の基準電圧およびローレ
ベル側の基準電圧がそれぞれ与えられ、前記第１および
第２のトランジスタを流れる電流をバイパスする電流と
してのコレクタ電流によって前記制御回路による前記第
１および第２のトランジスタへのベース電流の制御を行
わせる第３および第４のトランジスタを備えることを特
徴とする。 The capacitive load according to the second aspect of the invention is
The drive circuit is the drive circuit of the capacitive load according to claim 1.
In the charge / discharge circuit, each of the emitters has a power source.
Connected to the high level side terminal and the low level side terminal,
The collector is commonly connected to the output load capacitance via the output terminal.
Connected to the switch circuit in response to the input signal from the control circuit.
The base currents to be switched are given respectively
A limiter circuit comprising first and second transistors,
The path has a common emitter connected to the output terminal,
The high voltage side reference voltage and
A bell-side reference voltage is applied to each of the first and
A current that bypasses the current flowing through the second transistor and
By the collector current of the control circuit
Controls the base current to the first and second transistors.
The third and fourth transistors are provided.
To collect.
【００２１】また、請求項３の発明に係る容量性負荷の
駆動回路は、請求項２に記載の容量性負荷の駆動回路に
おいて、前記第１の基準電流回路および前記第２の基準
電流回路は、それぞれ共通の定電流回路に対する第１お
よび第２カレントミラー回路として前記基準電流を出力
し、前記第１の基準電流回路は、前記第１カレントミラ
ー回路を構成するためのトランジスタである第１カレン
トミラー回路トランジスタと、電源のハイレベル側に接
続された抵抗である第１カレントミラー回路抵抗との直
列回路からなり、前記第１回路は、充電時には充電時で
あることを示す電流が伝達され、放電時には放電時であ
ることを示す電流が伝達される第３カレントミラー回路
を構成するトランジスタである第３カレントミラー回路
トランジスタと、電源のローレベル側に接続された抵抗
である第３カレントミラー回路抵抗との直列回路からな
るとともに、前記第１の基準電流回路と直列に接続さ
れ、 前記第１のトランジスタのベースは、前記第１の基
準電流回路と前記第１回路との接続点に接続され、前記
第３のトランジスタのコレクタは、前記第３カレントミ
ラー回路トランジスタと前記第３カレントミラー回路抵
抗との接続点に接続され、前記第２の基準電流回路は、
前記第２カレントミラー回路を構成するためのトランジ
スタである第２カレントミラー回路トランジスタと、電
源のハイレベル側に接続された抵抗である第２カレント
ミラー回路抵抗との直列回路からなり、前記第２回路
は、充電時には充電時であることを示す前記電流が伝達
され、放電時には放電時であることを示す前記電流が伝
達される第４カレントミラー回路を構成するトランジス
タである第４カレントミラー回路トランジスタと、電源
のローレベル側に接続された抵抗である第４カレントミ
ラー回路抵抗との直列回路からなるとともに、前記第２
の基準電流回路と直列に接続され、前記第２のトランジ
スタのベースは、前記第２の基準電流回路と前記第２回
路との接続点に接続され、前記第４のトランジスタのコ
レクタは、前記第２カレントミラー回路トランジスタと
前記第２カレントミラー回路抵抗との接続点に接続され
ていることを特徴とする。 Further, the capacitive load according to the invention of claim 3 is
The drive circuit is the drive circuit of the capacitive load according to claim 2.
The first reference current circuit and the second reference current circuit.
The current circuit is the same as the first constant current circuit for each common current circuit.
And outputs the reference current as a second current mirror circuit
And the first reference current circuit is connected to the first current mirror.
-First curren which is a transistor for forming a circuit
Connect the mirror circuit transistor to the high level side of the power supply.
Directly connected to the first current mirror circuit resistor, which is a continuous resistor.
It consists of a column circuit, and the first circuit is
A current that indicates that there is a
Current mirror circuit to which a current indicating that
Current mirror circuit which is a transistor forming a
Transistor and resistor connected to the low level side of the power supply
A series circuit with a third current mirror circuit resistor
And connected in series with the first reference current circuit.
And the base of the first transistor is the first base.
Connected to a connection point between the quasi-current circuit and the first circuit,
The collector of the third transistor is connected to the third current collector.
Circuit transistor and the third current mirror circuit resistor.
The second reference current circuit, which is connected to the connection point with the
Transistor for configuring the second current mirror circuit
The second current mirror circuit transistor, which is a
The second current, which is a resistor connected to the high-level side of the source
A second circuit comprising a series circuit with a mirror circuit resistor,
The above current is transmitted during charging
The current that is being discharged is transmitted during discharge.
Transistor forming the fourth current mirror circuit to be reached
Power supply and fourth current mirror circuit transistor
The fourth current resistor, which is a resistor connected to the low level side of
A series circuit with a resistor circuit resistor, and the second circuit
Is connected in series with the reference current circuit of
The base of the star is the second reference current circuit and the second reference current circuit.
Is connected to the connection point of the fourth transistor,
And a second current mirror circuit transistor
Connected to the connection point with the second current mirror circuit resistor
It is characterized by
【００２２】さらにまた、請求項４の発明に係る容量性
負荷の駆動回路では、請求項１ないし３のいずれかに記
載の容量性負荷の駆動回路において、前記出力負荷容量
は、液晶パネルのコモン電極であることを特徴とする。Furthermore, in the capacitive load driving circuit according to the invention of claim 4 , the driving circuit according to claim 1 is described.
In the above capacitive load drive circuit, the output load capacitance is a common electrode of the liquid crystal panel.
【００２３】上記の構成によれば、コモン電極は、比較
的低速動作であるので、本発明を好適に実施することが
できる。According to the above structure, since the common electrode operates at a relatively low speed, the present invention can be preferably implemented.
【００２４】[0024]
【発明の実施の形態】本発明の実施の一形態について、
図１〜図３に基づいて説明すれば以下のとおりである。BEST MODE FOR CARRYING OUT THE INVENTION Regarding one embodiment of the present invention,
The following is a description based on FIGS. 1 to 3.
【００２５】図１は、本発明の実施の一形態の容量性負
荷の駆動回路２１の概略的構成を示すブロック図であ
る。この駆動回路２１は、負荷容量ＣＬとして、比較低
周波で駆動される液晶パネルのコモン電極とする。FIG. 1 is a block diagram showing a schematic configuration of a drive circuit 21 for a capacitive load according to an embodiment of the present invention. The drive circuit 21 has a load capacitance CL which is a common electrode of a liquid crystal panel driven at a comparative low frequency.
【００２６】前記負荷容量ＣＬは出力端子２２に接続さ
れ、この出力端子２２に対して、出力回路を構成する出
力トランジスタＱ１，Ｑ２のうち、出力トランジスタＱ
１はハイレベルＶｃｃの電源ライン２３から充電電流を
流し込み、出力トランジスタＱ２は接地ラインへ放電電
流を吸出す。出力トランジスタＱ１はＰＮＰ形のトラン
ジスタであり、そのベース電流Ｉ１は充電制御回路２５
によって引抜かれる。これに対して、出力トランジスタ
Ｑ２はＮＰＮ形のトランジスタであり、そのベース電流
Ｉ２は放電制御回路２６によって流し込まれる。これら
の制御回路２５，２６には、図示しない映像信号源か
ら、前記コモン電極を駆動するためのパルス状の映像信
号Ｓ１が入力される。The load capacitance CL is connected to the output terminal 22, and the output transistor Q of the output transistors Q1 and Q2 forming the output circuit is connected to the output terminal 22.
1 supplies the charging current from the power supply line 23 of high level Vcc, and the output transistor Q2 absorbs the discharging current to the ground line. The output transistor Q1 is a PNP type transistor, and its base current I1 is the charge control circuit 25.
Pulled out by. On the other hand, the output transistor Q2 is an NPN type transistor, and its base current I2 is supplied by the discharge control circuit 26. A pulse-shaped video signal S1 for driving the common electrode is input to these control circuits 25 and 26 from a video signal source (not shown).
【００２７】前記出力端子２２の電位は、リミッタ回路
２７，２８によって監視されている。上限リミッタ回路
２７は、前記出力端子２２の電位が予め定める振幅上限
値Ｅ１より高くならないように前記出力トランジスタＱ
１の充電電流をバイパスし、かつ該上限リミッタ回路２
７の作動に応答して、充電制御回路２５は、前記ベース
電流Ｉ１の吸込み量を抑制し、前記充電電流を制限す
る。下限リミッタ回路２８は、前記出力端子２２の電位
が予め定める下限値Ｅ２未満とならないように前記出力
トランジスタＱ２の放電電流をバイパスし、また放電制
御回路２６は、該下限リミッタ回路２８の作動に応答し
て、前記ベース電流Ｉ２の供給量を抑制し、前記放電電
流を制限する。The potential of the output terminal 22 is monitored by limiter circuits 27 and 28. The upper limit limiter circuit 27 prevents the potential of the output terminal 22 from becoming higher than a predetermined amplitude upper limit E1.
1 charging current is bypassed, and the upper limit limiter circuit 2
In response to the operation of No. 7, the charge control circuit 25 suppresses the amount of the base current I1 absorbed and limits the charge current. The lower limit limiter circuit 28 bypasses the discharge current of the output transistor Q2 so that the potential of the output terminal 22 does not become less than a predetermined lower limit value E2, and the discharge control circuit 26 responds to the operation of the lower limit limiter circuit 28. Then, the supply amount of the base current I2 is suppressed and the discharge current is limited.
【００２８】図２は、図１で示す駆動回路２１の具体的
構成を示す電気回路図である。図２において、図１に対
応する部分には同一の参照符号を付して示している。前
記上限リミッタ回路２７は、ＰＮＰ形のトランジスタＱ
３と、基準電圧源Ｂ１とから構成されており、これに対
して、前記下限リミッタ回路２８は、ＮＰＮ形のトラン
ジスタＱ４と、基準電圧源Ｂ２とから構成されている。
基準電圧源Ｂ１，Ｂ２の出力電圧をそれぞれＶ１，Ｖ２
とし、トランジスタＱ３，Ｑ４のベース−エミッタ間電
圧をＶｂｅとするとき、前記上限値Ｅ１および下限値Ｅ
２は、
Ｅ１＝Ｖ１＋Ｖｂｅ …（１）
Ｅ２＝Ｖ２−Ｖｂｅ …（２）
となり、図２において、入力端子３１に入力される前記
映像信号Ｓ１に対して、出力端子２２の電位は図３で示
すようになる。FIG. 2 is an electric circuit diagram showing a specific structure of the drive circuit 21 shown in FIG. 2, parts corresponding to those in FIG. 1 are designated by the same reference numerals. The upper limit limiter circuit 27 is a PNP transistor Q.
3 and a reference voltage source B1. On the other hand, the lower limit limiter circuit 28 includes an NPN transistor Q4 and a reference voltage source B2.
The output voltages of the reference voltage sources B1 and B2 are set to V1 and V2, respectively.
When the base-emitter voltage of the transistors Q3 and Q4 is Vbe, the upper limit value E1 and the lower limit value E are
2 becomes E1 = V1 + Vbe (1) E2 = V2-Vbe (2), and in FIG. 2, the potential of the output terminal 22 is shown in FIG. 3 with respect to the video signal S1 input to the input terminal 31. Like
【００２９】駆動回路２１はまた、前記制御回路２５，
２６で共通の定電流源Ｆ１，Ｆ２、基準電圧源Ｂ０、ト
ランジスタＱ１１〜Ｑ１４および抵抗Ｒ１，Ｒ２と、放
電制御回路２６側のトランジスタＱ１５，Ｑ１６および
抵抗Ｒ３，Ｒ４と、充電制御回路２５側のトランジスタ
Ｑ１７，Ｑ１８および抵抗Ｒ５，Ｒ６とを備えている。
前記電源ライン２３から接地ラインの間に介在される抵
抗Ｒ２と、ダイオード接続されたトランジスタＱ１４
と、定電流源Ｆ２との直列回路には、常時、定電流Ｉ１
２が流れている。The drive circuit 21 also includes the control circuit 25,
The constant current sources F1 and F2, the reference voltage source B0, the transistors Q11 to Q14 and the resistors R1 and R2, which are common to the 26, the transistors Q15 and Q16 and the resistors R3 and R4 on the discharge control circuit 26 side, and the charge control circuit 25 side. It is provided with transistors Q17 and Q18 and resistors R5 and R6.
A resistor R2 interposed between the power supply line 23 and the ground line and a diode-connected transistor Q14
And the constant current source F2 in the series circuit, the constant current I1
2 is flowing.
【００３０】入力検知のための差動対を構成するトラン
ジスタＱ１１，Ｑ１２のエミッタには、定電流源Ｆ１か
ら定電流Ｉ１１が供給されており、トランジスタＱ１１
のベースは前記入力端子３１に接続され、コレクタは接
地され、トランジスタＱ１２のベースには基準電圧源Ｂ
０から基準電圧Ｖ０が与えられ、コレクタはダイオード
接続されたトランジスタＱ１３および抵抗Ｒ１を介して
接地されている。この図２で示す例では、入出力間が同
相であるけれども、トランジスタＱ１１のコレクタ側に
トランジスタＱ１３および抵抗Ｒ１を設け、トランジス
タＱ１２のコレクタを直接接地することによって、前記
入出力間を逆相とすることもできる。The constant current I11 is supplied from the constant current source F1 to the emitters of the transistors Q11 and Q12 which form a differential pair for detecting the input, and the transistor Q11 is supplied.
Has a base connected to the input terminal 31, a collector grounded, and a base of the transistor Q12 having a reference voltage source B
A reference voltage V0 is applied from 0, and the collector is grounded via a diode-connected transistor Q13 and a resistor R1. In the example shown in FIG. 2, the input and the output are in the same phase, but the transistor Q13 and the resistor R1 are provided on the collector side of the transistor Q11, and the collector of the transistor Q12 is directly grounded so that the input and the output are in the opposite phase. You can also do it.
【００３１】入力端子３１への映像信号Ｓ１が、基準電
圧Ｖ０よりも低いときには、前記電流Ｉ１１は、トラン
ジスタＱ１１を介して流れる。これに対して、高いとき
には、前記電流Ｉ１１は、トランジスタＱ１２からトラ
ンジスタＱ１３および抵抗Ｒ１を介して流れる。前記電
源ライン２３と接地ラインとの間には、放電制御回路２
６用の抵抗Ｒ３、トランジスタＱ１５，Ｑ１６および抵
抗Ｒ４から成る直列回路と、充電制御回路２５用の抵抗
Ｒ６、トランジスタＱ１７，Ｑ１８および抵抗Ｒ５から
成る直列回路とがそれぞれ介在されている。When the video signal S1 to the input terminal 31 is lower than the reference voltage V0, the current I11 flows through the transistor Q11. On the other hand, when it is high, the current I11 flows from the transistor Q12 through the transistor Q13 and the resistor R1. The discharge control circuit 2 is provided between the power line 23 and the ground line.
A series circuit including a resistor R3 for 6 and transistors Q15, Q16 and a resistor R4 and a series circuit including a resistor R6 for the charge control circuit 25, transistors Q17, Q18 and a resistor R5 are respectively interposed.
【００３２】前記トランジスタＱ１３とトランジスタＱ
１６，Ｑ１８とはカレントミラー回路を構成しており、
またトランジスタＱ１４とトランジスタＱ１５，Ｑ１７
とはカレントミラー回路を構成している。前記ベース電
流Ｉ１はトランジスタＱ１８のコレクタから引込まれ、
前記ベース電流Ｉ２はトランジスタＱ１５のコレクタか
ら流し出される。一方、出力トランジスタＱ１が流し出
す前記充電電流の一部の電流Ｉ１５は、トランジスタＱ
３によってバイパスされてトランジスタＱ１８のエミッ
タ側に与えられ、出力トランジスタＱ２が吸出すべき放
電電流の一部の電流Ｉ１９は、トランジスタＱ４によっ
てバイパスされてトランジスタＱ１５のエミッタ側から
引出される。Transistor Q13 and transistor Q
16 and Q18 form a current mirror circuit,
Also, the transistor Q14 and the transistors Q15 and Q17
And form a current mirror circuit. The base current I1 is drawn from the collector of the transistor Q18,
The base current I2 is let out from the collector of the transistor Q15. On the other hand, a part of the charging current I15 flowing out from the output transistor Q1 is generated by the transistor Q1.
A part of the discharge current I19 to be drawn out by the output transistor Q2 is bypassed by the transistor Q18 and bypassed by the transistor Q18 to be drawn out from the emitter side of the transistor Q15.
【００３３】したがって、前記映像信号Ｓ１のレベルが
基準電圧Ｖ０よりも高くなると、トランジスタＱ１２，
Ｑ１３がｏｎし、トランジスタＱ１８がｏｎして、出力
トランジスタＱ１のベース電流Ｉ１を引抜き、負荷容量
ＣＬの充電が開始される。このとき、トランジスタＱ１
８のコレクタ電流をＩ１４とし、トランジスタＱ１７の
コレクタ電流をＩ１３とするとき、Ｉ１＝Ｉ１４−Ｉ１
３であり、出力トランジスタＱ１を介する充電電流は、
該出力トランジスタＱ１の直流電流増幅率をｈFEとする
とき、Ｉ１×ｈFEとなる。またこのとき、トランジスタ
Ｑ１６もｏｎするけれども、トランジスタＱ１５のコレ
クタ電流Ｉ１７に対して、トランジスタＱ１６を流れる
電流Ｉ２０は、Ｉ２０≧Ｉ１７であるので、出力トラン
ジスタＱ２はｏｆｆしている。Therefore, when the level of the video signal S1 becomes higher than the reference voltage V0, the transistor Q12,
Q13 is turned on, the transistor Q18 is turned on, the base current I1 of the output transistor Q1 is drawn, and the charging of the load capacitance CL is started. At this time, the transistor Q1
When the collector current of 8 is I14 and the collector current of the transistor Q17 is I13, I1 = I14-I1
3 and the charging current through the output transistor Q1 is
When the DC current amplification factor of the output transistors Q1 and h FE, the I1 × h FE. At this time, although the transistor Q16 also turns on, the current I20 flowing through the transistor Q16 is I20 ≧ I17 with respect to the collector current I17 of the transistor Q15, so the output transistor Q2 is off.
【００３４】出力端子２２の電位が上昇し、前記上限値
Ｅ１に到達すると、トランジスタＱ３がｏｎし、前記充
電電流の一部をバイパスし、トランジスタＱ１８のエミ
ッタ側に電流Ｉ１５として与える。このとき、出力トラ
ンジスタＱ１のベース電流がそのコレクタ電流に比べて
充分小さいと考えると、ほぼＩ１５＝Ｉ１４−Ｉ１３で
安定する。したがって、充電電流、すなわち出力トラン
ジスタＱ１のコレクタ電流は、充電が安定すると、充電
開始時の該出力トランジスタＱ１のベース電流Ｉ１とほ
ぼ等しくなり、ほぼｈFE分の１に抑制される。When the potential of the output terminal 22 rises and reaches the upper limit value E1, the transistor Q3 turns on, bypasses a part of the charging current, and supplies it as a current I15 to the emitter side of the transistor Q18. At this time, assuming that the base current of the output transistor Q1 is sufficiently smaller than the collector current thereof, the output transistor Q1 stabilizes at approximately I15 = I14-I13. Therefore, the charging current, that is, the collector current of the output transistor Q1 becomes substantially equal to the base current I1 of the output transistor Q1 at the start of charging when the charging is stabilized, and is suppressed to approximately 1 / h FE .
【００３５】これに対して、映像信号Ｓ１のレベルが基
準電圧Ｖ０より低くなると、トランジスタＱ１２，Ｑ１
３およびトランジスタＱ１６，Ｑ１８がｏｆｆする。こ
れによって、トランジスタＱ１５のコレクタ電流Ｉ１７
は、全てトランジスタＱ２のベース電流Ｉ２となって供
給され、負荷容量ＣＬの放電が開始される。このとき、
トランジスタＱ１５のコレクタ電流をＩ１７とすると
き、Ｉ２＝Ｉ１７であり、出力トランジスタＱ２を介す
る放電電流は、該出力トランジスタＱ２の直流電流増幅
率をｈFEとするとき、Ｉ２×ｈFEとなる。またこのと
き、トランジスタＱ１７もｏｎしているけれども、トラ
ンジスタＱ１の逆バイアスとなって、該出力トランジス
タＱ１はｏｆｆしている。On the other hand, when the level of the video signal S1 becomes lower than the reference voltage V0, the transistors Q12, Q1
3 and the transistors Q16 and Q18 are turned off. As a result, the collector current I17 of the transistor Q15
Are all supplied as the base current I2 of the transistor Q2, and the discharge of the load capacitance CL is started. At this time,
When the collector current of the transistor Q15 and I17, an I2 = I17, the discharge current through the output transistor Q2, the DC current amplification factor of the output transistor Q2 when the h FE, the I2 × h FE. At this time, although the transistor Q17 is also on, the output transistor Q1 is off because of the reverse bias of the transistor Q1.
【００３６】出力端子２２の電位が低下し、前記下限値
Ｅ２に到達すると、トランジスタＱ４がｏｎし、トラン
ジスタＱ１５のエミッタ側から電流Ｉ１９を引抜き、ト
ランジスタＱ２のコレクタに与える。このとき、トラン
ジスタＱ１５の放電時のコレクタ電流Ｉ１７に対して、
出力トランジスタＱ２のベース電流がそのコレクタ電流
に比べて充分小さいと考えると、ほぼＩ１９＝Ｉ１７で
安定する。したがって、放電電流、すなわち出力トラン
ジスタＱ２のコレクタ電流は、放電が安定すると、放電
開始時のトランジスタＱ１５のコレクタ電流Ｉ１７、す
なわち該出力トランジスタＱ２のベース電流Ｉ２とほぼ
等しくなり、ほぼｈFE分の１に抑制される。When the potential of the output terminal 22 decreases and reaches the lower limit value E2, the transistor Q4 is turned on, and the current I19 is drawn from the emitter side of the transistor Q15 and given to the collector of the transistor Q2. At this time, with respect to the collector current I17 when the transistor Q15 is discharged,
Considering that the base current of the output transistor Q2 is sufficiently smaller than its collector current, it stabilizes at approximately I19 = I17. Therefore, when the discharge is stabilized, the discharge current, that is, the collector current of the output transistor Q2, becomes substantially equal to the collector current I17 of the transistor Q15 at the start of discharge, that is, the base current I2 of the output transistor Q2, which is approximately 1 / h FE. Suppressed to.
【００３７】以上のように、本発明に従う駆動回路２１
は、リミッタ回路２７，２８によって出力電圧振幅を上
限値Ｅ１から下限値Ｅ２の範囲に制限し、その電圧制限
のためにバイパスする充放電電流によって、制御回路２
５，２６が出力トランジスタＱ１，Ｑ２のベース電流を
抑制し、前記充放電電流を抑制するので、低損失化を図
ることができる。また、リミッタ回路２７，２８によっ
て、制御回路２５，２６による出力トランジスタＱ１，
Ｑ２のベース電流の切換えを行うだけであるので、発振
やリンギングなどが生じることはなく、これによって、
位相補償回路などの構成を省略し、簡単な構成で実現す
ることができる。As described above, the drive circuit 21 according to the present invention.
Limits the output voltage amplitude to a range from the upper limit value E1 to the lower limit value E2 by the limiter circuits 27 and 28, and by the charging / discharging current bypassed to limit the voltage, the control circuit 2
Since 5 and 26 suppress the base currents of the output transistors Q1 and Q2 and suppress the charging / discharging current, the loss can be reduced. Further, the limiter circuits 27 and 28 allow the output transistors Q1 and Q1 to be controlled by the control circuits 25 and 26, respectively.
Since only the base current of Q2 is switched, there is no oscillation or ringing.
It can be realized with a simple configuration by omitting the configuration of the phase compensation circuit and the like.
【００３８】さらにまた、基準電圧Ｖ１，Ｖ２によって
出力電圧振幅が決定され、中心電圧は決まっていないの
で、図６で示す従来技術のように、中心電圧がずれた場
合に、Ｖｃｃ側またはＧＮＤ側の振幅のマージンが小さ
くなることもない。また、充放電が安定している状態
で、充放電電流が抑制されるので、充放電の周期が長
い、前記液晶パネルのコモン電極などに対して、好適に
実施することができる。Furthermore, since the output voltage amplitude is determined by the reference voltages V1 and V2 and the center voltage is not determined, when the center voltage is deviated as in the prior art shown in FIG. 6, the Vcc side or the GND side is generated. The amplitude margin of does not decrease. Further, since the charging / discharging current is suppressed while the charging / discharging is stable, the present invention can be preferably applied to the common electrode of the liquid crystal panel or the like having a long charging / discharging cycle.
【００３９】[0039]
【発明の効果】請求項１の発明に係る容量性負荷の駆動
回路は、以上のように、入力信号に応答して、制御回路
が充放電回路を制御して出力負荷容量を充放電させるよ
うにし、前記充放電回路が、前記出力負荷容量への充電
電流を電源のハイレベル側から流すバイポーラトランジ
スタからなる第１のトランジスタと、前記出力負荷容量
からの放電電流を電源のローレベル側へ流すバイポーラ
トランジスタからなる第２のトランジスタとを備える駆
動回路において、前記出力負荷容量への充電時に前記出
力負荷容量の充電電圧の上限値を定め、前記出力負荷容
量からの放電時に前記出力負荷容量の充電電圧の下限値
を定めるリミッタ回路を含み、前記制御回路は、前記出
力負荷容量への充電時に、第１の基準電流回路が出力す
る基準電流と、第１回路を流れる充電時であることを示
す電流との差し引き分を前記第１のトランジスタのベー
ス電流として生成して前記第１のトランジスタをＯＮ状
態とし、前記出力負荷容量からの放電時に、第２の基準
電流回路が出力する基準電流と、第２回路を流れる放電
時であることを示す電流との差し引き分を前記第２のト
ランジスタのベース電流として生成して前記第２のトラ
ンジスタをＯＮ状態とし、前記出力負荷容量への充電時
に、前記制御回路は、前記出力負荷容量の充電電圧が前
記上限値に達した後に前記第１のトランジスタをＯＮ状
態に保持しながら、前記リミッタ回路は、前記出力負荷
容量の充電電圧が前記上限値に達した時点から前記第１
のトランジスタを流れる電流をバイパスし、前記制御回
路は前記リミッタ回路をバイパスした電流を前記第１回
路に合流させることで前記第１のトランジスタのベース
電流を減少させるように制御し、前記出力負荷容量から
の放電時に、前記制御回路は、前記出力負荷容量の充電
電圧が前記下限値に達した 後に前記第２のトランジスタ
をＯＮ状態に保持しながら、前記リミッタ回路は、前記
出力負荷容量の充電電圧が前記下限値に達した時点から
前記第２のトランジスタを流れる電流をバイパスし、前
記制御回路は前記リミッタ回路をバイパスした電流を前
記第２の基準電流回路が出力する前記基準電流が流れて
いた回路に合流させることで前記第２のトランジスタの
ベース電流を減少させるように制御する。 As described above, the drive circuit for the capacitive load according to the first aspect of the present invention responds to the input signal in response to the control circuit.
Controls the charge / discharge circuit to charge / discharge the output load capacity.
The charge / discharge circuit charges the output load capacity.
Bipolar transistor that carries current from the high level side of the power supply
A first transistor including a capacitor and the output load capacitance
Bipolar that discharges current from the device to the low level side of the power supply
A second transistor including a transistor
In the drive circuit, when the output load capacity is charged, the output
The upper limit of the charging voltage of the output load capacity,
Lower limit value of the charging voltage of the output load capacity when discharging from the amount
Including a limiter circuit that determines the
When the load capacity is charged, the first reference current circuit outputs
It indicates that the reference current is
The current subtracted from the
Current to generate the first transistor and turn it on.
The second reference when discharging from the output load capacity.
Reference current output from the current circuit and discharge flowing in the second circuit
The subtraction from the current indicating that the time is
The second transistor is generated as the base current of the transistor.
When charging the output load capacity with the transistor turned on
In the control circuit, the charging voltage of the output load capacitance is
After reaching the upper limit value, the first transistor is turned on.
The limiter circuit holds the output load
From the time when the charging voltage of the capacity reaches the upper limit value, the first
Bypassing the current flowing through the transistor,
The path uses the current bypassing the limiter circuit for the first
The base of the first transistor by merging into the path
Control to reduce the current, and
When discharging, the control circuit charges the output load capacitance.
The second transistor after the voltage reaches the lower limit value
The limiter circuit,
From the time when the charging voltage of the output load capacity reaches the lower limit value
Bypassing the current through the second transistor,
The control circuit uses the current bypassing the limiter circuit
Note that the reference current output from the second reference current circuit flows
The second transistor of the second transistor
Control to decrease the base current.
【００４０】それゆえ、リミッタ回路を利用して、制御
回路の動作状態を切換えるだけであるので、発振やリン
ギングが生じることはなく、これに対する対策を不要に
して、構成を簡略化することができる。また、出力負荷
容量がリミッタ回路で規定された電圧値に到達すると、
制御回路は第１のトランジスタあるいは第２のトランジ
スタを流れる電流を減少させるので、低消費電力化を図
ることができる。さらにまた、出力負荷容量の充電電
圧、従って出力負荷容量への出力電圧振幅がリミッタ回
路で一定値に制限されるので、出力ダイナミックレンジ
が安定するとともに、電源側の電位などに対するマージ
ンを一定に保つことができる。 Therefore, the limiter circuit is used to control
Since it only switches the operating state of the circuit, it can
No ringing, no need for countermeasures
Thus, the configuration can be simplified. Also, the output load
When the capacity reaches the voltage value specified by the limiter circuit,
The control circuit is the first transistor or the second transistor.
The current flowing through the converter is reduced, reducing power consumption.
You can Furthermore, the charging power of the output load capacity is
The output voltage amplitude to the output load capacitance
Output dynamic range because it is limited to a fixed value on the road
Is stable and merges with the power supply side potential, etc.
Can be kept constant.
【００４１】さらにまた、請求項４の発明に係る容量性
負荷の駆動回路は、以上のように、請求項１ないし３の
いずれかに記載の容量性負荷の駆動回路において、前記
出力負荷容量を液晶パネルのコモン電極とする。Furthermore, the drive circuit for a capacitive load according to the invention of claim 4 is as described above .
In any one of the capacitive load drive circuits, the output load capacitance is a common electrode of the liquid crystal panel.
【００４２】それゆえ、比較的低速動作につき、本発明
を好適に実施することができる。Therefore, the present invention can be preferably implemented for a relatively low speed operation.
【図１】本発明の実施の一形態の容量性負荷の駆動回路
の概略的構成を示すブロック図である。FIG. 1 is a block diagram showing a schematic configuration of a drive circuit for a capacitive load according to an embodiment of the present invention.
【図２】図１で示す駆動回路の具体的構成を示す電気回
路図である。FIG. 2 is an electric circuit diagram showing a specific configuration of the drive circuit shown in FIG.
【図３】図１で示す駆動回路の動作を説明するための波
形図である。FIG. 3 is a waveform diagram for explaining the operation of the drive circuit shown in FIG.
【図４】典型的な従来技術の容量性負荷の駆動回路の電
気的構成を示すブロック図である。FIG. 4 is a block diagram showing an electrical configuration of a drive circuit of a typical prior art capacitive load.
【図５】図４で示す駆動回路における差動増幅器の具体
的構成を示す電気回路図である。5 is an electric circuit diagram showing a specific configuration of a differential amplifier in the drive circuit shown in FIG.
【図６】図４で示す駆動回路の動作を説明するための波
形図である。6 is a waveform diagram for explaining the operation of the drive circuit shown in FIG.
【図７】他の従来技術の容量性負荷の駆動回路の電気的
構成を示すブロック図である。FIG. 7 is a block diagram showing an electrical configuration of a drive circuit for another conventional capacitive load.
２１ 駆動回路
２２ 出力端子
２５ 充電制御回路（制御回路）
２６ 放電制御回路（制御回路）
２７ 上限リミッタ回路（リミッタ回路）
２８ 下限リミッタ回路（リミッタ回路）
Ｂ０ 基準電圧源
Ｂ１，Ｂ２ 基準電圧源（リミッタ回路）
ＣＬ 負荷容量（出力負荷容量）
Ｆ１，Ｆ２ 定電流源
Ｑ１ 出力トランジスタ（充放電回路、第１のトラン
ジスタ）
Ｑ２ 出力トランジスタ（充放電回路、第２のトラン
ジスタ）
Ｑ３ トランジスタ（リミッタ回路、第３のトランジ
スタ）
Ｑ４ トランジスタ（リミッタ回路、第４のトランジ
スタ）
Ｑ１１〜Ｑ１８ トランジスタ21 Drive Circuit 22 Output Terminal 25 Charge Control Circuit (Control Circuit) 26 Discharge Control Circuit (Control Circuit) 27 Upper Limit Limiter Circuit (Limiter Circuit) 28 Lower Limit Limiter Circuit (Limiter Circuit) B0 Reference Voltage Sources B1, B2 Reference Voltage Sources (Limiters) Circuit) CL load capacity (output load capacity) F1, F2 constant current source Q1 output transistor (charge / discharge circuit, first transistor) Q2 output transistor (charge / discharge circuit, second transistor) Q3 transistor (limiter circuit, third) Transistor) Q4 transistor (limiter circuit, fourth transistor) Q11 to Q18 transistor
Claims (4)
路を制御して出力負荷容量を充放電させるようにし、前
記充放電回路が、前記出力負荷容量への充電電流を電源
のハイレベル側から流すバイポーラトランジスタからな
る第１のトランジスタと、前記出力負荷容量からの放電
電流を電源のローレベル側へ流すバイポーラトランジス
タからなる第２のトランジスタとを備える駆動回路にお
いて、 前記出力負荷容量への充電時に前記出力負荷容量の充電
電圧の上限値を定め、前記出力負荷容量からの放電時に
前記出力負荷容量の充電電圧の下限値を定めるリミッタ
回路を含み、 前記制御回路は、前記出力負荷容量への充電時に、第１
の基準電流回路が出力する基準電流と、第１回路を流れ
る充電時であることを示す電流との差し引き分を前記第
１のトランジスタのベース電流として生成して前記第１
のトランジスタをＯＮ状態とし、前記出力負荷容量から
の放電時に、第２の基準電流回路が出力する基準電流
と、第２回路を流れる放電時であることを示す電流との
差し引き分を前記第２のトランジスタのベース電流とし
て生成して前記第２のトランジスタをＯＮ状態とし、 前記出力負荷容量への充電時に、前記制御回路は、前記
出力負荷容量の充電電圧が前記上限値に達した後に前記
第１のトランジスタをＯＮ状態に保持しながら、前記リ
ミッタ回路は、前記出力負荷容量の充電電圧が前記上限
値に達した時点から前記第１のトランジスタを流れる電
流をバイパスし、前記制御回路は前記リミッタ回路をバ
イパスした電流を前記第１回路に合流させることで前記
第１のトランジスタのベース電流を減少させるように制
御し、 前記出力負荷容量からの放電時に、前記制御回路は、前
記出力負荷容量の充電電圧が前記下限値に達した後に前
記第２のトランジスタをＯＮ状態に保持しながら、前記
リミッタ回路は、前記出力負荷容量の充電電圧が前記下
限値に達した時点から前記第２のトランジスタを流れる
電流をバイパスし、前記制御回路は前記 リミッタ回路を
バイパスした電流を前記第２の基準電流回路が出力する
前記基準電流が流れていた回路に合流させることで前記
第２のトランジスタのベース電流を減少させるように制
御することを特徴とする容量性負荷の駆動回路。 1. A control circuit is responsive to an input signal for charging and discharging.
Control the path to charge and discharge the output load capacity,
The charging / discharging circuit supplies the charging current to the output load capacity.
The bipolar transistor that flows from the high level side of
And a discharge from the output load capacitance
Bipolar transistor that sends current to the low level side of the power supply
A drive circuit including a second transistor composed of
And charging the output load capacity when charging the output load capacity
When the upper limit value of the voltage is set and the output load capacity is discharged,
Limiter for determining the lower limit value of the charging voltage of the output load capacity
A circuit, wherein the control circuit includes a first circuit when charging the output load capacitance.
The reference current output by the reference current circuit and the flow in the first circuit
The current that indicates charging is subtracted from the above
The first current generated as the base current of the first transistor
Turn on the transistor of and turn off the output load capacitance.
Reference current output from the second reference current circuit when the
And a current flowing in the second circuit, which indicates that it is during discharge
The subtracted amount is used as the base current of the second transistor
Is generated by turning on the second transistor, and when the output load capacitance is charged, the control circuit
After the charging voltage of the output load capacity reaches the upper limit value,
While holding the first transistor in the ON state,
In the miter circuit, the charging voltage of the output load capacity is the upper limit.
The electric current flowing through the first transistor from the time when the value is reached.
Flow is bypassed, and the control circuit controls the limiter circuit.
By combining the bypassed current with the first circuit,
It is controlled to reduce the base current of the first transistor.
However, when discharging from the output load capacitance, the control circuit
Before the charging voltage of the output load capacity reaches the lower limit value
While holding the second transistor in the ON state,
In the limiter circuit, the charging voltage of the output load capacitance is
Flows through the second transistor from the time when the limit value is reached
Bypassing the current and allowing the control circuit to operate the limiter circuit
The second reference current circuit outputs the bypassed current
By merging with the circuit where the reference current was flowing,
Control to reduce the base current of the second transistor.
A drive circuit for a capacitive load characterized by being controlled.
源のハイレベル側端子およびローレベル側端子に接続さ
れ、コレクタが共通に出力端子を介して前記出力負荷容
量に接続され、前記制御回路から前記入力信号に応答し
てスイッチングされるベース電流がそれぞれ与えられる
前記第１および第２のトランジスタを備え、 前記リミッタ回路は、エミッタが共通に前記出力端子に
接続され、ベースには予め定めるハイレベル側の基準電
圧およびローレベル側の基準電圧がそれぞれ与えられ、
前記第１および第２のトランジスタを流れる電流をバイ
パスする電流としてのコレクタ電流によって前記制御回
路による前記第１および第２のトランジスタへのベース
電流の制御を行わせる第３および第４のトランジスタを
備えることを特徴とする請求項１記載の容量性負荷の駆
動回路。2. The charging / discharging circuit has emitters connected to a high-level side terminal and a low-level side terminal of a power supply, respectively, and collectors commonly connected to the output load capacitance via an output terminal. Base currents that are switched in response to the input signals are respectively provided.
Comprising said first and second transistors, the limiter circuit has an emitter connected in common to the output terminal, to the base given the reference voltage and the reference voltage of the low level side of the high-level side the predetermined respectively,
The current flowing through the first and second transistors is bypassed.
2. The capacitive element according to claim 1, further comprising third and fourth transistors for controlling the base current to the first and second transistors by the control circuit by the collector current as a passing current . Load drive circuit.
基準電流回路は、それぞれ共通の定電流回路に対する第
１および第２カレントミラー回路として前記基準電流を
出力し、 前記第１の基準電流回路は、前記第１カレントミラー回
路を構成するためのトランジスタである第１カレントミ
ラー回路トランジスタと、電源のハイレベル側に接続さ
れた抵抗である第１カレントミラー回路抵抗との直列回
路からなり、 前記第１回路は、充電時には充電時であることを示す電
流が伝達され、放電時には放電時であることを示す電流
が伝達される第３カレントミラー回路を構成するトラン
ジスタである第３カレントミラー回路トランジスタと、
電源のローレベル側に接続された抵抗である第３カレン
トミラー回路抵抗との直列回路からなるとともに、前記
第１の基準電流回路と直列に接続され、 前記第１のトランジスタのベースは、前記第１の基準電
流回路と前記第１回路との接続点に接続され、 前記第３のトランジスタのコレクタは、前記第３カレン
トミラー回路トランジ スタと前記第３カレントミラー回
路抵抗との接続点に接続され、 前記第２の基準電流回路は、前記第２カレントミラー回
路を構成するためのトランジスタである第２カレントミ
ラー回路トランジスタと、電源のハイレベル側に接続さ
れた抵抗である第２カレントミラー回路抵抗との直列回
路からなり、 前記第２回路は、充電時には充電時であることを示す前
記電流が伝達され、放電時には放電時であることを示す
前記電流が伝達される第４カレントミラー回路を構成す
るトランジスタである第４カレントミラー回路トランジ
スタと、電源のローレベル側に接続された抵抗である第
４カレントミラー回路抵抗との直列回路からなるととも
に、前記第２の基準電流回路と直列に接続され、 前記第２のトランジスタのベースは、前記第２の基準電
流回路と前記第２回路との接続点に接続され、 前記第４のトランジスタのコレクタは、前記第２カレン
トミラー回路トランジスタと前記第２カレントミラー回
路抵抗との接続点に接続されていることを特徴とする請
求項２記載の容量性負荷の駆動回路。 3. The first reference current circuit and the second reference current circuit.
The reference current circuit is the first one for the common constant current circuit.
The reference current is used as the first and second current mirror circuits.
And outputs the first reference current circuit to the first current mirror circuit.
A first current transistor which is a transistor for forming a path.
Connected to the high-level side of the power supply
Series connection with the first current mirror circuit resistor, which is the resistor
Consist road, the first circuit is conductive to indicate that the charging is charging
Current is transmitted, indicating that it is during discharge
Of the third current mirror circuit that transmits
A third current mirror circuit transistor which is a transistor,
The third curren, which is a resistor connected to the low level side of the power supply
It consists of a series circuit with a mirror circuit resistance, and
A first reference current circuit is connected in series, and the base of the first transistor is connected to the first reference current circuit.
A current circuit and a connection point of the first circuit, and the collector of the third transistor is connected to the third current collector.
Tomira circuit transistors and the third current mirror times
The second reference current circuit is connected to a connection point with a path resistance, and the second reference current circuit is connected to the second current mirror circuit.
A second current transistor, which is a transistor for forming a path.
Connected to the high-level side of the power supply
Series connection with the second current mirror circuit resistor, which is the resistor
It consists road, the second circuit, before indicating that the charging is charging
Indicates that the current is being transmitted and is discharging
Constitutes a fourth current mirror circuit to which the current is transmitted
Transistor 4th current mirror circuit transistor
And a resistor connected to the low level side of the power supply.
4 It consists of a series circuit with a current mirror circuit resistor.
Is connected in series with the second reference current circuit, and the base of the second transistor is connected to the second reference current circuit.
And a collector of the fourth transistor connected to a connection point between the current circuit and the second circuit.
Transistor circuit and the second current mirror circuit
A contract characterized by being connected to a connection point with a road resistance
A drive circuit for a capacitive load according to claim 2.
電極であることを特徴とする請求項１ないし３のいずれ
かに記載の容量性負荷の駆動回路。 4. The output load capacitance is common to a liquid crystal panel.
4. An electrode according to any one of claims 1 to 3, which is an electrode.
A drive circuit for a capacitive load as described in 1.
Priority Applications (1)
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|---|---|---|---|
| JP34907398A JP3469109B2 (en) | 1998-12-08 | 1998-12-08 | Drive circuit for capacitive load |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34907398A JP3469109B2 (en) | 1998-12-08 | 1998-12-08 | Drive circuit for capacitive load |
Publications (2)
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|---|---|
| JP2000174601A JP2000174601A (en) | 2000-06-23 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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|---|---|---|---|---|
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1998
- 1998-12-08 JP JP34907398A patent/JP3469109B2/en not_active Expired - Fee Related
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