JP3464429B2 - 半導体電子デバイスの構造及び製造方法 - Google Patents
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- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78609—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing leakage current
Description
【０００１】
【発明の属する技術分野】この発明は、MOSFET等に代表
される半導体電子デバイス、特にSOI基板を用いた半導
体電子デバイスの構造及び製造方法に関するものであ
る。
される半導体電子デバイス、特にSOI基板を用いた半導
体電子デバイスの構造及び製造方法に関するものであ
る。
【０００２】
【従来の技術】文献： SIMOXLSI技術最新レポート(株)
ハイテクノロジー推進研究所P220、平成10年発行 SOI基板上に形成された電子デバイスが、低消費電力、
高速化などの優れた特徴をもつデバイスとして、注目さ
れ、ウェハ製造技術と共に、電子デバイスの設計、製造
等に関する様々な要素技術が研究されている。文献に示
されたように、トランジスターのソース、ドレイン領
域、及びゲート電極領域のシート抵抗を低減するため、
シリサイド形成を行うプロセスが広く利用されている。
ハイテクノロジー推進研究所P220、平成10年発行 SOI基板上に形成された電子デバイスが、低消費電力、
高速化などの優れた特徴をもつデバイスとして、注目さ
れ、ウェハ製造技術と共に、電子デバイスの設計、製造
等に関する様々な要素技術が研究されている。文献に示
されたように、トランジスターのソース、ドレイン領
域、及びゲート電極領域のシート抵抗を低減するため、
シリサイド形成を行うプロセスが広く利用されている。
【０００３】
【発明が解決しようとする課題】しかしながら、シリサ
イドは、金属とSiとだけで反応して選択的に形成され、
金属とSiO2とは反応せずにシリサイドは形成されない、
という特徴がある。微細なデバイスの場合、ゲート長が
短いため、ソース、ドレイン領域にシリサイドを形成す
る時に、シリサイドがゲート電極の側壁に形成されたサ
イドウォールの下へもぐり込むように成長し、ゲート酸
化膜まで到達してしまう。すると、ゲートリーク電流の
増大、ゲート耐圧の低下や、短チャンネル効果等の問題
が生じてくる。
イドは、金属とSiとだけで反応して選択的に形成され、
金属とSiO2とは反応せずにシリサイドは形成されない、
という特徴がある。微細なデバイスの場合、ゲート長が
短いため、ソース、ドレイン領域にシリサイドを形成す
る時に、シリサイドがゲート電極の側壁に形成されたサ
イドウォールの下へもぐり込むように成長し、ゲート酸
化膜まで到達してしまう。すると、ゲートリーク電流の
増大、ゲート耐圧の低下や、短チャンネル効果等の問題
が生じてくる。
【０００４】
【課題を解決するための手段】本発明は、上記課題を解
決するため、半導体電子デバイスの構造であって、基板
上に形成された電界効果トランジスターの、ゲート電極
側部のサイドウォールが基板側へ凸な構造を有し、電界
効果トランジスターのソース、ドレイン及びゲート電極
上にシリサイドが形成されており、シリサイドがゲート
電極下部まで成長しない構造としたものである。
決するため、半導体電子デバイスの構造であって、基板
上に形成された電界効果トランジスターの、ゲート電極
側部のサイドウォールが基板側へ凸な構造を有し、電界
効果トランジスターのソース、ドレイン及びゲート電極
上にシリサイドが形成されており、シリサイドがゲート
電極下部まで成長しない構造としたものである。
【０００５】また、本発明は、半導体電子デバイスの構
造であって、基板上に形成された電界効果トランジスタ
ーのゲート電極側部のサイドウォールに接して、サイド
ウォールよりも低いシリサイドのサイドウオールが形成
され、電界効果トランジスターのソース、ドレイン及び
前記ゲート電極上にシリサイドが形成されていおり、シ
リサイドがゲート電極下部まで成長しない構造としたも
のである。
造であって、基板上に形成された電界効果トランジスタ
ーのゲート電極側部のサイドウォールに接して、サイド
ウォールよりも低いシリサイドのサイドウオールが形成
され、電界効果トランジスターのソース、ドレイン及び
前記ゲート電極上にシリサイドが形成されていおり、シ
リサイドがゲート電極下部まで成長しない構造としたも
のである。
【０００６】更に、本発明は、上記構造を簡単なプロセ
スで、容易に形成できる半導体電子デバイスの製造方法
を提供するものである。
スで、容易に形成できる半導体電子デバイスの製造方法
を提供するものである。
【０００７】
【発明の実施の形態】本発明は、ゲート下への横方向か
らのシリサイド成長を抑制し、ゲートリーク電流の低
減、ゲート耐圧の向上及び短チャンネル効果を改善する
ことを、その目的とするものである。また、本発明は、
SOI基板を用いたデバイスに用いて好適であるが、従来
のSi基板を用いたデバイスにも応用でき有効である。
らのシリサイド成長を抑制し、ゲートリーク電流の低
減、ゲート耐圧の向上及び短チャンネル効果を改善する
ことを、その目的とするものである。また、本発明は、
SOI基板を用いたデバイスに用いて好適であるが、従来
のSi基板を用いたデバイスにも応用でき有効である。
【０００８】以下、各実施の形態について、図面を参照
しながら詳細に説明する。
しながら詳細に説明する。
【０００９】（第１の実施の形態）図１及び図２は、本
発明の第１の実施の形態を説明するための構造断面図で
ある。SOI基板を用いた半導体電子デバイス構造におい
て 図1のa、a'に示すようにゲート電極形成後、ゲート
電極側部のサイドウォール下にSOI基板側へ凸な構造を
有し、その形は円弧形でもまた、図２のb、b'に示すよ
うに矩形でもよい。
発明の第１の実施の形態を説明するための構造断面図で
ある。SOI基板を用いた半導体電子デバイス構造におい
て 図1のa、a'に示すようにゲート電極形成後、ゲート
電極側部のサイドウォール下にSOI基板側へ凸な構造を
有し、その形は円弧形でもまた、図２のb、b'に示すよ
うに矩形でもよい。
【００１０】図１、図２のa-a'、b-b'に示すようなサイ
ドウォール下にSOI基板側に凸な酸化膜構造を設けるこ
とにより、トレンジスターのソース、ドレイン及びゲー
ト上にシリサイドを形成する時、シリサイドの成長が基
板側に凸な酸化膜でブロックされて成長が止るので、サ
イドウォール下へのシリサイドのもぐり込みが起こらな
い。
ドウォール下にSOI基板側に凸な酸化膜構造を設けるこ
とにより、トレンジスターのソース、ドレイン及びゲー
ト上にシリサイドを形成する時、シリサイドの成長が基
板側に凸な酸化膜でブロックされて成長が止るので、サ
イドウォール下へのシリサイドのもぐり込みが起こらな
い。
【００１１】図１、図２に示すような本発明の構造で
は、シリサイドのサイドウォール下へのもぐり込みがな
く、得られたデバイスは、ゲートリーク電流の減少、ゲ
ート耐圧の向上、また短チャネル効果の改善が達成でき
るのである。
は、シリサイドのサイドウォール下へのもぐり込みがな
く、得られたデバイスは、ゲートリーク電流の減少、ゲ
ート耐圧の向上、また短チャネル効果の改善が達成でき
るのである。
【００１２】（第２の実施の形態）図３は本発明の第２
の実施形態を説明するための構造断面図である。SOI基
板を用いた半導体電子デバイスにおいて 図３に示すよ
うにゲート電極の形成後、ゲート電極側部に形成された
絶縁物からなるサイドウォール下部の外側にシリサイド
からなるサイドウォール（図３のｃ,ｃ'）を形成した構
造である。この構造は、まずPoly−Si或いはアモルファ
スSiからなるサイドウォールを、前述した絶縁物からな
るサイドウォールより、高さ、幅共に小さいサイドウォ
ール（サブサイドウォール）を絶縁物からなるサイドウ
ォール下部の外側に形成し 、サブサイドウォールと金
属と反応させてシリサイド化し、ソース、ドレインのシ
リサイドと一体化させる構造を有するものである。
の実施形態を説明するための構造断面図である。SOI基
板を用いた半導体電子デバイスにおいて 図３に示すよ
うにゲート電極の形成後、ゲート電極側部に形成された
絶縁物からなるサイドウォール下部の外側にシリサイド
からなるサイドウォール（図３のｃ,ｃ'）を形成した構
造である。この構造は、まずPoly−Si或いはアモルファ
スSiからなるサイドウォールを、前述した絶縁物からな
るサイドウォールより、高さ、幅共に小さいサイドウォ
ール（サブサイドウォール）を絶縁物からなるサイドウ
ォール下部の外側に形成し 、サブサイドウォールと金
属と反応させてシリサイド化し、ソース、ドレインのシ
リサイドと一体化させる構造を有するものである。
【００１３】図３のｃ,ｃ'に示すような場所にPoly−Si
或いはアモルファスSiを設けることによりトレンジスタ
ーのソース、ドレイン及びゲート上にシリサイドを形成
する時、 図３のｃ,ｃ'に示すような部分のPoly−Si或
いはアモルファスSiも同時に金属と反応しシリサイド化
する。この時に、SOI基板のSiと反応する金属がｃ,ｃ′
部分に喰われてしまい、シリサイド化がゲート酸化膜下
まで成長しない。よって、サイドウォール下へのシリサ
イドのもぐり込みが起こらない。
或いはアモルファスSiを設けることによりトレンジスタ
ーのソース、ドレイン及びゲート上にシリサイドを形成
する時、 図３のｃ,ｃ'に示すような部分のPoly−Si或
いはアモルファスSiも同時に金属と反応しシリサイド化
する。この時に、SOI基板のSiと反応する金属がｃ,ｃ′
部分に喰われてしまい、シリサイド化がゲート酸化膜下
まで成長しない。よって、サイドウォール下へのシリサ
イドのもぐり込みが起こらない。
【００１４】図３に示すような本発明の構造では、サイ
ドウォール下へのシリサイドのもぐり込みがなく、得ら
れたデバイスは、ゲート耐圧が向上し、ゲートリーク電
流も減少するのである。図３ではSOI構造の場合を示し
たが、もちろん従来のSi基板に適用することが可能であ
る。
ドウォール下へのシリサイドのもぐり込みがなく、得ら
れたデバイスは、ゲート耐圧が向上し、ゲートリーク電
流も減少するのである。図３ではSOI構造の場合を示し
たが、もちろん従来のSi基板に適用することが可能であ
る。
【００１５】（第３の実施の形態）図４は、本発明の第
３の実施の形態を説明するための工程断面図である。図
４（１）に示すようにゲート電極形成後、第1サイドウ
ォール形成のための酸化膜（SiO2）をCVD法等で形成す
る。そして、図４（２）に示すように、CF4ガス系等の
ドライエッチングでサイドウォールエッチングを行う
が、本発明の場合、エッチング時の選択比を高くぜずに
エッチングを過剰に行い、エッジでのトレンチング効果
を利用して、エッジ部をSOI層のSiをもエッチングす
る。そして、図４（３）に示すようにゲート酸化と同条
件で熱酸化を行い、露出したSi部にゲート酸化膜と同質
な酸化膜を形成する。次いで、図４（４）に示すように
再度CVD法等でサイドウオール形成を行うことにより、
サイドウオール下にSOI層へ下に凸な形状をもつサイド
ウオールが形成される。その後、図４（５）に示すよう
にSOI層上とゲート電極上を金属と反応させてシリサイ
ド化する。
３の実施の形態を説明するための工程断面図である。図
４（１）に示すようにゲート電極形成後、第1サイドウ
ォール形成のための酸化膜（SiO2）をCVD法等で形成す
る。そして、図４（２）に示すように、CF4ガス系等の
ドライエッチングでサイドウォールエッチングを行う
が、本発明の場合、エッチング時の選択比を高くぜずに
エッチングを過剰に行い、エッジでのトレンチング効果
を利用して、エッジ部をSOI層のSiをもエッチングす
る。そして、図４（３）に示すようにゲート酸化と同条
件で熱酸化を行い、露出したSi部にゲート酸化膜と同質
な酸化膜を形成する。次いで、図４（４）に示すように
再度CVD法等でサイドウオール形成を行うことにより、
サイドウオール下にSOI層へ下に凸な形状をもつサイド
ウオールが形成される。その後、図４（５）に示すよう
にSOI層上とゲート電極上を金属と反応させてシリサイ
ド化する。
【００１６】上記の方法で形成されたサイドウォール構
造を利用して、ソース、ドレイン及びゲート電極上にシ
リサイドを形成する場合、ソース、ドレイン部でのシリ
サイド化は、SOI基板に下に凸な酸化膜部でブロックさ
れて、ゲート酸化膜下への横方向へのシリサイドの成長
は起こらない。
造を利用して、ソース、ドレイン及びゲート電極上にシ
リサイドを形成する場合、ソース、ドレイン部でのシリ
サイド化は、SOI基板に下に凸な酸化膜部でブロックさ
れて、ゲート酸化膜下への横方向へのシリサイドの成長
は起こらない。
【００１７】図４（１）〜（５）に示すような本発明の
製造方法によれば、サイドウオール下へのシリサイドの
もぐり込みがなく、得られたデバイスは、ゲート耐圧が
向上し、ゲートリーク電流も減少するのである。本実施
形態では、SOI基板の場合を示したが、もちろん従来のS
i基板に適用することも可能である。
製造方法によれば、サイドウオール下へのシリサイドの
もぐり込みがなく、得られたデバイスは、ゲート耐圧が
向上し、ゲートリーク電流も減少するのである。本実施
形態では、SOI基板の場合を示したが、もちろん従来のS
i基板に適用することも可能である。
【００１８】（第４の実施の形態）図５は、本発明の第
４の実施の形態を説明するための工程断面図である。図
５（１）に示すようにゲート電極形成後、第1サイドウ
ォールのための酸化膜（SiO2）をCVD法等により堆積す
る。そして、図５（２）に示すように、CF4ガス系等の
ドライエッチングで第1サイドウオールエッチングを行
い、エッジでのトレンチング効果を利用して、エッジ部
をSOI層のSiをもエッチングする。そして、図５（３）
に示すように1〜30％のアンモニア水、或いはフッ酸＋
過酸化水素水などのSiをエッチングする溶液を用いて、
露出したSi部を更にエッチングする。次いで図５（４）
に示すように、露出した（エッチング部）Si部を酸化さ
せ、ゲート酸化膜と同質な酸化膜を形成する。次いで、
図５（５）に示すように再度サイドウォール形成を行う
ことにより、サイドウオール下部は、SOI層へ下に凸な
形状をもつ。
４の実施の形態を説明するための工程断面図である。図
５（１）に示すようにゲート電極形成後、第1サイドウ
ォールのための酸化膜（SiO2）をCVD法等により堆積す
る。そして、図５（２）に示すように、CF4ガス系等の
ドライエッチングで第1サイドウオールエッチングを行
い、エッジでのトレンチング効果を利用して、エッジ部
をSOI層のSiをもエッチングする。そして、図５（３）
に示すように1〜30％のアンモニア水、或いはフッ酸＋
過酸化水素水などのSiをエッチングする溶液を用いて、
露出したSi部を更にエッチングする。次いで図５（４）
に示すように、露出した（エッチング部）Si部を酸化さ
せ、ゲート酸化膜と同質な酸化膜を形成する。次いで、
図５（５）に示すように再度サイドウォール形成を行う
ことにより、サイドウオール下部は、SOI層へ下に凸な
形状をもつ。
【００１９】図５（６）に示すように、上記の方法で形
成されたサイドウォール構造を利用して、Siと金属を反
応させてシリサイドを形成する場合、シリサイドは、SO
I層へ下に凸な酸化膜部でブロックされて、ゲート酸化
膜下への横方向への成長は起こらない。しかも、再度CV
D法等によりサイドウォールを形成する前に、SOI基板側
への酸化膜の凸の程度が、エッチングによって調整でき
る。従って、シリサイド層の膜厚に合わせて酸化膜の下
への凸の程度を制御できるという利点も有する。
成されたサイドウォール構造を利用して、Siと金属を反
応させてシリサイドを形成する場合、シリサイドは、SO
I層へ下に凸な酸化膜部でブロックされて、ゲート酸化
膜下への横方向への成長は起こらない。しかも、再度CV
D法等によりサイドウォールを形成する前に、SOI基板側
への酸化膜の凸の程度が、エッチングによって調整でき
る。従って、シリサイド層の膜厚に合わせて酸化膜の下
への凸の程度を制御できるという利点も有する。
【００２０】図５（６）に示すような本発明の構造で
は、厚さの異なるシリサイドの形成において、シリサイ
ドの膜厚に合わせてサイドウオール下の酸化膜の、基板
側への凸の程度を調整できる。よって、異なる厚さのシ
リサイド膜の形成においてサイドウォール下へのもぐり
込みがなく、得られたデバイスは、ゲート耐圧が向上
し、ゲートリーク電流も減少するのである。
は、厚さの異なるシリサイドの形成において、シリサイ
ドの膜厚に合わせてサイドウオール下の酸化膜の、基板
側への凸の程度を調整できる。よって、異なる厚さのシ
リサイド膜の形成においてサイドウォール下へのもぐり
込みがなく、得られたデバイスは、ゲート耐圧が向上
し、ゲートリーク電流も減少するのである。
【００２１】（第５の実施の形態）図６は、本発明の第
５の実施の形態を説明するための工程断面図である。図
６（１）に示す5〜50nmのSiO2をSOI基板に形成した
後、図６（２）に示すPoly-Si或いはアモルファスSi
を形成し、公知のホトリソグラフィー及びエッチングに
より、後に形成されるサイドウォールの位置に幅100〜5
00nmの溝を形成した後、シリコンの選択成長により、図
６（３）に示す選択成長したSiを堆積し、溝の幅を5
〜100nmの範囲に調整する。ついで、図６（４）に示す
ようにウェット或いはドライエッチングにより、溝底の
SiO2を除去した後、Poly-Si或いはアモルファスSi
と選択成長したSiを除去する。すると同時にSOI基板
自体もエッチングされる。その後SiO2を除去すると、
図６（５）に示すようにSOI基板に従来の方法で形成で
きない極微細な幅5〜100nmの溝が形成される。それか
ら、ゲート酸化を行い、図６（６）のゲート酸化膜を
形成する。そして、図６（７）に示すようにPoly-Siゲ
ートを形成して、サイドウォールを形成する。図６
（７）に示すように、上記の方法で形成されたサイドウ
ォール構造を利用して、シリサイドを形成する場合、
シリサイドは、サイドウォール下の基板方向に凸な矩
形の酸化膜でブロックされ、 サイドウォール下への
シリサイドのもぐり込みがなく、得られたデバイスは、
ゲート耐圧が改善され、ゲートリーク電流も減少するこ
とができる。しかも、サイドウォール下の基板への酸化
膜の凸の程度が、エッチングで調整できることから、シ
リサイド層の膜厚に合わせて酸化膜の下への凸の程度を
制御できることも特徴である。
５の実施の形態を説明するための工程断面図である。図
６（１）に示す5〜50nmのSiO2をSOI基板に形成した
後、図６（２）に示すPoly-Si或いはアモルファスSi
を形成し、公知のホトリソグラフィー及びエッチングに
より、後に形成されるサイドウォールの位置に幅100〜5
00nmの溝を形成した後、シリコンの選択成長により、図
６（３）に示す選択成長したSiを堆積し、溝の幅を5
〜100nmの範囲に調整する。ついで、図６（４）に示す
ようにウェット或いはドライエッチングにより、溝底の
SiO2を除去した後、Poly-Si或いはアモルファスSi
と選択成長したSiを除去する。すると同時にSOI基板
自体もエッチングされる。その後SiO2を除去すると、
図６（５）に示すようにSOI基板に従来の方法で形成で
きない極微細な幅5〜100nmの溝が形成される。それか
ら、ゲート酸化を行い、図６（６）のゲート酸化膜を
形成する。そして、図６（７）に示すようにPoly-Siゲ
ートを形成して、サイドウォールを形成する。図６
（７）に示すように、上記の方法で形成されたサイドウ
ォール構造を利用して、シリサイドを形成する場合、
シリサイドは、サイドウォール下の基板方向に凸な矩
形の酸化膜でブロックされ、 サイドウォール下への
シリサイドのもぐり込みがなく、得られたデバイスは、
ゲート耐圧が改善され、ゲートリーク電流も減少するこ
とができる。しかも、サイドウォール下の基板への酸化
膜の凸の程度が、エッチングで調整できることから、シ
リサイド層の膜厚に合わせて酸化膜の下への凸の程度を
制御できることも特徴である。
【００２２】図６（７）に示すような本発明の構造で
は、厚さの異なるシリサイドの形成において、シリサイ
ドの膜厚に合わせてサイドウォール下の酸化膜のSOI基
板の下方向への凸の程度を調整でき、異なる厚さのシリ
サイド膜の形成においてサイドウォール下へのもぐり込
みがなく、しかも、シリサイドエッジは、サイドウォー
ル側部に沿って、縦方向に急峻に制御でき、得られたデ
バイスは、ゲート耐圧が改善され、ゲートリーク電流も
減少するのである。
は、厚さの異なるシリサイドの形成において、シリサイ
ドの膜厚に合わせてサイドウォール下の酸化膜のSOI基
板の下方向への凸の程度を調整でき、異なる厚さのシリ
サイド膜の形成においてサイドウォール下へのもぐり込
みがなく、しかも、シリサイドエッジは、サイドウォー
ル側部に沿って、縦方向に急峻に制御でき、得られたデ
バイスは、ゲート耐圧が改善され、ゲートリーク電流も
減少するのである。
【００２３】（第６の実施の形態）図７（１）乃至
（５）は、本発明の第６の実施の形態を説明するための
工程断面図である。本実施の形態では、第５の実施形態
の図６（１）乃至（４）までは同様の工程であるため説
明を割愛する。
（５）は、本発明の第６の実施の形態を説明するための
工程断面図である。本実施の形態では、第５の実施形態
の図６（１）乃至（４）までは同様の工程であるため説
明を割愛する。
【００２４】まず図６（１）乃至（４）に示した工程を
経ることによって、図７（１）に示すように、SOI基板
に、幅50nm程度、深さ５〜50nm程度の溝を形成する。そ
の後、Siのエピ成長を行い、図７（２）に示すエピSi
'を堆積し、溝を必要な幅と深さに調整する。深さは
例えば5〜25nmとし、幅は5nmから、後に形成されるサイ
ドウォール'下部の幅の長さまでとする。ついでゲー
ト酸化を行い図７（３）に示す通りゲート酸化膜'を
形成する。
経ることによって、図７（１）に示すように、SOI基板
に、幅50nm程度、深さ５〜50nm程度の溝を形成する。そ
の後、Siのエピ成長を行い、図７（２）に示すエピSi
'を堆積し、溝を必要な幅と深さに調整する。深さは
例えば5〜25nmとし、幅は5nmから、後に形成されるサイ
ドウォール'下部の幅の長さまでとする。ついでゲー
ト酸化を行い図７（３）に示す通りゲート酸化膜'を
形成する。
【００２５】そして、図７（４）に示すようにPoly-Si
ゲート'を形成し、サイドウォール'を形成すれば、
サイドウォール'下にSOI基板へ下に凸な酸化膜構造が
形成される。
ゲート'を形成し、サイドウォール'を形成すれば、
サイドウォール'下にSOI基板へ下に凸な酸化膜構造が
形成される。
【００２６】上述のような方法で、前述の第５の実施形
態に比べて、図７（１）に示す溝のサイズ（幅や深さ）
のコントロールがしやすく、容易に基板へ凸なサイドウ
ォール構造を形成することができる。
態に比べて、図７（１）に示す溝のサイズ（幅や深さ）
のコントロールがしやすく、容易に基板へ凸なサイドウ
ォール構造を形成することができる。
【００２７】図７（５）に示すような本発明の構造で
は、容易に厚さの異なるシリサイドの形成において、シ
リサイドの膜厚に合わせてサイドウオール下の酸化膜の
基板への下方向への凸の程度を調整でき、異なる厚さの
シリサイド膜の形成においてサイドウオール下へのもぐ
り込みがなく、しかも、シリサイドエッジは、サイドウ
ォール側部に沿って、縦方向に急峻に制御でき、得られ
たデバイスは、ゲート耐圧が改善され、ゲートリーク電
流の減少、短チャンネル効果が押さえられるのである。
は、容易に厚さの異なるシリサイドの形成において、シ
リサイドの膜厚に合わせてサイドウオール下の酸化膜の
基板への下方向への凸の程度を調整でき、異なる厚さの
シリサイド膜の形成においてサイドウオール下へのもぐ
り込みがなく、しかも、シリサイドエッジは、サイドウ
ォール側部に沿って、縦方向に急峻に制御でき、得られ
たデバイスは、ゲート耐圧が改善され、ゲートリーク電
流の減少、短チャンネル効果が押さえられるのである。
【００２８】（第7の実施の形態）図８は、第７の実施
の形態を示す工程断面図である。図８（１）に示すよう
に通常のプロセスでゲート酸化膜"、Poly-Siゲート電
極"、サイドウォール"を形成後、Poly-Si或いはア
モルファスSi"を形成する。次いで、図８（２）に示
すようにSiの異方性ドライエッチングを行い、サイドウ
ォール"の高さの半分以下のSi"を残す構造を形成す
る。
の形態を示す工程断面図である。図８（１）に示すよう
に通常のプロセスでゲート酸化膜"、Poly-Siゲート電
極"、サイドウォール"を形成後、Poly-Si或いはア
モルファスSi"を形成する。次いで、図８（２）に示
すようにSiの異方性ドライエッチングを行い、サイドウ
ォール"の高さの半分以下のSi"を残す構造を形成す
る。
【００２９】上記の方法で形成されたサイドウォール構
造を利用して、シリサイド"を形成する場合、図８
（３）に示すようにサイドウォール外側にも"のシリ
サイドが形成されるが、"のゲート酸化膜下には、シ
リサイドは形成されない。その理由は、SOI基板のSiよ
りも、Poly-Si或いはアモルファスSi"の方がよりシリ
サイド化されやすいため、サイドウォール"の下側は
シリサイド化されないからである。
造を利用して、シリサイド"を形成する場合、図８
（３）に示すようにサイドウォール外側にも"のシリ
サイドが形成されるが、"のゲート酸化膜下には、シ
リサイドは形成されない。その理由は、SOI基板のSiよ
りも、Poly-Si或いはアモルファスSi"の方がよりシリ
サイド化されやすいため、サイドウォール"の下側は
シリサイド化されないからである。
【００３０】図８（３）の最終構造に示すような本発明
の構成では、ゲート酸化膜"下への横方向内側のシリ
サイドの成長がなく、得られたデバイスは、ゲート耐圧
が改善され、ゲートリーク電流の減少し短チャネル効果
が押さえられるのである。
の構成では、ゲート酸化膜"下への横方向内側のシリ
サイドの成長がなく、得られたデバイスは、ゲート耐圧
が改善され、ゲートリーク電流の減少し短チャネル効果
が押さえられるのである。
【００３１】上記第１乃至第７の実施の形態に記載のデ
バイス構造及び製造方法は、SOI基板と同様通常のSi基
板にも適用できることは言うまでもない。
バイス構造及び製造方法は、SOI基板と同様通常のSi基
板にも適用できることは言うまでもない。
【００３２】
【発明の効果】以上詳細に説明したとおり、本願発明の
第１乃至第３の実施の形態によれば、シリサイドがゲー
ト電極下まで成長しない構造としたため、ゲート耐圧の
向上、ゲートリーク電流の減少、短チャネル効果の抑制
といった効果を奏するものである。
第１乃至第３の実施の形態によれば、シリサイドがゲー
ト電極下まで成長しない構造としたため、ゲート耐圧の
向上、ゲートリーク電流の減少、短チャネル効果の抑制
といった効果を奏するものである。
【００３３】また、本願発明の第４乃至第７の実施の形
態によれば、シリサイドがゲート電極下まで成長しない
製造方法としたため、第１乃至第３の実施の形態同様
に、ゲート耐圧の向上、ゲートリーク電流の減少、短チ
ャネル効果の抑制といった効果を奏するものである。
態によれば、シリサイドがゲート電極下まで成長しない
製造方法としたため、第１乃至第３の実施の形態同様
に、ゲート耐圧の向上、ゲートリーク電流の減少、短チ
ャネル効果の抑制といった効果を奏するものである。
【図１】本発明の第１の実施の形態を説明するための構
造断面図（１）である。
造断面図（１）である。
【図２】本発明の第１の実施の形態を説明するための構
造断面図（２）である。
造断面図（２）である。
【図３】本発明の第２の実施形態を説明するための構造
断面図である。
断面図である。
【図４】本発明の第３の実施の形態を説明するための工
程断面図である。
程断面図である。
【図５】本発明の第４の実施の形態を説明するための工
程断面図である。
程断面図である。
【図６】本発明の第５の実施の形態を説明するための工
程断面図である。
程断面図である。
【図７】本発明の第６の実施の形態を説明するための工
程断面図である。
程断面図である。
【図８】本発明の第７の実施の形態を説明するための工
程断面図である。
程断面図である。
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/78
H01L 29/786
H01L 21/336
Claims (5)
- 【請求項１】 基板上にゲート電極を形成する工程と、 前記ゲート電極を覆う第１の酸化膜を形成する工程と、 前記第１の酸化膜に対して第１のエッチングを施すこと
により前記ゲート電極の側壁に第１のサイドウォールを
形成する工程であって、該第１のエッチングは、該第１
のサイドウォールのエッジ部の前記基板に凹部が形成さ
れるまで行い、 前記ゲート電極及び前記第１のサイドウォールを覆う第
２の酸化膜を形成する工程と、 前記第２の酸化膜に対して第２のエッチングを施すこと
により、前記第１のサイドウォールの側壁に前記基板側
へ凸な形状を持つ第２のサイドウォールを形成する工程
と、 前記ゲート電極および前記基板上に金属を形成する工程
と、 前記ゲート電極および前記基板と前記金属とを反応させ
てシリサイド化 する工程とを有することを特徴とする半
導体電子デバイスの製造方法。 - 【請求項２】 基板上にゲート電極を形成する工程と、 前記ゲート電極を覆う第１の酸化膜を形成する工程と、前記第１の酸化膜に対して第１のエッチングを施すこと
により前記ゲート電極の側壁に第１のサイドウォールを
形成する工程であって、該第１のエッチングは、該第１
のサイドウォールのエッジ部の前記基板に凹部が形成さ
れるまで行い、 前記基板の前記凹部に対して第２のエッチングを施す工
程と、 前記ゲート電極及び前記第１のサイドウォールを覆う第
２の酸化膜を形成する工程と、 前記第２の酸化膜に対して第３のエッチングを施すこと
により、前記第１のサイドウォールの側壁に前記基板側
へ凸な形状を持つ第２のサイドウォールを形成する工程
と、 前記ゲート電極および前記基板上に金属を形成する工程
と、 前記ゲート電極および前記基板と前記金属とを反応させ
てシリサイド化 する工程とを有することを特徴とする半
導体電子デバイスの製造方法。 - 【請求項３】 半導体電子デバイスの製造方法であっ
て、基板上にＳｉＯ２膜を形成する工程と、前記ＳｉＯ
２膜上にＰｏｌｙ−Ｓｉ或いはアモルファスＳｉを形成
する工程と、ホトリソグラフィー及びエッチングにより
前記Ｐｏｌｙ−Ｓｉ或いはアモルファスＳｉをパターニ
ングする工程と、前記Ｐｏｌｙ−Ｓｉ或いはアモルファ
スＳｉの表面にＳｉ膜を選択成長する工程と、前記選択
成長したＳｉ膜をマスクとしてエッチングを行い前記Ｓ
ｉＯ２膜を除去する工程と、更にエッチングを行い前記
基板に溝を形成する工程と、前記選択成長したＳｉ膜及
び前記Ｐｏｌｙ−Ｓｉ或いはアモルファスＳｉを除去す
る工程と、前記基板に形成した溝に挟まれた領域にＭＯ
ＳＦＥＴのゲート電極を形成する工程と、前記ゲート電
極の側壁に前記基板に形成した溝を埋めるようなサイド
ウォールを形成する工程と、前記ゲート電極および前記
基板上に金属を形成する工程と、前記ゲート電極及び前
記基板と前記金属を反応させてシリサイド化する工程と
を有することを特徴とする半導体電子デバイスの製造方
法。 - 【請求項４】 半導体電子デバイスの製造方法であっ
て、基板にホトリソグラフィー及びエッチングで溝を形
成する工程と、Ｓｉの選択エピタキシャル成長により前
記基板上にＳｉ膜を形成することにより前記溝の深さと
幅を調整する工程と、前記基板に形成した溝に挟まれた
領域にＭＯＳＦＥＴのゲート電極を形成する工程と、前
記ゲート電極の側壁に前記基板に形成した溝を埋めるよ
うなサイドウォールを形成する工程と、前記ゲート電極
および前記基板上に金属を形成する工程と、前記ゲート
電極および前記基板と前記金属を反応させてシリサイド
化する工程とを有することを特徴とする半導体電子デバ
イスの製造方法。 - 【請求項５】 前記基板が、ＳＯＩ基板若しくはＳｉ基
板であることを特徴とする請求項１及至４のいずれかに
記載の半導体電子デバイスの製造方法
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000044246A JP3464429B2 (ja) | 2000-02-22 | 2000-02-22 | 半導体電子デバイスの構造及び製造方法 |
| US10/023,759 US6806190B2 (en) | 2000-02-22 | 2001-12-21 | Structure of semiconductor electronic device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000044246A JP3464429B2 (ja) | 2000-02-22 | 2000-02-22 | 半導体電子デバイスの構造及び製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001237428A JP2001237428A (ja) | 2001-08-31 |
| JP3464429B2 true JP3464429B2 (ja) | 2003-11-10 |
Family
ID=18567036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000044246A Expired - Fee Related JP3464429B2 (ja) | 2000-02-22 | 2000-02-22 | 半導体電子デバイスの構造及び製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6806190B2 (ja) |
| JP (1) | JP3464429B2 (ja) |
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|---|---|---|---|---|
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| US7101743B2 (en) * | 2004-01-06 | 2006-09-05 | Chartered Semiconductor Manufacturing L.T.D. | Low cost source drain elevation through poly amorphizing implant technology |
| US7276433B2 (en) * | 2004-12-03 | 2007-10-02 | Micron Technology, Inc. | Methods of forming integrated circuitry, methods of forming memory circuitry, and methods of forming field effect transistors |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5397722A (en) * | 1994-03-15 | 1995-03-14 | National Semiconductor Corporation | Process for making self-aligned source/drain polysilicon or polysilicide contacts in field effect transistors |
| US5491099A (en) * | 1994-08-29 | 1996-02-13 | United Microelectronics Corporation | Method of making silicided LDD with recess in semiconductor substrate |
| US6018179A (en) * | 1998-11-05 | 2000-01-25 | Advanced Micro Devices | Transistors having a scaled channel length and integrated spacers with enhanced silicidation properties |
| TW408354B (en) * | 1999-03-02 | 2000-10-11 | United Microelectronics Corp | Structure of field effect transistor and its manufacture method |
| US6461951B1 (en) * | 1999-03-29 | 2002-10-08 | Advanced Micro Devices, Inc. | Method of forming a sidewall spacer to prevent gouging of device junctions during interlayer dielectric etching including silicide growth over gate spacers |
| US6548403B1 (en) * | 2000-10-05 | 2003-04-15 | Advanced Micro Devices, Inc. | Silicon oxide liner for reduced nickel silicide bridging |
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2000
- 2000-02-22 JP JP2000044246A patent/JP3464429B2/ja not_active Expired - Fee Related
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2001
- 2001-12-21 US US10/023,759 patent/US6806190B2/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2001237428A (ja) | 2001-08-31 |
| US6806190B2 (en) | 2004-10-19 |
| US20030155620A1 (en) | 2003-08-21 |
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