JP3462524B2 - ロジック素子 - Google Patents
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- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
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- G06F7/501—Half or full adders, i.e. basic adder cells for one denomination
- G06F7/502—Half adders; Full adders consisting of two cascaded half adders
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- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
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- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/18—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages
- G11C19/182—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
- G11C2216/02—Structural aspects of erasable programmable read-only memories
- G11C2216/08—Nonvolatile memory wherein data storage is accomplished by storing relatively few electrons in the storage layer, i.e. single electron memory
Description
【０００１】
【産業上の利用分野】本発明は、改良されたロジック
（論理）素子に関する。
（論理）素子に関する。
【０００２】
【従来の技術】従来の半導体ロジック素子は、１ビット
の情報が典型的には１０5個の電子により搬送されるト
ランジスタを用いている。原理的には、情報は単一個の
電子によって転送することができる。この場合、金属ま
たは半導体の特定の領域に電子が存在するか否かにより
２進数の１／０を符号化する。したがって、もし、１ビ
ットの情報を１個の電子で表わせる論理素子が実現すれ
ば、現在の半導体素子に比べて、その消費電力は１０の
５乗分の１に低減されることになる。
の情報が典型的には１０5個の電子により搬送されるト
ランジスタを用いている。原理的には、情報は単一個の
電子によって転送することができる。この場合、金属ま
たは半導体の特定の領域に電子が存在するか否かにより
２進数の１／０を符号化する。したがって、もし、１ビ
ットの情報を１個の電子で表わせる論理素子が実現すれ
ば、現在の半導体素子に比べて、その消費電力は１０の
５乗分の１に低減されることになる。
【０００３】デイ・ヴィー・エイヴァリン(D.V.Averi
n)、ケイ・ケイ・リカレフ(K.K.Likharev)による論文“Co
ulomb blockade of the single-electron tunelling, a
nd coherent oscillation in a small tunnel junction
s", J. Low Temp. Phys. 62,p345(1986)において、両氏
が巨視的(macroscopic)な電荷量子化の可能性を指摘し
て以来、単一個の電子の挙動を制御可能であることが多
くの研究努力により明らかになった(例えば、エル・ジェ
イ・ギアリグズ(L.J.Geerligs)等による論文“Frequency
-Locked Turnstile Device for Single Electronic",Ph
ys.Rev.Lett.64,p2691,(1990)、およびピー・ラガージ
(P.Lagarge)等による論文“Direct observations of ma
croscopic charge quantization", Z.Phys.B-Condensed
Matter 85,p327,(1991)。また、ケイ・ケイ・リカレフ
(K.K.Likharev)による論文“Single-electron transist
ors: electrostatic analogues of the DC SQUIDS", IE
EE transactions on magnetism, MAG-23,p1142(1987)に
記載のような単一電子トランジスタ、およびケイ・ケイ・
リカレフ(K.K.Likharev)、ヴィ・ケイ・セメノフ(V.K.Sem
enov)による論文“Possible Logic Circuits based on
the correlated single-electron tunnelling in ultra
small junctions", Ext.Abstr.of ISEC'87,Tokyo,p182,
1987に記載のような幾種類かの単一電子ロジック回路が
提案されている。
n)、ケイ・ケイ・リカレフ(K.K.Likharev)による論文“Co
ulomb blockade of the single-electron tunelling, a
nd coherent oscillation in a small tunnel junction
s", J. Low Temp. Phys. 62,p345(1986)において、両氏
が巨視的(macroscopic)な電荷量子化の可能性を指摘し
て以来、単一個の電子の挙動を制御可能であることが多
くの研究努力により明らかになった(例えば、エル・ジェ
イ・ギアリグズ(L.J.Geerligs)等による論文“Frequency
-Locked Turnstile Device for Single Electronic",Ph
ys.Rev.Lett.64,p2691,(1990)、およびピー・ラガージ
(P.Lagarge)等による論文“Direct observations of ma
croscopic charge quantization", Z.Phys.B-Condensed
Matter 85,p327,(1991)。また、ケイ・ケイ・リカレフ
(K.K.Likharev)による論文“Single-electron transist
ors: electrostatic analogues of the DC SQUIDS", IE
EE transactions on magnetism, MAG-23,p1142(1987)に
記載のような単一電子トランジスタ、およびケイ・ケイ・
リカレフ(K.K.Likharev)、ヴィ・ケイ・セメノフ(V.K.Sem
enov)による論文“Possible Logic Circuits based on
the correlated single-electron tunnelling in ultra
small junctions", Ext.Abstr.of ISEC'87,Tokyo,p182,
1987に記載のような幾種類かの単一電子ロジック回路が
提案されている。
【０００４】
【発明が解決しようとする課題】しかし、これらのデバ
イスの動作は必ずしも高速でなない。その理由は、単一
電子群が時間的にランダムに転送されるため、確実な情
報転送がなされるのに長時間を要するからである。
イスの動作は必ずしも高速でなない。その理由は、単一
電子群が時間的にランダムに転送されるため、確実な情
報転送がなされるのに長時間を要するからである。
【０００５】高速動作を達成するためには、単一電子群
を良好な制御下で順次転送することが必要である。
を良好な制御下で順次転送することが必要である。
【０００６】
【課題を解決するための手段】本発明によれば、ロジッ
ク素子であって、 複数の電荷蓄積ノードと、前記複数の
電荷蓄積ノード間に接続される複数の障壁手段と、前記
複数の電荷蓄積ノードへ複数のクロック波形を与える複
数のクロック線と、 前記クロック線から供給されるクロ
ック周期内に第１の電荷蓄積ノードの電荷キャリアが前
記障壁手段を通過して第２の電荷蓄積ノードへ達する確
率を選択的に変更するクロック手段とを備え、前記電荷
蓄積ノードにおける電荷の量がクーロン妨害(Coulomb b
lockade)により制限されて、第１および第２の論理レベ
ルが定められ、さらに、前記電荷蓄積ノードの論理レベ
ルに応じて、複数の異なる論理状態を有する出力論理信
号を生成する出力論理手段とを備えたことを特徴とする
ロジック素子が提供される。
ク素子であって、 複数の電荷蓄積ノードと、前記複数の
電荷蓄積ノード間に接続される複数の障壁手段と、前記
複数の電荷蓄積ノードへ複数のクロック波形を与える複
数のクロック線と、 前記クロック線から供給されるクロ
ック周期内に第１の電荷蓄積ノードの電荷キャリアが前
記障壁手段を通過して第２の電荷蓄積ノードへ達する確
率を選択的に変更するクロック手段とを備え、前記電荷
蓄積ノードにおける電荷の量がクーロン妨害(Coulomb b
lockade)により制限されて、第１および第２の論理レベ
ルが定められ、さらに、前記電荷蓄積ノードの論理レベ
ルに応じて、複数の異なる論理状態を有する出力論理信
号を生成する出力論理手段とを備えたことを特徴とする
ロジック素子が提供される。
【０００７】
【作用】すなわち、本発明によれば、クーロン妨害を利
用して単一キャリアの流れを生成することができ、この
キャリアの流れは予め定めたクロック周期内に発生する
ので、確実な情報転送が行える。
用して単一キャリアの流れを生成することができ、この
キャリアの流れは予め定めたクロック周期内に発生する
ので、確実な情報転送が行える。
【０００８】
【実施例】本発明の一層の理解のために、以下、添付図
面を参照しながら、本発明の実施例を詳細に説明する。
面を参照しながら、本発明の実施例を詳細に説明する。
【０００９】図１に、本発明の第１の実施例の構成を示
す。本実施例は、直線状に連続して配置されたノード間
にデジタル情報を順次転送する素子である。デジタル情
報は、特定のノードに単一電子が存在するか否かにより
表わされる。例えば、電子ｅが存在する場合、１、存在
しない場合、０となる。
す。本実施例は、直線状に連続して配置されたノード間
にデジタル情報を順次転送する素子である。デジタル情
報は、特定のノードに単一電子が存在するか否かにより
表わされる。例えば、電子ｅが存在する場合、１、存在
しない場合、０となる。
【００１０】図１において、各ノードはＮ０，Ｎ１，Ｎ
２，Ｎ３，Ｎ４，Ｎ５で表わす。クロック線ＣＬ１，Ｃ
Ｌ２，ＣＬ３上に異なる位相のクロック信号Ｖ１，Ｖ
２，Ｖ３を印加することにより、ノードＮ０〜Ｎ５間で
情報をクロック駆動する。図から、ノードＮ１〜Ｎ３
は、ノードＮ０およびノードＮ４，Ｎ５と直列に接続さ
れていることが分かる。本実施例では、ノードＮ１〜Ｎ
３がノード列内での一つの論理ユニットを構成すると考
えられる。
２，Ｎ３，Ｎ４，Ｎ５で表わす。クロック線ＣＬ１，Ｃ
Ｌ２，ＣＬ３上に異なる位相のクロック信号Ｖ１，Ｖ
２，Ｖ３を印加することにより、ノードＮ０〜Ｎ５間で
情報をクロック駆動する。図から、ノードＮ１〜Ｎ３
は、ノードＮ０およびノードＮ４，Ｎ５と直列に接続さ
れていることが分かる。本実施例では、ノードＮ１〜Ｎ
３がノード列内での一つの論理ユニットを構成すると考
えられる。
【００１１】各ノードは、コンデンサＣ１を介して、対
応するクロック線ＣＬに接続されるとともに、コンデン
サＣ２を介して接地される。例えば、ノードＮ１はコン
デンサＣ１１を介してクロック線ＣＬ１に接続され、コ
ンデンサＣ１２を介して接地される。
応するクロック線ＣＬに接続されるとともに、コンデン
サＣ２を介して接地される。例えば、ノードＮ１はコン
デンサＣ１１を介してクロック線ＣＬ１に接続され、コ
ンデンサＣ１２を介して接地される。
【００１２】各ノードは、直列接続された１対のトンネ
ルダイオードを介して相互に接続される。例えば、ノー
ドＮ１は、トンネルダイオードＤ１２およびＤ２１を介
してノードＮ２と接続される。同様に、ノードＮ２は、
トンネルダイオードＤ２２，Ｄ３１を介してノードＮ３
と接続される。
ルダイオードを介して相互に接続される。例えば、ノー
ドＮ１は、トンネルダイオードＤ１２およびＤ２１を介
してノードＮ２と接続される。同様に、ノードＮ２は、
トンネルダイオードＤ２２，Ｄ３１を介してノードＮ３
と接続される。
【００１３】クロック線ＣＬ１，ＣＬ２，ＣＬ３に対し
て周期的なクロック信号Ｖ１，Ｖ２，Ｖ３を印加するこ
とにより、ノードＮ１の電子状態をノードＮ２へ、ノー
ドＮ２の電子状態をＮ３へ、かつ、ノードＮ３の電子状
態をノードＮ４へそれぞれ転送することができる。各ノ
ードにおける電荷のレベルは、後に詳述するように、ク
ーロン妨害(Coulomb blockade)により制限され、その結
果、各ノードにおいて、二つの電子状態のみが存在する
ことが可能になる。この二つの電子状態とは、すなわ
ち、１個の電子の存在する場合（論理状態１）および存
在しない場合（論理状態０）である。
て周期的なクロック信号Ｖ１，Ｖ２，Ｖ３を印加するこ
とにより、ノードＮ１の電子状態をノードＮ２へ、ノー
ドＮ２の電子状態をＮ３へ、かつ、ノードＮ３の電子状
態をノードＮ４へそれぞれ転送することができる。各ノ
ードにおける電荷のレベルは、後に詳述するように、ク
ーロン妨害(Coulomb blockade)により制限され、その結
果、各ノードにおいて、二つの電子状態のみが存在する
ことが可能になる。この二つの電子状態とは、すなわ
ち、１個の電子の存在する場合（論理状態１）および存
在しない場合（論理状態０）である。
【００１４】単位論理セル（ノードＮ１〜Ｎ３）におい
て、ノードＮ１は情報ノードを構成し、ノードＮ２，Ｎ
３はバッファ記憶装置として機能する転送ノードを構成
する。情報ノードＮ１は、１完全クロックサイクルの初
めに、１または０に相当する電子状態を有し、転送ノー
ドＮ２，Ｎ３は空乏状態にある。そこで、クロック電圧
Ｖ１，Ｖ２，Ｖ３を与えると、ノードＮ１の情報が、ま
ずノードＮ２に転送され、次にノードＮ３へ転送され
る。次のクロックサイクルの初めに、ノードＮ３の状態
がノードＮ４に転送される。このノードＮ４は、ノード
列における次の論理ユニット（単位論理セル）の情報ノ
ードに他ならない。
て、ノードＮ１は情報ノードを構成し、ノードＮ２，Ｎ
３はバッファ記憶装置として機能する転送ノードを構成
する。情報ノードＮ１は、１完全クロックサイクルの初
めに、１または０に相当する電子状態を有し、転送ノー
ドＮ２，Ｎ３は空乏状態にある。そこで、クロック電圧
Ｖ１，Ｖ２，Ｖ３を与えると、ノードＮ１の情報が、ま
ずノードＮ２に転送され、次にノードＮ３へ転送され
る。次のクロックサイクルの初めに、ノードＮ３の状態
がノードＮ４に転送される。このノードＮ４は、ノード
列における次の論理ユニット（単位論理セル）の情報ノ
ードに他ならない。
【００１５】上述したように、ノード間の電子の流れ
は、クーロン妨害として知られる現象により１個の電子
のみに制限される。前述のギアリグズ等により論じられ
ているように、微小容量によって特徴付けられる単純な
トンネル接合はクーロン妨害の現象を呈することが判明
している。容量Ｃのコンデンサに対して、このコンデン
サ内に１個の電子を追い込むためにその電子に与えなけ
ればならないエネルギΔＥｃは、１個の電子の荷電エネ
ルギ（charging energy)であり、次式で表わされる。
は、クーロン妨害として知られる現象により１個の電子
のみに制限される。前述のギアリグズ等により論じられ
ているように、微小容量によって特徴付けられる単純な
トンネル接合はクーロン妨害の現象を呈することが判明
している。容量Ｃのコンデンサに対して、このコンデン
サ内に１個の電子を追い込むためにその電子に与えなけ
ればならないエネルギΔＥｃは、１個の電子の荷電エネ
ルギ（charging energy)であり、次式で表わされる。
【００１６】
ΔＥｃ＝ｅ2／（２Ｃ） （１）
ここに、ｅは電子の電荷である。もし、コンデンサが極
めて小さければ、その容量は、外部電圧源の大きさＶす
なわちｅＶにより供給されるエネルギに比して意味をも
つものとなりうる。もし、ΔＥｃ＞ｅＶの条件が満足さ
れるならば、本ロジック素子には電流が流れることがで
きない。このことは、単一電子トンネリングのクーロン
妨害として知られている。
めて小さければ、その容量は、外部電圧源の大きさＶす
なわちｅＶにより供給されるエネルギに比して意味をも
つものとなりうる。もし、ΔＥｃ＞ｅＶの条件が満足さ
れるならば、本ロジック素子には電流が流れることがで
きない。このことは、単一電子トンネリングのクーロン
妨害として知られている。
【００１７】さて、図１において、クロック電圧Ｖ１〜
Ｖ３は次のように選定される。すなわち、トンネルダイ
オードが介在した隣接するノードに対し、１つのノード
から次のノードへ電子のトンネリングを引き起こすよう
なバイアス状態が形成され、なおかつ、ノード間のダイ
オードを１個の電子のみが通過可能となるようにする。
また、電子のトンネリングはクーロン妨害により抑制さ
れる。実際には、図１に示すように、各ノード間には２
個のトンネルダイオードが設けられる。例えば、ノード
Ｎ１，Ｎ２間には２個のダイオードＤ１２およびＤ２１
が設けられる。１個の電子が、一旦、１番目のダイオー
ドを通り抜けると、エネルギ選択プロセス(energy sele
ction process)が生じ、その結果、その電子は２番目の
ダイオードも通過することができる。
Ｖ３は次のように選定される。すなわち、トンネルダイ
オードが介在した隣接するノードに対し、１つのノード
から次のノードへ電子のトンネリングを引き起こすよう
なバイアス状態が形成され、なおかつ、ノード間のダイ
オードを１個の電子のみが通過可能となるようにする。
また、電子のトンネリングはクーロン妨害により抑制さ
れる。実際には、図１に示すように、各ノード間には２
個のトンネルダイオードが設けられる。例えば、ノード
Ｎ１，Ｎ２間には２個のダイオードＤ１２およびＤ２１
が設けられる。１個の電子が、一旦、１番目のダイオー
ドを通り抜けると、エネルギ選択プロセス(energy sele
ction process)が生じ、その結果、その電子は２番目の
ダイオードも通過することができる。
【００１８】図２は、図１の構成において、ノードＮ
１，Ｎ２，Ｎ３の状態をそれぞれ状態ａ，ｂ，ｃとして
示したものである。図３（ａ），（ｂ），（ｃ）にクロ
ック波形Ｖ１，Ｖ２．Ｖ３を例示する。各クロック波形
は、周期的に、図示のように中間電圧ＶＨ、高電圧Ｖ
Ｍ、低電圧ＶＬの３電圧の間で切り替えられる。この波
形の選定は、隣接ノード間に適切なバイアス電圧を与え
ることにより、図２に示すような状態ａ，ｂ，ｃの転送
を可能とする電子の転送が生じるように行う。
１，Ｎ２，Ｎ３の状態をそれぞれ状態ａ，ｂ，ｃとして
示したものである。図３（ａ），（ｂ），（ｃ）にクロ
ック波形Ｖ１，Ｖ２．Ｖ３を例示する。各クロック波形
は、周期的に、図示のように中間電圧ＶＨ、高電圧Ｖ
Ｍ、低電圧ＶＬの３電圧の間で切り替えられる。この波
形の選定は、隣接ノード間に適切なバイアス電圧を与え
ることにより、図２に示すような状態ａ，ｂ，ｃの転送
を可能とする電子の転送が生じるように行う。
【００１９】この動作について、図４、図５、図６を参
照し、さらに詳細に説明する。
照し、さらに詳細に説明する。
【００２０】図４は、２個のノードＮ１，Ｎ２を模式的
に示したものである。今、各ノードのコンデンサＣ１の
値は同じであるとする。同様に、各ノードのコンデンサ
Ｃ２の値も同一であるとする。トンネルダイオードＤ１
２，Ｄ２１に関する容量は互いに等しいと考えられ、こ
れをＣｏとする。ノードＮ１，Ｎ２の各々の電子の個数
を、それぞれｎ１，ｎ２とする。
に示したものである。今、各ノードのコンデンサＣ１の
値は同じであるとする。同様に、各ノードのコンデンサ
Ｃ２の値も同一であるとする。トンネルダイオードＤ１
２，Ｄ２１に関する容量は互いに等しいと考えられ、こ
れをＣｏとする。ノードＮ１，Ｎ２の各々の電子の個数
を、それぞれｎ１，ｎ２とする。
【００２１】図４のシステムの電子状態を（ｎ１，ｎ
２）と表わす。よって、例えば、（１，０）は、左のノ
ードＮ１に１個の電子が存在し（ｎ１＝１）、ノードＮ
２には電子が存在しない（ｎ２＝０）ことを意味する。
２）と表わす。よって、例えば、（１，０）は、左のノ
ードＮ１に１個の電子が存在し（ｎ１＝１）、ノードＮ
２には電子が存在しない（ｎ２＝０）ことを意味する。
【００２２】図５は、図４のシステムについての、安定
な電子状態を示す図である。この図は、ノードＮ１，Ｎ
２の電子状態の差を示すＣ１（Ｖ１−Ｖ２）／ｅを表わ
している。安定な状態の範囲は、次に示す要因δに関連
して特徴付けられる。
な電子状態を示す図である。この図は、ノードＮ１，Ｎ
２の電子状態の差を示すＣ１（Ｖ１−Ｖ２）／ｅを表わ
している。安定な状態の範囲は、次に示す要因δに関連
して特徴付けられる。
【００２３】δ＝（Ｃ１＋Ｃ２）／（２Ｃ０）
図６は、クロック波形Ｖ１，Ｖ２，Ｖ３によりノードＮ
０，Ｎ１，Ｎ２，Ｎ３の各々に印加される３つの異なる
バイアス電圧レベルＶＬ，ＶＭ，ＶＨを模式的に示した
ものである。
０，Ｎ１，Ｎ２，Ｎ３の各々に印加される３つの異なる
バイアス電圧レベルＶＬ，ＶＭ，ＶＨを模式的に示した
ものである。
【００２４】ノードＮ１の電子状態に関して、今、この
ノードの電子状態を逐次右方向に、すなわち、ノードＮ
２へシフトさせることを考える。
ノードの電子状態を逐次右方向に、すなわち、ノードＮ
２へシフトさせることを考える。
【００２５】そのためには、ノードＮ１，Ｎ２において
は、以下に示す３つの条件を連続して満たす必要があ
る。
は、以下に示す３つの条件を連続して満たす必要があ
る。
【００２６】
条件
Ｉ、 （１，０）不安定
（０，０）安定 δ＜ Ｃ１(ＶM−ＶL)/ｅ ＜ １＋δ
II、 （１，０）不安定
(0,0)かつ(0,1) 安定 δ＜ Ｃ１(ＶH−ＶM）/ｅ ＜ １＋δ
III、 (0,0)かつ(1,0) 安定
（０，１）不安定 δ＜ Ｃ１(ＶH−ＶL)/ｅ ＜ １＋δ
これらの不等式に、典型的な容量値を代入することによ
り、ノード列に対して電子状態を順次転送させうるＶ
H，ＶL，ＶMの適切な値を算出することができる。
り、ノード列に対して電子状態を順次転送させうるＶ
H，ＶL，ＶMの適切な値を算出することができる。
【００２７】図７に示すように、新たな記号“／Ｎ”
（図におけるＮの上のバーを明細書中では便宜上“／”
で示す）は、ノードＮとこれに関係するコンデンサおよ
びクロック線とをまとめて示すものとする。この新たな
表記法を用いて図１の回路を表わすと、図８に示すよう
になる。これは、順次の情報転送を可能にする実質的に
１次元のアレイとして示される。但し、回路を拡張し
て、論理機能を実現する２次元アレイあるいは３次元以
上のアレイを構成することも可能である。
（図におけるＮの上のバーを明細書中では便宜上“／”
で示す）は、ノードＮとこれに関係するコンデンサおよ
びクロック線とをまとめて示すものとする。この新たな
表記法を用いて図１の回路を表わすと、図８に示すよう
になる。これは、順次の情報転送を可能にする実質的に
１次元のアレイとして示される。但し、回路を拡張し
て、論理機能を実現する２次元アレイあるいは３次元以
上のアレイを構成することも可能である。
【００２８】図９に、２次元アレイの一例を示す。これ
は、３個の平行な直線アレイ（ライン）Ｌ１，Ｌ２，Ｌ
３からなる。この例では、ラインＬ１のノードＤと、ラ
インＬ２のトンネルダイオードＤＡ１，ＤＡ２の接続点
との間に結合（カップリング）コンデンサＣXを配置し
ている。ラインＬ２のノードＡ１は、１対のトンネルダ
イオードＤＡ３，ＤＡ４を介してラインＬ３のノードＡ
２に接続されている。ライン間のクロス結合は、論理機
能を実現するためのものである。以下図１０を参照して
詳述するように、ノードの電子占有性はライン間でクロ
ス結合されるからである。今、ノードＤの電子状態を考
える。ｎはそのノードにおける電子の個数を表わすもの
とする。ｎ＝０の場合、ノードＤの状態はノードＡ１に
は影響を与えない。その結果、ラインＬ２に沿って、論
理情報は、ノードＢからノードＡ１へ、次に、ノードＣ
へと、図１で説明したように順次転送されていく。
は、３個の平行な直線アレイ（ライン）Ｌ１，Ｌ２，Ｌ
３からなる。この例では、ラインＬ１のノードＤと、ラ
インＬ２のトンネルダイオードＤＡ１，ＤＡ２の接続点
との間に結合（カップリング）コンデンサＣXを配置し
ている。ラインＬ２のノードＡ１は、１対のトンネルダ
イオードＤＡ３，ＤＡ４を介してラインＬ３のノードＡ
２に接続されている。ライン間のクロス結合は、論理機
能を実現するためのものである。以下図１０を参照して
詳述するように、ノードの電子占有性はライン間でクロ
ス結合されるからである。今、ノードＤの電子状態を考
える。ｎはそのノードにおける電子の個数を表わすもの
とする。ｎ＝０の場合、ノードＤの状態はノードＡ１に
は影響を与えない。その結果、ラインＬ２に沿って、論
理情報は、ノードＢからノードＡ１へ、次に、ノードＣ
へと、図１で説明したように順次転送されていく。
【００２９】しかし、ラインＬ１のノードＤに１個の電
子が存在する場合（ｎ＝１）、コンデンサＣXおよびト
ンネルダイオードＤＡ１を介してノードＡ１へポテンシ
ャルが与えられる。その結果、クーロン妨害が生じる。
従って、ノードＢの電子状態がノードＡ１の方向へ（図
１で説明したように）クロック駆動されたとき、ノード
Ａ１に不安定な状態が生じる。そのため、ノードＢの電
子状態は、トンネルダイオードＤＡ３，ＤＡ４を介して
ノードＡ２へ転送される。このようにして、ラインＬ１
のノードＤの電子状態に依存して、ラインＬ２からデー
タがラインＬ３へ移動する。
子が存在する場合（ｎ＝１）、コンデンサＣXおよびト
ンネルダイオードＤＡ１を介してノードＡ１へポテンシ
ャルが与えられる。その結果、クーロン妨害が生じる。
従って、ノードＢの電子状態がノードＡ１の方向へ（図
１で説明したように）クロック駆動されたとき、ノード
Ａ１に不安定な状態が生じる。そのため、ノードＢの電
子状態は、トンネルダイオードＤＡ３，ＤＡ４を介して
ノードＡ２へ転送される。このようにして、ラインＬ１
のノードＤの電子状態に依存して、ラインＬ２からデー
タがラインＬ３へ移動する。
【００３０】この動作を図１１に模式的に示す。ここで
は、ノードＤの２つの異なる状態（ｎ＝０，ｎ＝１）に
ついての、他のノードの実効ポテンシャルの様子を示
す。図１１に示した実効ポテンシャルは、次式で与えら
れる。
は、ノードＤの２つの異なる状態（ｎ＝０，ｎ＝１）に
ついての、他のノードの実効ポテンシャルの様子を示
す。図１１に示した実効ポテンシャルは、次式で与えら
れる。
【００３１】実効ポテンシャル＝−（Ｃ１／ｅ）Ｖcloc
k ＋Ｑind／ｅ ここに、Ｖclockはクロック電圧、Ｑindは周囲の電子に
より誘導された電荷を表わす。
k ＋Ｑind／ｅ ここに、Ｖclockはクロック電圧、Ｑindは周囲の電子に
より誘導された電荷を表わす。
【００３２】さらに複雑な論理回路を構成することも可
能である。図１２に、ＡＮＤ・ＮＯＴ回路を示す。この
回路は、ラインＬ１，Ｌ２への入力Ａ，Ｂに応じて、ラ
インＬ１に出力Ａを発生し、ラインＬ２に出力（ＮＯＴ
Ａ）ＡＮＤ Ｂを発生し、さらにラインＬ３に出力Ａ
ＡＮＤ Ｂを発生するものである。これらの３つのライ
ンは、図１で説明したと同様に同期的にクロック駆動さ
れる。ラインＬ１のノードＥに電子が存在するすると、
ラインＬ２上での信号の通過がクーロン妨害により抑制
され、ラインＬ１およびラインＬ２からラインＬ３へ信
号がそれる。
能である。図１２に、ＡＮＤ・ＮＯＴ回路を示す。この
回路は、ラインＬ１，Ｌ２への入力Ａ，Ｂに応じて、ラ
インＬ１に出力Ａを発生し、ラインＬ２に出力（ＮＯＴ
Ａ）ＡＮＤ Ｂを発生し、さらにラインＬ３に出力Ａ
ＡＮＤ Ｂを発生するものである。これらの３つのライ
ンは、図１で説明したと同様に同期的にクロック駆動さ
れる。ラインＬ１のノードＥに電子が存在するすると、
ラインＬ２上での信号の通過がクーロン妨害により抑制
され、ラインＬ１およびラインＬ２からラインＬ３へ信
号がそれる。
【００３３】図１３に、ＡＮＤおよびＥＸＯＲ（排他的
論理和）回路を実現する他の論理回路の他の構成を示
す。この回路は、入力ＡおよびＢに応じて、前述の説明
により当業者には明らかなように、図示のごとき出力を
発生する。
論理和）回路を実現する他の論理回路の他の構成を示
す。この回路は、入力ＡおよびＢに応じて、前述の説明
により当業者には明らかなように、図示のごとき出力を
発生する。
【００３４】図１４は、スイッチの一例を示す。ライン
Ｌ１の入力は、ラインＬ２とラインＬ３との間に接続さ
れたスイッチング素子Ｓ１の状態に依存して、ラインＬ
２，Ｌ３間で切り換えて入力されうる。スイッチＳ１
は、英国特許出願第９１２５７２７．９号に開示された
ような非対称量子ドットにより構成することができる。
このスイッチは、入力光輻射に応じて２つの双安定条件
間でその電子状態が切り替わる双安定装置と考えること
ができる。図１４では、第１および第２の電子状態ＢＳ
１，ＢＳ２を持つものとして、スイッチＳ１を図示して
いる。すなわち、例えば、入力輻射に応じて、１個の電
子が状態ＢＳ１に保持されると考えられ、他方、もう一
つの条件（例えば光の欠如）によって当該電子は状態Ｂ
Ｓ２へ切り換えられる。状態ＢＳ１において、電子は、
ノードＥ、Ｆ間の電荷の移動を阻止する効果を生じせし
める。すなわち、ノードＦの電子状態を不安定にするこ
とにより、電子はノードＥからノードＧへ優先的にクロ
ック駆動される。このようにして、ラインＬ１からのデ
ータはラインＬ３へ切り換え入力される。スイッチＳ１
の電子状態が状態ＢＳ２に切り替わると、逆の状況が生
じる。したがって、図１４の回路は、スイッチＳ１の状
態に応じて、ラインＬ１上のデータの流れをラインＬ２
またはＬ３へ選択的に切り換えることができるスイッチ
として機能する。
Ｌ１の入力は、ラインＬ２とラインＬ３との間に接続さ
れたスイッチング素子Ｓ１の状態に依存して、ラインＬ
２，Ｌ３間で切り換えて入力されうる。スイッチＳ１
は、英国特許出願第９１２５７２７．９号に開示された
ような非対称量子ドットにより構成することができる。
このスイッチは、入力光輻射に応じて２つの双安定条件
間でその電子状態が切り替わる双安定装置と考えること
ができる。図１４では、第１および第２の電子状態ＢＳ
１，ＢＳ２を持つものとして、スイッチＳ１を図示して
いる。すなわち、例えば、入力輻射に応じて、１個の電
子が状態ＢＳ１に保持されると考えられ、他方、もう一
つの条件（例えば光の欠如）によって当該電子は状態Ｂ
Ｓ２へ切り換えられる。状態ＢＳ１において、電子は、
ノードＥ、Ｆ間の電荷の移動を阻止する効果を生じせし
める。すなわち、ノードＦの電子状態を不安定にするこ
とにより、電子はノードＥからノードＧへ優先的にクロ
ック駆動される。このようにして、ラインＬ１からのデ
ータはラインＬ３へ切り換え入力される。スイッチＳ１
の電子状態が状態ＢＳ２に切り替わると、逆の状況が生
じる。したがって、図１４の回路は、スイッチＳ１の状
態に応じて、ラインＬ１上のデータの流れをラインＬ２
またはＬ３へ選択的に切り換えることができるスイッチ
として機能する。
【００３５】次に、図１５に、図１で説明した論理ユニ
ット列をさらに詳細に示す。ここでは、実際上、論理機
能を実現するためにこのデバイスをどのように用いうる
かを説明するために、電圧源および出力素子とともに示
す。電圧源ＶＳからの単一の電子群は、クロック電圧Ｖ
１，Ｖ２，Ｖ３の制御の下で、１対のトンネルダイオー
ドＤ００，Ｄ０１を通過して第１のノードＮ０に達す
る。続いて、図１で説明したように、順次ノードＮ１，
Ｎ２，Ｎ３へと移動していく。ノードＮ３は１対のトン
ネルダイオードＤ３２，Ｄ３３を介して接地されている
ので、ノードＮ３の電子状態は順次接地電位へとクロッ
ク駆動される。すなわち、この回路はシフトレジスタと
同様な動作を行う。
ット列をさらに詳細に示す。ここでは、実際上、論理機
能を実現するためにこのデバイスをどのように用いうる
かを説明するために、電圧源および出力素子とともに示
す。電圧源ＶＳからの単一の電子群は、クロック電圧Ｖ
１，Ｖ２，Ｖ３の制御の下で、１対のトンネルダイオー
ドＤ００，Ｄ０１を通過して第１のノードＮ０に達す
る。続いて、図１で説明したように、順次ノードＮ１，
Ｎ２，Ｎ３へと移動していく。ノードＮ３は１対のトン
ネルダイオードＤ３２，Ｄ３３を介して接地されている
ので、ノードＮ３の電子状態は順次接地電位へとクロッ
ク駆動される。すなわち、この回路はシフトレジスタと
同様な動作を行う。
【００３６】ノードＮ０〜Ｎ３の電子状態は、それらの
ノードの電子占有性を制御するように、例えば図９で説
明したように、制御される。すなわち、ラインＬ４，Ｌ
５，Ｌ６上に入力論理制御状態が並列に与えられ、これ
によって、本デバイスに沿って順次クロック駆動される
電子の流れを、クロック駆動シーケンスの間、それらの
ノードに留めるか否かが決定される。つまり、本デバイ
スに沿って順次クロック駆動される電子状態の流れを、
ラインＬ４〜Ｌ６を介するカップリングによって変化さ
せることが可能になる。その結果として、ノードＮ３に
おける電子の存在、不存在（論理１および０を表わす）
は、クーロン妨害電位計(electrometer)としての出力素
子により、検出される。ノードＮ３の電子占有は、１対
のトンネルダイオードＤ４１，Ｄ４２間のノードＮout
に接続されたコンデンサＣoutを介して検出される。ノ
ードＮoutは、コンデンサＣ４を介して電圧源Ｕ０によ
りバイアスされる。この電位計は、そのクーロンギャッ
プｅ／Ｃ′に近接した電圧Ｖにより電圧バイアスされ
る。ここで、Ｃ′は、トンネルダイオードＤ４２，Ｄ４
１の結合容量である。このノードＮoutは、また、Ｕ０
により、ｅ／４近くに電荷バイアス(charged biassed)
される。これらの条件下で、電位計電流Ｉは、コンデン
サＣoutの電荷の微小変動に応じて直線的に変化する。
この電流は出力素子ＯＤにより測定される。なお、クー
ロン妨害電位計の詳細は、デイ・ヴイ・エイヴァリン
(D.V.Averin)、ケイ・ケイ・リカロフ(K.K.Likarov)両
氏によるJ.LowTemp.Physics62,345(1986)、およびティ
ー・エイ・フルトン(T.A.Fulton)、ジー・ジェイ・ドー
ラン(G.J.Dolan)両氏によるPhysics Review Letters 5
9,109(1987)を参照されたい。
ノードの電子占有性を制御するように、例えば図９で説
明したように、制御される。すなわち、ラインＬ４，Ｌ
５，Ｌ６上に入力論理制御状態が並列に与えられ、これ
によって、本デバイスに沿って順次クロック駆動される
電子の流れを、クロック駆動シーケンスの間、それらの
ノードに留めるか否かが決定される。つまり、本デバイ
スに沿って順次クロック駆動される電子状態の流れを、
ラインＬ４〜Ｌ６を介するカップリングによって変化さ
せることが可能になる。その結果として、ノードＮ３に
おける電子の存在、不存在（論理１および０を表わす）
は、クーロン妨害電位計(electrometer)としての出力素
子により、検出される。ノードＮ３の電子占有は、１対
のトンネルダイオードＤ４１，Ｄ４２間のノードＮout
に接続されたコンデンサＣoutを介して検出される。ノ
ードＮoutは、コンデンサＣ４を介して電圧源Ｕ０によ
りバイアスされる。この電位計は、そのクーロンギャッ
プｅ／Ｃ′に近接した電圧Ｖにより電圧バイアスされ
る。ここで、Ｃ′は、トンネルダイオードＤ４２，Ｄ４
１の結合容量である。このノードＮoutは、また、Ｕ０
により、ｅ／４近くに電荷バイアス(charged biassed)
される。これらの条件下で、電位計電流Ｉは、コンデン
サＣoutの電荷の微小変動に応じて直線的に変化する。
この電流は出力素子ＯＤにより測定される。なお、クー
ロン妨害電位計の詳細は、デイ・ヴイ・エイヴァリン
(D.V.Averin)、ケイ・ケイ・リカロフ(K.K.Likarov)両
氏によるJ.LowTemp.Physics62,345(1986)、およびティ
ー・エイ・フルトン(T.A.Fulton)、ジー・ジェイ・ドー
ラン(G.J.Dolan)両氏によるPhysics Review Letters 5
9,109(1987)を参照されたい。
【００３７】本発明の要旨を逸脱することなく、種々の
変更を行うことができ、前述したクロック駆動ノードの
種々の異なる論理的組み合わせが可能であることは、上
記説明から当業者には明らかであろう。実際的な回路を
構成するには、前述した３クロック波形を用いるより、
４クロック波形を用いる４クロックシステムの方が好ま
しいと思われる。４クロックシステムの一例を図１６に
示す。各ノードＮにおいてそのコンデンサＣ２を省略し
ても所望のノード状態を得ることが可能である。このこ
とも図１６に示されている。
変更を行うことができ、前述したクロック駆動ノードの
種々の異なる論理的組み合わせが可能であることは、上
記説明から当業者には明らかであろう。実際的な回路を
構成するには、前述した３クロック波形を用いるより、
４クロック波形を用いる４クロックシステムの方が好ま
しいと思われる。４クロックシステムの一例を図１６に
示す。各ノードＮにおいてそのコンデンサＣ２を省略し
ても所望のノード状態を得ることが可能である。このこ
とも図１６に示されている。
【００３８】図１７および図１８により、前述のトンネ
ルダイオードおよびコンデンサを有する実際的な構成の
デバイスについて、以下説明する。このデバイスは、基
板１０の上に被覆絶縁層１１を有し、さらにこの層の上
に、図１に例示したようなノード、トンネルダイオード
およびコンデンサを定める複数の導電性トラックが形成
されている。
ルダイオードおよびコンデンサを有する実際的な構成の
デバイスについて、以下説明する。このデバイスは、基
板１０の上に被覆絶縁層１１を有し、さらにこの層の上
に、図１に例示したようなノード、トンネルダイオード
およびコンデンサを定める複数の導電性トラックが形成
されている。
【００３９】図１７において、本デバイスは、４本のク
ロック波形線ＣＬ１，ＣＬ２，ＣＬ３，ＣＬ４によって
動作するノードＬ１，Ｌ２の２本の平行線を有する。ラ
インＬ１についてみれば、ノードＮ０〜Ｎ４は、絶縁層
１１（図１８）上の複数の平行な導電性チャネル１２か
ら構成される。トンネル接合Ｄは、例えば、非常に薄い
絶縁層１４により導電体１２から隔離された導電体１３
により構成される。すなわち、導電体１３が導電体１２
上に橋渡しする領域は、微小値の容量を有するトンネル
ダイオード領域を構成し、これにより上述したクーロン
妨害効果が達成される。これらの導電体１３は、絶縁体
１５により被覆され、その表面上にクロック線ＣＬが形
成される。これらのクロック線は、絶縁体１５を介して
導電線１２に容量結合される。絶縁体１５は、図１に示
したコンデンサＣ１を構成するような誘電体として機能
する。図１８に示した各層は、種々の異なる方法により
形成することができる。典型的な基板１０の材料はシリ
コンであり、絶縁体の材料は二酸化シリコンである。ま
た、導電トラック１２、１３およびクロック線ＣＬは、
金属、または多結晶シリコンのような半導体で構成しう
る。導電性チャネル１２、１３は、電子ビームによるリ
ソグラフィにより形成することができる。
ロック波形線ＣＬ１，ＣＬ２，ＣＬ３，ＣＬ４によって
動作するノードＬ１，Ｌ２の２本の平行線を有する。ラ
インＬ１についてみれば、ノードＮ０〜Ｎ４は、絶縁層
１１（図１８）上の複数の平行な導電性チャネル１２か
ら構成される。トンネル接合Ｄは、例えば、非常に薄い
絶縁層１４により導電体１２から隔離された導電体１３
により構成される。すなわち、導電体１３が導電体１２
上に橋渡しする領域は、微小値の容量を有するトンネル
ダイオード領域を構成し、これにより上述したクーロン
妨害効果が達成される。これらの導電体１３は、絶縁体
１５により被覆され、その表面上にクロック線ＣＬが形
成される。これらのクロック線は、絶縁体１５を介して
導電線１２に容量結合される。絶縁体１５は、図１に示
したコンデンサＣ１を構成するような誘電体として機能
する。図１８に示した各層は、種々の異なる方法により
形成することができる。典型的な基板１０の材料はシリ
コンであり、絶縁体の材料は二酸化シリコンである。ま
た、導電トラック１２、１３およびクロック線ＣＬは、
金属、または多結晶シリコンのような半導体で構成しう
る。導電性チャネル１２、１３は、電子ビームによるリ
ソグラフィにより形成することができる。
【００４０】ラインＬ１，Ｌ２の間の２つの論理的相互
接続は図１７に示した通りである。ラインＬ１のノード
Ｎ１とラインＬ２のノードＮ１′は、導電性トラック１
６、１７により相互接続される。導電性トラック１６、
１７は、誘電体を構成する絶縁体１５の領域により隔離
されている。すなわち、トラック１６、１７の相互に重
なった部分はコンデンサを構成し、これによりラインＬ
１のノードＮ１の電子状態がラインＬ２の対応するノー
ドに影響を与えるようにする。
接続は図１７に示した通りである。ラインＬ１のノード
Ｎ１とラインＬ２のノードＮ１′は、導電性トラック１
６、１７により相互接続される。導電性トラック１６、
１７は、誘電体を構成する絶縁体１５の領域により隔離
されている。すなわち、トラック１６、１７の相互に重
なった部分はコンデンサを構成し、これによりラインＬ
１のノードＮ１の電子状態がラインＬ２の対応するノー
ドに影響を与えるようにする。
【００４１】同様に、隣接するラインＬ１，Ｌ２のノー
ドＮ３，Ｎ３′は１対のトンネルダイオードを介して相
互接続される。これらのノードＮ３，Ｎ３′には導電ト
ラック１８，１９が接続され、両導電トラックは、図１
８の導体１３に相当する他の導電体２０により橋渡しさ
れる。よって、導電体１８，１９，２０は、ノードＮ
３，Ｎ３′間にクーロン妨害を形成するような１対のト
ンネルダイオードを構成する。
ドＮ３，Ｎ３′は１対のトンネルダイオードを介して相
互接続される。これらのノードＮ３，Ｎ３′には導電ト
ラック１８，１９が接続され、両導電トラックは、図１
８の導体１３に相当する他の導電体２０により橋渡しさ
れる。よって、導電体１８，１９，２０は、ノードＮ
３，Ｎ３′間にクーロン妨害を形成するような１対のト
ンネルダイオードを構成する。
【００４２】さらに他の変形、変更例について以下に説
明する。上述した実施例では、ノードＮは直列接続され
たトンネル接合の対により相互接続するようにしたが、
この直列接続するトンネル接合の数は任意であり、この
数を増加させればいわゆるコ・トンネル効果(co-tunneli
ng effect)による誤動作を減少させることができる。こ
のような構造は、多トンネル接合（ＭＴＪ）として知ら
れ、従来、図１９（ａ）に示すような記号で表記され
る。ＭＴＪを形成するための技術については、ナガザト
・ケイ(Nakazato,K.)、ソーントン・ティー・ジェイ(Th
ornton,T.J.)、アーメド・エイチ(Armed，H.)による“S
ingle-electron effects in a point contact using a
side-gating in delta-doped layers",Appl. Phys. Let
t.,1992,61,No.26において議論されている。
明する。上述した実施例では、ノードＮは直列接続され
たトンネル接合の対により相互接続するようにしたが、
この直列接続するトンネル接合の数は任意であり、この
数を増加させればいわゆるコ・トンネル効果(co-tunneli
ng effect)による誤動作を減少させることができる。こ
のような構造は、多トンネル接合（ＭＴＪ）として知ら
れ、従来、図１９（ａ）に示すような記号で表記され
る。ＭＴＪを形成するための技術については、ナガザト
・ケイ(Nakazato,K.)、ソーントン・ティー・ジェイ(Th
ornton,T.J.)、アーメド・エイチ(Armed，H.)による“S
ingle-electron effects in a point contact using a
side-gating in delta-doped layers",Appl. Phys. Let
t.,1992,61,No.26において議論されている。
【００４３】可変抵抗トンネル接合を形成する他の方法
は、変調ドープ構造によるスプリットゲート法(Split-g
ate method)を用いるものである。この方法は、クーウ
ェンホーベン・エル・ピー（Kouwenhoven,L.P.)、ジョ
ンソン・エイ・ティー(Johnson,A.T.)、ヴァン・デル・ヴァ
ルト・エヌ・シー(Van der Vaart、N.C.)、ヴァン・デル・
エンデン・エイ(Van der Enden,A.)、ハーマンズ・シー・
ジェイ・ピー・エム(Harmans, C.J.P.M.)、フォクソン・シ
ー・テイー(Foxon,C.T.)による“Quantised current in
a quantum dot turnstile ",Z.Phys.B-Condensed Matte
r,1991,85,pp381-388に記載されている。
は、変調ドープ構造によるスプリットゲート法(Split-g
ate method)を用いるものである。この方法は、クーウ
ェンホーベン・エル・ピー（Kouwenhoven,L.P.)、ジョ
ンソン・エイ・ティー(Johnson,A.T.)、ヴァン・デル・ヴァ
ルト・エヌ・シー(Van der Vaart、N.C.)、ヴァン・デル・
エンデン・エイ(Van der Enden,A.)、ハーマンズ・シー・
ジェイ・ピー・エム(Harmans, C.J.P.M.)、フォクソン・シ
ー・テイー(Foxon,C.T.)による“Quantised current in
a quantum dot turnstile ",Z.Phys.B-Condensed Matte
r,1991,85,pp381-388に記載されている。
【００４４】前記ナカザトらによれば、側面ゲート構造
(side-gated structure)は、図１９（ｂ）に示すような
回路構造で形成できることが分かる。この回路構造を表
わす記号を図１９（ｃ）に示す。
(side-gated structure)は、図１９（ｂ）に示すような
回路構造で形成できることが分かる。この回路構造を表
わす記号を図１９（ｃ）に示す。
【００４５】このように、前述した回路は、ＭＴＪを用
いるよう変更することができる。例えば、図１２の回路
は、図２０に示すようにＭＴＪを用いる形に変更するこ
とができる。同様の変更は、前述した他の図の回路にも
適用されうる。
いるよう変更することができる。例えば、図１２の回路
は、図２０に示すようにＭＴＪを用いる形に変更するこ
とができる。同様の変更は、前述した他の図の回路にも
適用されうる。
【００４６】他の変更例として、前述の３相または４相
クロック線を、時間とともに電子波が伝播するストリッ
プラインによって置き換えることもできる。これによっ
て、デバイス構造を簡略化することができる。図２１
は、それぞれコンデンサＣ１１，Ｃ２１，Ｃ３１に対し
てクロック波形を与える３本のクロック線ＣＬ１，ＣＬ
２，ＣＬ３を示す、図１の部分を示したものであるが、
これは、図２２に示すような代替構成とすることができ
る。この構成では、ストリップラインに沿って電子波が
移動し、時間的に変化するクロックポテンシャルを生成
する。図２３は、ストリップラインに沿って移動する電
子波を示し、図２４は、そのようなストリップラインを
有する基板の断面図を示す。
クロック線を、時間とともに電子波が伝播するストリッ
プラインによって置き換えることもできる。これによっ
て、デバイス構造を簡略化することができる。図２１
は、それぞれコンデンサＣ１１，Ｃ２１，Ｃ３１に対し
てクロック波形を与える３本のクロック線ＣＬ１，ＣＬ
２，ＣＬ３を示す、図１の部分を示したものであるが、
これは、図２２に示すような代替構成とすることができ
る。この構成では、ストリップラインに沿って電子波が
移動し、時間的に変化するクロックポテンシャルを生成
する。図２３は、ストリップラインに沿って移動する電
子波を示し、図２４は、そのようなストリップラインを
有する基板の断面図を示す。
【００４７】図２２において、それぞれノードＮ１，Ｎ
２，Ｎ３に接続されたコンデンサＣ１１，Ｃ２１，Ｃ３
１は、図において破線枠２２内に示したストリップライ
ンに接続される。このストリップラインは、コンデンサ
Ｃ１１，Ｃ２１，Ｃ３１等の間に誘導性結合をもたらす
損失のある導電性ストリップからなる。また、このスト
リップは、アース線２３に対して、容量素子Ｃｓｌで示
した容量を呈する。したがって、使用時、時間変化する
ポテンシャルを入力端子２４に入力すると、図２３に示
すように、波はストリップライン２２に沿って転送され
る。その結果、より簡単な構成によって、クロック波形
Ｖ１〜Ｖ３に対応する波が生成される。図２４に示した
ように、ストリップライン２２は、ノードＮを定めるＭ
ＴＪおよびコンデンサの層２５の上に形成された損失の
ある導体層により構成することができる。層２５の構造
は、上述したナカザトにより開示された技術により形成
することができる。層２３は、層２５と局所的な容量性
結合を行う局所領域２６を有してもよい。
２，Ｎ３に接続されたコンデンサＣ１１，Ｃ２１，Ｃ３
１は、図において破線枠２２内に示したストリップライ
ンに接続される。このストリップラインは、コンデンサ
Ｃ１１，Ｃ２１，Ｃ３１等の間に誘導性結合をもたらす
損失のある導電性ストリップからなる。また、このスト
リップは、アース線２３に対して、容量素子Ｃｓｌで示
した容量を呈する。したがって、使用時、時間変化する
ポテンシャルを入力端子２４に入力すると、図２３に示
すように、波はストリップライン２２に沿って転送され
る。その結果、より簡単な構成によって、クロック波形
Ｖ１〜Ｖ３に対応する波が生成される。図２４に示した
ように、ストリップライン２２は、ノードＮを定めるＭ
ＴＪおよびコンデンサの層２５の上に形成された損失の
ある導体層により構成することができる。層２５の構造
は、上述したナカザトにより開示された技術により形成
することができる。層２３は、層２５と局所的な容量性
結合を行う局所領域２６を有してもよい。
【００４８】図２５は、出力電子状態を検出するために
用いた電位計の変形例を示したものであり、図１５に示
した電位計の代わりに用いることができる。この構成に
おいて、多トンネル接合ダイオード構成ＭＴＪ１には、
それぞれノードＮ３および電圧源Ｕ０に接続された側面
ゲートＣｇ１，Ｃｇ２が設けられる。また、ＭＴＪ１に
は電圧源Ｖが接続され、出力ＯＤは図示のように取り出
される。
用いた電位計の変形例を示したものであり、図１５に示
した電位計の代わりに用いることができる。この構成に
おいて、多トンネル接合ダイオード構成ＭＴＪ１には、
それぞれノードＮ３および電圧源Ｕ０に接続された側面
ゲートＣｇ１，Ｃｇ２が設けられる。また、ＭＴＪ１に
は電圧源Ｖが接続され、出力ＯＤは図示のように取り出
される。
【００４９】上記実施例において、ノードＮの論理レベ
ルは単一の電子の有無により決定したが、１ビットの情
報を表わすのに２個以上（例えば１０個）の電子を用い
るようにすることも可能である。その電子流の制御は、
やはりクーロン妨害により行われるものであり、この構
成により回路の動作範囲を拡大することが可能となる。
但し、コンデンサや電圧等のデバイスパラメータを変更
する必要があろう。
ルは単一の電子の有無により決定したが、１ビットの情
報を表わすのに２個以上（例えば１０個）の電子を用い
るようにすることも可能である。その電子流の制御は、
やはりクーロン妨害により行われるものであり、この構
成により回路の動作範囲を拡大することが可能となる。
但し、コンデンサや電圧等のデバイスパラメータを変更
する必要があろう。
【００５０】
【発明の効果】本発明によれば、クーロン妨害を利用し
て単一キャリアの流れを生成することができ、このキャ
リアの流れは予め定めたクロック周期内に発生するの
で、確実な情報転送が行える。
て単一キャリアの流れを生成することができ、このキャ
リアの流れは予め定めたクロック周期内に発生するの
で、確実な情報転送が行える。
【図１】直列に連なった論理ノードを有する本発明のロ
ジック素子の概略回路図。
ジック素子の概略回路図。
【図２】図１のロジック素子の動作を説明するための図
１と同様の回路図。
１と同様の回路図。
【図３】図２のクロック線に印加されるクロック波形の
波形図。
波形図。
【図４】許容される電子状態を説明するための、図１の
ロジック素子の２個のノードの模式図。
ロジック素子の２個のノードの模式図。
【図５】図４に示したロジック素子の許容される電子状
態の説明図。
態の説明図。
【図６】図１のロジック素子において隣接するノードに
対するクロック波形の影響の説明図。
対するクロック波形の影響の説明図。
【図７】図面に用いるノード記号の説明図。
【図８】図７のノード記号を用いて図１の回路を表わし
た回路図。
た回路図。
【図９】２次元配列状の、本発明による論理素子の概略
回路図。
回路図。
【図１０】図９の配列内の特定のノードの動作の説明
図。
図。
【図１１】図１０の構成において生じるポテンシャルの
説明図。
説明図。
【図１２】ＡＮＤおよびＮＯＴ回路を構成する配列の説
明図。
明図。
【図１３】ＡＮＤおよびＥＸＯＲ回路の説明図。
【図１４】双安定スイッチの説明図。
【図１５】電圧源および出力端子を有する、本発明によ
るロジック素子の概略回路図。
るロジック素子の概略回路図。
【図１６】４クロック波形を用いる、本ロジック素子の
変形例の説明図。
変形例の説明図。
【図１７】本発明によるロジック素子の集積回路構造の
平面図。
平面図。
【図１８】図１７に示したロジック素子の部分断面図。
【図１９】多チャネル接合（ＭＴＪ）を模式的に表わし
た説明図。
た説明図。
【図２０】図１２に示した回路の変形例の説明図。
【図２１】ストリップラインを用いたクロック線の変形
例の説明図。
例の説明図。
【図２２】ストリップラインを用いたクロック線の変形
例の説明図。
例の説明図。
【図２３】ストリップラインに沿って転送されるポテン
シャルを示すグラフ。
シャルを示すグラフ。
【図２４】図２２のストリップラインを有する、本発明
による素子の断面図。
による素子の断面図。
【図２５】エレクトロメータ（電位計）の変形例の説明
図。
図。
ＣＬ１〜ＣＬ３…クロック線、Ｃ…コンデンサ、Ｎ…ノ
ード、Ｄ…ダイオード。Ｌ…ライン。
ード、Ｄ…ダイオード。Ｌ…ライン。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 ジュリアン ホワイト
イギリス国、ケンブリッジ シー・ビ
ー・３ ０エイチ・イー、マディングレ
ー ロード（番地なし）、ヒタチ ヨー
ロッパ リミテッド キャベンディッシ
ュ ラボラトリー、ヒタチ ケンブリッ
ジ ラボラトリー アール アンド デ
ィー センター内
(56)参考文献 特開 平３−241869（ＪＰ，Ａ)
Ｌ．Ｊ．Ｇｅｅｒｌｉｇｓ， Ｖ.
Ｆ．Ａｎｄｅｒｅｇｇ， Ｐ．Ａ．Ｍ.
Ｈｏｌｗｅｇ， Ｊ．Ｅ．Ｍｏｏｉｊ,
Ｈ．Ｐｏｔｈｉｅｒ， Ｄ．Ｅｓｔｅ
ｖｅ， Ｃ．Ｕｒｂｉｎａ， Ｍ．Ｈ.
Ｄｅｖｅｒｅｔ，“Ｆｒｅｑｕｅｎｃｙ
−Ｌｏｃｋｅｄ Ｔｕｒｎｓｔｉｌｅ
Ｄｅｖｉｃｅ ｆｏｒ Ｓｉｎｇｌｅ
Ｅｌｅｃｔｒｏｎｓ”，Ｐｈｙｓｉｃａ
ｌ Ｒｅｖｉｅｗ Ｌｅｔｔｅｒｓ,
1990年 ５月28日，Ｖｏｌ． 64， Ｎ
ｏ． 22，ｐｐ． 2691−2694
Ｔ．Ａ．Ｆｕｌｔｏｎ， Ｇ．Ｊ．Ｄ
ｏｌａｎ，“Ｏｂｓｅｒｖａｔｉｏｎ
ｏｆ Ｓｉｎｇｌｅ−Ｅｌｅｃｔｒｏｎ
Ｃｈａｒｇｉｎｇ Ｅｆｆｅｃｔｓ
ｉｎ Ｓｍａｌｌ Ｔｕｎｎｅｌ Ｊｕ
ｎｃｔｉｏｎｓ”，Ｐｈｙｓｉｃａｌ
Ｒｅｖｉｅｗ Ｌｅｔｔｅｒｓ，1987年
７月 ６日，Ｖｏｌ． 59， Ｎｏ.
１，ｐｐ． 109−112
Ｌ．Ｓ．Ｋｕｚｍｉｎ， Ｐ．Ｄｅｌ
ｓｉｎｇ， Ｔ． Ｃｌａｅｓｏｎ,
“Ｓｉｎｇｌｅ−Ｅｌｅｃｔｒｏｎ Ｃ
ｈａｒｇｉｎｇ Ｅｆｆｅｃｔｓ ｉｎ
Ｏｎｅ−Ｄｉｍｅｎｓｉｏｎａｌ Ａ
ｒｒａｙｓ ｏｆ Ｕｌｔｒａｓｍａｌ
ｌ Ｔｕｎｎｅｌ Ｊｕｎｓｔｉｏｎ
ｓ”，Ｐｈｙｓｉｃａｌ Ｒｅｖｉｅｗ
Ｌｅｔｔｅｒｓ，1989年 ５月24日,
Ｖｏｌ． 62， Ｎｏ． 21，ｐｐ．
2539−2542
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/66
H03K 19/08
Ｗｅｂ ｏｆ Ｓｃｉｅｎｃｅ
Claims (11)
- 【請求項１】ロジック素子であって、複数の 電荷蓄積ノードと、前記複数の電荷蓄積ノード間に接続される複数の 障壁手
段と、前記複数の電荷蓄積ノードへ複数のクロック波形を与え
る複数のクロック線と、 前記クロック線から供給される クロック周期内に第１の
電荷蓄積ノードの電荷キャリアが前記障壁手段を通過し
て第２の電荷蓄積ノードへ達する確率を選択的に変更す
るクロック手段とを備え、 前記電荷蓄積ノードにおける電荷の量がクーロン妨害(C
oulomb blockade)により制限されて、第１および第２の
論理レベルが定められ、 さらに、前記電荷蓄積ノードの論理レベルに応じて、複
数の異なる論理状態を有する出力論理信号を生成する出
力論理手段とを備えたことを特徴とするロジック素子。 - 【請求項２】請求項１記載のロジック素子において、 前記クロック周期内に前記第１の電荷蓄積ノードの電荷
キャリアが前記障壁を通過して前記第２の電荷蓄積ノー
ドへ達するか否かに影響を与えるように、前記第１およ
び第２の電荷蓄積ノードに対してポテンシャルを与える
論理制御手段を設け、これにより前記第１および第２の
電荷蓄積ノードの論理レベルを制御することを特徴とす
るロジック素子。 - 【請求項３】請求項１または２に記載のロジック素子に
おいて、 前記障壁手段として第１および第２の障壁手段を有し、 該第１の障壁手段は前記第１の電荷蓄積ノードに接続さ
れ、 前記第２の障壁手段は前記第１の電荷蓄積ノードと第２
の電荷蓄積ノードとの間に接続され、 前記クロック手段は、電荷が前記障壁手段を通過する確
率を周期的に増減する手段を有し、前記クロック手段により、 電荷が前記第１の障壁手段を
通過して前記第１の電荷蓄積ノードへ到達可能とすると
ともに、続いて、前記クロック手段により、電荷が前記
第１の電荷蓄積ノードから前記第２の障壁手段を通過し
て前記第２の電荷蓄積ノードへ到達可能とすることを特
徴とするロジック素子。 - 【請求項４】請求項１〜３のいずれか１項に記載のロジ
ック素子において、前記 複数の電荷蓄積ノードの一部からなる第１論理ユニ
ットと、前記第１ 論理ユニットの論理状態を前記複数の電荷蓄積
ノードの一部からなる第２論理ユニットへ結合する手段
と、を備えることを特徴とするロジック素子。 - 【請求項５】請求項４記載のロジック素子において、 前記複数の電荷蓄積ノードの少なくとも一つの状態を検
出するクーロン電位計を有することを特徴とするロジッ
ク素子。 - 【請求項６】請求項１〜５のいずれか１項に記載のロジ
ック素子において、前記障壁手段は、少なくとも一つのトンネル接合により
構成される ことを特徴とするロジック素子。 - 【請求項７】請求項６に記載のロジック素子において、前記障壁手段は、直列接続された第１および第２のトン
ネルダイオードにより構成される ことを特徴とするロジ
ック素子。 - 【請求項８】請求項７に記載のロジック素子において、前記障壁手段は、多トンネル接合により構成される こと
を特徴とするロジック素子。 - 【請求項９】請求項１〜８のいずれか１項に記載のロジ
ック素子において、前記電荷蓄積ノードは、基板上に形成された導電性トラ
ックを有し、 前記障壁手段は、前記導電性トラック上に電気的絶縁領
域を介して横たわる導電性チャネルを有するトンネルダ
イオードにより構成される ことを特徴とするロジック素
子。 - 【請求項１０】請求項９記載のロジック素子において、前記導電性トラック上に横たわる少なくとも１本のクロ
ック線を有する ことを特徴とするロジック素子。 - 【請求項１１】請求項１〜３のいずれか１項に記載のロ
ジック素子において、前記複数の電荷蓄積ノードのそれ
ぞれは第１コンデンサを介して前記クロック線に接続さ
れ、第２コンデンサを介して接地されていることを特徴
とするロジック素子。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9206812.1 | 1992-03-25 | ||
| GB929206812A GB9206812D0 (en) | 1992-03-25 | 1992-03-25 | Logic device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06224411A JPH06224411A (ja) | 1994-08-12 |
| JP3462524B2 true JP3462524B2 (ja) | 2003-11-05 |
Family
ID=10713037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06701893A Expired - Fee Related JP3462524B2 (ja) | 1992-03-25 | 1993-03-25 | ロジック素子 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0562751B1 (ja) |
| JP (1) | JP3462524B2 (ja) |
| DE (1) | DE69319361T2 (ja) |
| GB (1) | GB9206812D0 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9415718D0 (en) | 1994-08-03 | 1994-09-21 | Hitachi Europ Ltd | Conduction control device |
| GB2328096B (en) * | 1997-08-01 | 2001-10-17 | Simon Charles Benjamin | Cellular circuitry |
| DE19738115C1 (de) | 1997-09-01 | 1999-03-18 | Siemens Ag | Schaltungsanordnung mit Einzelelektron-Bauelementen, Verfahren zu deren Betrieb und Anwendung des Verfahrens zur Addition von Binärzahlen |
| GB9724642D0 (en) | 1997-11-21 | 1998-01-21 | British Tech Group | Single electron devices |
| DE19820050C1 (de) * | 1998-05-05 | 1999-03-25 | Siemens Ag | Schaltungsanordnung mit Einzelelektron-Bauelementen und Verfahren zu deren Betrieb |
| GB9925213D0 (en) | 1999-10-25 | 1999-12-22 | Univ Cambridge Tech | Magnetic logic elements |
| TWI557749B (zh) * | 2013-06-13 | 2016-11-11 | 中村維男 | 直接轉移跨步記憶體及使用該記憶體之電腦系統 |
-
1992
- 1992-03-25 GB GB929206812A patent/GB9206812D0/en active Pending
-
1993
- 1993-03-16 DE DE1993619361 patent/DE69319361T2/de not_active Expired - Fee Related
- 1993-03-16 EP EP19930301982 patent/EP0562751B1/en not_active Expired - Lifetime
- 1993-03-25 JP JP06701893A patent/JP3462524B2/ja not_active Expired - Fee Related
Non-Patent Citations (3)
| Title |
|---|
| Ｌ．Ｊ．Ｇｅｅｒｌｉｇｓ， Ｖ．Ｆ．Ａｎｄｅｒｅｇｇ， Ｐ．Ａ．Ｍ．Ｈｏｌｗｅｇ， Ｊ．Ｅ．Ｍｏｏｉｊ， Ｈ．Ｐｏｔｈｉｅｒ， Ｄ．Ｅｓｔｅｖｅ， Ｃ．Ｕｒｂｉｎａ， Ｍ．Ｈ．Ｄｅｖｅｒｅｔ，"Ｆｒｅｑｕｅｎｃｙ−Ｌｏｃｋｅｄ Ｔｕｒｎｓｔｉｌｅ Ｄｅｖｉｃｅ ｆｏｒ Ｓｉｎｇｌｅ Ｅｌｅｃｔｒｏｎｓ"，Ｐｈｙｓｉｃａｌ Ｒｅｖｉｅｗ Ｌｅｔｔｅｒｓ，１９９０年 ５月２８日，Ｖｏｌ． ６４， Ｎｏ． ２２，ｐｐ． ２６９１−２６９４ |
| Ｌ．Ｓ．Ｋｕｚｍｉｎ， Ｐ．Ｄｅｌｓｉｎｇ， Ｔ． Ｃｌａｅｓｏｎ，"Ｓｉｎｇｌｅ−Ｅｌｅｃｔｒｏｎ Ｃｈａｒｇｉｎｇ Ｅｆｆｅｃｔｓ ｉｎ Ｏｎｅ−Ｄｉｍｅｎｓｉｏｎａｌ Ａｒｒａｙｓ ｏｆ Ｕｌｔｒａｓｍａｌｌ Ｔｕｎｎｅｌ Ｊｕｎｓｔｉｏｎｓ"，Ｐｈｙｓｉｃａｌ Ｒｅｖｉｅｗ Ｌｅｔｔｅｒｓ，１９８９年 ５月２４日，Ｖｏｌ． ６２， Ｎｏ． ２１，ｐｐ． ２５３９−２５４２ |
| Ｔ．Ａ．Ｆｕｌｔｏｎ， Ｇ．Ｊ．Ｄｏｌａｎ，"Ｏｂｓｅｒｖａｔｉｏｎ ｏｆ Ｓｉｎｇｌｅ−Ｅｌｅｃｔｒｏｎ Ｃｈａｒｇｉｎｇ Ｅｆｆｅｃｔｓ ｉｎ Ｓｍａｌｌ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎｓ"，Ｐｈｙｓｉｃａｌ Ｒｅｖｉｅｗ Ｌｅｔｔｅｒｓ，１９８７年 ７月 ６日，Ｖｏｌ． ５９， Ｎｏ． １，ｐｐ． １０９−１１２ |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0562751A3 (en) | 1994-05-18 |
| EP0562751A2 (en) | 1993-09-29 |
| DE69319361T2 (de) | 1999-04-01 |
| GB9206812D0 (en) | 1992-05-13 |
| JPH06224411A (ja) | 1994-08-12 |
| EP0562751B1 (en) | 1998-07-01 |
| DE69319361D1 (de) | 1998-08-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |