JP3449997B2 - 半導体素子のテスト方法、そのテスト基板 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体素子のテスト方
法、そのテスト基板に関するものである。

【０００２】

【従来の技術】半導体素子は実装する前に、１５０℃の
加熱雰囲気中で機能テストを行い、欠陥／不具合を出さ
せるバーンインテストを実施する。半導体素子がパッケ
ージングされていれば、パッケージのリードをソケット
に挿入し、テストが可能であるが、パッケージされてい
ないベアチップと呼ばれる半導体素子をテストすること
は、半導体素子の電気接続用電極全部にテスト用のピン
を均一に接触させることは困難であるとされてきた。

【０００３】このようなことから、図１４に示す方法が
開発されている（第３４回ＳＨＭ技術講演会予稿集、第
１９〜２３頁、塚田）。図１４において、３は半導体素
子、４０は高融点はんだ、４１は低融点はんだ、４２は
テスト配線、４３はテスト基板を示す。ａ図において、
半導体素子３には高融点はんだ４０が蒸着等で形成さ
れ、ｂ図において、高融点はんだ４０には低融点はんだ
４１が積層される。つまり、溶融したはんだを有する容
器の底板に穴を設けておき、溶融はんだに空気などで圧
力を加え、容器の穴より押し出されたはんだを半導体素
子３の高融点はんだ４０上に堆積することによって、低
融点はんだ４１が高融点はんだ４０上に形成される。そ
して、ｃ図において、低融点はんだ４１の下面をテスト
配線４２先端部の上面に接合させる一方、テスト配線４
２の後端部に図外のソケットを接続し、加熱雰囲気中で
機能テストを行う。さらに、ｄ図において、テスト後に
加熱して低融点はんだ４１を溶融させ、半導体素子３を
テスト基板４３のテスト配線４２より取り外す。低融点
はんだ４１はテスト基板４３に残る。最後に、ｅ図にお
いて、テストで良品と確認された半導体素子３の高融点
はんだ４０上に、低融点はんだ４１を再度形成し、この
良品の半導体素子３の実装に備える。

【０００４】

【発明が解決しようとする課題】図１４に示した従来の
半導体素子のテスト方法は突起電極が、それぞれ別々の
方法で形成された高融点はんだ４０と低融点はんだ４１
の２層で構成され、テスト後、低融点はんだ４１を再度
形成しなければならず、工程が繁雑である第一の問題点
がある。高融点はんだ４０上に、低融点はんだ４１を形
成するため、２つのはんだの位置がずれ、微細な突起電
極が形成できない第ニの問題がある。

【０００５】この発明は上記課題を解決するためになさ
れたもので、半導体素子のテスト方法とテスト基板及び
そのテスト基板の製造方法を提供することを目的とす
る。

【０００６】

【課題を解決するための手段】請求項１に記載した第１
の発明に係る半導体素子のテスト方法は、テスト配線を
有するテスト基板のテスト配線の不在な表面に突起電極
をテスト配線の先端面に接続させて形成する工程と、こ
のテスト基板の突起電極に半導体素子の電気接続用電極
を接合する工程と、この半導体素子を加熱雰囲気中でテ
ストする工程と、このテスト終了後に半導体素子をテス
ト基板より剥離することによってその半導体素子の電気
接続用電極が突起電極を供連れさせてテスト基板から剥
離して半導体素子が電気接続用電極に突起電極を有する
形態となる工程とからなるものである。

【０００７】請求項２に記載した第２の発明に係る半導
体素子のテスト方法は、第１の発明のテスト終了後に半
導体素子をテスト基板より剥離することによって半導体
素子が電気接続用電極に突起電極を有する形態となる工
程の後に、上記電気接続用電極に設けられた突起電極の
テスト基板からの剥離部をエッチングする工程を付加し
たものである。

【０００８】請求項３に記載した第３の発明に係る半導
体素子のテスト方法は、第１の発明のテスト終了後に半
導体素子をテスト基板より剥離することによって半導体
素子が電気接続用電極に突起電極を有する形態となる工
程の後に、上記電気接続用電極に設けられた突起電極の
テスト基板からの剥離部を研磨する工程を付加したもの
である。

【０００９】

【００１０】請求項４に記載した第４の発明に係る半導
体素子のテスト基板は、第１〜３の発明の半導体素子の
テスト方法に用いられるテスト基板において、テスト基
板の突起電極を除く表面に配置されたテスト配線が高分
子樹脂で覆われ、この高分子樹脂のテスト配線より外側
が突起電極を除くテスト基板の表面に接合されたもので
ある。

【００１１】請求項５に記載した第５の発明に係る半導
体素子のテスト基板は、第１〜３の発明の半導体素子の
テスト方法に用いられるテスト基板において、突起電極
がめっきで形成されたものである。

【００１２】

【００１３】請求項６に記載した第６の発明に係る半導
体素子のテスト基板は、第１〜３の発明の半導体素子の
テスト方法に用いられるテスト基板において、突起電極
はテスト配線にテスト配線の厚さ以下の薄膜導体で接続
されたものである。

【００１４】

【００１５】請求項７に記載した第７の発明に係る半導
体素子のテスト基板は、第１〜３の発明の半導体素子の
テスト方法に用いられるテスト基板において、前記突起
電極と可撓性を有する高分子樹脂からなるテスト基板の
表面との間に金薄膜が介在されたものである。

【００１６】

【００１７】

【作用】第１の発明の半導体素子のテスト方法は、テス
ト終了後に、半導体素子をテスト基板から剥離すると、
この半導体素子の引き剥がしにおいては、突起電極と電
気接続用電極とが金属同士の接合で、突起電極とテスト
基板とが金属とセラミックとの接合であるので、突起電
極の電気接続用電極との密着力の方が突起電極のテスト
基板との密着力よりも大きいため、突起電極が半導体素
子と一体となってテスト基板から剥離し、半導体素子が
その電気接続用電極それぞれに突起電極を有する形態と
なるから、突起電極がテスト基板から容易に剥離し、テ
ストの工程が簡略化され、テストのコストが低減する。

【００１８】第２の発明の半導体素子のテスト方法は、
半導体素子とともに突起電極をテスト基板から剥離後、
突起電極の先端部をエッチングするので、突起電極の表
面が清浄になり、半導体素子の配線基板への接続がよく
なる。

【００１９】第３の発明の半導体素子のテスト方法は、
半導体素子とともに突起電極をテスト基板から剥離後、
突起電極の先端部を研磨するので、突起電極の高さが揃
い、半導体素子の配線基板への接続がよくなる。

【００２０】

【００２１】第４の発明のテスト基板は、高分子樹脂が
突起電極を除きテスト配線を覆い、高分子樹脂がテスト
配線を保持するので、半導体素子をテスト基板から剥離
する際、半導体素子への供連れによって突起電極がテス
ト基板から剥離するとき、テスト配線の剥離が防止され
る。

【００２２】第５の発明のテスト基板は、突起電極をめ
っきで形成するので、多種類の金属からなる突起電極が
容易に得られる。

【００２３】

【００２４】第６の発明のテスト基板は、突起電極とテ
スト配線とをテスト配線より薄い薄膜導体で接続するの
で、テスト配線を残して、突起電極の剥離が容易とな
る。

【００２５】

【００２６】第７の発明のテスト基板は、高分子樹脂で
構成されたテスト基板と突起電極との間に金薄膜を設け
るので、突起電極とテスト基板との密着力が小さくな
り、半導体素子のテスト基板からの剥離が容易になる。

【００２７】

【００２８】

【実施例】以下、この発明の各実施例を図１乃至図１４
を用い、前述の従来例と同一部分に同一符号を付して説
明する。

【００２９】実施例１．図１はこの発明の実施例１によ
る半導体素子のテスト方法に使用するテスト基板とテス
トを行うための半導体素子と分解した斜視図を示し、図
２はこの実施例１による半導体素子のテスト方法の断面
図を示し、図２のａ図はテスト基板１０上に突起電極１
２を形成した状態であり、図２のｂ図は突起電極１２に
半導体素子３を接合した状態であり、図２のｃ図はテス
トを実施する状態であり、図２のｄ図は半導体素子３を
テスト基板１０から剥離した状態である。図１におい
て、半導体素子３は物理的な素子形成プロセスを経たウ
エハから切り出されその一表面に信号伝送用および給電
用などの電気接続用電極３ａが設けられたベアチップに
なっている。テスト基板１０はセラミックで形成され、
このテスト基板１０の一表面に半導体素子３の電気接続
用電極３ａと同数のテスト配線１０ａがあらかじめ形成
され、各テスト配線１０ａのテスト基板１０の左右縁に
延設された終端部はテスト基板１０の左右縁に装着され
たコネクタ１１と電気的に接続され、各テスト配線１０
ａの先端部のテスト基板１０上には突起電極１２が配置
され、これらの突起電極１２は半導体素子３の電気接続
用電極３ａと対向するように位置している。

【００３０】上記半導体素子３のテスト方法を図２を用
いて説明する。ａ図に示すように、テスト配線１０ａが
形成されたテスト基板１０には突起電極１２の形成部分
が露出するようにレジストをパターニングした後、錫と
鉛をマスク蒸着し、加熱とレジスト除去とにより、突起
電極１２を形成する。この形成された突起電極１２はそ
の側面がテスト配線１０ａの先端面に接触されている。
次にｂ図に示すように、突起電極１２上に半導体素子３
の電気接続用電極３ａを突起電極１２上面に接触させ、
加熱と加圧を行うことによって電気接続用電極３ａを突
起電極１２に接合する。そしてｃ図に示すように、テス
ト配線１０ａにコネクタ１１を接続した状態で、半導体
素子３を１５０℃の加熱雰囲気中にさらし、コネクタ１
１から半導体素子３に通電し、半導体素子３のバーイン
テストを実施する。このバーインテストが終了したら、
半導体素子３をテスト基板１０から引き剥がす。この半
導体素子３の引き剥がしにおいては、突起電極１２と電
気接続用電極３ａとが金属同士の接合で、突起電極１２
とテスト基板１０とが金属とセラミックとの接合である
ので、突起電極１２の電気接続用電極３ａとの密着力の
方が突起電極１２のテスト基板１０との密着力よりも大
きいため、ｄ図に示すように、突起電極１２が半導体素
子３と一体となってテスト基板１０から剥離し、半導体
素子３がその電気接続用電極３ａそれぞれに突起電極１
２を有する形態となる。この後、ａ図に示すように、テ
スト基板１０に突起電極１２を上記と同様な方法で新た
に形成した後、ｂ図に示すように新たな半導体素子３を
突起電極１２に接合して、ｃ図に示すバーインテスト
と、ｄ図に示す半導体素子３のテスト基板１０からの剥
離とを順次経由することによって、半導体素子３のテス
トが繰り返される。

【００３１】したがって、この実施例１の半導体素子３
のテスト方法によれば、バーインテストの終了に伴い、
半導体素子３に突起電極１２が形成されるので、半導体
素子３への突起電極１２の形成とテストとを同時に行う
ため、テスト工程が簡略となり、テストの低コストが図
れる。

【００３２】なお、この実施例１ではテスト基板１０の
材料としてセラミックを用い、セラミック基板上に直に
テスト配線１０ａを形成した場合を例として図示して説
明したが、テスト基板１０としてセラミック基板上にポ
リイミド、エポキシなどの高分子材料の層を形成し、そ
の上にテスト配線１０ａを形成したものでも同様の効果
が得られる。

【００３３】実施例２．図３はこの発明の実施例２によ
る半導体素子のテスト方法の断面図を示し、ａ図はテス
ト後の半導体素子剥離状態であり、ｂ図は半導体素子の
後処理状態である。ａ図に示すように、テスト後におい
て半導体素子３をテスト基板１０から剥がすと、突起電
極１２の電気接続用電極３ａとの密着力の方が薄膜導体
１７のテスト基板１０との密着力よりも大きいため、薄
膜導体１７および突起電極１２が半導体素子３と一体と
なってテスト基板１０から剥離し、半導体素子３がその
電気接続用電極３ａそれそれに突起電極１２を有する形
態となる。この後、ｂ図に示すように、テスト基板１０
から剥がした半導体素子３の表面をエッチャントにさら
し、薄膜導体１７をエッチングする。この薄膜導体１７
に銅を用いた場合、エッチャントとしては過硫化アンモ
ニウム溶液を用いる。

【００３４】したがって、この実施例２の半導体素子の
テスト方法によれば、半導体素子３をテスト基板１０か
ら剥離後、半導体素子３に接合された突起電極１２をエ
ッチングし、突起電極１２から薄膜導体１７を除去する
ので、突起電極１２の表面が清浄され、半導体素子３の
テスト後の半導体素子３を搭載する配線基板との接合の
信頼性が向上できる。

【００３５】実施例３．図４はこの発明の実施例３によ
る半導体素子のテスト方法の断面図を示し、ａ図はテス
ト後の半導体素子剥離状態であり、ｂ図は半導体素子の
後処理状態である。ａ図に示すように、テスト後におい
て半導体素子３をテスト基板１０から剥がすと、突起電
極１２の電気接続用電極３ａとの密着力の方が薄膜導体
１７のテスト基板１０との密着力よりも大きいため、薄
膜導体１７および突起電極１２が半導体素子３と一体と
なってテスト基板１０から剥離し、半導体素子３がその
電気接続用電極３ａそれぞれに突起電極１２を有する形
態となる。この後、ｂ図に示すように、テスト基板１０
から剥がした突起電極１２の下部を研磨し、薄膜導体１
７を除去する。この研磨はポリウレタン製の不織布上
で、研磨液としてコロイダルシリカを用いて行う。

【００３６】したがって、この実施例３の半導体素子の
テスト方法によれば、半導体素子３をテスト基板１０か
ら剥離後、半導体素子３に接合された突起電極１２を研
磨するので、突起電極１２の表面が清浄されるととも
に、突起電極１２の高さを揃えることができ、半導体素
子３をテスト後の半導体素子３を搭載する配線基板に実
装するとき、半導体素子３の突起電極１２の全ての高さ
が揃い、接合の信頼性が向上できる。

【００３７】実施例４．図５はこの発明の実施例４によ
るテスト基板の断面図を示す。図５において、テスト基
板１０はセラミックで構成され、その一表面にはテスト
配線１０ａを有する。このテスト配線１０ａはレジスト
を用いた写真製版技術とスパッタなどの成膜技術とでテ
スト基板１０上に薄膜に形成される。このテスト配線１
０ａの形成後において、突起電極１２の形成部分を除
き、テスト配線１０ａを含むテスト基板１０上にレジス
トをパターニングする。そして、錫と鉛をマスク蒸着
し、加熱し、レジストを除去することにより、突起電極
１２がテスト基板１０上に形成される。この突起電極１
２の側面はテスト配線１０ａの先端面で接触し、突起電
極１２の下端面がテスト基板１０の表面に直に接触して
いる。

【００３８】したがって、この実施例４のテスト基板１
０によれば、突起電極１２がセラミック製のテスト基板
１０の表面に形成され、突起電極１２の側面が薄膜に形
成されたテスト配線１０ａの端面に接続された構造であ
るので、上記実施例１で説明した半導体素子３のバーイ
ンテストにおいて、突起電極１２のテスト基板１０との
密着力が突起電極１２の電気接続用電極３ａとの密着力
よりも小さくでき、半導体素子３のテスト後に、半導体
素子３のテスト基板１０からの剥離が容易になるととも
に、半導体素子３への突起電極１２形成とテストとを同
時に行うことができる。

【００３９】なお、この実施例４ではテスト基板１０と
してセラミック基板上に直にテスト配線１０ａを形成し
た場合を例として図示して説明したが、図６に示すよう
に、セラミックまたは例えばプリント基板などのような
剛性を有する高分子材料などの材料からなる基板１３上
にポリイミドまたはエポキシなどの絶縁体１４を層状に
形成し、その上にテスト配線１０ａと突起電極１２とを
形成したものでも同様の効果が得られる。

【００４０】実施例５．図７はこの発明の実施例５によ
るテスト基板であって、ａ図は断面図を示し、ｂ図はａ
図のＡ−Ａ線断面図を示す。図７において、テスト基板
１０の一表面にはテスト配線１０ａと突起電極１２とを
有し、このテスト配線１０ａを含むテスト基板１０の一
表面にはコート膜１６を有する。このコート膜１６はテ
スト配線１０ａの形成後で突起電極１２の形成前までの
間か、またはテスト配線１０ａと突起電極１２との形成
後に、ポリイミドをテスト配線１０ａを含むテスト基板
１０の一表面全体に塗布し、写真製版技術を用いて、突
起電極１２上のコート膜１６を除去する。

【００４１】したがって、この実施例５のテスト基板１
０によれば、図７のｂ図に示すように、テスト配線１０
ａを被覆したコート膜１６の両側がテスト基板１０上に
接合する構造であるので、コート膜１６がテスト配線１
０ａを固定する役割を持つため、半導体素子３（図２参
照）をテスト基板１０より剥離する際、突起電極１２の
テスト基板１０からの剥離に伴うテスト配線１０ａの剥
離を確実に防止できる。

【００４２】なお、この実施例５ではコート膜１６の材
料としてポリイミドを用いたが、エポキシなどの高分子
材料を用いても同様の効果が期待できる。

【００４３】実施例６．図８はこの発明の実施例６によ
るテスト基板の製造方法の断面図を示し、ａ図はテスト
配線形成後の状態であり、ｂ図は突起電極形成の予備段
階の状態であり、ｃ図はテスト基板完成状態である。先
ず、ａ図において、テスト配線１０ａがテスト基板１０
の一表面に形成された後、テスト配線１０ａを含むテス
ト基板１０の一表面全面に銅などの薄膜導体１７をスパ
ッタまたは蒸着などにより形成する。ここでは、薄膜導
体１７をスパッタなどのドライによる方法を用いたが、
無電解めっきによる方法を用いてもよい。次に、ｂ図に
示すように、薄膜導体１７上にレジスト１８をパターニ
ングして突起電極形成用孔１９を形成する。そして、ｃ
図に示すように、突起電極形成用孔１９に露出する薄膜
導体１７を電極として、電気めっきにより突起電極１２
を突起電極形成用孔１９内に析出し形成した後、レジス
ト１８と薄膜導体１７とを除去する。

【００４４】したがって、この実施例６のテスト基板の
製造方法によれば、突起電極をめっきで形成するので、
容易に多種類の金属からなる突起電極１２を得ることが
できる。

【００４５】なお、この実施例６では薄膜導体１７の材
料としては銅を用いたが、アルミニウムなど金属であれ
ば同等の効果がある。また、突起電極１２の材料として
はんだを用いたが、金を用いてもよい。

【００４６】実施例７．図９はこの発明の実施例７によ
るテスト基板の断面図を示す。この実施例７は上記実施
例６の製造方法によって多種類の金属で突起電極１２を
形成したものである。図９において、突起電極１２は薄
膜導体１７側から第１層１２ａ、第２層１２ｂおよび第
３層１２ｃを順に積層して形成され、第１層１２ａと第
２層１２ｂの材料ははんだを用い、第２層１２ｂの材料
は銅を用いたが、第１層１２ａと第３層１２ｃの材料と
して金を用い、第２層１２ｂの材料として銅を用いても
よい。また、この実施例７では突起電極１２の材料を２
種類で構成したが、各層ごとに異なる材料の３種類で構
成してもよく、第１層１２ａの材料は突起電極１２とプ
リント配線基板との接続関係によって決定され、第３層
１２ｃの材料は突起電極１２半導体素子３との接続関係
によって決定される。また、第１層１２ａ、第２層１２
ｂおよび第３層１２ｃそれぞれの界面にはそれぞれの材
料の密着力を大きくするために、厚さ数千オングストロ
ームの金属層、例えばチタン、クロム、ニッケルなどを
形成してもよい。

【００４７】したがって、この実施例７のテスト基板に
よれば、突起電極１２を複数の金属で構成した構造であ
るので、はんだ接続だけでなく、金−金の熱拡散接合も
可能になり、突起電極１２のテスト後の半導体素子を搭
載する配線基板との接合を広範囲な条件で行うことがで
きる。

【００４８】実施例８．図１０はこの発明の実施例８に
よるテスト基板の断面図を示す。この実施例８は上記実
施例６の製造方法によって突起電極１２を形成したもの
であるが、図１０に示すように、突起電極１２とテスト
配線１０ａとの間に隙間２０を形成した点に特徴があ
る。つまり、テスト配線１０ａの先端部を突起電極形成
部分より隙間２０だけ離して形成しておき、突起電極形
成用のレジストのパターニング時に、突起電極形成用孔
を上記テスト配線１０ａの先端部から隙間２０だけ離れ
た正規位置に形成しておくことにより、突起電極１２を
形成する。この突起電極１２の形成後にレジストを除去
すると、突起電極１２とテスト配線１０ａとの間に隙間
２０が形成され、この隙間２０には薄膜導体１７の一部
が細幅で露出する。

【００４９】したがって、この実施例８のテスト基板に
よれば、突起電極１２とテスト配線１０ａとをテスト配
線１０ａの厚さ以下の薄膜導体１７で接続した構造であ
るので、テスト後に半導体素子を剥がすとき、半導体素
子と一緒に剥がれる突起電極１２の剥がれ力がテスト配
線１０ａの先端部に伝わらず、突起電極１２で連れ上が
る薄膜導体１７からの極小な力が作用するだけであり、
この薄膜導体１７はテスト配線１０ａをテスト基板１０
から剥離する以前に切断される。結果として、テスト配
線１０ａはテスト基板１０に確実に残り、突起電極１２
が薄膜導体１７を引き連れてテスト基板１０から剥離さ
れるので、突起電極１２の剥離が容易に行える。

【００５０】実施例９．図１１はこの発明の実施例９に
よるテスト基板の断面図を示す。図１１において、テス
ト基板１０Ａはポリイミドなどの高分子材料で構成され
た可撓性を有し、このテスト基板１０Ａの一表面にテス
ト配線１０ａが形成され、突起電極形成部分のテスト基
板１０Ａ上には薄膜導体１７が形成され、この薄膜導体
１７上には突起電極１２が形成されている。上記テスト
配線１０ａは、テスト配線１０ａとしての導体フィルム
をテスト基板１０Ａに図外の接着剤で接合するか、また
はテスト基板１０Ａ上にテスト配線１０ａとしての導体
をスパッタまたは蒸着するか、さらにはテスト基板１０
Ａ上にテスト配線１０ａとしての導体をめっきするかの
いずかで形成できる。また、テスト基板１０Ａの高分子
材料としてはエポキシなどを用いてもよい。

【００５１】したがって、この実施例９のテスト基板に
よれば、テスト基板１０Ａが高分子材料で可撓性を有す
る構造であるので、テスト後に半導体素子を剥がすと
き、突起電極１２が高分子材料との剥離良好性に起因し
てテスト基板１０Ａより容易に剥離できる。

【００５２】実施例１０．図１２はこの発明の実施例１
０によるテスト基板の断面図を示す。この実施例１０は
上記実施例９のテスト基板の薄膜導体１７を金薄膜２１
に代替したものである。つまり図１２において、ポリイ
ミドやエポキシなどの高分子材料で構成された可撓性を
有するテスト基板１０Ａの一表面にはテスト配線１０ａ
が形成され、突起電極形成部分のテスト基板１０Ａ上に
は金薄膜２１がスパッタまたは蒸着によって形成され、
この金薄膜２１上には突起電極１２が形成されている。

【００５３】したがって、この実施例１０のテスト基板
によれば、高分子材料で可撓性を有するテスト基板１０
Ａ上に金薄膜２１を介在させて突起電極１２を設けた構
造であるので、金薄膜２１の高分子材料との密着力が極
めて弱いことに起因し、テスト後に半導体素子を剥がす
とき、突起電極１２をテスト基板１０Ａより容易に剥離
できる。

【００５４】実施例１１．図１３はこの発明の実施例１
１によるテスト基板の製造方法の断面図を示し、ａ図は
突起電極形成状態であり、ｂ図は突起電極研磨後の状態
である。ａ図において、セラミックで形成されたテスト
基板１０はその一表面上にテスト配線１０ａと薄膜導体
１７とを有し、この薄膜導体１７はその上に突起電極１
２を有する。半導体技術のミクロ的な点からすると、突
起電極１２は薄膜導体１７上に形成されたときその高さ
が異なる可能性がある。そこで、突起電極１２の形成後
に、突起電極１２の上面を研磨し、ｂ図に示すように突
起電極１２の高さを揃える。この研磨はポリウレタン製
の不織布上で、研磨液としてコロイダルシリカを用いて
行う。

【００５５】したがって、この実施例１１のテスト基板
の製造方法によれば、突起電極１２の形成後に、突起電
極１２の上面を研磨するので、突起電極１２の高さを揃
えることができ、突起電極１２の半導体素子との均一な
接合が可能になる。

【００５６】

【発明の効果】第１の発明によれば、テスト終了後に、
半導体素子をテスト基板から剥離すると、この半導体素
子の引き剥がしにおいては、突起電極と電気接続用電極
とが金属同士の接合で、突起電極とテスト基板とが金属
とセラミックとの接合であるので、突起電極の電気接続
用電極との密着力の方が突起電極のテスト基板との密着
力よりも大きいため、突起電極が半導体素子と一体とな
ってテスト基板から剥離し、半導体素子がその電気接続
用電極それぞれに突起電極を有する形態となるから、突
起電極がテスト基板から容易に剥離し、テスト工程が簡
略化され、テストのコストが低減できるという効果があ
る。

【００５７】第２の発明によれば、半導体素子とともに
突起電極をテスト基板から剥離後、突起電極の先端部を
エッチングする構成であるので、突起電極の表面が清浄
になり、半導体素子の配線基板への接続が向上できると
いう効果がある。

【００５８】第３の発明によれば、半導体素子とともに
突起電極をテスト基板から剥離後、突起電極の先端部を
研磨する構成であるので、突起電極の高さが揃い、半導
体素子の配線基板への接続がよくなるという効果があ
る。

【００５９】

【００６０】第４の発明によれば、高分子樹脂が突起電
極を除きテスト配線を覆い、高分子樹脂がテスト配線を
保持する構成であるので、半導体素子をテスト基板から
剥離する際、半導体素子への供連れによって突起電極が
テスト基板から剥離するとき、テスト配線の剥離が防止
できるという効果がある。

【００６１】第５の発明によれば、突起電極をめっきで
形成する構成であるので、多種類の金属からなる突起電
極が容易に得ることができるという効果がある。

【００６２】

【００６３】第６の発明によれば、突起電極とテスト配
線とをテスト配線より薄い薄膜導体で接続する構成であ
るので、テスト配線を残して、突起電極の剥離が容易に
できるという効果がある。

【００６４】

【００６５】第７の発明によれば、高分子樹脂で構成さ
れたテスト基板と突起電極との間に金薄膜を設ける構成
であるので、突起電極とテスト基板との密着力が小さく
なり、半導体素子のテスト基板からの剥離が容易にでき
るという効果がある。

【００６６】

【図面の簡単な説明】

【図１】実施例１のテスト基板と半導体素子とを分解し
た斜視図である。

【図２】実施例１のテスト方法を示す断面図である。

【図３】実施例２のテスト方法を示す断面図である。

【図４】実施例３のテスト方法を示す断面図である。

【図５】実施例４のテスト基板の断面図である。

【図６】実施例４の異なる例を示す断面図である。

【図７】実施例５のテスト基板の断面図である。

【図８】実施例６のテスト基板の製造方法を示す断面図
である。

【図９】実施例７のテスト基板の断面図である。

【図１０】実施例８のテスト基板の断面図である。

【図１１】実施例９のテスト基板の断面図である。

【図１２】実施例１０のテスト基板の断面図である。

【図１３】実施例１１のテスト基板の製造方法を示す断
面図である。

【図１４】従来の半導体素子のテスト方法を示す説明図
である。

【符号の説明】

３ 半導体素子 ３ａ 電気接続用電極 １０ テスト基板 １０ａ テスト配線 １２ 突起電極 １６ コート膜

───────────────────────────────────────────────────── フロントページの続き (72)発明者 石崎 光範 尼崎市塚口本町８丁目１番１号 三菱電 機株式会社 生産技術研究所内 (72)発明者 林 修 尼崎市塚口本町８丁目１番１号 三菱電 機株式会社 生産技術研究所内 (72)発明者 星之内 進 尼崎市塚口本町８丁目１番１号 三菱電 機株式会社 生産技術研究所内 (56)参考文献 特開 平６−13442（ＪＰ，Ａ) 特開 昭59−154035（ＪＰ，Ａ) 特開 平３−286592（ＪＰ，Ａ) 特開 平２−210846（ＪＰ，Ａ) 実開 昭61−179747（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G01R 31/26 G01R 1/06 - 1/073 H01L 21/66

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】 テスト配線を有するテスト基板のテスト
   配線の不在な表面に突起電極をテスト配線の先端面に接
   続させて形成する工程と、このテスト基板の突起電極に
   半導体素子の電気接続用電極を接合する工程と、この半
   導体素子を加熱雰囲気中でテストする工程と、このテス
   ト終了後に半導体素子をテスト基板より剥離することに
   よってその半導体素子の電気接続用電極が突起電極を供
   連れさせてテスト基板から剥離して半導体素子が電気接
   続用電極に突起電極を有する形態となる工程とからなる
   半導体素子のテスト方法。
2. 【請求項２】 前記テスト終了後に半導体素子をテスト
   基板より剥離することによって半導体素子が電気接続用
   電極に突起電極を有する形態となる工程の後に、上記電
   気接続用電極に設けられた突起電極のテスト基板からの
   剥離部をエッチングする工程を付加したことを特徴とす
   る請求項１記載の半導体素子のテスト方法。
3. 【請求項３】 前記テスト終了後に半導体素子をテスト
   基板より剥離することによって半導体素子が電気接続用
   電極に突起電極を有する形態となる工程の後に、上記電
   気接続用電極に設けられた突起電極のテスト基板からの
   剥離部を研磨する工程を付加したことを特徴とする請求
   項１記載の半導体素子のテスト方法。
4. 【請求項４】 請求項１〜３の半導体素子のテスト方法
   に用いられるテスト基板において、テスト基板の突起電
   極を除く表面に配置されたテスト配線が高分子樹脂で覆
   われ、この高分子樹脂のテスト配線より外側が突起電極
   を除くテスト基板の表面に接合されたことを特徴とする
   半導体素子のテスト基板。
5. 【請求項５】 請求項１〜３の半導体素子のテスト方法
   に用いられるテスト基板において、突起電極はめっきで
   形成されたことを特徴とする半導体素子のテスト基板。
6. 【請求項６】 請求項１〜３の半導体素子のテスト方法
   に用いられるテスト基板において、突起電極はテスト配
   線にテスト配線の厚さ以下の薄膜導体で接続されたこと
   を特徴とする半導体素子のテスト基板。
7. 【請求項７】 請求項１〜３の半導体素子のテスト方法
   に用いられるテスト基板において、前記突起電極と可撓
   性を有する高分子樹脂からなるテスト基板の 表面との間
   には金薄膜が介在されたことを特徴とする半導体素子の
   テスト基板。