JP3439799B2 - 集積回路磁気メモリ素子及びその製造方法 - Google Patents
集積回路磁気メモリ素子及びその製造方法Info
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
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- Engineering & Computer Science (AREA)
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Description
【０００１】
【産業上の利用分野】本発明は集積回路に関し、より詳
しくは集積回路の一部として基板上に形成されるメモリ
に関するものである。
しくは集積回路の一部として基板上に形成されるメモリ
に関するものである。
【０００２】
【従来の技術】集積回路におけるメモリ素子は典型的に
は、ダイナミックメモリにおけるコンデンサ、或いはス
タティックメモリ素子を画定するよう配置されたトラン
ジスタからなる。ダイナミックメモリは、コンデンサの
電荷を維持するために、頻繁にリフレッシュが必要であ
るという欠点を有する。スタティックメモリは製造が比
較的複雑であり、基板中で大量の面積を占める。
は、ダイナミックメモリにおけるコンデンサ、或いはス
タティックメモリ素子を画定するよう配置されたトラン
ジスタからなる。ダイナミックメモリは、コンデンサの
電荷を維持するために、頻繁にリフレッシュが必要であ
るという欠点を有する。スタティックメモリは製造が比
較的複雑であり、基板中で大量の面積を占める。
【０００３】個別の強磁性部材からなる、磁気コアメモ
リとして知られるメモリを提供することは公知である。
磁気コアメモリはリフレッシュを必要としない。しかし
ながら、磁気コアメモリは遅く、今日の標準からすれば
大量の電力を消費する。さらに、磁気コアメモリは集積
回路として利用することはできない。
リとして知られるメモリを提供することは公知である。
磁気コアメモリはリフレッシュを必要としない。しかし
ながら、磁気コアメモリは遅く、今日の標準からすれば
大量の電力を消費する。さらに、磁気コアメモリは集積
回路として利用することはできない。
【０００４】
【発明が解決しようとする課題】本発明の課題は、基板
中で必要とする面積が最小限であり、比較的単純に製造
することのできる、集積回路用の不揮発性メモリを提供
することである。
中で必要とする面積が最小限であり、比較的単純に製造
することのできる、集積回路用の不揮発性メモリを提供
することである。
【０００５】本発明の別の課題は、磁化可能なメモリ素
子を有する、高速で低電力のメモリデバイスを提供する
ことである。
子を有する、高速で低電力のメモリデバイスを提供する
ことである。
【０００６】
【課題を解決するための手段】メモリ素子は、基板上に
形成された磁化可能部材と、基板に形成され磁化可能部
材の周囲に配置された少なくとも２つの導電性コイルと
を含む。
形成された磁化可能部材と、基板に形成され磁化可能部
材の周囲に配置された少なくとも２つの導電性コイルと
を含む。
【０００７】集積回路メモリ素子を製造する方法は、電
気的絶縁性基板の表面上に導電性材料の第１の層を配置
する段階と、導電性材料の第１の層を第１の所定パター
ンへと形成する段階と、電気的絶縁性基板の表面及びパ
ターン形成された導電性材料の第１の層の上に電気的絶
縁性材料の第２の層を配置する段階と、磁化可能材料の
第１の層を絶縁性材料の第２の層上に配置する段階と、
磁化可能材料の第１の層を下側にあるパターン形成され
た導電性材料の第１の層に関して所定の位置関係を有す
る所定パターンへと形成する段階と、電気的絶縁性材料
の第３の層を絶縁性材料の第２の層及び磁化可能材料の
パターン形成された第１の層上に配置する段階と、下側
にある絶縁性材料の層に開口を形成して下側のパターン
形成された導電性材料の第１の層上の所定の電気的接触
領域を露出する段階と、導電性材料の第２の層を電気的
絶縁性材料の第３の層上及び開口内へと、下側のパター
ン形成された導電性材料の第１の層の露出された電気的
接触領域と電気的に接触するように配置する段階と、導
電性材料の第２の層を下側のパターン形成された磁化可
能材料の層及びパターン形成された導電性材料の第１の
層に関して所定の位置関係を有する第２の所定パターン
へと形成する段階とを含み、パターン形成された導電性
材料の第１の層及びパターン形成された導電性材料の第
２の層が、パターン形成された磁化可能材料の周囲に配
置された少なくとも２つの導電性コイルを画定すること
からなる。
気的絶縁性基板の表面上に導電性材料の第１の層を配置
する段階と、導電性材料の第１の層を第１の所定パター
ンへと形成する段階と、電気的絶縁性基板の表面及びパ
ターン形成された導電性材料の第１の層の上に電気的絶
縁性材料の第２の層を配置する段階と、磁化可能材料の
第１の層を絶縁性材料の第２の層上に配置する段階と、
磁化可能材料の第１の層を下側にあるパターン形成され
た導電性材料の第１の層に関して所定の位置関係を有す
る所定パターンへと形成する段階と、電気的絶縁性材料
の第３の層を絶縁性材料の第２の層及び磁化可能材料の
パターン形成された第１の層上に配置する段階と、下側
にある絶縁性材料の層に開口を形成して下側のパターン
形成された導電性材料の第１の層上の所定の電気的接触
領域を露出する段階と、導電性材料の第２の層を電気的
絶縁性材料の第３の層上及び開口内へと、下側のパター
ン形成された導電性材料の第１の層の露出された電気的
接触領域と電気的に接触するように配置する段階と、導
電性材料の第２の層を下側のパターン形成された磁化可
能材料の層及びパターン形成された導電性材料の第１の
層に関して所定の位置関係を有する第２の所定パターン
へと形成する段階とを含み、パターン形成された導電性
材料の第１の層及びパターン形成された導電性材料の第
２の層が、パターン形成された磁化可能材料の周囲に配
置された少なくとも２つの導電性コイルを画定すること
からなる。
【０００８】集積回路メモリ素子を製造する方法はま
た、電気的絶縁性基板の表面上に導電性材料の第１の層
を配置する段階と、導電性材料の第１の層を第１の所定
パターンへと形成する段階と、絶縁性材料の第１の層を
基板及びパターン形成された導電性材料の第１の層上に
配置する段階と、絶縁性材料の第１の層に開口を形成し
て下側のパターン形成された導電性材料の第１の層上の
電気的接触領域を露出する段階と、導電性材料の第２の
層を絶縁性材料の第１の層上及び開口内へと、下側のパ
ターン形成された導電性材料の第１の層の露出された電
気的接触領域と電気的に接触するように配置する段階
と、導電性材料の第２の層を下側のパターン形成された
導電性材料の第１の層に関して所定の位置関係を有する
所定パターンへと形成する段階と、少なくとも２つの実
質的に同軸な導電性材料の螺旋コイルであって各々のコ
イルが中央部分及び中央部分の周囲に配置される所定回
数のループを有するものを形成する必要に応じて、絶縁
性材料の層を下側の絶縁性材料の層及び下側のパターン
形成された導電性材料の層上に配置し、新たに形成され
た絶縁性材料の層に開口を形成して下側のパターン形成
された導電性材料の層上の電気的接触領域を露出し、露
出された電気的接触領域と電気的に接触するよう導電性
材料の層を絶縁性材料の層上に配置し、導電性材料のさ
らなる層を所定パターンへと形成する段階を繰り返す段
階と、電気的絶縁性材料の最終の層を下側にある電気的
絶縁性材料の層及び下側にあるパターン形成された導電
性材料の最終の層上に配置する段階と、絶縁性材料の最
終の層及び下側にある絶縁性材料の層に開口を、コイル
に共通の軸と実質的に整合するよう形成する段階と、磁
化可能材料の層を絶縁性材料の最終の層上及び開口内へ
と形成する段階と、磁化可能材料の層を所定パターンへ
と形成する段階とを含む。
た、電気的絶縁性基板の表面上に導電性材料の第１の層
を配置する段階と、導電性材料の第１の層を第１の所定
パターンへと形成する段階と、絶縁性材料の第１の層を
基板及びパターン形成された導電性材料の第１の層上に
配置する段階と、絶縁性材料の第１の層に開口を形成し
て下側のパターン形成された導電性材料の第１の層上の
電気的接触領域を露出する段階と、導電性材料の第２の
層を絶縁性材料の第１の層上及び開口内へと、下側のパ
ターン形成された導電性材料の第１の層の露出された電
気的接触領域と電気的に接触するように配置する段階
と、導電性材料の第２の層を下側のパターン形成された
導電性材料の第１の層に関して所定の位置関係を有する
所定パターンへと形成する段階と、少なくとも２つの実
質的に同軸な導電性材料の螺旋コイルであって各々のコ
イルが中央部分及び中央部分の周囲に配置される所定回
数のループを有するものを形成する必要に応じて、絶縁
性材料の層を下側の絶縁性材料の層及び下側のパターン
形成された導電性材料の層上に配置し、新たに形成され
た絶縁性材料の層に開口を形成して下側のパターン形成
された導電性材料の層上の電気的接触領域を露出し、露
出された電気的接触領域と電気的に接触するよう導電性
材料の層を絶縁性材料の層上に配置し、導電性材料のさ
らなる層を所定パターンへと形成する段階を繰り返す段
階と、電気的絶縁性材料の最終の層を下側にある電気的
絶縁性材料の層及び下側にあるパターン形成された導電
性材料の最終の層上に配置する段階と、絶縁性材料の最
終の層及び下側にある絶縁性材料の層に開口を、コイル
に共通の軸と実質的に整合するよう形成する段階と、磁
化可能材料の層を絶縁性材料の最終の層上及び開口内へ
と形成する段階と、磁化可能材料の層を所定パターンへ
と形成する段階とを含む。
【０００９】
【実施例】本発明により、集積回路用の基板上にミクロ
磁気メモリ素子を製造する種々の工程が、図１から図１
１に示されている。図１を参照すると、そこには基板１
０、例えばシリコン基板が概略的に断面で示されてい
る。基板１０は例えば、そこに形成される本発明の素子
により、能動デバイス又は追加的な磁気メモリ素子を有
することができる。基板１０としては広範な各種の材料
が使用可能である。例えば、基板１０は酸化ベリリウム
又はダイヤモンドであり得る。さらに例示すれば、基板
１０は多結晶材料、例えばアルミナであり得る。
磁気メモリ素子を製造する種々の工程が、図１から図１
１に示されている。図１を参照すると、そこには基板１
０、例えばシリコン基板が概略的に断面で示されてい
る。基板１０は例えば、そこに形成される本発明の素子
により、能動デバイス又は追加的な磁気メモリ素子を有
することができる。基板１０としては広範な各種の材料
が使用可能である。例えば、基板１０は酸化ベリリウム
又はダイヤモンドであり得る。さらに例示すれば、基板
１０は多結晶材料、例えばアルミナであり得る。
【００１０】例えば二酸化珪素からなる、絶縁材料から
なる第１の絶縁層１２が、基板１０上に形成されてい
る。二酸化珪素は好ましい材料であるが、第１の絶縁層
１２としては誘電体上のスピン又はガラス上のスピンと
いった他の材料もまた適切である。第１の絶縁層１２の
好ましい厚みは７５００オングストロームである。第１
の絶縁層１２は、例えばプラズマ強化ＣＶＤ（ＰＥＣＶ
Ｄ）により形成される。
なる第１の絶縁層１２が、基板１０上に形成されてい
る。二酸化珪素は好ましい材料であるが、第１の絶縁層
１２としては誘電体上のスピン又はガラス上のスピンと
いった他の材料もまた適切である。第１の絶縁層１２の
好ましい厚みは７５００オングストロームである。第１
の絶縁層１２は、例えばプラズマ強化ＣＶＤ（ＰＥＣＶ
Ｄ）により形成される。
【００１１】所望ならば、少なくとも１つの開口（図示
せず）を第１の絶縁層１２に形成して、基板１０の上側
表面上の所定の電気的接触領域を露出することができ
る。かかる開口は、好ましくは既知のホトレジスト法を
用いて画定され、次いで第１の絶縁層１２の絶縁材料を
攻撃するが下側の基板１０とは反応せずそこで停止する
エッチング液を用いてエッチングされる。
せず）を第１の絶縁層１２に形成して、基板１０の上側
表面上の所定の電気的接触領域を露出することができ
る。かかる開口は、好ましくは既知のホトレジスト法を
用いて画定され、次いで第１の絶縁層１２の絶縁材料を
攻撃するが下側の基板１０とは反応せずそこで停止する
エッチング液を用いてエッチングされる。
【００１２】本発明による磁気メモリ素子が絶縁基板上
に形成される実施例においては、絶縁材料からなる第１
の絶縁層１２も、この層における開口も必要ではない。
に形成される実施例においては、絶縁材料からなる第１
の絶縁層１２も、この層における開口も必要ではない。
【００１３】導電性材料、例えばアルミナ又はタングス
テン合金の第１の導電性層１６が、第１の絶縁層１２上
に形成される。第１の導電性層１６は、好ましくはアル
ミナを約３０００オングストロームから約１５０００オ
ングストローム（１．５マイクロメートル）の範囲の厚
み、好ましくは約７５００オングストロームの厚みでも
ってスパッタリングすることにより形成される。次いで
図２を参照すると、第１の導電性層１６は、例えば既知
のホトレジスト及びエッチング技術を用いて、導電性セ
グメント１８の所定のパターンへと形成されている。図
３は図２のラインＣ−Ｃに沿った断面図である。導電性
セグメント１８のうち３つから延びるよう取着された、
セグメント延長部１８’，１８”及び１８"'が設けられ
ていることが看取されよう。延長部１８’，１８”及び
１８"'は、後述するように本発明によるメモリ素子のコ
イルの間に電気的接続を確立するために設けられてい
る。
テン合金の第１の導電性層１６が、第１の絶縁層１２上
に形成される。第１の導電性層１６は、好ましくはアル
ミナを約３０００オングストロームから約１５０００オ
ングストローム（１．５マイクロメートル）の範囲の厚
み、好ましくは約７５００オングストロームの厚みでも
ってスパッタリングすることにより形成される。次いで
図２を参照すると、第１の導電性層１６は、例えば既知
のホトレジスト及びエッチング技術を用いて、導電性セ
グメント１８の所定のパターンへと形成されている。図
３は図２のラインＣ−Ｃに沿った断面図である。導電性
セグメント１８のうち３つから延びるよう取着された、
セグメント延長部１８’，１８”及び１８"'が設けられ
ていることが看取されよう。延長部１８’，１８”及び
１８"'は、後述するように本発明によるメモリ素子のコ
イルの間に電気的接続を確立するために設けられてい
る。
【００１４】さて図４を参照すると、例えば二酸化珪素
である絶縁材料からなる第２の絶縁層２０が、第１の絶
縁層１２と導電性セグメント１８の上に形成されてい
る。第２の絶縁層２０の厚みは、例えば約１００００オ
ングストロームである。第２の絶縁層２０が二酸化珪素
からなる場合には、第２の絶縁層２０はＰＥＣＶＤ技術
を用いて形成されるのが好ましい。磁化可能材料からな
る第１の磁化可能層２２が、好ましくはスパッタリング
によって、第２の絶縁層２０上に配置されている。多数
の磁化可能材料の何れを用いることもできる。例えば、
第１の磁化可能層２２は鉄、珪素−鉄合金、ニッケル−
鉄合金、コバルト−鉄合金、或いは他の磁化可能な材料
からなる。第１の磁化可能層２２の厚みは、約１０００
オングストロームから約３００００オングストローム、
好ましくは約１．５マイクロメートルである。
である絶縁材料からなる第２の絶縁層２０が、第１の絶
縁層１２と導電性セグメント１８の上に形成されてい
る。第２の絶縁層２０の厚みは、例えば約１００００オ
ングストロームである。第２の絶縁層２０が二酸化珪素
からなる場合には、第２の絶縁層２０はＰＥＣＶＤ技術
を用いて形成されるのが好ましい。磁化可能材料からな
る第１の磁化可能層２２が、好ましくはスパッタリング
によって、第２の絶縁層２０上に配置されている。多数
の磁化可能材料の何れを用いることもできる。例えば、
第１の磁化可能層２２は鉄、珪素−鉄合金、ニッケル−
鉄合金、コバルト−鉄合金、或いは他の磁化可能な材料
からなる。第１の磁化可能層２２の厚みは、約１０００
オングストロームから約３００００オングストローム、
好ましくは約１．５マイクロメートルである。
【００１５】第１の磁化可能層２２は、例えば既知のホ
トレジスト及びエッチング技術を用いて、下側にある導
電性材料の導電性セグメント１８に対して所定の位置関
係を有する所定のパターンへと形成される。この所定の
パターンの１つの実施例が、図５に示されている。図５
において看取され得るように、パターン形成された磁化
可能材料２４の所定のパターンは、中実で細長い、矩形
の形状を有し、下側にある導電性セグメント１８上に、
それを実質的に２分する関係でもって配置されている。
パターン形成された磁化可能材料２４と下側の導電性セ
グメント１８との間のこの位置関係の理由は、この詳細
な説明において後に明らかとなる。図６は図５のライン
Ｆ−Ｆに沿って取った断面図である。
トレジスト及びエッチング技術を用いて、下側にある導
電性材料の導電性セグメント１８に対して所定の位置関
係を有する所定のパターンへと形成される。この所定の
パターンの１つの実施例が、図５に示されている。図５
において看取され得るように、パターン形成された磁化
可能材料２４の所定のパターンは、中実で細長い、矩形
の形状を有し、下側にある導電性セグメント１８上に、
それを実質的に２分する関係でもって配置されている。
パターン形成された磁化可能材料２４と下側の導電性セ
グメント１８との間のこの位置関係の理由は、この詳細
な説明において後に明らかとなる。図６は図５のライン
Ｆ−Ｆに沿って取った断面図である。
【００１６】さて図７、及びラインＨ−Ｈに沿って取っ
た図７の断面図である図８を参照すると、好ましくは二
酸化珪素からなる第３の絶縁層２６が、第２の絶縁層２
０及び第１のパターン形成された磁化可能層２４上に、
好ましくはＰＥＣＶＤにより、例えば約１００００オン
グストロームの厚みで形成されている。図８において最
も良く示されているように、第３の絶縁層２６及び第２
の絶縁層２０を介して通路４０が開口されており、下側
のパターン形成された導電性セグメント１８上の電気的
接触領域を露出している。この露出された電気的接触領
域は、この詳細な説明において後に明らかとなる理由か
ら、導電性セグメント１８のうち選択された端部にある
のが好ましい。
た図７の断面図である図８を参照すると、好ましくは二
酸化珪素からなる第３の絶縁層２６が、第２の絶縁層２
０及び第１のパターン形成された磁化可能層２４上に、
好ましくはＰＥＣＶＤにより、例えば約１００００オン
グストロームの厚みで形成されている。図８において最
も良く示されているように、第３の絶縁層２６及び第２
の絶縁層２０を介して通路４０が開口されており、下側
のパターン形成された導電性セグメント１８上の電気的
接触領域を露出している。この露出された電気的接触領
域は、この詳細な説明において後に明らかとなる理由か
ら、導電性セグメント１８のうち選択された端部にある
のが好ましい。
【００１７】通路４０は、既知のホトレジスト及びエッ
チング技術を用いて開口される。即ち例えば、既知のホ
トレジスト法を用いて開口が画定され、次いで、絶縁材
料はエッチングするが下側にあるパターン形成された導
電性セグメント１８の表面で停止するエッチング液を用
いてエッチングされる。通路開口が深い、例えば約３マ
イクロメートルよりも深い実施例においては、開口は各
々の絶縁層の形成に続けて各層に形成することができ、
或いはエッチング深さが過剰になるのを防止するため
に、絶縁層のグループ（各々の絶縁層の厚みに応じて）
に形成することができる。このような場合には、かかる
絶縁層又は絶縁層のグループに形成された開口内に導電
性プラグが、好ましくは絶縁層又は絶縁層のグループの
上側表面上及び開口内へとタングステンの如き金属を堆
積し、次いで各々のプラグの上面が絶縁層又は絶縁層の
グループの上側表面と実質的に同一平面となるまでエッ
チングし戻すことによって形成される。このことは開口
が貫通形成される各々の絶縁層又は絶縁層のグループに
ついて繰り返され、各々の開口内に個別に形成されたプ
ラグが一緒になって、各々の深い開口の底部から上部ま
で延在する垂直な導体を形成するようにされる。
チング技術を用いて開口される。即ち例えば、既知のホ
トレジスト法を用いて開口が画定され、次いで、絶縁材
料はエッチングするが下側にあるパターン形成された導
電性セグメント１８の表面で停止するエッチング液を用
いてエッチングされる。通路開口が深い、例えば約３マ
イクロメートルよりも深い実施例においては、開口は各
々の絶縁層の形成に続けて各層に形成することができ、
或いはエッチング深さが過剰になるのを防止するため
に、絶縁層のグループ（各々の絶縁層の厚みに応じて）
に形成することができる。このような場合には、かかる
絶縁層又は絶縁層のグループに形成された開口内に導電
性プラグが、好ましくは絶縁層又は絶縁層のグループの
上側表面上及び開口内へとタングステンの如き金属を堆
積し、次いで各々のプラグの上面が絶縁層又は絶縁層の
グループの上側表面と実質的に同一平面となるまでエッ
チングし戻すことによって形成される。このことは開口
が貫通形成される各々の絶縁層又は絶縁層のグループに
ついて繰り返され、各々の開口内に個別に形成されたプ
ラグが一緒になって、各々の深い開口の底部から上部ま
で延在する垂直な導体を形成するようにされる。
【００１８】チタン／タングステン（ＴｉＷ）のような
材料からなる核形成層４１が、第３の絶縁層２６上及び
通路４０内に配置され、下側の導電性セグメント１８上
に露出された電気的接触領域と電気的に接触される。好
ましい実施例では、核形成層４１は、チタン／タングス
テン材料を約１０００オングストロームの厚みまでスパ
ッタリングすることによって形成される。
材料からなる核形成層４１が、第３の絶縁層２６上及び
通路４０内に配置され、下側の導電性セグメント１８上
に露出された電気的接触領域と電気的に接触される。好
ましい実施例では、核形成層４１は、チタン／タングス
テン材料を約１０００オングストロームの厚みまでスパ
ッタリングすることによって形成される。
【００１９】図９を参照すると、タングステンのような
導電性材料からなる第２の導電性層４２が、第３の絶縁
層２６上に先に配置された核形成層４１上及び通路４０
内へと配置され、下側の導電性セグメント１８上に露出
された電気的接触領域と核形成層を介して電気的に接触
する。第２の導電性層４２は好ましくはＣＶＤにより、
約７５００オングストロームの厚みで形成される。導電
性材料からなる第２の導電性層４２は、図１０及び図１
１に示すような導電性セグメント４４へと、好ましくは
既知のホトレジスト及びエッチング技術を用いてパター
ン形成される。図１１に示した実施例においては、各々
の導電性セグメント４４の端部は、導電性垂直部材４６
で終端しており、これらは通路４０を介して下方に延
び、下側にある導電性セグメント１８と接触している。
導電性垂直部材４６は、核形成層４１上のタングステン
層を含む。図１２に示すように、二酸化珪素、ホスホシ
リケートガラス（ＰＳＧ）、未ドープシリケートガラス
（ＵＳＧ）又は窒化珪素の如き電気的絶縁材料の層４８
が、好ましくはＰＥＣＶＤ技術により、約７５００オン
グストロームの厚みでもって、絶縁材料からなる第３の
絶縁層２６及び導電性セグメント４４上に配置されてい
る。
導電性材料からなる第２の導電性層４２が、第３の絶縁
層２６上に先に配置された核形成層４１上及び通路４０
内へと配置され、下側の導電性セグメント１８上に露出
された電気的接触領域と核形成層を介して電気的に接触
する。第２の導電性層４２は好ましくはＣＶＤにより、
約７５００オングストロームの厚みで形成される。導電
性材料からなる第２の導電性層４２は、図１０及び図１
１に示すような導電性セグメント４４へと、好ましくは
既知のホトレジスト及びエッチング技術を用いてパター
ン形成される。図１１に示した実施例においては、各々
の導電性セグメント４４の端部は、導電性垂直部材４６
で終端しており、これらは通路４０を介して下方に延
び、下側にある導電性セグメント１８と接触している。
導電性垂直部材４６は、核形成層４１上のタングステン
層を含む。図１２に示すように、二酸化珪素、ホスホシ
リケートガラス（ＰＳＧ）、未ドープシリケートガラス
（ＵＳＧ）又は窒化珪素の如き電気的絶縁材料の層４８
が、好ましくはＰＥＣＶＤ技術により、約７５００オン
グストロームの厚みでもって、絶縁材料からなる第３の
絶縁層２６及び導電性セグメント４４上に配置されてい
る。
【００２０】さて図１３を参照すると、そこには斜視図
でもって概略的に、上述した方法によって形成された磁
気メモリ素子１００が示されている。図１３において看
取されるように、メモリ素子１００は、磁化可能部材１
０２と、３つの別個のコイル１０４，１０６及び１０８
とを含む。各々のコイルは２つの導電性セグメント１８
と、２つの導電性垂直部材４６と、少なくとも１つの導
電性セグメント４４により形成されている。各々のコイ
ル１０４，１０６及び１０８は、図１１及び図１２に示
す如き、パターン形成された磁化可能材料２４と下側の
導電性セグメント１８との間の所定の位置関係、通路４
０の配置、並びに導電性セグメント４４と通路４０及び
下側の導電性セグメント１８との間の所定の位置関係の
結果として、磁化可能部材１０２の一部を取り囲んでい
る。コイル１０４，１０６及び１０８は、相互に電気的
に隔絶されている。
でもって概略的に、上述した方法によって形成された磁
気メモリ素子１００が示されている。図１３において看
取されるように、メモリ素子１００は、磁化可能部材１
０２と、３つの別個のコイル１０４，１０６及び１０８
とを含む。各々のコイルは２つの導電性セグメント１８
と、２つの導電性垂直部材４６と、少なくとも１つの導
電性セグメント４４により形成されている。各々のコイ
ル１０４，１０６及び１０８は、図１１及び図１２に示
す如き、パターン形成された磁化可能材料２４と下側の
導電性セグメント１８との間の所定の位置関係、通路４
０の配置、並びに導電性セグメント４４と通路４０及び
下側の導電性セグメント１８との間の所定の位置関係の
結果として、磁化可能部材１０２の一部を取り囲んでい
る。コイル１０４，１０６及び１０８は、相互に電気的
に隔絶されている。
【００２１】メモリ素子１００のアレイを基板上に設
け、それによりメモリチップを形成することができる。
このようなアレイにおいては、コイル１０４，１０６及
び１０８の各々は、多数のメモリ素子の各々におけるか
かるコイルを１つ含む導体又はラインの一部となる。本
発明によるメモリ素子を用いたメモリチップにおいて
は、典型的には選ばれた数のｘラインと、選ばれた数の
ｙラインとがある。各々のメモリ素子のコイルの１つは
ｘラインとなり、また各々のメモリ素子のコイルの別の
１つはｙラインとなる。各々のメモリ素子は、そのメモ
リ素子において交差しているｘライン及びｙラインによ
って固有に識別される。各々のメモリ素子の３つめのコ
イルは、アレイ中のメモリ素子の各々にある１つのコイ
ルを含むセンスラインの一部となる。
け、それによりメモリチップを形成することができる。
このようなアレイにおいては、コイル１０４，１０６及
び１０８の各々は、多数のメモリ素子の各々におけるか
かるコイルを１つ含む導体又はラインの一部となる。本
発明によるメモリ素子を用いたメモリチップにおいて
は、典型的には選ばれた数のｘラインと、選ばれた数の
ｙラインとがある。各々のメモリ素子のコイルの１つは
ｘラインとなり、また各々のメモリ素子のコイルの別の
１つはｙラインとなる。各々のメモリ素子は、そのメモ
リ素子において交差しているｘライン及びｙラインによ
って固有に識別される。各々のメモリ素子の３つめのコ
イルは、アレイ中のメモリ素子の各々にある１つのコイ
ルを含むセンスラインの一部となる。
【００２２】図３５を参照すると、そこには斜視図でも
って概略的に、図１３に関して上述した磁気メモリ素子
１００の別の実施例である磁気メモリ素子５００が示さ
れている。図３５において看取されるように、メモリ素
子５００は磁化可能部材５０２と、２つの別個のコイル
５０４及び５０６を含む。各々のコイル５０４，５０６
は２つの水平方向の導電性セグメント５１８と、２つの
導電性垂直部材５４６と、２つの水平方向の導電性セグ
メント５４４により形成されている。コイル５０４，５
０６の一端には延長部５１８’，５１８”が備えられて
おり、コイル５０４，５０６に対する電気的接続をもた
らしている。各々のコイル５０４，５０６は、磁化可能
部材５０２を構成するパターン形成された磁気材料と下
側の導電性セグメント５１８との間の所定の位置関係、
導電性垂直部材５４６を画定すべく金属で充填された通
路の配置、並びに導電性セグメント５４４と導電性垂直
部材５４６及び下側の導電性セグメント５１８との間の
所定の位置関係の結果として、磁化可能部材５０２の一
部を取り囲んでいる。加えて、磁気メモリ素子５００は
直線状の導電性部材５１５を含んでいる。直線状の導電
性部材５１５はコイル５０４，５０６の外側に配置さ
れ、コイル５０４，５０６及び磁化可能部材５０２から
電気的に隔絶されている。図３５に示した実施例におい
ては、直線状の導電性部材５１５は、コイル５０４，５
０６の水平な導電性セグメント５４４の上方に配置され
ている。しかしながら、直線状の導電性部材５１５は、
磁化可能部材５０２と平行に、コイル５０４，５０６の
何れの側部、或いは下側にも配置可能であることを想起
しうる。
って概略的に、図１３に関して上述した磁気メモリ素子
１００の別の実施例である磁気メモリ素子５００が示さ
れている。図３５において看取されるように、メモリ素
子５００は磁化可能部材５０２と、２つの別個のコイル
５０４及び５０６を含む。各々のコイル５０４，５０６
は２つの水平方向の導電性セグメント５１８と、２つの
導電性垂直部材５４６と、２つの水平方向の導電性セグ
メント５４４により形成されている。コイル５０４，５
０６の一端には延長部５１８’，５１８”が備えられて
おり、コイル５０４，５０６に対する電気的接続をもた
らしている。各々のコイル５０４，５０６は、磁化可能
部材５０２を構成するパターン形成された磁気材料と下
側の導電性セグメント５１８との間の所定の位置関係、
導電性垂直部材５４６を画定すべく金属で充填された通
路の配置、並びに導電性セグメント５４４と導電性垂直
部材５４６及び下側の導電性セグメント５１８との間の
所定の位置関係の結果として、磁化可能部材５０２の一
部を取り囲んでいる。加えて、磁気メモリ素子５００は
直線状の導電性部材５１５を含んでいる。直線状の導電
性部材５１５はコイル５０４，５０６の外側に配置さ
れ、コイル５０４，５０６及び磁化可能部材５０２から
電気的に隔絶されている。図３５に示した実施例におい
ては、直線状の導電性部材５１５は、コイル５０４，５
０６の水平な導電性セグメント５４４の上方に配置され
ている。しかしながら、直線状の導電性部材５１５は、
磁化可能部材５０２と平行に、コイル５０４，５０６の
何れの側部、或いは下側にも配置可能であることを想起
しうる。
【００２３】図３６を参照すると、そこには斜視図でも
って概略的に、図３５の磁気メモリ素子５００の別の実
施例である磁気メモリ素子５００’が示されている。図
３６のメモリ素子５００’は、直線状の導電性部材５１
５’がコイル５０４，５０６の内側に配置されており、
また磁化可能部材５０２と接触しているという点を除
き、図３５のメモリ素子５００と同一である。直線状の
導電性部材５１５’は両端が磁化可能部材５０２を越え
て延びており、直線状の導電性部材５１５’に電気的接
続をもたらすことができるようになっている。図３６に
示した実施例においては、直線状の導電性部材５１５’
は磁化可能部材５０２の上部に配置されている。しかし
ながら、直線状の導電性部材５１５’がコイル５０４，
５０６の内部に配置される他の種々の構成を想起するこ
とができる。直線状の導電性部材５１５’は磁化可能部
材５０２の下側又は何れかの側部に配置することがで
き、また磁化可能部材５０２と接触していなくともよ
い。
って概略的に、図３５の磁気メモリ素子５００の別の実
施例である磁気メモリ素子５００’が示されている。図
３６のメモリ素子５００’は、直線状の導電性部材５１
５’がコイル５０４，５０６の内側に配置されており、
また磁化可能部材５０２と接触しているという点を除
き、図３５のメモリ素子５００と同一である。直線状の
導電性部材５１５’は両端が磁化可能部材５０２を越え
て延びており、直線状の導電性部材５１５’に電気的接
続をもたらすことができるようになっている。図３６に
示した実施例においては、直線状の導電性部材５１５’
は磁化可能部材５０２の上部に配置されている。しかし
ながら、直線状の導電性部材５１５’がコイル５０４，
５０６の内部に配置される他の種々の構成を想起するこ
とができる。直線状の導電性部材５１５’は磁化可能部
材５０２の下側又は何れかの側部に配置することがで
き、また磁化可能部材５０２と接触していなくともよ
い。
【００２４】メモリ素子５００は、図１から図１２に関
して記載し例示した如く３つではなしに、コイルが２つ
だけ製造されるという点を除き、実質的に図１から図１
２に関して記載した技術に従って製造される。
して記載し例示した如く３つではなしに、コイルが２つ
だけ製造されるという点を除き、実質的に図１から図１
２に関して記載した技術に従って製造される。
【００２５】図３７を参照すると、磁化可能部材及び磁
化可能部材の周囲に配置された２つだけのコイルを有す
るメモリ素子５００の製造における１工程を示す、図１
２に類似の断面図が示されている。しかしてそこには基
板５１０と、基板５１０上に形成された絶縁性材料から
なる第１の絶縁層５１２と、第１の絶縁層５１２上に形
成された導電性セグメント５１８と、第１の絶縁層５１
２及び導電性セグメント５１８上に形成された第２の絶
縁層５２０と、第２の絶縁層５２０上に形成された第３
の絶縁層５２６と、第３の絶縁層５２６上に形成された
導電性セグメント５４４と、導電性セグメント５４４か
ら第３の絶縁層５２６及び第２の絶縁層５２０を介して
下方に延びて下側の導電性セグメント５１８と接触する
導電性垂直部材５４６（核形成層５４１を含む）と、第
３の絶縁層５２６及び導電性セグメント５４４上に配置
された電気的絶縁性材料の層５４８が示されている。図
３７に示された断面図は、図１２の断面図に類似のもの
であることが理解されよう。アルミニウム又はタングス
テン合金の如き導電性材料の第３の導電性層５５０が、
絶縁層５４８上に形成されている。第３の導電性層５５
０は、好ましくはアルミニウムを約３０００オングスト
ロームから約１５０００オングストロームの範囲の所定
の厚み、好ましくは約７０００オングストロームの厚み
にスパッタリングすることにより形成される。さて平面
図である図３８を参照すると、第３の導電性層５５０は
所定のパターンへと形成されており、例えば既知のホト
レジスト及びエッチング技術を用いて、直線状の導電性
セグメント即ち直線状の導電性部材５１５が画定されて
いる。直線状の導電性部材５１５は、導電性セグメント
５４４及び磁化可能部材５０２に対して所定の位置関係
でもって配置されている。
化可能部材の周囲に配置された２つだけのコイルを有す
るメモリ素子５００の製造における１工程を示す、図１
２に類似の断面図が示されている。しかしてそこには基
板５１０と、基板５１０上に形成された絶縁性材料から
なる第１の絶縁層５１２と、第１の絶縁層５１２上に形
成された導電性セグメント５１８と、第１の絶縁層５１
２及び導電性セグメント５１８上に形成された第２の絶
縁層５２０と、第２の絶縁層５２０上に形成された第３
の絶縁層５２６と、第３の絶縁層５２６上に形成された
導電性セグメント５４４と、導電性セグメント５４４か
ら第３の絶縁層５２６及び第２の絶縁層５２０を介して
下方に延びて下側の導電性セグメント５１８と接触する
導電性垂直部材５４６（核形成層５４１を含む）と、第
３の絶縁層５２６及び導電性セグメント５４４上に配置
された電気的絶縁性材料の層５４８が示されている。図
３７に示された断面図は、図１２の断面図に類似のもの
であることが理解されよう。アルミニウム又はタングス
テン合金の如き導電性材料の第３の導電性層５５０が、
絶縁層５４８上に形成されている。第３の導電性層５５
０は、好ましくはアルミニウムを約３０００オングスト
ロームから約１５０００オングストロームの範囲の所定
の厚み、好ましくは約７０００オングストロームの厚み
にスパッタリングすることにより形成される。さて平面
図である図３８を参照すると、第３の導電性層５５０は
所定のパターンへと形成されており、例えば既知のホト
レジスト及びエッチング技術を用いて、直線状の導電性
セグメント即ち直線状の導電性部材５１５が画定されて
いる。直線状の導電性部材５１５は、導電性セグメント
５４４及び磁化可能部材５０２に対して所定の位置関係
でもって配置されている。
【００２６】図３６の実施例は、図１から図６に関して
前述した方法に従って、コイル５０４，５０６の下側の
導電性セグメント、下側の導電性セグメント上の誘電体
層、及び誘電体層上の磁化可能部材５０２を形成するこ
とにより製造されうる。例えばアルミニウム又はタング
ステン合金からなる金属層が、次いで磁化可能部材５０
２及び下側の誘電体層の表面上に形成される。この金属
層は次いで、在来の技術に従ってパターン形成され、直
線状の導電性部材５１５’が画定される。
前述した方法に従って、コイル５０４，５０６の下側の
導電性セグメント、下側の導電性セグメント上の誘電体
層、及び誘電体層上の磁化可能部材５０２を形成するこ
とにより製造されうる。例えばアルミニウム又はタング
ステン合金からなる金属層が、次いで磁化可能部材５０
２及び下側の誘電体層の表面上に形成される。この金属
層は次いで、在来の技術に従ってパターン形成され、直
線状の導電性部材５１５’が画定される。
【００２７】直線状の導電性部材５１５はメモリ素子５
００用のセンスラインとして動作し、直線状の導電性部
材５１５’はメモリ素子５００’用のセンスラインとし
て動作しうる。図３５及び図３６の実施例においては、
コイル５０４，５０６の一方はｘラインの一部であり、
コイル５０４，５０６の他方はｙラインの一部である。
ｘライン及びｙラインにおける電流は一緒になって、磁
化可能部材５０２の磁化方向を変化させるだけ十分に強
い磁場を提供しなければならないから、ｘライン及びｙ
ラインの両者が、磁化可能部材５０２の周囲にコイルと
して備えられることが望ましい。しかしながらセンスラ
インは、磁化可能部材５０２における磁場の反転がセン
スラインに電流を誘起するように、磁化可能部材５０２
に十分に近接していることが必要とされるだけである。
その結果、直線状の導電性部材５１５又は直線状の導電
性部材５１５’はセンスラインの一部を提供し、磁化可
能部材５０２の磁化方向の変化を検出することができ
る。２つのコイルしか必要ではないから、図３５のメモ
リ素子５００又は図３６のメモリ素子５００’の製造方
法は、図１３のメモリ素子１００の製造方法よりも単純
である。
００用のセンスラインとして動作し、直線状の導電性部
材５１５’はメモリ素子５００’用のセンスラインとし
て動作しうる。図３５及び図３６の実施例においては、
コイル５０４，５０６の一方はｘラインの一部であり、
コイル５０４，５０６の他方はｙラインの一部である。
ｘライン及びｙラインにおける電流は一緒になって、磁
化可能部材５０２の磁化方向を変化させるだけ十分に強
い磁場を提供しなければならないから、ｘライン及びｙ
ラインの両者が、磁化可能部材５０２の周囲にコイルと
して備えられることが望ましい。しかしながらセンスラ
インは、磁化可能部材５０２における磁場の反転がセン
スラインに電流を誘起するように、磁化可能部材５０２
に十分に近接していることが必要とされるだけである。
その結果、直線状の導電性部材５１５又は直線状の導電
性部材５１５’はセンスラインの一部を提供し、磁化可
能部材５０２の磁化方向の変化を検出することができ
る。２つのコイルしか必要ではないから、図３５のメモ
リ素子５００又は図３６のメモリ素子５００’の製造方
法は、図１３のメモリ素子１００の製造方法よりも単純
である。
【００２８】本発明のメモリ素子により、多数の利点を
獲得することができる。在来のＤＲＡＭメモリ素子とは
異なり、本発明によるメモリ素子ではリフレッシュは必
要でない。また在来のＳＲＡＭメモリ素子とは異なり、
本発明によるメモリ素子は多数のトランジスタを必要と
しない。本発明によるメモリ素子が基板手段中に配置さ
れているという事実により、熱の散逸、従って電力処理
は、従来技術のコアメモリにおけるよりも良好である。
本発明によるメモリ素子を基板中に設けることにより、
トランジスタベースのメモリと比較して記憶密度を大き
く増大させる、メモリ素子の３次元メモリアレイを提供
することが可能となる。本発明によるメモリ素子からな
るメモリアレイにおいては、磁化可能部材の大きさが小
さいことにより、高周波動作が達成できる。
獲得することができる。在来のＤＲＡＭメモリ素子とは
異なり、本発明によるメモリ素子ではリフレッシュは必
要でない。また在来のＳＲＡＭメモリ素子とは異なり、
本発明によるメモリ素子は多数のトランジスタを必要と
しない。本発明によるメモリ素子が基板手段中に配置さ
れているという事実により、熱の散逸、従って電力処理
は、従来技術のコアメモリにおけるよりも良好である。
本発明によるメモリ素子を基板中に設けることにより、
トランジスタベースのメモリと比較して記憶密度を大き
く増大させる、メモリ素子の３次元メモリアレイを提供
することが可能となる。本発明によるメモリ素子からな
るメモリアレイにおいては、磁化可能部材の大きさが小
さいことにより、高周波動作が達成できる。
【００２９】図１３に示した実施例においては、３つの
個別の螺旋コイルの各々について２つのループがある
が、第１の導電性層１６及び第２の導電性層４２、並び
に通路４０は、特定のメモリ素子の所望とされる電気的
及び磁気的特性に応じて、コイル中に異なる数のループ
を収容するようにパターン形成可能である。同様に、図
３５及び図３６に示した実施例においては、２つの個別
の螺旋コイルの各々について２つのループがあるが、導
電性層及び通路は、コイル中に異なる数のループを収容
するようにパターン形成可能である。また、上述した好
ましい実施例では、磁化可能部材を形成するための磁化
可能材料は単層からなるものであったが、磁化可能部材
は積層された磁化可能材料からなることもできることを
銘記しなければならない。このことは、パターン形成さ
れた磁化可能材料２４上に第３の絶縁層２６を形成した
後に、磁化可能材料からなる第２の磁化可能層を形成
し、パターン形成された磁化可能材料２４と実質的に同
じ形状寸法を有するようにこの第２の磁化可能層をパタ
ーン形成し、第２の磁化可能層上に別の絶縁層を配置す
ることによって達成されうる。或いはまた、磁化可能部
材は、第１の磁化可能層２２を形成した後に、この第１
の磁化可能層２２上に絶縁層を形成し、この絶縁層上に
磁化可能材料からなる第２の磁化可能層を形成し、この
第２の磁化可能層上に別の絶縁層を配置し、次いで両方
の磁化可能層及び両方の絶縁層をパターン形成して磁化
可能部材を画定することにより、積層された磁化可能材
料で構成することが可能である。図３５及び図３６の磁
化可能部材５０２は同様にして、積層された磁化可能材
料で構成することができる。さらにまた、この詳細な説
明において記載されている方法はメモリ素子の構成のた
めに薄膜技術を用いているが、本発明によれば、厚膜技
術、例えば金属層をメッキにより形成するものもまた、
有効に用いることができる。
個別の螺旋コイルの各々について２つのループがある
が、第１の導電性層１６及び第２の導電性層４２、並び
に通路４０は、特定のメモリ素子の所望とされる電気的
及び磁気的特性に応じて、コイル中に異なる数のループ
を収容するようにパターン形成可能である。同様に、図
３５及び図３６に示した実施例においては、２つの個別
の螺旋コイルの各々について２つのループがあるが、導
電性層及び通路は、コイル中に異なる数のループを収容
するようにパターン形成可能である。また、上述した好
ましい実施例では、磁化可能部材を形成するための磁化
可能材料は単層からなるものであったが、磁化可能部材
は積層された磁化可能材料からなることもできることを
銘記しなければならない。このことは、パターン形成さ
れた磁化可能材料２４上に第３の絶縁層２６を形成した
後に、磁化可能材料からなる第２の磁化可能層を形成
し、パターン形成された磁化可能材料２４と実質的に同
じ形状寸法を有するようにこの第２の磁化可能層をパタ
ーン形成し、第２の磁化可能層上に別の絶縁層を配置す
ることによって達成されうる。或いはまた、磁化可能部
材は、第１の磁化可能層２２を形成した後に、この第１
の磁化可能層２２上に絶縁層を形成し、この絶縁層上に
磁化可能材料からなる第２の磁化可能層を形成し、この
第２の磁化可能層上に別の絶縁層を配置し、次いで両方
の磁化可能層及び両方の絶縁層をパターン形成して磁化
可能部材を画定することにより、積層された磁化可能材
料で構成することが可能である。図３５及び図３６の磁
化可能部材５０２は同様にして、積層された磁化可能材
料で構成することができる。さらにまた、この詳細な説
明において記載されている方法はメモリ素子の構成のた
めに薄膜技術を用いているが、本発明によれば、厚膜技
術、例えば金属層をメッキにより形成するものもまた、
有効に用いることができる。
【００３０】図１３、図３５及び図３６に示されている
メモリ素子は、螺旋コイルの軸及び磁化可能部材が、下
側にある基板の表面に関して実施的に平行であるように
構成されている。この配置においては、メモリ素子は基
板の表面上に展開し、コイル中のループの数に依存し
て、集積回路の面積の比較的大きな割合を占めうる。こ
の欠点は、これらの水平な素子の層を相互に積み重ねる
ことによって回避可能である。メモリ素子により占有さ
れる層当たりの面積を節約するために、コイルの軸が下
側の基板の表面に対して実質的に垂直であり、磁化可能
部材もまた下側の基板の表面に対して実質的に垂直であ
るように、例えば図１４に概略的に示されているように
してアレイを構成することができる。図１４に示した配
置では、メモリ素子３００の磁化可能部材３０２、及び
コイル３０４，３０６及び３０８の共通軸は、下側の基
板（図示せず）に対して実質的に垂直である。
メモリ素子は、螺旋コイルの軸及び磁化可能部材が、下
側にある基板の表面に関して実施的に平行であるように
構成されている。この配置においては、メモリ素子は基
板の表面上に展開し、コイル中のループの数に依存し
て、集積回路の面積の比較的大きな割合を占めうる。こ
の欠点は、これらの水平な素子の層を相互に積み重ねる
ことによって回避可能である。メモリ素子により占有さ
れる層当たりの面積を節約するために、コイルの軸が下
側の基板の表面に対して実質的に垂直であり、磁化可能
部材もまた下側の基板の表面に対して実質的に垂直であ
るように、例えば図１４に概略的に示されているように
してアレイを構成することができる。図１４に示した配
置では、メモリ素子３００の磁化可能部材３０２、及び
コイル３０４，３０６及び３０８の共通軸は、下側の基
板（図示せず）に対して実質的に垂直である。
【００３１】図１４に示された本発明の実施例による集
積回路におけるメモリ素子を製造するための種々の工程
が、図１５から図３４に示されている。種々の層を形成
するために用いられる方法、各層の厚み、並びに導電性
層及び磁化可能層に通路及び所定のパターンを形成する
ために用いられる方法は、図１から図１２に関して上述
したものと同様であるのが好ましい。さて図１５を参照
すると、そこには概略的に断面図で、例えばシリコン基
板である基板４１０が示されている。基板４１０は、例
えばシリコン又はガリウムの砒化物など、集積回路を製
造するのに用いることのできるどのようなタイプの材料
でもよい。或いはまた、基板４１０は酸化アルミニウム
のような不動態化基板でもよい。基板４１０はまた、本
発明により形成される付加的なメモリ素子を支持するた
めの絶縁材料の基板からなることもできることに注意し
なければならない。本発明のこの代替的な実施例におい
ては、メモリ素子は２次元又は３次元アレイでもって同
様のメモリ素子に対して電気的に接続され、各々のメモ
リ素子におけるコイルの各々が、アレイ中のメモリ素子
の複数のコイルを含む比較的長い導体の一部を形成する
ようになる。
積回路におけるメモリ素子を製造するための種々の工程
が、図１５から図３４に示されている。種々の層を形成
するために用いられる方法、各層の厚み、並びに導電性
層及び磁化可能層に通路及び所定のパターンを形成する
ために用いられる方法は、図１から図１２に関して上述
したものと同様であるのが好ましい。さて図１５を参照
すると、そこには概略的に断面図で、例えばシリコン基
板である基板４１０が示されている。基板４１０は、例
えばシリコン又はガリウムの砒化物など、集積回路を製
造するのに用いることのできるどのようなタイプの材料
でもよい。或いはまた、基板４１０は酸化アルミニウム
のような不動態化基板でもよい。基板４１０はまた、本
発明により形成される付加的なメモリ素子を支持するた
めの絶縁材料の基板からなることもできることに注意し
なければならない。本発明のこの代替的な実施例におい
ては、メモリ素子は２次元又は３次元アレイでもって同
様のメモリ素子に対して電気的に接続され、各々のメモ
リ素子におけるコイルの各々が、アレイ中のメモリ素子
の複数のコイルを含む比較的長い導体の一部を形成する
ようになる。
【００３２】アルミニウムの如き材料からなる第１の導
電性層４１６が、基板４１０上に形成される。次いで図
１６と、ラインＣ−Ｃに沿った図１６の断面図である図
１７を参照すると、第１の導電性層４１６は例えば既知
のホトレジスト及びエッチング技術を用いて、導電性セ
グメント４１８の所定のパターンへと形成されている。
導電性セグメント４１８は、図１４に示す３つのコイル
３０４，３０６及び３０８の各々の一部を形成し、また
本発明によるメモリ素子を用いたメモリチップにおいて
隣接するメモリ素子の対応するコイルに電気的に接続す
るための導線を形成する。
電性層４１６が、基板４１０上に形成される。次いで図
１６と、ラインＣ−Ｃに沿った図１６の断面図である図
１７を参照すると、第１の導電性層４１６は例えば既知
のホトレジスト及びエッチング技術を用いて、導電性セ
グメント４１８の所定のパターンへと形成されている。
導電性セグメント４１８は、図１４に示す３つのコイル
３０４，３０６及び３０８の各々の一部を形成し、また
本発明によるメモリ素子を用いたメモリチップにおいて
隣接するメモリ素子の対応するコイルに電気的に接続す
るための導線を形成する。
【００３３】次に図１８と、ラインＥ−Ｅに沿った図１
８の断面図である図１９を参照すると、第１の絶縁層４
２０が、基板４１０及びパターン形成された第１の導電
性層の導電性セグメント４１８の上に形成されている。
開口、即ち通路４２２が第１の絶縁層４２０に形成され
ていて、導電性セグメント４１８の各々の上側表面上の
所定の電気的接触領域を露出している。図示の如く、通
路４２２は、導電性セグメント４１８の各々の一端にお
いて接触領域を露出するように配置されている。通路４
２２は例えば、既知のホトレジスト及びエッチング技術
を用いて形成される。
８の断面図である図１９を参照すると、第１の絶縁層４
２０が、基板４１０及びパターン形成された第１の導電
性層の導電性セグメント４１８の上に形成されている。
開口、即ち通路４２２が第１の絶縁層４２０に形成され
ていて、導電性セグメント４１８の各々の上側表面上の
所定の電気的接触領域を露出している。図示の如く、通
路４２２は、導電性セグメント４１８の各々の一端にお
いて接触領域を露出するように配置されている。通路４
２２は例えば、既知のホトレジスト及びエッチング技術
を用いて形成される。
【００３４】図２０を参照すると、アルミニウムの如き
導電性材料からなる第２の導電性層４２４が、第１の絶
縁層４２０上及び通路４２２内へと、下側の導電性セグ
メント４１８上の露出された選択接触領域と接触するよ
う形成されている。第２の導電性層４２４は、図２１、
及びラインＨ−Ｈに沿って取った図２１の断面図である
図２２、さらにラインＩ−Ｉに沿って取った図２１の断
面図である図２３に示すように、所定のパターンの導電
性セグメント４２８へと形成されている。この所定のパ
ターンの導電性セグメント４２８は、例えば既知のホト
レジスト及びエッチング技術を用いて形成される。
導電性材料からなる第２の導電性層４２４が、第１の絶
縁層４２０上及び通路４２２内へと、下側の導電性セグ
メント４１８上の露出された選択接触領域と接触するよ
う形成されている。第２の導電性層４２４は、図２１、
及びラインＨ−Ｈに沿って取った図２１の断面図である
図２２、さらにラインＩ−Ｉに沿って取った図２１の断
面図である図２３に示すように、所定のパターンの導電
性セグメント４２８へと形成されている。この所定のパ
ターンの導電性セグメント４２８は、例えば既知のホト
レジスト及びエッチング技術を用いて形成される。
【００３５】次に図２４と、ラインＫ−Ｋに沿って取っ
た図２４の断面図である図２５を参照すると、第２の絶
縁層４３０が導電性セグメント４２８及び第１の絶縁層
４２０上に形成されている。通路４３２が第２の絶縁層
４３０に形成され、下側の導電性セグメント４２８上の
所定の接触領域を露出している。これらの接触領域は、
例えば導電性セグメント４２８の各々の一端に配置され
ている。通路４３２は、例えば既知のホトレジスト及び
エッチング技術を用いて形成される。
た図２４の断面図である図２５を参照すると、第２の絶
縁層４３０が導電性セグメント４２８及び第１の絶縁層
４２０上に形成されている。通路４３２が第２の絶縁層
４３０に形成され、下側の導電性セグメント４２８上の
所定の接触領域を露出している。これらの接触領域は、
例えば導電性セグメント４２８の各々の一端に配置され
ている。通路４３２は、例えば既知のホトレジスト及び
エッチング技術を用いて形成される。
【００３６】今度は図２６と、ラインＭ−Ｍに沿って取
った図２６の断面図である図２７を参照すると、アルミ
ニウムの如き導電性材料からなる第３の導電性層が第２
の絶縁層４３０上及び通路４３２内へと形成され、下側
の導電性セグメント４２８上の露出領域と接触してい
る。第３の導電性層は、例えば既知のホトレジスト及び
エッチング技術を用いて、導電性セグメント４３４，４
３６及び４３８の所定のパターンへと形成されている。
導電性セグメント４３４は、図１４に示したメモリ素子
３００の第１のコイル３０４の一部に相当している。導
電性セグメント４３６は、図１４に示したメモリ素子３
００の第２のコイル３０６の一部に相当する。導電性セ
グメント４３８は、図１４に示したメモリ素子３００の
第３のコイル３０８の一部に相当する。
った図２６の断面図である図２７を参照すると、アルミ
ニウムの如き導電性材料からなる第３の導電性層が第２
の絶縁層４３０上及び通路４３２内へと形成され、下側
の導電性セグメント４２８上の露出領域と接触してい
る。第３の導電性層は、例えば既知のホトレジスト及び
エッチング技術を用いて、導電性セグメント４３４，４
３６及び４３８の所定のパターンへと形成されている。
導電性セグメント４３４は、図１４に示したメモリ素子
３００の第１のコイル３０４の一部に相当している。導
電性セグメント４３６は、図１４に示したメモリ素子３
００の第２のコイル３０６の一部に相当する。導電性セ
グメント４３８は、図１４に示したメモリ素子３００の
第３のコイル３０８の一部に相当する。
【００３７】次に図２８と、ラインＯ−Ｏに沿って取っ
た図２８の断面図である図２９を参照すると、そこでは
導電性セグメント４３４，４３６及び４３８、並びに第
２の絶縁層４３０上に、第３の絶縁層４４０が形成され
ている。通路４４２が第３の絶縁層４３０に形成され
て、下側にある導電性セグメント４３４，４３６及び４
３８上の接触領域を露出している。通路４４２は好まし
くは、導電性セグメント４３４，４３６及び４３８の各
々の端部にある所定位置に配置される。通路４４２は例
えば、既知のホトレジスト及びエッチング技術を用いて
形成される。
た図２８の断面図である図２９を参照すると、そこでは
導電性セグメント４３４，４３６及び４３８、並びに第
２の絶縁層４３０上に、第３の絶縁層４４０が形成され
ている。通路４４２が第３の絶縁層４３０に形成され
て、下側にある導電性セグメント４３４，４３６及び４
３８上の接触領域を露出している。通路４４２は好まし
くは、導電性セグメント４３４，４３６及び４３８の各
々の端部にある所定位置に配置される。通路４４２は例
えば、既知のホトレジスト及びエッチング技術を用いて
形成される。
【００３８】さて図３０と、ラインＱ−Ｑに沿って取っ
た図３０の断面図である図３１を参照すると、アルミニ
ウムの如き導電性材料からなる第４の導電性層が、第３
の絶縁層４３０上及び通路４４２内へと形成され、下側
にある導電性セグメント４３４，４３６及び４３８の露
出領域と接触している。この第４の導電性層は、例えば
既知のホトレジスト及びエッチング技術を用いて、導電
性セグメント４４６，４４８，及び４５０の所定のパタ
ーンへと形成されている。導電性セグメント４４６は、
図１４に示したメモリ素子３００の第１のコイル３０４
の一部に相当している。導電性セグメント４４８は、図
１４に示したメモリ素子３００の第２のコイル３０６の
一部に相当する。導電性セグメント４５０は、図１４に
示したメモリ素子３００の第３のコイル３０８の一部に
相当する。コイル３０４，３０６及び３０８の各々のセ
グメントが、導電性材料の層の各々についての上述の工
程において画定されることが理解されよう。
た図３０の断面図である図３１を参照すると、アルミニ
ウムの如き導電性材料からなる第４の導電性層が、第３
の絶縁層４３０上及び通路４４２内へと形成され、下側
にある導電性セグメント４３４，４３６及び４３８の露
出領域と接触している。この第４の導電性層は、例えば
既知のホトレジスト及びエッチング技術を用いて、導電
性セグメント４４６，４４８，及び４５０の所定のパタ
ーンへと形成されている。導電性セグメント４４６は、
図１４に示したメモリ素子３００の第１のコイル３０４
の一部に相当している。導電性セグメント４４８は、図
１４に示したメモリ素子３００の第２のコイル３０６の
一部に相当する。導電性セグメント４５０は、図１４に
示したメモリ素子３００の第３のコイル３０８の一部に
相当する。コイル３０４，３０６及び３０８の各々のセ
グメントが、導電性材料の層の各々についての上述の工
程において画定されることが理解されよう。
【００３９】図３２と、ラインＳ−Ｓに沿って取った図
３２の断面図である図３３を参照すると、上部の絶縁層
４５２が、導電性セグメント４４６，４４８，及び４５
０、並びに絶縁層４４０上に形成されている。上部の絶
縁層４５２は、例えば二酸化珪素からなる。通路４５４
が絶縁層４５２を介して第１の絶縁層４２０へ向けて、
この第１の絶縁層を含めて中間にある全ての絶縁層を介
して形成されている。通路４５４は、コイル３０４，３
０６及び３０８の共通軸に配置されている。かくして、
絶縁層の各々の一部が、通路４５４から導電性層の各々
を分離する形となっている。通路４５４が過剰に深い実
施例、例えば約３マイクロメートルよりも深い実施例に
おいては、エッチング深さが過剰となるのを防止するた
めに、所望ならば通路４５４を、各々の絶縁層の形成に
続けて各絶縁層に形成することができ、又は絶縁層のグ
ループに対して形成することができる（絶縁層の各々の
厚みに応じて）。
３２の断面図である図３３を参照すると、上部の絶縁層
４５２が、導電性セグメント４４６，４４８，及び４５
０、並びに絶縁層４４０上に形成されている。上部の絶
縁層４５２は、例えば二酸化珪素からなる。通路４５４
が絶縁層４５２を介して第１の絶縁層４２０へ向けて、
この第１の絶縁層を含めて中間にある全ての絶縁層を介
して形成されている。通路４５４は、コイル３０４，３
０６及び３０８の共通軸に配置されている。かくして、
絶縁層の各々の一部が、通路４５４から導電性層の各々
を分離する形となっている。通路４５４が過剰に深い実
施例、例えば約３マイクロメートルよりも深い実施例に
おいては、エッチング深さが過剰となるのを防止するた
めに、所望ならば通路４５４を、各々の絶縁層の形成に
続けて各絶縁層に形成することができ、又は絶縁層のグ
ループに対して形成することができる（絶縁層の各々の
厚みに応じて）。
【００４０】磁化可能材料の層が、上部の絶縁層４５２
上に、通路４５４内へと形成される。この磁化可能材料
は、図１から図１２に示した方法に関して先に列挙した
磁化可能材料の何れであっても良い。絶縁層の数及び厚
みが、通路４５４内への磁化可能材料の形成を困難又は
非現実的とするようなものである場合には、磁化可能部
材のセグメントを、個々の絶縁層に形成される通路内へ
と、或いは厚みによっては絶縁層のグループに形成され
る通路内へと形成することができる。磁化可能材料の層
は、所定のパターンへと形成され、図３４において３０
２で示されている如き磁化可能部材が画定される。絶縁
材料の最終の層４６０が次いで、絶縁層４５２と磁化可
能部材３０２の上に形成される。所望ならば、最終の絶
縁層４６０及び上部の絶縁層４５２を介して通路（図示
せず）を形成して、導電性セグメント４４６，４４８及
び４５０上の所定の接触領域を露出することができる。
これらの通路は次いで導電性材料で充填され、アレイ内
の隣接するメモリ素子に対する相互接続（図示せず）へ
の接続がもたらされ、或いはかかるメモリアレイに関連
する他のデバイスに対する接続がもたらされる。
上に、通路４５４内へと形成される。この磁化可能材料
は、図１から図１２に示した方法に関して先に列挙した
磁化可能材料の何れであっても良い。絶縁層の数及び厚
みが、通路４５４内への磁化可能材料の形成を困難又は
非現実的とするようなものである場合には、磁化可能部
材のセグメントを、個々の絶縁層に形成される通路内へ
と、或いは厚みによっては絶縁層のグループに形成され
る通路内へと形成することができる。磁化可能材料の層
は、所定のパターンへと形成され、図３４において３０
２で示されている如き磁化可能部材が画定される。絶縁
材料の最終の層４６０が次いで、絶縁層４５２と磁化可
能部材３０２の上に形成される。所望ならば、最終の絶
縁層４６０及び上部の絶縁層４５２を介して通路（図示
せず）を形成して、導電性セグメント４４６，４４８及
び４５０上の所定の接触領域を露出することができる。
これらの通路は次いで導電性材料で充填され、アレイ内
の隣接するメモリ素子に対する相互接続（図示せず）へ
の接続がもたらされ、或いはかかるメモリアレイに関連
する他のデバイスに対する接続がもたらされる。
【００４１】次に図３９を参照すると、そこには概略的
に斜視図でもって、配置についての別の実施例である磁
気メモリ素子７００が示されている。そこではコイルの
軸は、下側にある基板の表面に対して実質的に垂直にな
っており、磁化可能部材もまた、下側の基板の表面に対
して実質的に垂直になっている。図３９に示されている
メモリ素子７００は、磁化可能部材７０２と、導電性コ
イル７０４，７０６と、コイル７０４，７０６の外側に
配置され、磁化可能部材７０２に対して実質的に平行な
直線状の導電性部材７１５とを含む。
に斜視図でもって、配置についての別の実施例である磁
気メモリ素子７００が示されている。そこではコイルの
軸は、下側にある基板の表面に対して実質的に垂直にな
っており、磁化可能部材もまた、下側の基板の表面に対
して実質的に垂直になっている。図３９に示されている
メモリ素子７００は、磁化可能部材７０２と、導電性コ
イル７０４，７０６と、コイル７０４，７０６の外側に
配置され、磁化可能部材７０２に対して実質的に平行な
直線状の導電性部材７１５とを含む。
【００４２】図４０を参照すると、そこには概略的に斜
視図でもって、配置についての別の実施例である磁気メ
モリ素子７００’が示されている。そこではコイルの軸
は、下側にある基板に対して実質的に垂直になってお
り、磁化可能部材もまた、下側の基板に対して実質的に
垂直になっている。図４０に示されているメモリ素子７
００’は、磁化可能部材７０２と、導電性コイル７０
４，７０６と、コイル７０４，７０６の内側に電気的に
隔絶して配置され、磁化可能部材７０２に対して実質的
に平行な直線状の導電性部材７１５’とを含む。直線状
の導電性部材７１５’は、磁化可能部材７０２と接触し
て示されているが、この直線状の導電性部材７１５’
は、磁化可能部材７０２から電気的に隔絶されているこ
ともできる。
視図でもって、配置についての別の実施例である磁気メ
モリ素子７００’が示されている。そこではコイルの軸
は、下側にある基板に対して実質的に垂直になってお
り、磁化可能部材もまた、下側の基板に対して実質的に
垂直になっている。図４０に示されているメモリ素子７
００’は、磁化可能部材７０２と、導電性コイル７０
４，７０６と、コイル７０４，７０６の内側に電気的に
隔絶して配置され、磁化可能部材７０２に対して実質的
に平行な直線状の導電性部材７１５’とを含む。直線状
の導電性部材７１５’は、磁化可能部材７０２と接触し
て示されているが、この直線状の導電性部材７１５’
は、磁化可能部材７０２から電気的に隔絶されているこ
ともできる。
【００４３】図３９のメモリ素子７００は、図１５から
図３４に関して述べた方法において形成される３つでは
なしに、導電性コイルが２つだけ製造されるという点を
除き、実質的に図１５から図３４に関して前述した技術
に従って製造される。ここで図４１を参照すると、そこ
には断面図でもって、図３９のメモリ素子７００の製造
における、図３４に示された工程と類似の１工程が示さ
れている。しかしてそこでは基板７１０と、基板７１０
上に形成された導電性セグメント７１８と、基板７１０
及び導電性セグメント７１８上に形成された第１の絶縁
層７２０と、第１の絶縁層７２０上に形成された導電性
セグメント７２８と、導電性セグメント７２８及び第１
の絶縁層７２０上に形成された第２の絶縁層７３０と、
第２の絶縁層７３０上に形成された導電性セグメント７
３６と、導電性セグメント７３６及び第２の絶縁層７３
０上に形成された第３の絶縁層７４０と、第３の絶縁層
７４０上に形成された導電性セグメント７４６と、導電
性セグメント７４６及び第３の絶縁層７４０上に形成さ
れた絶縁層７５２と、絶縁層７５２，７４０，７３０及
び７２０を介して基板７１０に至るまで形成され且つ絶
縁層７５２上でパターン形成された磁化可能部材７０２
と、磁化可能部材７０２及び絶縁層７５２上に形成され
た最終の絶縁層７６０が含まれる。
図３４に関して述べた方法において形成される３つでは
なしに、導電性コイルが２つだけ製造されるという点を
除き、実質的に図１５から図３４に関して前述した技術
に従って製造される。ここで図４１を参照すると、そこ
には断面図でもって、図３９のメモリ素子７００の製造
における、図３４に示された工程と類似の１工程が示さ
れている。しかしてそこでは基板７１０と、基板７１０
上に形成された導電性セグメント７１８と、基板７１０
及び導電性セグメント７１８上に形成された第１の絶縁
層７２０と、第１の絶縁層７２０上に形成された導電性
セグメント７２８と、導電性セグメント７２８及び第１
の絶縁層７２０上に形成された第２の絶縁層７３０と、
第２の絶縁層７３０上に形成された導電性セグメント７
３６と、導電性セグメント７３６及び第２の絶縁層７３
０上に形成された第３の絶縁層７４０と、第３の絶縁層
７４０上に形成された導電性セグメント７４６と、導電
性セグメント７４６及び第３の絶縁層７４０上に形成さ
れた絶縁層７５２と、絶縁層７５２，７４０，７３０及
び７２０を介して基板７１０に至るまで形成され且つ絶
縁層７５２上でパターン形成された磁化可能部材７０２
と、磁化可能部材７０２及び絶縁層７５２上に形成され
た最終の絶縁層７６０が含まれる。
【００４４】図４２を参照すると、そこでは通路７６２
が絶縁層７６０から第１の絶縁層７２０に至るまで、こ
の第１の絶縁層を含めた中間にある全ての絶縁層を介し
て形成されている。通路７６２は、コイル７０４及び７
０６の外側に配置されている。従って、各々の絶縁層の
一部が、各々の導電性セグメント及び磁化可能部材７０
２を、通路７６２から隔絶する形となっている。通路７
６２が過剰に深い実施例、例えば約３マイクロメートル
よりも深い実施例においては、エッチング深さが過剰と
なるのを防止するために、所望ならば通路７６２を、各
々の絶縁層の形成に続けて各絶縁層に形成することがで
き、又は絶縁層のグループに対して形成することができ
る（絶縁層の各々の厚みに応じて）。
が絶縁層７６０から第１の絶縁層７２０に至るまで、こ
の第１の絶縁層を含めた中間にある全ての絶縁層を介し
て形成されている。通路７６２は、コイル７０４及び７
０６の外側に配置されている。従って、各々の絶縁層の
一部が、各々の導電性セグメント及び磁化可能部材７０
２を、通路７６２から隔絶する形となっている。通路７
６２が過剰に深い実施例、例えば約３マイクロメートル
よりも深い実施例においては、エッチング深さが過剰と
なるのを防止するために、所望ならば通路７６２を、各
々の絶縁層の形成に続けて各絶縁層に形成することがで
き、又は絶縁層のグループに対して形成することができ
る（絶縁層の各々の厚みに応じて）。
【００４５】図４３を参照すると、導電性材料の層７６
４が、絶縁層７６０上及び通路７６２内に形成されてい
る。この導電性材料は、例えばアルミニウム又はタング
ステンの合金である。絶縁層の数及び厚みが、通路７６
２内への導電性材料の形成を困難又は非現実的とするよ
うなものである場合には、導電性部材のセグメントを、
個々の絶縁層に形成される通路内へと、或いは厚みによ
っては絶縁層のグループに形成される通路内へと形成す
ることができる。導電性材料の層７６４は所定のパター
ンへと形成され、図３９において７１５で示されている
如き直線状の導電性部材が画定される。図４４を参照す
ると、絶縁材料の最終の層７６６が次いで、絶縁層７６
２と導電性部材７１５の上に形成される。この場合、図
３９に示す配置においては、コイル７０４，７０６の一
方がｘラインの一部となり、コイル７０４，７０６の他
方がｙラインの一部となることが理解されよう。直線状
の導電性部材７１５は、センスラインの一部である。直
線状の導電性部材７１５は、磁化可能部材７０２の磁場
の反転に際して、導電性部材７１５に検出可能な電流が
生ずるように、磁化可能部材７０２に対して十分に近接
して配置することが必要なだけである。
４が、絶縁層７６０上及び通路７６２内に形成されてい
る。この導電性材料は、例えばアルミニウム又はタング
ステンの合金である。絶縁層の数及び厚みが、通路７６
２内への導電性材料の形成を困難又は非現実的とするよ
うなものである場合には、導電性部材のセグメントを、
個々の絶縁層に形成される通路内へと、或いは厚みによ
っては絶縁層のグループに形成される通路内へと形成す
ることができる。導電性材料の層７６４は所定のパター
ンへと形成され、図３９において７１５で示されている
如き直線状の導電性部材が画定される。図４４を参照す
ると、絶縁材料の最終の層７６６が次いで、絶縁層７６
２と導電性部材７１５の上に形成される。この場合、図
３９に示す配置においては、コイル７０４，７０６の一
方がｘラインの一部となり、コイル７０４，７０６の他
方がｙラインの一部となることが理解されよう。直線状
の導電性部材７１５は、センスラインの一部である。直
線状の導電性部材７１５は、磁化可能部材７０２の磁場
の反転に際して、導電性部材７１５に検出可能な電流が
生ずるように、磁化可能部材７０２に対して十分に近接
して配置することが必要なだけである。
【００４６】同様に、図４０のメモリ素子７００’は、
図１５から図３４に関して述べた方法において形成され
る３つではなしに、導電性コイルが２つだけ製造される
という点を除き、実質的に図１５から図２１に関して前
述した技術に従って製造される。基板上に垂直な磁化可
能部材７０２及びコイル７０４，７０６を形成し、また
磁化可能部材上に上部の絶縁層を形成するのに引き続い
て、コイル７０４，７０６の内側に通路が形成される。
この通路の壁の１つは、磁化可能部材７０２の側面によ
って画定される。通路は絶縁材料の全ての層を通って、
下側の基板にまで至る。例えばアルミニウム又はタング
ステンの合金のような金属からなる層が、上部の絶縁層
上に、及び通路内へとこれを充填するように形成され
る。この金属層は次いでパターン形成され、直線状の導
電性部材が画定される。
図１５から図３４に関して述べた方法において形成され
る３つではなしに、導電性コイルが２つだけ製造される
という点を除き、実質的に図１５から図２１に関して前
述した技術に従って製造される。基板上に垂直な磁化可
能部材７０２及びコイル７０４，７０６を形成し、また
磁化可能部材上に上部の絶縁層を形成するのに引き続い
て、コイル７０４，７０６の内側に通路が形成される。
この通路の壁の１つは、磁化可能部材７０２の側面によ
って画定される。通路は絶縁材料の全ての層を通って、
下側の基板にまで至る。例えばアルミニウム又はタング
ステンの合金のような金属からなる層が、上部の絶縁層
上に、及び通路内へとこれを充填するように形成され
る。この金属層は次いでパターン形成され、直線状の導
電性部材が画定される。
【００４７】図４０に示した配置においては、コイル７
０４，７０６の一方がｘラインの一部であり、コイル７
０４，７０６の他方がｙラインの一部であることが理解
されよう。直線状の導電性部材７１５’は、センスライ
ンの一部である。
０４，７０６の一方がｘラインの一部であり、コイル７
０４，７０６の他方がｙラインの一部であることが理解
されよう。直線状の導電性部材７１５’は、センスライ
ンの一部である。
【００４８】上述の実施例の何れにおいても、最終の誘
電体の上部にマスクを形成することができ、メモリ素子
に対する電気的接続をもたらす目的で、導電性部材に対
して通路を開口することができることが理解されよう。
電体の上部にマスクを形成することができ、メモリ素子
に対する電気的接続をもたらす目的で、導電性部材に対
して通路を開口することができることが理解されよう。
【００４９】本発明の範囲から逸脱することなしに、本
発明の方法及びデバイスについてかなりの設計変更を行
うことが可能であることが理解されよう。結果として、
以上においては本発明の方法及びデバイスの好ましい実
施例について記載してきたが、強調されるべきことは、
本発明は好ましい実施例に限定されるものではなく、本
発明の範囲内に完全に包含される他の代替的な実施例が
存在しており、また本発明は添付の特許請求の範囲によ
ってのみ限定されることが意図されているものであると
いうことである。
発明の方法及びデバイスについてかなりの設計変更を行
うことが可能であることが理解されよう。結果として、
以上においては本発明の方法及びデバイスの好ましい実
施例について記載してきたが、強調されるべきことは、
本発明は好ましい実施例に限定されるものではなく、本
発明の範囲内に完全に包含される他の代替的な実施例が
存在しており、また本発明は添付の特許請求の範囲によ
ってのみ限定されることが意図されているものであると
いうことである。
【００５０】
【発明の効果】以上の如き本発明のメモリ素子によれ
ば、在来のダイナミックＲＡＭとは異なりリフレッシュ
は不要であり、また在来のスタティックＲＡＭとも異な
り多数のトランジスタを必要としない。また本発明によ
るメモリ素子は基板中に配置されているため、熱の散逸
が従来のコアメモリよりも良好である。そして本発明の
メモリ素子を基板中に設けることにより、トランジスタ
ベースのメモリと比較して記憶密度を大きく増大させ
る、メモリ素子の３次元メモリアレイが提供される。本
発明のメモリ素子によるメモリアレイは、磁化可能部材
が小さく、高周波動作が達成できる。
ば、在来のダイナミックＲＡＭとは異なりリフレッシュ
は不要であり、また在来のスタティックＲＡＭとも異な
り多数のトランジスタを必要としない。また本発明によ
るメモリ素子は基板中に配置されているため、熱の散逸
が従来のコアメモリよりも良好である。そして本発明の
メモリ素子を基板中に設けることにより、トランジスタ
ベースのメモリと比較して記憶密度を大きく増大させ
る、メモリ素子の３次元メモリアレイが提供される。本
発明のメモリ素子によるメモリアレイは、磁化可能部材
が小さく、高周波動作が達成できる。
【図１】本発明による集積回路メモリ素子の製造の１工
程を示す断面図である。
程を示す断面図である。
【図２】本発明による集積回路メモリ素子の製造の１工
程を示す平面図である。
程を示す平面図である。
【図３】本発明による集積回路メモリ素子の製造の１工
程を示す断面図である。
程を示す断面図である。
【図４】本発明による集積回路メモリ素子の製造の１工
程を示す断面図である。
程を示す断面図である。
【図５】本発明による集積回路メモリ素子の製造の１工
程を示す平面図である。
程を示す平面図である。
【図６】本発明による集積回路メモリ素子の製造の１工
程を示す断面図である。
程を示す断面図である。
【図７】本発明による集積回路メモリ素子の製造の１工
程を示す平面図である。
程を示す平面図である。
【図８】本発明による集積回路メモリ素子の製造の１工
程を示す断面図である。
程を示す断面図である。
【図９】本発明による集積回路メモリ素子の製造の１工
程を示す断面図である。
程を示す断面図である。
【図１０】本発明による集積回路メモリ素子の製造の１
工程を示す平面図である。
工程を示す平面図である。
【図１１】本発明による集積回路メモリ素子の製造の１
工程を示す断面図である。
工程を示す断面図である。
【図１２】本発明による集積回路メモリ素子の製造の１
工程を示す断面図である。
工程を示す断面図である。
【図１３】図１から図１２に示した工程によって製造さ
れたメモリ素子のコイル及び磁化可能部材の概略的な斜
視図である。
れたメモリ素子のコイル及び磁化可能部材の概略的な斜
視図である。
【図１４】本発明の別の実施例によるメモリ素子のコイ
ル及び磁化可能部材の概略的な斜視図である。
ル及び磁化可能部材の概略的な斜視図である。
【図１５】図１４の実施例による集積回路メモリ素子の
製造の１工程を示す断面図である。
製造の１工程を示す断面図である。
【図１６】図１４の実施例による集積回路メモリ素子の
製造の１工程を示す平面図である。
製造の１工程を示す平面図である。
【図１７】図１４の実施例による集積回路メモリ素子の
製造の１工程を示す断面図である。
製造の１工程を示す断面図である。
【図１８】図１４の実施例による集積回路メモリ素子の
製造の１工程を示す平面図である。
製造の１工程を示す平面図である。
【図１９】図１４の実施例による集積回路メモリ素子の
製造の１工程を示す断面図である。
製造の１工程を示す断面図である。
【図２０】図１４の実施例による集積回路メモリ素子の
製造の１工程を示す断面図である。
製造の１工程を示す断面図である。
【図２１】図１４の実施例による集積回路メモリ素子の
製造の１工程を示す平面図である。
製造の１工程を示す平面図である。
【図２２】図１４の実施例による集積回路メモリ素子の
製造の１工程を示す断面図である。
製造の１工程を示す断面図である。
【図２３】図１４の実施例による集積回路メモリ素子の
製造の１工程を示す断面図である。
製造の１工程を示す断面図である。
【図２４】図１４の実施例による集積回路メモリ素子の
製造の１工程を示す平面図である。
製造の１工程を示す平面図である。
【図２５】図１４の実施例による集積回路メモリ素子の
製造の１工程を示す断面図である。
製造の１工程を示す断面図である。
【図２６】図１４の実施例による集積回路メモリ素子の
製造の１工程を示す平面図である。
製造の１工程を示す平面図である。
【図２７】図１４の実施例による集積回路メモリ素子の
製造の１工程を示す断面図である。
製造の１工程を示す断面図である。
【図２８】図１４の実施例による集積回路メモリ素子の
製造の１工程を示す平面図である。
製造の１工程を示す平面図である。
【図２９】図１４の実施例による集積回路メモリ素子の
製造の１工程を示す断面図である。
製造の１工程を示す断面図である。
【図３０】図１４の実施例による集積回路メモリ素子の
製造の１工程を示す平面図である。
製造の１工程を示す平面図である。
【図３１】図１４の実施例による集積回路メモリ素子の
製造の１工程を示す断面図である。
製造の１工程を示す断面図である。
【図３２】図１４の実施例による集積回路メモリ素子の
製造の１工程を示す平面図である。
製造の１工程を示す平面図である。
【図３３】図１４の実施例による集積回路メモリ素子の
製造の１工程を示す断面図である。
製造の１工程を示す断面図である。
【図３４】図１４の実施例による集積回路メモリ素子の
製造の１工程を示す断面図である。
製造の１工程を示す断面図である。
【図３５】本発明の別の実施例によるメモリ素子のコイ
ル、磁化可能部材、及び導電性部材の概略的な斜視図で
ある。
ル、磁化可能部材、及び導電性部材の概略的な斜視図で
ある。
【図３６】本発明の別の実施例によるメモリ素子のコイ
ル、磁化可能部材、及び導電性部材の概略的な斜視図で
ある。
ル、磁化可能部材、及び導電性部材の概略的な斜視図で
ある。
【図３７】図３５の実施例による集積回路メモリ素子の
製造における工程を示す断面図である。
製造における工程を示す断面図である。
【図３８】図３５の実施例による集積回路メモリ素子の
製造における工程を示す平面図である。
製造における工程を示す平面図である。
【図３９】本発明の別の実施例によるメモリ素子のコイ
ル、磁化可能部材、及び導電性部材の概略的な斜視図で
ある。
ル、磁化可能部材、及び導電性部材の概略的な斜視図で
ある。
【図４０】本発明の別の実施例によるメモリ素子のコイ
ル、磁化可能部材、及び導電性部材の概略的な斜視図で
ある。
ル、磁化可能部材、及び導電性部材の概略的な斜視図で
ある。
【図４１】図３９の実施例による集積回路メモリ素子の
製造における１工程を示す断面図である。
製造における１工程を示す断面図である。
【図４２】図３９の実施例による集積回路メモリ素子の
製造における１工程を示す断面図である。
製造における１工程を示す断面図である。
【図４３】図３９の実施例による集積回路メモリ素子の
製造における１工程を示す断面図である。
製造における１工程を示す断面図である。
【図４４】図３９の実施例による集積回路メモリ素子の
製造における１工程を示す断面図である。
製造における１工程を示す断面図である。
１０，４１０，５１０ 基板
１２，４２０，５１２ 第１の絶縁層
１６，４１６ 第１の導電性層
１８，４１８，５１８ 導電性セグメント
２０，４３０，５２０ 第２の絶縁層
２２ 第１の磁化可能層
２４ パターン形成された磁化可能材料
２６，４４０，５２６ 第３の絶縁層
４０，４２２，４３２，４４２，４５４ 通路
４１，５４１ 核形成層
４２，４２４ 第２の導電性層
４４，４２８，４３４，４３６，４３８，４４６，４４
８，４５０，５４４導電性セグメント ４６，５４６ 導電性垂直部材 １００，３００，５００，７００ メモリ素子 １０２，３０２，５０２，７０２ 磁化可能部材 １０４，１０６，１０８，３０４，３０６，３０８，５
０４，５０６，７０４，７０６ コイル ５５１，７１５ 直線状の導電性部材 ５５０ 第３の導電性層
８，４５０，５４４導電性セグメント ４６，５４６ 導電性垂直部材 １００，３００，５００，７００ メモリ素子 １０２，３０２，５０２，７０２ 磁化可能部材 １０４，１０６，１０８，３０４，３０６，３０８，５
０４，５０６，７０４，７０６ コイル ５５１，７１５ 直線状の導電性部材 ５５０ 第３の導電性層
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 29/82
(72)発明者 イルファン・サーダット
アメリカ合衆国カリフォルニア州95050
サンタ・クララ，フィルモア・ストリー
ト・1926
(56)参考文献 特開 昭63−177459（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/822
G11C 11/02
H01L 21/3205
H01L 27/04
H01L 27/105
H01L 29/82
H01L 27/108
H01L 21/82
Claims (8)
- 【請求項１】 磁気メモリ素子を有する集積回路であっ
て、 基板（４１０）と、 前記基板（４１０）上に形成された磁化可能部材（３０
２、７０２）と、 前記基板（４１０）上に形成され、かつ、前記磁化可能
部材（３０２、７０２）の周囲に配置された少なくとも
２つの絶縁された導電性コイル（３０４、３０６、７０
４、７０６）を備え、 前記導電性コイル（３０４、３０６、７０４、７０６）
の各々は、メモリアレイ内の導電性ラインに接続され、
前記磁化可能部材（３０２、７０２）と前記導電性コイ
ル（３０４、３０６、７０４、７０６）の各々の軸が、
前記基板（４１０）の面に対してほぼ垂直であり、 磁気メモリ素子が、さらに、前記磁化可能部材（３０
２、７０２）に近接して形成され、かつ、前記メモリア
レイのセンスラインに電気的に接続された導電性センス
部（３０８、７１５、７１５’）を備えることからな
る、集積回路。 - 【請求項２】 前記導電性センス部が、前記磁化可能部
材（３０２）を囲むコイル（３０８）でもある、請求項
１の集積回路。 - 【請求項３】 前記導電性コイル（３０４、３０６、３
０８、７０４、７０６）が共通の軸を有する、請求項１
または２の集積回路。 - 【請求項４】 前記導電性センス部（７１５）が、前記
導電性コイル（７０４、７０６）の外側に配置される、
請求項１または３の集積回路。 - 【請求項５】 前記導電性センス部（７１５’）が、前
記導電性コイル（７０４、７０６）の内側に配置され
る、請求項１または３の集積回路。 - 【請求項６】 前記導電性センス部（３０８、７１５、
７１５’）が、前記磁化可能部材（３０２、７０２）か
ら隔置され、かつ、それから絶縁される、請求項１乃至
５のいずれかの集積回路。 - 【請求項７】 集積回路メモリ素子の製造方法であっ
て、 （ａ）電気的絶縁性基板の表面上に導電性材料の第１の
層を配置する段階と、 （ｂ）導電性材料の第１の層を第１の所定パターンへと
形成する段階と、 （ｃ）電気的絶縁性基板の表面及びパターン形成された
導電性材料の第１の層の上に電気的絶縁性材料の第２の
層を配置する段階と、 （ｄ）磁化可能材料の第１の層を絶縁性材料の第２の層
上に配置する段階と、 （ｅ）磁化可能材料の第１の層を下側にあるパターン形
成された導電性材料の第１の層に関して所定の位置関係
を有する所定パターンへと形成する段階と、 （ｆ）電気的絶縁性材料の第３の層を絶縁性材料の第２
の層及び磁化可能材料のパターン形成された第１の層上
に配置する段階と、 （ｇ）下側にある絶縁性材料の層に開口を形成して下側
のパターン形成された導電性材料の第１の層上の所定の
電気的接触領域を露出する段階と、 （ｈ）導電性材料の第２の層を電気的絶縁性材料の第３
の層上及び開口内へと、下側のパターン形成された導電
性材料の第１の層の露出された電気的接触領域と電気的
に接触するように配置する段階と、及び （ｉ）導電性材料の第２の層を下側のパターン形成され
た磁化可能材料の層及びパターン形成された導電性材料
の第１の層に関して所定の位置関係を有する第２の所定
パターンへと形成する段階とを含み、 パターン形成された導電性材料の第１の層及びパターン
形成された導電性材料の第２の層が、パターン形成され
た磁化可能材料の周囲に配置された少なくとも２つの導
電性コイルを画定することからなる方法。 - 【請求項８】 集積回路メモリ素子の製造方法であっ
て、 （ａ）基板上に導電性材料の第１の層を配置する段階
と、 （ｂ）導電性材料の第１の層を第１の所定パターンへと
形成する段階と、 （ｃ）絶縁性材料の第１の層を基板及びパターン形成さ
れた導電性材料の第１の層上に配置する段階と、 （ｄ）絶縁性材料の第１の層に開口を形成して下側のパ
ターン形成された導電性材料の第１の層上の電気的接触
領域を露出する段階と、 （ｅ）導電性材料の第２の層を絶縁性材料の第１の層上
及び開口内へと、下側のパターン形成された導電性材料
の第１の層の露出された電気的接触領域と電気的に接触
するように配置する段階と、 （ｆ）導電性材料の第２の層を下側のパターン形成され
た導電性材料の第１の層に関して所定の位置関係を有す
る所定パターンへと形成する段階と、 （ｇ）少なくとも２つの実質的に同軸な導電性材料の螺
旋コイルであって各々のコイルが中央部分及び中央部分
の周囲に配置される所定回数のループを有するものを形
成する必要に応じて、前記段階（ｃ），（ｄ），（ｅ）
及び（ｆ）を繰り返す段階と、 （ｈ）電気的絶縁性材料の最終の層を下側にある電気的
絶縁性材料の層及び下側にあるパターン形成された導電
性材料の最終の層上に配置する段階と、 （ｉ）絶縁性材料の最終の層及び下側にある絶縁性材料
の層に開口を、コイルに共通の軸と実質的に整合するよ
う形成する段階と、 （ｊ）磁化可能材料の層を絶縁性材料の最終の層上及び
開口内へと形成する段階と、及び （ｋ）磁化可能材料の層を所定パターンへと形成する段
階とを含むことからなる方法。
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