JP3434095B2 - 周波数測定装置 - Google Patents
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R23/00—Arrangements for measuring frequencies; Arrangements for analysing frequency spectra
- G01R23/02—Arrangements for measuring frequency, e.g. pulse repetition rate; Arrangements for measuring period of current or voltage
- G01R23/10—Arrangements for measuring frequency, e.g. pulse repetition rate; Arrangements for measuring period of current or voltage by converting frequency into a train of pulses, which are then counted, i.e. converting the signal into a square wave
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- Measuring Frequencies, Analyzing Spectra (AREA)
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Description
【０００１】
【発明の属する技術分野】本発明は繰返し信号の周波数
や周期を短時間で高精度に測定する周波数測定装置に関
するものである。
や周期を短時間で高精度に測定する周波数測定装置に関
するものである。
【０００２】
【従来の技術】図６は従来の周波数測定装置の測定原理
を説明するタイミングチャートである。
を説明するタイミングチャートである。
【０００３】図６において、周波数が測定される被測定
信号は周波数測定装置に入力されると、パルス化された
後、分周器によって分周数Ｎで分周される。ここで、被
測定信号の周期を時間Ｐとすると、分周された信号の周
期は時間ＮＰとなる。
信号は周波数測定装置に入力されると、パルス化された
後、分周器によって分周数Ｎで分周される。ここで、被
測定信号の周期を時間Ｐとすると、分周された信号の周
期は時間ＮＰとなる。
【０００４】分周された被測定信号は、あらかじめ設定
されたゲート時間を単位として取り込まれ、その１周期
の時間ＮＰが、より高速な基準クロック（一般に１０Ｍ
Ｈｚ）によって計数されることで周波数が算出される
（米国特許第３２８４５号明細書参照）。
されたゲート時間を単位として取り込まれ、その１周期
の時間ＮＰが、より高速な基準クロック（一般に１０Ｍ
Ｈｚ）によって計数されることで周波数が算出される
（米国特許第３２８４５号明細書参照）。
【０００５】したがって、周波数測定の誤差は主に基準
クロックの発振器の長・短期安定度に依存するため、高
安定な水晶発振器などが内蔵されている。
クロックの発振器の長・短期安定度に依存するため、高
安定な水晶発振器などが内蔵されている。
【０００６】
【発明が解決しようとする課題】しかしながら、上記の
ような従来の周波数測定装置では、水晶振動子をトリミ
ングするときなどのように、短時間で高精度な周波数測
定が要求される場合に、測定時間がかかるという問題が
あった。
ような従来の周波数測定装置では、水晶振動子をトリミ
ングするときなどのように、短時間で高精度な周波数測
定が要求される場合に、測定時間がかかるという問題が
あった。
【０００７】例えば、１ｍｓのゲート時間で８桁の分解
能を得ようとすると、図６に示した時間ＮＰの間を１０
ｐｓｅｃのパルスで計数する必要があるが、この分解能
を実現する場合、信号のジッタを抑えるなどの高度な技
術が必要になるため高価な装置となってしまう。そこで
経済的な装置を実現するためには、パルスの速度を遅く
して１００ｐｓｅｃのパルスで計数し、平均測定手法と
組み合せた装置とすることが望ましい。平均測定手法は
測定を複数回繰り返して平均値を求めることで等価的に
分解能を上げる手法であり、分解能は測定回数の平方根
に比例して向上する。例えば１００回測定を行った場
合、その平均値を求めることで分解能を１桁上げること
ができる。
能を得ようとすると、図６に示した時間ＮＰの間を１０
ｐｓｅｃのパルスで計数する必要があるが、この分解能
を実現する場合、信号のジッタを抑えるなどの高度な技
術が必要になるため高価な装置となってしまう。そこで
経済的な装置を実現するためには、パルスの速度を遅く
して１００ｐｓｅｃのパルスで計数し、平均測定手法と
組み合せた装置とすることが望ましい。平均測定手法は
測定を複数回繰り返して平均値を求めることで等価的に
分解能を上げる手法であり、分解能は測定回数の平方根
に比例して向上する。例えば１００回測定を行った場
合、その平均値を求めることで分解能を１桁上げること
ができる。
【０００８】しかしながら、図６に示すように、従来の
周波数測定装置では分周した被測定信号に対して、基準
クロックによる計数処理と周波数を算出するための処理
とを１周期毎に交互に実施するため、１周期おきに周波
数を測定することになり、平均測定手法を採用して１０
０回の測定を行うと、１００回×２ＮＰ＝２００ＮＰの
測定時間（１ＮＰ≒１ｍｓの場合、約２００ｍｓ）がか
かっていた。
周波数測定装置では分周した被測定信号に対して、基準
クロックによる計数処理と周波数を算出するための処理
とを１周期毎に交互に実施するため、１周期おきに周波
数を測定することになり、平均測定手法を採用して１０
０回の測定を行うと、１００回×２ＮＰ＝２００ＮＰの
測定時間（１ＮＰ≒１ｍｓの場合、約２００ｍｓ）がか
かっていた。
【０００９】本発明は上記したような従来の技術が有す
る問題点を解決するためになされたものであり、短時間
で高精度な周波数測定を行う場合に、安価な装置構成で
その高精度要求に応えることができる周波数測定装置を
提供することを目的とする。
る問題点を解決するためになされたものであり、短時間
で高精度な周波数測定を行う場合に、安価な装置構成で
その高精度要求に応えることができる周波数測定装置を
提供することを目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成するため
本発明の周波数測定装置は、被測定信号を所定の分周数
で分周する分周器と、分周された被測定信号を１周期毎
に基準クロックによって計数する計数部と、前記基準ク
ロックで計数する際に生じる端数時間を測定するための
端数時間測定部と、前記計数部で前記分周された被測定
信号を前記基準クロックで連続的に計数するためのシー
ケンス回路が構成されるシーケンス制御部と、前記計数
部の計数結果を保持するメモリ部と、制御プログラムに
したがって処理を行い、前記分周数の決定、リセット信
号の送出、及び前記メモリ部に保持された前記計数結果
から前記被測定信号の周波数を算出するマイクロプロセ
ッサとを有し、前記シーケンス制御部は、前記基準クロ
ックを所定のパルスだけ計数し、前記所定のパルスだけ
計数している間に、前記メモリ部への計数結果の書き込
み指示と前記計数部のリセット処理と前記メモリ部のア
ドレス指定とを行い、前記計数部は前記所定のパルス分
の値が予めセットされることを特徴とする。このとき、
端数時間測定部は、所定の比に設定された電圧傾斜を出
力する複数の積分を切り替えて実行する積分器と、前記
複数の積分の各積分時間毎に、基準クロックのパルスを
それぞれ通過させる複数のゲート回路とを備え、前記計
数部は前記比にしたがって接続される複数の計数器を備
え、前記複数の計数器は前記ゲート回路を通過した前記
基準クロックのパルスをそれぞれに対応して計数する。
本発明の周波数測定装置は、被測定信号を所定の分周数
で分周する分周器と、分周された被測定信号を１周期毎
に基準クロックによって計数する計数部と、前記基準ク
ロックで計数する際に生じる端数時間を測定するための
端数時間測定部と、前記計数部で前記分周された被測定
信号を前記基準クロックで連続的に計数するためのシー
ケンス回路が構成されるシーケンス制御部と、前記計数
部の計数結果を保持するメモリ部と、制御プログラムに
したがって処理を行い、前記分周数の決定、リセット信
号の送出、及び前記メモリ部に保持された前記計数結果
から前記被測定信号の周波数を算出するマイクロプロセ
ッサとを有し、前記シーケンス制御部は、前記基準クロ
ックを所定のパルスだけ計数し、前記所定のパルスだけ
計数している間に、前記メモリ部への計数結果の書き込
み指示と前記計数部のリセット処理と前記メモリ部のア
ドレス指定とを行い、前記計数部は前記所定のパルス分
の値が予めセットされることを特徴とする。このとき、
端数時間測定部は、所定の比に設定された電圧傾斜を出
力する複数の積分を切り替えて実行する積分器と、前記
複数の積分の各積分時間毎に、基準クロックのパルスを
それぞれ通過させる複数のゲート回路とを備え、前記計
数部は前記比にしたがって接続される複数の計数器を備
え、前記複数の計数器は前記ゲート回路を通過した前記
基準クロックのパルスをそれぞれに対応して計数する。
【００１１】上記のように構成された周波数測定装置
は、シーケンス制御部で基準クロックを所定のパルスだ
け計数し、所定のパルスだけ計数している間に、メモリ
部への計数結果の書き込み指示と計数部のリセット処理
とメモリ部のアドレス指定とを行う。そして、計数部を
所定のパルス分の値に予めセットすることで、計数が止
まらない場合と等価な結果をもたらす。したがって、従
来のように被測定信号の周波数の計測と処理とを１周期
おきに行う必要がなくなり、測定時間のロスを防ぐこと
ができる。
は、シーケンス制御部で基準クロックを所定のパルスだ
け計数し、所定のパルスだけ計数している間に、メモリ
部への計数結果の書き込み指示と計数部のリセット処理
とメモリ部のアドレス指定とを行う。そして、計数部を
所定のパルス分の値に予めセットすることで、計数が止
まらない場合と等価な結果をもたらす。したがって、従
来のように被測定信号の周波数の計測と処理とを１周期
おきに行う必要がなくなり、測定時間のロスを防ぐこと
ができる。
【００１２】また、端数時間測定部の積分器で所定の比
に設定された複数の積分を実行し、複数のゲート回路か
ら、複数の積分の各積分時間毎に基準クロックのパルス
をそれぞれ通過させる。このとき、計数部は所定の比に
したがって接続される複数の計数器によって基準クロッ
クのパルスをそれぞれに対応して計数することで、端数
時間が等価的に拡大され、基準クロックによる計数処理
の分解能を向上させることができる。
に設定された複数の積分を実行し、複数のゲート回路か
ら、複数の積分の各積分時間毎に基準クロックのパルス
をそれぞれ通過させる。このとき、計数部は所定の比に
したがって接続される複数の計数器によって基準クロッ
クのパルスをそれぞれに対応して計数することで、端数
時間が等価的に拡大され、基準クロックによる計数処理
の分解能を向上させることができる。
【００１３】さらに、平均化手法を併用するに当たって
の、多数のゲート時間に相当した測定データを得るとき
に、図７（ａ）に示すように、従来は単純に１ＮＰ（≒
１ｍｓ）を単位として同じ測定を必要な回数だけ繰り返
す方法だったが、図７（ｂ）に示すように、本発明で
は、１ＭＰ（８〜１６μｓ）づつずらす方法を採るの
で、測定時間が著しく改善される（１ｍｓゲート時間の
とき１／１１１〜１／７７、１ｓゲート時間のとき１／
２００になる）。なお、この発明の方法からすると、１
ＭＰをできるだけ小さな時間（すなわちできるだけ小さ
な分周数Ｍ）にするほど有利となるが、その限界は端数
時間測定部の動作時間で決まり、本発明ではそれを６．
５μｓと見込んでいる。
の、多数のゲート時間に相当した測定データを得るとき
に、図７（ａ）に示すように、従来は単純に１ＮＰ（≒
１ｍｓ）を単位として同じ測定を必要な回数だけ繰り返
す方法だったが、図７（ｂ）に示すように、本発明で
は、１ＭＰ（８〜１６μｓ）づつずらす方法を採るの
で、測定時間が著しく改善される（１ｍｓゲート時間の
とき１／１１１〜１／７７、１ｓゲート時間のとき１／
２００になる）。なお、この発明の方法からすると、１
ＭＰをできるだけ小さな時間（すなわちできるだけ小さ
な分周数Ｍ）にするほど有利となるが、その限界は端数
時間測定部の動作時間で決まり、本発明ではそれを６．
５μｓと見込んでいる。
【００１４】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。
て説明する。
【００１５】図１は本発明の周波数測定装置の構成を示
すブロック図である。図２は図１に示した端数時間測定
部の構成例を示す回路図であり、図３は図１に示したシ
ーケンス制御部、計数部、メモリ部の構成例を示す回路
図である。
すブロック図である。図２は図１に示した端数時間測定
部の構成例を示す回路図であり、図３は図１に示したシ
ーケンス制御部、計数部、メモリ部の構成例を示す回路
図である。
【００１６】図１において、本発明の周波数測定装置
は、ゲート時間の設定（例えば、１ｍｓｅｃ、１０ｍｓ
ｅｃ、０．１ｓｅｃ、１ｓｅｃの中から選択）、及び被
測定信号の概略周波数値（有効数字３桁程度）を入力す
るための操作部３と、測定された被測定信号の周波数値
が表示される表示部２と、操作部３から入力された概略
周波数値にしたがって決定される分周数Ｍで被測定信号
を分周する１／Ｍ分周器４と、分周した被測定信号を基
準クロックで計数する際に生じる端数時間を測定するた
めの端数時間測定部５と、１／Ｍ分周器４で分周された
被測定信号を基準クロックで連続的に計数するためのシ
ーケンス回路が構成されるシーケンス制御部６と、分周
した被測定信号を基準クロックによって計数する計数部
７と、計数部７の計数結果を保持するメモリ部８と、制
御プログラムにしたがって処理を行い、分周数Ｍの決
定、リセット（ＲＥＳＥＴ）信号の送出、及び計数した
被測定信号の周波数の平均値を演算するマイクロプロセ
ッサ１とによって構成されている。また、マイクロプロ
セッサ１、表示部２、操作部３、１／Ｍ分周器４、端数
時間測定部５、シーケンス制御部６、計数部７、及びメ
モリ部８はデータを送受信するために共通に使用される
バス９によってそれぞれ接続されている。
は、ゲート時間の設定（例えば、１ｍｓｅｃ、１０ｍｓ
ｅｃ、０．１ｓｅｃ、１ｓｅｃの中から選択）、及び被
測定信号の概略周波数値（有効数字３桁程度）を入力す
るための操作部３と、測定された被測定信号の周波数値
が表示される表示部２と、操作部３から入力された概略
周波数値にしたがって決定される分周数Ｍで被測定信号
を分周する１／Ｍ分周器４と、分周した被測定信号を基
準クロックで計数する際に生じる端数時間を測定するた
めの端数時間測定部５と、１／Ｍ分周器４で分周された
被測定信号を基準クロックで連続的に計数するためのシ
ーケンス回路が構成されるシーケンス制御部６と、分周
した被測定信号を基準クロックによって計数する計数部
７と、計数部７の計数結果を保持するメモリ部８と、制
御プログラムにしたがって処理を行い、分周数Ｍの決
定、リセット（ＲＥＳＥＴ）信号の送出、及び計数した
被測定信号の周波数の平均値を演算するマイクロプロセ
ッサ１とによって構成されている。また、マイクロプロ
セッサ１、表示部２、操作部３、１／Ｍ分周器４、端数
時間測定部５、シーケンス制御部６、計数部７、及びメ
モリ部８はデータを送受信するために共通に使用される
バス９によってそれぞれ接続されている。
【００１７】１／Ｍ分周器４は２進カウンターで構成さ
れ、分周数Ｍの値は２のべき乗で設定される。分周数Ｍ
は操作部３から入力された概略周波数の値にしたがって
マイクロプロセッサ１によって決定され、１／Ｍ分周器
４の出力信号の周期が、例えば８μｓ〜１６μｓになる
ように決められる。以下にその例を示す。
れ、分周数Ｍの値は２のべき乗で設定される。分周数Ｍ
は操作部３から入力された概略周波数の値にしたがって
マイクロプロセッサ１によって決定され、１／Ｍ分周器
４の出力信号の周期が、例えば８μｓ〜１６μｓになる
ように決められる。以下にその例を示す。
【００１８】
図２において、端数時間測定部５は、＋１０Ｅ、−Ｅ、
＋０．１Ｅ、−０．０１Ｅ（Ｅは任意の直流電圧）の電
圧比に設定された電源Ｖ１〜Ｖ４が、それぞれスイッチ
Ｓ１〜Ｓ４の制御で入力される積分器５１と、積分器５
１の出力電圧と０Ｖとを比較し、その比較結果を出力す
る比較器５２と、５つのフリップフロップから構成さ
れ、スイッチＳ１〜Ｓ４のＯＮ／ＯＦＦのタイミングを
出力するシフトレジスタ５３と、積分器５１が電圧Ｖ１
〜Ｖ４のそれぞれの入力によって積分している間、基準
パルス１０ＭＣＬＫのパルスを出力するゲート部５４
と、アナログ回路である積分器５１や比較器５２と、デ
ジタル回路であるシフトレジスタ５３やゲート部５４と
の間で信号のレベルを合わせるためのレベル変換器５５
とから構成され、シフトレジスタ５３には動作を制御し
スイッチＳ５をＯＮ／ＯＦＦする制御部５６が接続され
ている。このような構成にすることで、４種類の電源を
切り換えるマルチスロープ方式が実現され、端数時間測
定部５では端数時間を等価的に１０００倍に拡大して測
定することができる。
＋０．１Ｅ、−０．０１Ｅ（Ｅは任意の直流電圧）の電
圧比に設定された電源Ｖ１〜Ｖ４が、それぞれスイッチ
Ｓ１〜Ｓ４の制御で入力される積分器５１と、積分器５
１の出力電圧と０Ｖとを比較し、その比較結果を出力す
る比較器５２と、５つのフリップフロップから構成さ
れ、スイッチＳ１〜Ｓ４のＯＮ／ＯＦＦのタイミングを
出力するシフトレジスタ５３と、積分器５１が電圧Ｖ１
〜Ｖ４のそれぞれの入力によって積分している間、基準
パルス１０ＭＣＬＫのパルスを出力するゲート部５４
と、アナログ回路である積分器５１や比較器５２と、デ
ジタル回路であるシフトレジスタ５３やゲート部５４と
の間で信号のレベルを合わせるためのレベル変換器５５
とから構成され、シフトレジスタ５３には動作を制御し
スイッチＳ５をＯＮ／ＯＦＦする制御部５６が接続され
ている。このような構成にすることで、４種類の電源を
切り換えるマルチスロープ方式が実現され、端数時間測
定部５では端数時間を等価的に１０００倍に拡大して測
定することができる。
【００１９】図３において、計数部７は、分周された被
測定信号の１周期の間の基準クロック１０ＭＣＬＫのパ
ルス数を計数する１０進４桁プリセッタブル計数器７１
と、積分器５１が電源Ｖ４の入力で積分する間（後述す
る第４の積分）、基準クロック１０ＭＣＬＫのパルス数
を計数する１０進計数器７２と、積分器５１が電源Ｖ３
の入力で積分する間（後述する第３の積分）、基準クロ
ック１０ＭＣＬＫのパルス数を計数する１０進アップダ
ウン計数器７３と、積分器５１が電源Ｖ２の入力で積分
する間（後述する第２の積分）、基準クロック１０ＭＣ
ＬＫのパルス数を計数する１０進２桁プリセッタブルア
ップダウン計数器７４とによって構成されている。
測定信号の１周期の間の基準クロック１０ＭＣＬＫのパ
ルス数を計数する１０進４桁プリセッタブル計数器７１
と、積分器５１が電源Ｖ４の入力で積分する間（後述す
る第４の積分）、基準クロック１０ＭＣＬＫのパルス数
を計数する１０進計数器７２と、積分器５１が電源Ｖ３
の入力で積分する間（後述する第３の積分）、基準クロ
ック１０ＭＣＬＫのパルス数を計数する１０進アップダ
ウン計数器７３と、積分器５１が電源Ｖ２の入力で積分
する間（後述する第２の積分）、基準クロック１０ＭＣ
ＬＫのパルス数を計数する１０進２桁プリセッタブルア
ップダウン計数器７４とによって構成されている。
【００２０】メモリ部８は１０進４桁プリセッタブル計
数器７１の計数結果を蓄積する第１のＲＡＭ８１と、１
０進計数器７２、１０進アップダウン計数器７３、及び
１０進２桁プリセッタブルアップダウン計数器７４の計
数結果を蓄積する第２のＲＡＭ８２とによって構成され
ている。
数器７１の計数結果を蓄積する第１のＲＡＭ８１と、１
０進計数器７２、１０進アップダウン計数器７３、及び
１０進２桁プリセッタブルアップダウン計数器７４の計
数結果を蓄積する第２のＲＡＭ８２とによって構成され
ている。
【００２１】また、シーケンス制御部６は、第１のＲＡ
Ｍ８１、及び第２のＲＡＭ８２への書き込みアドレスを
発生するアドレスカウンタ６１と、アドレスカウンタ６
１のクロック、第１のＲＡＭ８１と第２のＲＡＭ８２の
ＷＲ（ＷＲＩＴＥ）パルス、及び計数部７を構成する各
計数器のリセット信号を発生するシーケンス回路６２と
によって構成されている。
Ｍ８１、及び第２のＲＡＭ８２への書き込みアドレスを
発生するアドレスカウンタ６１と、アドレスカウンタ６
１のクロック、第１のＲＡＭ８１と第２のＲＡＭ８２の
ＷＲ（ＷＲＩＴＥ）パルス、及び計数部７を構成する各
計数器のリセット信号を発生するシーケンス回路６２と
によって構成されている。
【００２２】このような構成において、次に図２、図３
を参照しつつ、図４を用いて端数時間測定部５、シーケ
ンス制御部６、計数部７、およびメモリ部８の動作につ
いて説明する。図４は図１に示した周波数測定装置の動
作の様子を示すタイミングチャートである。なお、以下
の（）内のＡ〜Ｙは図４の各信号の符号を表わすが、
Ｏ、Ｑ、およびＹの信号波形は便宜上逆極性で描いてい
る。また、これらの符号は、図２、及び図３の対応する
位置にそれぞれ付与されている。
を参照しつつ、図４を用いて端数時間測定部５、シーケ
ンス制御部６、計数部７、およびメモリ部８の動作につ
いて説明する。図４は図１に示した周波数測定装置の動
作の様子を示すタイミングチャートである。なお、以下
の（）内のＡ〜Ｙは図４の各信号の符号を表わすが、
Ｏ、Ｑ、およびＹの信号波形は便宜上逆極性で描いてい
る。また、これらの符号は、図２、及び図３の対応する
位置にそれぞれ付与されている。
【００２３】マイクロプロセッサ１からＲＥＳＥＴ信号
（Ａ）が出力されると、端数時間測定部５、及びシーケ
ンス制御部６のフリップフロップＦ１〜Ｆ１０（図２、
図３参照）が初期設定される。このとき、フリップフロ
ップＦ４〜Ｆ８によって構成されたシフトレジスタ５３
は”１００００”にセットされ、他は全てリセットされ
る（図４のＤ〜Ｊ、Ｒ、Ｗ）。
（Ａ）が出力されると、端数時間測定部５、及びシーケ
ンス制御部６のフリップフロップＦ１〜Ｆ１０（図２、
図３参照）が初期設定される。このとき、フリップフロ
ップＦ４〜Ｆ８によって構成されたシフトレジスタ５３
は”１００００”にセットされ、他は全てリセットされ
る（図４のＤ〜Ｊ、Ｒ、Ｗ）。
【００２４】次に、１／Ｍ分周器４によって分周された
被測定信号ＤＩＶ ＳＩＧ（Ｂ）が端数時間測定部５に
入力されると、被測定信号ＤＩＶ ＳＩＧ（Ｂ）の立ち
下がりに同期して制御部５６のフリップフロップＦ１の
出力信号（Ｄ）が反転し、積分器５１のスイッチＳ５が
ＯＦＦになって積分器５１で積分が開始される。このと
き、スイッチＳ１はシフトレジスタ５３の初期設定によ
ってＯＮ状態にあるため、積分器５１の入力には電源Ｖ
１（＋１０Ｅ）の電圧が入力されている。
被測定信号ＤＩＶ ＳＩＧ（Ｂ）が端数時間測定部５に
入力されると、被測定信号ＤＩＶ ＳＩＧ（Ｂ）の立ち
下がりに同期して制御部５６のフリップフロップＦ１の
出力信号（Ｄ）が反転し、積分器５１のスイッチＳ５が
ＯＦＦになって積分器５１で積分が開始される。このと
き、スイッチＳ１はシフトレジスタ５３の初期設定によ
ってＯＮ状態にあるため、積分器５１の入力には電源Ｖ
１（＋１０Ｅ）の電圧が入力されている。
【００２５】なお、被測定信号ＤＩＶ ＳＩＧ（Ｂ）が
入力される以前の積分器５１の初期状態（スイッチＳ５
がＯＮ）では、積分器５１の出力電圧が抵抗器Ｒ３によ
って入力に帰還され、−（Ｒ３／Ｒ１）１０Ｅの電圧が
出力されている。また、抵抗器Ｒ３の値はＲ１＞＞Ｒ３
になるように選択され、積分器５１から出力される電圧
は非常に小さな値になるように設定されている。この値
は端数時間の測定値にオフセット誤差を与えるが、後述
する（２）式に示すようにマイクロプロセッサ１の計算
処理によって２回の測定値の差が全体の端数時間として
算出されるため、オフセット誤差が相殺される。
入力される以前の積分器５１の初期状態（スイッチＳ５
がＯＮ）では、積分器５１の出力電圧が抵抗器Ｒ３によ
って入力に帰還され、−（Ｒ３／Ｒ１）１０Ｅの電圧が
出力されている。また、抵抗器Ｒ３の値はＲ１＞＞Ｒ３
になるように選択され、積分器５１から出力される電圧
は非常に小さな値になるように設定されている。この値
は端数時間の測定値にオフセット誤差を与えるが、後述
する（２）式に示すようにマイクロプロセッサ１の計算
処理によって２回の測定値の差が全体の端数時間として
算出されるため、オフセット誤差が相殺される。
【００２６】積分器５１で積分が開始されると、まず電
源Ｖ１（＋１０Ｅ）による第１の積分が実行される。第
１の積分は上記したように被測定信号ＤＩＶ ＳＩＧ
（Ｂ）の立ち下がりから開始され、シフトレジスタ５３
を構成するフリップフロップＦ４の出力信号（Ｆ）が反
転する時間、すなわち基準クロック１０ＭＣＬＫ（Ｃ）
のパルスを２個数えた時点で終了する（図４のΔｔ1 、
Δｔ2 ）。このときの積分器５１の出力電圧は図４のＰ
に示すような波形になる。
源Ｖ１（＋１０Ｅ）による第１の積分が実行される。第
１の積分は上記したように被測定信号ＤＩＶ ＳＩＧ
（Ｂ）の立ち下がりから開始され、シフトレジスタ５３
を構成するフリップフロップＦ４の出力信号（Ｆ）が反
転する時間、すなわち基準クロック１０ＭＣＬＫ（Ｃ）
のパルスを２個数えた時点で終了する（図４のΔｔ1 、
Δｔ2 ）。このときの積分器５１の出力電圧は図４のＰ
に示すような波形になる。
【００２７】続いて、フリップフロップＦ４の出力信号
ＦＲＡＣ ＥＮＤ（Ｆ）によってスイッチＳ１がＯＦＦ
され、シフトレジスタ５３を構成するフリップフロップ
Ｆ５の出力信号（Ｇ）によってスイッチＳ２がＯＮにな
ると、積分器５１に電源Ｖ２（−Ｅ）が入力されて第２
の積分が実行される。第２の積分では第１の積分とは逆
の極性で傾斜が第１の積分の１／１０の電圧が出力され
る。この第２の積分は積分器５１の出力電圧（Ｐ）が０
Ｖと交差した後、基準クロック１０ＭＣＬＫ（Ｃ）のパ
ルスを２個数えた時点で終了する（図４のＴｋ）。
ＦＲＡＣ ＥＮＤ（Ｆ）によってスイッチＳ１がＯＦＦ
され、シフトレジスタ５３を構成するフリップフロップ
Ｆ５の出力信号（Ｇ）によってスイッチＳ２がＯＮにな
ると、積分器５１に電源Ｖ２（−Ｅ）が入力されて第２
の積分が実行される。第２の積分では第１の積分とは逆
の極性で傾斜が第１の積分の１／１０の電圧が出力され
る。この第２の積分は積分器５１の出力電圧（Ｐ）が０
Ｖと交差した後、基準クロック１０ＭＣＬＫ（Ｃ）のパ
ルスを２個数えた時点で終了する（図４のＴｋ）。
【００２８】第２の積分が終了し、フリップフロップＦ
５の出力信号（Ｇ）によってスイッチＳ２がＯＦＦさ
れ、シフトレジスタ５３を構成するフリップフロップＦ
６の出力信号（Ｈ）によってスイッチＳ３がＯＮになる
と、積分器５１に電源Ｖ３（０．１Ｅ）が入力されて第
３の積分が実行される。このとき積分器５１からは第１
の積分と同じ極性で傾斜が１／１００の電圧が出力され
る。第３の積分も積分器５１の出力電圧（Ｐ）が０Ｖと
交差した後、基準クロック１０ＭＣＬＫのパルスを２個
数えた時点で終了する（図４のＴｌ）。
５の出力信号（Ｇ）によってスイッチＳ２がＯＦＦさ
れ、シフトレジスタ５３を構成するフリップフロップＦ
６の出力信号（Ｈ）によってスイッチＳ３がＯＮになる
と、積分器５１に電源Ｖ３（０．１Ｅ）が入力されて第
３の積分が実行される。このとき積分器５１からは第１
の積分と同じ極性で傾斜が１／１００の電圧が出力され
る。第３の積分も積分器５１の出力電圧（Ｐ）が０Ｖと
交差した後、基準クロック１０ＭＣＬＫのパルスを２個
数えた時点で終了する（図４のＴｌ）。
【００２９】第３の積分が終了し、フリップフロップＦ
６の出力信号（Ｈ）によってスイッチＳ３がＯＦＦさ
れ、シフトレジスタ５３を構成するフリップフロップＦ
７の出力信号（Ｉ）によってスイッチＳ４がＯＮになる
と、積分器５１に電源Ｖ４（−０．０１Ｅ）が入力され
て第４の積分が実行される。このとき積分器５１からは
第２の積分と同じ極性で傾斜が第１の積分の１／１００
０の電圧が出力される。第４の積分は積分器５１の出力
電圧（Ｐ）が０Ｖと交差した時点で終了し（図４のＴ
ｍ）、第４の積分が終了した時点で端数時間の測定が終
了する。
６の出力信号（Ｈ）によってスイッチＳ３がＯＦＦさ
れ、シフトレジスタ５３を構成するフリップフロップＦ
７の出力信号（Ｉ）によってスイッチＳ４がＯＮになる
と、積分器５１に電源Ｖ４（−０．０１Ｅ）が入力され
て第４の積分が実行される。このとき積分器５１からは
第２の積分と同じ極性で傾斜が第１の積分の１／１００
０の電圧が出力される。第４の積分は積分器５１の出力
電圧（Ｐ）が０Ｖと交差した時点で終了し（図４のＴ
ｍ）、第４の積分が終了した時点で端数時間の測定が終
了する。
【００３０】ここで、第１の積分時間をΔｔn 、基準ク
ロック１０ＭＣＬＫの周期をＴ0 、及び第２〜第４の積
分時間にゲート部５４を通過する基準クロック１０ＭＣ
ＬＫのクロック数（図４のＮ、Ｏ、Ｑ参照）を各々
ｋn 、ｌn 、ｍn とすると、（ｎ＝１、２、３…） Δｔn ＝Ｔ0 （ｋn ／１０−ｌn ／１００＋ｍn ／１０００）…（１） また、（１）式を変形して、 Δｔn ＝Ｔ0 ／１０００（１００ｋn −１０ｌn ＋ｍn ）…（１）’ という関係になる。（１）式は図３に示すように計数部
７を構成する各計数器（１０進計数器７２、１０進アッ
プダウン計数器７３、及び１０進２桁プリセッタブルア
ップダウン計数器７４）の接続によって導かれる式であ
る。これは基準クロック１０ＭＣＬＫを使用して周期Ｔ
0 の１／１０００の分解能の測定が可能になることを示
している。したがって、高精度な周波数測定を安価な装
置構成で実施することができるようになる。
ロック１０ＭＣＬＫの周期をＴ0 、及び第２〜第４の積
分時間にゲート部５４を通過する基準クロック１０ＭＣ
ＬＫのクロック数（図４のＮ、Ｏ、Ｑ参照）を各々
ｋn 、ｌn 、ｍn とすると、（ｎ＝１、２、３…） Δｔn ＝Ｔ0 （ｋn ／１０−ｌn ／１００＋ｍn ／１０００）…（１） また、（１）式を変形して、 Δｔn ＝Ｔ0 ／１０００（１００ｋn −１０ｌn ＋ｍn ）…（１）’ という関係になる。（１）式は図３に示すように計数部
７を構成する各計数器（１０進計数器７２、１０進アッ
プダウン計数器７３、及び１０進２桁プリセッタブルア
ップダウン計数器７４）の接続によって導かれる式であ
る。これは基準クロック１０ＭＣＬＫを使用して周期Ｔ
0 の１／１０００の分解能の測定が可能になることを示
している。したがって、高精度な周波数測定を安価な装
置構成で実施することができるようになる。
【００３１】次に、シーケンス制御部６では、第１の積
分の終りを示すＦＲＡＣ ＥＮＤ信号（Ｆ）が立ち下が
るとシーケンス回路６２を構成するフリップフロップＦ
９の出力（Ｒ）が反転し、シーケンス回路６２の１０進
計数器のリセットが解除されて次に入力された基準クロ
ック１０ＭＣＬＫ（Ｃ）のパルスから計数が開始され
る。
分の終りを示すＦＲＡＣ ＥＮＤ信号（Ｆ）が立ち下が
るとシーケンス回路６２を構成するフリップフロップＦ
９の出力（Ｒ）が反転し、シーケンス回路６２の１０進
計数器のリセットが解除されて次に入力された基準クロ
ック１０ＭＣＬＫ（Ｃ）のパルスから計数が開始され
る。
【００３２】基準クロック１０ＭＣＬＫのパルスのカウ
ントを開始したシーケンス回路６２の１０進計数器の計
数出力は論理処理されて、ＷＲパルス（Ｔ）、計数器の
リセットパルス（Ｕ）、及びアドレスカウンタ６１のカ
ウントを進めるアドレスパルス（Ｖ）がそれぞれ順番に
出力される。ＷＲパルスが出力されると計数部７を構成
する各計数器の計数結果が第１のＲＡＭ８１、及び第２
のＲＡＭ８２に書き込まれ、計数器のリセットパルスに
よって計数部７の各計数器の内容がリセットされる。ま
た、アドレスパルスによって次の計数結果を蓄積する第
１のＲＡＭ８１、及び第２のＲＡＭ８２のアドレスが設
定される。この処理は基準クロック１０ＭＣＬＫのパル
スが１０個カウントされるまでに終了する。
ントを開始したシーケンス回路６２の１０進計数器の計
数出力は論理処理されて、ＷＲパルス（Ｔ）、計数器の
リセットパルス（Ｕ）、及びアドレスカウンタ６１のカ
ウントを進めるアドレスパルス（Ｖ）がそれぞれ順番に
出力される。ＷＲパルスが出力されると計数部７を構成
する各計数器の計数結果が第１のＲＡＭ８１、及び第２
のＲＡＭ８２に書き込まれ、計数器のリセットパルスに
よって計数部７の各計数器の内容がリセットされる。ま
た、アドレスパルスによって次の計数結果を蓄積する第
１のＲＡＭ８１、及び第２のＲＡＭ８２のアドレスが設
定される。この処理は基準クロック１０ＭＣＬＫのパル
スが１０個カウントされるまでに終了する。
【００３３】シーケンス回路６２の１０進計数器で１０
個の基準クロック１０ＭＣＬＫのパルスのカウントが終
了すると、ＮＡＮＤゲートＧ１、Ｇ２のゲートが開き、
１１個目のパルスから計数部７を構成する１０進４桁プ
リセッタブル計数器７１、及び１０進２桁プリセッタブ
ルアップダウン計数器７４の計数が開始される。これら
の計数器は予めカウント値”１０”にプリセットされて
いる。
個の基準クロック１０ＭＣＬＫのパルスのカウントが終
了すると、ＮＡＮＤゲートＧ１、Ｇ２のゲートが開き、
１１個目のパルスから計数部７を構成する１０進４桁プ
リセッタブル計数器７１、及び１０進２桁プリセッタブ
ルアップダウン計数器７４の計数が開始される。これら
の計数器は予めカウント値”１０”にプリセットされて
いる。
【００３４】１０進４桁プリセッタブル計数器７１、及
び１０進２桁プリセッタブルアップダウン計数器７４の
カウント休止期間については予めカウント値を”１０”
にセットすることで、あたかも計数を続けていたのと等
価な結果をもたらす。
び１０進２桁プリセッタブルアップダウン計数器７４の
カウント休止期間については予めカウント値を”１０”
にセットすることで、あたかも計数を続けていたのと等
価な結果をもたらす。
【００３５】カウントを開始した１０進４桁プリセッタ
ブル計数器７１は、Δｔn の立ち下がりとΔｔn+1 の立
ち下がり間の基準クロック１０ＭＣＬＫのパルス数ｎn
を計数する（図４のＸ参照）。また、１０進２桁プリセ
ッタブル・アップダウン計数器７４は上記したｋn を計
数し（図４のＹ参照）、１０進アップダウン計数器７３
はｌn をダウンで計数し（図４のＯ参照）、１０進計数
器７２はｍn を計数する（図４のＱ参照）。
ブル計数器７１は、Δｔn の立ち下がりとΔｔn+1 の立
ち下がり間の基準クロック１０ＭＣＬＫのパルス数ｎn
を計数する（図４のＸ参照）。また、１０進２桁プリセ
ッタブル・アップダウン計数器７４は上記したｋn を計
数し（図４のＹ参照）、１０進アップダウン計数器７３
はｌn をダウンで計数し（図４のＯ参照）、１０進計数
器７２はｍn を計数する（図４のＱ参照）。
【００３６】ここで、図３に示すように１０進計数器７
２の桁上げ出力であるＣＹ（キャリーアウト）出力は１
０進アップダウン計数器７３のＵＰ端子に入力され、１
０進アップダウン計数器７３のＣＹ（キャリーアウト）
出力は１０進２桁プリセッタブルアップダウン計数器７
４のＵＰ端子に入力されている。このように接続される
ことでハードウェアによる構成で（１）式の演算が実行
される。
２の桁上げ出力であるＣＹ（キャリーアウト）出力は１
０進アップダウン計数器７３のＵＰ端子に入力され、１
０進アップダウン計数器７３のＣＹ（キャリーアウト）
出力は１０進２桁プリセッタブルアップダウン計数器７
４のＵＰ端子に入力されている。このように接続される
ことでハードウェアによる構成で（１）式の演算が実行
される。
【００３７】次に、マイクロプロセッサ１の動作につい
て説明する。
て説明する。
【００３８】マイクロプロセッサ１では、操作部３から
ゲート時間の設定がなされると、設定されたゲート時間
に対応して測定時間を下記のように決定する。
ゲート時間の設定がなされると、設定されたゲート時間
に対応して測定時間を下記のように決定する。
【００３９】
ここで、ｙは平均化のためのデータ数を示しており、便
宜的に決めたものである（例えばゲート時間が１ｍｓの
場合、１桁の精度向上を意図したもので、余分にかかる
時間は最大で１６μｓ×１０2 ＝１．６ｍｓであ
る。）。なお、測定時間は分周された被測定信号の周期
（８μｓｅｃ〜１６μｓｅｃ）を考慮してソフトウェア
によるタイマで設定される。
宜的に決めたものである（例えばゲート時間が１ｍｓの
場合、１桁の精度向上を意図したもので、余分にかかる
時間は最大で１６μｓ×１０2 ＝１．６ｍｓであ
る。）。なお、測定時間は分周された被測定信号の周期
（８μｓｅｃ〜１６μｓｅｃ）を考慮してソフトウェア
によるタイマで設定される。
【００４０】上述したように、分周された被測定信号Ｄ
ＩＶ ＳＩＧの１周期を基準クロック１０ＭＣＬＫで計
数した結果、メモリ部８の第１のＲＡＭ８１、及び第２
のＲＡＭ８２には図５に示すようなデータが蓄積され
る。図５は図１に示したメモリ部に蓄積されるデータの
内容を示す図である。これらのデータをもとにして測定
時間終了後にマイクロプロッセサ１は以下のような演算
を実行する。
ＩＶ ＳＩＧの１周期を基準クロック１０ＭＣＬＫで計
数した結果、メモリ部８の第１のＲＡＭ８１、及び第２
のＲＡＭ８２には図５に示すようなデータが蓄積され
る。図５は図１に示したメモリ部に蓄積されるデータの
内容を示す図である。これらのデータをもとにして測定
時間終了後にマイクロプロッセサ１は以下のような演算
を実行する。
【００４１】まず、操作部３から入力された被測定信号
の概略周波数ｆｐと分周数Ｍおよびゲート時間ＴG から
計数値Ｑ＝（ＴG ×ｆｐ）／Ｍを求める。計数値Ｑは分
周された被測定信号ＤＩＶ ＳＩＧのパルスがゲート時
間ＴG の間に何個入るかを示す値である。
の概略周波数ｆｐと分周数Ｍおよびゲート時間ＴG から
計数値Ｑ＝（ＴG ×ｆｐ）／Ｍを求める。計数値Ｑは分
周された被測定信号ＤＩＶ ＳＩＧのパルスがゲート時
間ＴG の間に何個入るかを示す値である。
【００４２】次に、第１のＲＡＭ８１、及び第２のＲＡ
Ｍ８２の内容から被測定信号の周期Ｐ1 〜Ｐy を順次以
下のように求める（ｙは上記参照）。
Ｍ８２の内容から被測定信号の周期Ｐ1 〜Ｐy を順次以
下のように求める（ｙは上記参照）。
【００４３】
Ｐ1 ＝１／Ｍ（Ｔ0 （ｎ1＋ｎ2＋…＋ｎQ）＋Δｔ1−ΔｔQ）
Ｐ2 ＝１／Ｍ（Ｔ0 （ｎ2＋ｎ3＋…＋ｎQ+1）＋Δｔ2−ΔｔQ+1）
：
Ｐy ＝１／Ｍ（Ｔ0 （ｎy＋ｎy+1＋…＋ｎQ+y-1）＋Δｔy−ΔｔQ+y-1）…（
２）
ここで、ｎQ はＱ番目の分周された被測定信号周期に対
する基準信号１０ＭＣＬＫのクロック数を表わし、同様
にｎQ+y-1 はＱ＋ｙ−１番目の該周期に対する基準信号
１０ＭＣＬＫのクロック数を表わしている。
する基準信号１０ＭＣＬＫのクロック数を表わし、同様
にｎQ+y-1 はＱ＋ｙ−１番目の該周期に対する基準信号
１０ＭＣＬＫのクロック数を表わしている。
【００４４】（２）式のＰ1 〜Ｐy から被測定信号の平
均周期Ｐmeanを求めると、 Ｐmean＝１／ｙ（Ｐ1 ＋…＋Ｐy ）…（３） よって、被測定信号の周波数ｆmean（平均値）は、 ｆmean＝１／Ｐmean…（４） となる。
均周期Ｐmeanを求めると、 Ｐmean＝１／ｙ（Ｐ1 ＋…＋Ｐy ）…（３） よって、被測定信号の周波数ｆmean（平均値）は、 ｆmean＝１／Ｐmean…（４） となる。
【００４５】したがって、例えばゲート時間を１ｍｓｅ
ｃに設定すると、測定時間は２．６ｍｓｅｃとなり、基
準クロックが１０ＭＨｚの時、その分解能は周期０．１
μｓｅｃ（１０ＭＨｚ）の１／１０００の周期１００ｐ
ｓｅｃと等価になることから、 （１ｍｓｅｃ／１００ｐｓｅｃ）×ｙ1/2＝１０7 ×１００1/2＝１０8 となって８桁の測定桁を得ることができる。よって、マ
イクロプロセッサの演算時間、及びデータの転送時間を
考慮しても高速な周波数測定が可能になる。
ｃに設定すると、測定時間は２．６ｍｓｅｃとなり、基
準クロックが１０ＭＨｚの時、その分解能は周期０．１
μｓｅｃ（１０ＭＨｚ）の１／１０００の周期１００ｐ
ｓｅｃと等価になることから、 （１ｍｓｅｃ／１００ｐｓｅｃ）×ｙ1/2＝１０7 ×１００1/2＝１０8 となって８桁の測定桁を得ることができる。よって、マ
イクロプロセッサの演算時間、及びデータの転送時間を
考慮しても高速な周波数測定が可能になる。
【００４６】また、ゲート時間を１ｓｅｃに設定する
と、測定時間は１．１６ｓｅｃとなり、 （１ｓ／１００ｐｓｅｃ）×ｙ1/2 ＝１０10×（１０4）1/2 ＝１０12 となって１２桁の測定桁を得ることができ、測定時間を
伸ばすことなく高精度な周波数測定が可能になる。
と、測定時間は１．１６ｓｅｃとなり、 （１ｓ／１００ｐｓｅｃ）×ｙ1/2 ＝１０10×（１０4）1/2 ＝１０12 となって１２桁の測定桁を得ることができ、測定時間を
伸ばすことなく高精度な周波数測定が可能になる。
【００４７】なお、上記説明では、予め３桁程度の周波
数値を操作部３から与える場合で説明したが、本発明で
は、メインクロック用と端数用の２系統の計数器を持つ
ので、前者でゲート時間を作り、後者で入力信号のゲー
ティッドパルスを計数するような回路を追加することに
より、３〜４桁の周波数測定を実現できる。したがっ
て、本来の測定を始める前に上述の動作を行わせること
で、操作部３から入力する手順を省略できる構成とする
こともできる。
数値を操作部３から与える場合で説明したが、本発明で
は、メインクロック用と端数用の２系統の計数器を持つ
ので、前者でゲート時間を作り、後者で入力信号のゲー
ティッドパルスを計数するような回路を追加することに
より、３〜４桁の周波数測定を実現できる。したがっ
て、本来の測定を始める前に上述の動作を行わせること
で、操作部３から入力する手順を省略できる構成とする
こともできる。
【００４８】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載する効果を奏する。
いるので、以下に記載する効果を奏する。
【００４９】請求項１に記載のものにおいては、従来の
ように被測定信号の基準クロックによる計数処理と周波
数の算出処理とを１周期おきに行う必要がなくなり、測
定時間のロスがなくなるため、マイクロプロセッサの演
算時間、及びデータの転送時間を考慮しても高速な周波
数測定が可能になる。
ように被測定信号の基準クロックによる計数処理と周波
数の算出処理とを１周期おきに行う必要がなくなり、測
定時間のロスがなくなるため、マイクロプロセッサの演
算時間、及びデータの転送時間を考慮しても高速な周波
数測定が可能になる。
【００５０】請求項２に記載のものにおいては、基準ク
ロックによる計数処理の分解能を等価的に向上させるこ
とができ、高精度な周波数測定を安価な装置構成で実施
することができる。
ロックによる計数処理の分解能を等価的に向上させるこ
とができ、高精度な周波数測定を安価な装置構成で実施
することができる。
【００５１】請求項３に記載のものにおいては、平均化
に必要な多数のデータが分周周期毎に得られ、著しく高
速な測定（従来比７７倍以上）が可能になる。
に必要な多数のデータが分周周期毎に得られ、著しく高
速な測定（従来比７７倍以上）が可能になる。
【図１】本発明の周波数測定装置の構成を示すブロック
図である。
図である。
【図２】図１に示した端数時間測定部の構成例を示す回
路図である。
路図である。
【図３】図１に示したシーケンス制御部、計数部、メモ
リ部の構成例を示す回路図である。
リ部の構成例を示す回路図である。
【図４】図１に示した周波数測定装置の動作の様子を示
すタイミングチャートである。
すタイミングチャートである。
【図５】図１に示したメモリ部に蓄積されるデータの内
容を示す図である。
容を示す図である。
【図６】従来の周波数測定装置の測定原理を説明するタ
イミングチャートである。
イミングチャートである。
【図７】従来および本発明の周波数測定装置の測定原理
を対比させた図であり、同図（ａ）は従来のタイミング
チャート、同図（ｂ）は本発明のタイミングチャートで
ある。
を対比させた図であり、同図（ａ）は従来のタイミング
チャート、同図（ｂ）は本発明のタイミングチャートで
ある。
１ マイクロプロセッサ
２ 表示部
３ 操作部
４ １／Ｍ分周器
５ 端数時間測定部
６ シーケンス制御部
７ 計数部
８ メモリ部
９ バス
５１ 積分器
５２ 比較器
５３ シフトレジスタ
５４ ゲート部
５５ レベル変換器
５６ 制御部
６１ アドレスカウンタ
６２ シーケンス回路
７１ １０進４桁プリセッタブル計数器
７２ １０進計数器
７３ １０進アップダウン計数器
７４ １０進２桁プリセッタブルアップダウン計数器
８１ 第１のＲＡＭ
８２ 第２のＲＡＭ
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G01R 23/10
Claims (3)
- 【請求項１】 被測定信号を所定の分周数で分周する分
周器と、 分周された被測定信号を１周期毎に基準クロックによっ
て計数する計数部と、 前記基準クロックで計数する際に生じる端数時間を測定
するための端数時間測定部と、 前記計数部で前記分周された被測定信号を前記基準クロ
ックで連続的に計数するためのシーケンス回路が構成さ
れるシーケンス制御部と、 前記計数部の計数結果を保持するメモリ部と、 制御プログラムにしたがって処理を行い、前記分周数の
決定、リセット信号の送出、及び前記メモリ部に保持さ
れた前記計数結果から前記被測定信号の周波数を算出す
るマイクロプロセッサと、を有し、 前記シーケンス制御部は、前記基準クロックを所定のパ
ルスだけ計数し、前記所定のパルスだけ計数している間
に、前記メモリ部への計数結果の書き込み指示と前記計
数部のリセット処理と前記メモリ部のアドレス指定とを
行い、 前記計数部は前記所定のパルス分の値が予めセットされ
ることを特徴とする周波数測定装置。 - 【請求項２】 請求項１に記載の周波数測定装置におい
て、 端数時間測定部は、所定の比に設定された電圧傾斜を出
力する複数の積分を切り替えて実行する積分器と、 前記複数の積分の各積分時間毎に、基準クロックのパル
スをそれぞれ通過させる複数のゲート回路とを備え、 前記計数部は前記比にしたがって接続される複数の計数
器を備え、 前記複数の計数器は前記ゲート回路を通過した前記基準
クロックのパルスをそれぞれに対応して計数することを
特徴とする周波数測定装置。 - 【請求項３】 請求項１または２に記載の周波数測定装
置において、 分周数は極力小さな値に設定され、 分周された被測定信号は連続的に漏れなく測定され、 その測定結果に対してデータ取り込みの単位時間である
ゲート時間に相当するデータを、オーバーラップさせな
がら分周された被測定信号の周期だけずらして得るアル
ゴリズムを使った平均測定手法を採用したことを特徴と
する周波数測定装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23172995A JP3434095B2 (ja) | 1995-09-08 | 1995-09-08 | 周波数測定装置 |
| US08/705,154 US5764045A (en) | 1995-09-08 | 1996-08-29 | Frequency measuring apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23172995A JP3434095B2 (ja) | 1995-09-08 | 1995-09-08 | 周波数測定装置 |
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