JP3412952B2 - ハイブリッド型半導体装置およびその製造方法 - Google Patents
ハイブリッド型半導体装置およびその製造方法Info
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- JP3412952B2 JP3412952B2 JP05860495A JP5860495A JP3412952B2 JP 3412952 B2 JP3412952 B2 JP 3412952B2 JP 05860495 A JP05860495 A JP 05860495A JP 5860495 A JP5860495 A JP 5860495A JP 3412952 B2 JP3412952 B2 JP 3412952B2
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Description
【０００１】
【産業上の利用分野】本発明はハイブリッド型半導体装
置およびその製造方法に係り、特に高密度バンプを有す
る機能素子と信号処理機能素子とをＩｎバンプでハイブ
リッド化した半導体装置に関する。
置およびその製造方法に係り、特に高密度バンプを有す
る機能素子と信号処理機能素子とをＩｎバンプでハイブ
リッド化した半導体装置に関する。
【０００２】
【従来の技術】近年、センサ等の機能素子に関して、そ
の小型化、高性能化の観点から、高密度化、高機能化の
要求が高く、信号処理を含めた高機能半導体素子の研究
が行われている。このような目的の場合、その作製上の
有利さと機能の高さ、信頼性の高さから信号処理素子に
はＳｉ基板上に作られた集積回路が主に用いられる。し
かし、機能素子そのものについては材料の物理的特性を
利用してその機能を発現させるものが多く、この場合に
は信号処理素子を構成するＳｉで構成することができな
い場合があり、別の材料基板上に構成する。従って、こ
の機能素子と信号処理素子を一つの半導体素子として機
能させるためには、これらを物理的電気的に接続させる
必要がある。通常このために、これらの基板のいずれか
一方にバンプを形成し、もう一方の基板の対応する電極
に貼りあわせるハイブリッド方式が用いられている。
の小型化、高性能化の観点から、高密度化、高機能化の
要求が高く、信号処理を含めた高機能半導体素子の研究
が行われている。このような目的の場合、その作製上の
有利さと機能の高さ、信頼性の高さから信号処理素子に
はＳｉ基板上に作られた集積回路が主に用いられる。し
かし、機能素子そのものについては材料の物理的特性を
利用してその機能を発現させるものが多く、この場合に
は信号処理素子を構成するＳｉで構成することができな
い場合があり、別の材料基板上に構成する。従って、こ
の機能素子と信号処理素子を一つの半導体素子として機
能させるためには、これらを物理的電気的に接続させる
必要がある。通常このために、これらの基板のいずれか
一方にバンプを形成し、もう一方の基板の対応する電極
に貼りあわせるハイブリッド方式が用いられている。
【０００３】従来例のハイブリッド型半導体装置を図６
に断面図で示す。
に断面図で示す。
【０００４】第一の半導体はＣｄＺｎＴｅ基板１の主面
上にエピタキシャル成長されたＨｇＣｄＴｅ層２上にセ
ンサ等機能素子が形成され、かつ前記ＨｇＣｄＴｅ層２
の主面に電極７ａが絶縁膜６ａの間に形成されている。
また、前記機能素子の信号処理機能を有する第二の半導
体がＳｉ集積回路基板３によって構成され、また、前記
Ｓｉ集積回路基板３の主面に電極７ｂが絶縁膜６ｂの間
に形成されている。次に両半導体素子の電極７ａ，７ｂ
間はＩｎバンプ８で接続され、かつ電気的導通が達成さ
れている。
上にエピタキシャル成長されたＨｇＣｄＴｅ層２上にセ
ンサ等機能素子が形成され、かつ前記ＨｇＣｄＴｅ層２
の主面に電極７ａが絶縁膜６ａの間に形成されている。
また、前記機能素子の信号処理機能を有する第二の半導
体がＳｉ集積回路基板３によって構成され、また、前記
Ｓｉ集積回路基板３の主面に電極７ｂが絶縁膜６ｂの間
に形成されている。次に両半導体素子の電極７ａ，７ｂ
間はＩｎバンプ８で接続され、かつ電気的導通が達成さ
れている。
【０００５】次に、前記ハイブリッド型半導体装置の製
造には、第二の半導体、例えばＳｉ集積回路基板３の各
電極７ｂ上にＩｎバンプ８を例えばメッキ手段により形
成し（図７−ａ）、これと、ＨｇＣｄＴｅ層２の表面に
形成された機能素子の電極７ａ（図７−ｂ）を前記Ｉｎ
バンプ８に圧接接続させてハイブリッド型半導体装置の
製造が達成される。
造には、第二の半導体、例えばＳｉ集積回路基板３の各
電極７ｂ上にＩｎバンプ８を例えばメッキ手段により形
成し（図７−ａ）、これと、ＨｇＣｄＴｅ層２の表面に
形成された機能素子の電極７ａ（図７−ｂ）を前記Ｉｎ
バンプ８に圧接接続させてハイブリッド型半導体装置の
製造が達成される。
【０００６】
【発明が解決しようとする課題】上記のようにして作製
したハイブリッド型半導体装置では、機能素子の材料と
信号処理を行う材料とが異なるため、例えば低温下でこ
れを用いる場合にはそれぞれの素子を構成する材料の線
膨脹率の差に起因する歪がこれら両者を接続しているバ
ンプメタルに加わることとなる。この歪によって、特に
高密度化機能素子の場合、Ｉｎバンプの疲労、はがれ、
断線等の問題があった。
したハイブリッド型半導体装置では、機能素子の材料と
信号処理を行う材料とが異なるため、例えば低温下でこ
れを用いる場合にはそれぞれの素子を構成する材料の線
膨脹率の差に起因する歪がこれら両者を接続しているバ
ンプメタルに加わることとなる。この歪によって、特に
高密度化機能素子の場合、Ｉｎバンプの疲労、はがれ、
断線等の問題があった。
【０００７】この問題について機能素子としてＨｇＣｄ
Ｔｅを用いたフォトダイオードアレイを、信号処理機能
を有する素子にＳｉ集積回路を用いたハイブリッド型赤
外線検知素子を例にして図面を用いて説明する。図６に
示す赤外線検知素子はＣｄＺｎＴｅ基板１上にエピタキ
シャル成長したＨｇＣｄＴｅ層２表面に３０μｍピッチ
のフォトダイオードを５１２個配列したもので、これを
Ｉｎバンプ８でＳｉ集積回路基板３と接続し８０Ｋに冷
却して用いる。図６はこの赤外線検知素子を室温から８
０Ｋまで冷却した場合の該赤外線検知素子の中心と周辺
の状態を示したものである。冷却によってＨｇＣｄＴｅ
素子の周辺はＳｉ集積回路に比べて１０μｍも短くな
り、その分Ｉｎバンプメタルが歪むことを示している。
１０μｍのずれによってＩｎバンプにはがれが生じるこ
とがあり、そのためＨｇＣｄＴｅ素子とＳｉ集積回路の
間で断線が生じる問題があった。また、素子の周辺以外
でこれほど大きな歪が生じない場合でも繰り返し使用し
ているうちにＩｎバンプに疲労が発生し断線が生じると
いう問題があった。
Ｔｅを用いたフォトダイオードアレイを、信号処理機能
を有する素子にＳｉ集積回路を用いたハイブリッド型赤
外線検知素子を例にして図面を用いて説明する。図６に
示す赤外線検知素子はＣｄＺｎＴｅ基板１上にエピタキ
シャル成長したＨｇＣｄＴｅ層２表面に３０μｍピッチ
のフォトダイオードを５１２個配列したもので、これを
Ｉｎバンプ８でＳｉ集積回路基板３と接続し８０Ｋに冷
却して用いる。図６はこの赤外線検知素子を室温から８
０Ｋまで冷却した場合の該赤外線検知素子の中心と周辺
の状態を示したものである。冷却によってＨｇＣｄＴｅ
素子の周辺はＳｉ集積回路に比べて１０μｍも短くな
り、その分Ｉｎバンプメタルが歪むことを示している。
１０μｍのずれによってＩｎバンプにはがれが生じるこ
とがあり、そのためＨｇＣｄＴｅ素子とＳｉ集積回路の
間で断線が生じる問題があった。また、素子の周辺以外
でこれほど大きな歪が生じない場合でも繰り返し使用し
ているうちにＩｎバンプに疲労が発生し断線が生じると
いう問題があった。
【０００８】
【課題を解決するための手段】本発明は上記の課題を考
慮してなされたもので、線膨脹率は材料物性であると共
に構造変化することを利用し、ハイブリッド型半導体装
置を構成する機能素子と信号処理機能を有する素子の間
の線膨脹率差を小さくしようとするものである。すなわ
ち、ここではＳｉ集積回路を線膨脹率の異なる他の材料
と組み合わせて多層構造とし、組み合わせに用いる材料
とその厚さの最適化により信号処理機能を有する素子の
線膨脹率を機能素子の線膨脹率に近づけることを特徴と
する。
慮してなされたもので、線膨脹率は材料物性であると共
に構造変化することを利用し、ハイブリッド型半導体装
置を構成する機能素子と信号処理機能を有する素子の間
の線膨脹率差を小さくしようとするものである。すなわ
ち、ここではＳｉ集積回路を線膨脹率の異なる他の材料
と組み合わせて多層構造とし、組み合わせに用いる材料
とその厚さの最適化により信号処理機能を有する素子の
線膨脹率を機能素子の線膨脹率に近づけることを特徴と
する。
【０００９】一般にｎ個の異なった材料を積層してｎ層
の多層構造を構成した場合、この多層構造体の線膨脹率
ａは次式数１で表される。
の多層構造を構成した場合、この多層構造体の線膨脹率
ａは次式数１で表される。
【数２】
【００１０】ここでＥi は材料ｉのヤング率、ｄi は材
料ｉの厚さ、αi は材料ｉの線膨脹率である。（１）式
を用いることによって、機能素子材料の線膨脹率に合わ
せてＳｉ集積回路と組み合わせる材料の種類とその厚さ
の関係を算出することが可能となる。
料ｉの厚さ、αi は材料ｉの線膨脹率である。（１）式
を用いることによって、機能素子材料の線膨脹率に合わ
せてＳｉ集積回路と組み合わせる材料の種類とその厚さ
の関係を算出することが可能となる。
【００１１】さらに、本発明のように信号処理機能をも
つ素子を３層以上の構造とすることにより、線膨脹率の
違いに起因して２層構造では回避することが困難であっ
た該素子のそりも抑制することが可能となる。
つ素子を３層以上の構造とすることにより、線膨脹率の
違いに起因して２層構造では回避することが困難であっ
た該素子のそりも抑制することが可能となる。
【００１２】そこで、本発明に係るハイブリッド型半導
体装置は、機能素子を有する第一の半導体と、前記機能
素子の信号処理機能を有し前記第一の半導体と異なる他
の材料で構成された第二の半導体とをＩｎバンプで接続
してなるハイブリッド型半導体装置において、前記第二
の半導体の基板は、信号処理回路を構成する材料および
該材料とは異なる他の材料による積層構造でなるととも
に前記第一の半導体に近い線膨脹率を有することを特徴
とする。
体装置は、機能素子を有する第一の半導体と、前記機能
素子の信号処理機能を有し前記第一の半導体と異なる他
の材料で構成された第二の半導体とをＩｎバンプで接続
してなるハイブリッド型半導体装置において、前記第二
の半導体の基板は、信号処理回路を構成する材料および
該材料とは異なる他の材料による積層構造でなるととも
に前記第一の半導体に近い線膨脹率を有することを特徴
とする。
【００１３】また、前記積層構造は少なくとも３層であ
ることを特徴とする。また、第一の半導体はＣｄＺｎＴ
ｅ上に成長されたＨｇＣｄＴｅで構成され、第二の半導
体の信号処理回路はＳｉで構成され、かつ他の材料の少
なくとも一つはＧｅで、一つはＳｉであることを特徴と
する。また、前記他の材料の少なくとも一つはＧａＡｓ
で、一つはＳｉであることを特徴とする。また、前記他
の材料の少なくとも一つはＺｎＳで、他の一つはＳｉで
あることを特徴とする。また、前記他の材料の少なくと
も一つはＺｎＳｅで、他の一つはＳｉであることを特徴
とする。
ることを特徴とする。また、第一の半導体はＣｄＺｎＴ
ｅ上に成長されたＨｇＣｄＴｅで構成され、第二の半導
体の信号処理回路はＳｉで構成され、かつ他の材料の少
なくとも一つはＧｅで、一つはＳｉであることを特徴と
する。また、前記他の材料の少なくとも一つはＧａＡｓ
で、一つはＳｉであることを特徴とする。また、前記他
の材料の少なくとも一つはＺｎＳで、他の一つはＳｉで
あることを特徴とする。また、前記他の材料の少なくと
も一つはＺｎＳｅで、他の一つはＳｉであることを特徴
とする。
【００１４】次に、前記第一の半導体はＩｎＳｂで構成
され、第二の半導体の信号処理回路はＳｉで構成され、
かつ他の材料の少なくとも一つはＧｅで、一つはＳｉで
あることを特徴とする。また、前記他の材料の少なくと
も一つはＺｎＳで、一つはＳｉであることを特徴とす
る。また、前記他の材料の少なくとも一つはＺｎＳｅ
で、一つはＳｉであることを特徴とする。
され、第二の半導体の信号処理回路はＳｉで構成され、
かつ他の材料の少なくとも一つはＧｅで、一つはＳｉで
あることを特徴とする。また、前記他の材料の少なくと
も一つはＺｎＳで、一つはＳｉであることを特徴とす
る。また、前記他の材料の少なくとも一つはＺｎＳｅ
で、一つはＳｉであることを特徴とする。
【００１５】次に本発明に係るハイブリッド型半導体装
置の製造方法は、前記機能素子を有する第一の半導体
と、前記機能素子の信号処理機能を有し前記第一の半導
体と異なる他の材料で構成された第二の半導体とをＩｎ
バンプで接続してなるハイブリッド型半導体装置の製造
にあたり、前記第二の半導体の基板を、信号処理回路を
構成する材料および該材料とは異なる他の材料を積層さ
せて構成するとともにこれら各材料の厚さの関係を
（１）式によって算出し前記第一の半導体の線膨脹率に
近付けることを特徴とする。
置の製造方法は、前記機能素子を有する第一の半導体
と、前記機能素子の信号処理機能を有し前記第一の半導
体と異なる他の材料で構成された第二の半導体とをＩｎ
バンプで接続してなるハイブリッド型半導体装置の製造
にあたり、前記第二の半導体の基板を、信号処理回路を
構成する材料および該材料とは異なる他の材料を積層さ
せて構成するとともにこれら各材料の厚さの関係を
（１）式によって算出し前記第一の半導体の線膨脹率に
近付けることを特徴とする。
【００１６】また、前記積層構造を少なくとも３層とす
ることによりそりの発生を抑制することを特徴とする。
ることによりそりの発生を抑制することを特徴とする。
【００１７】
【作用】本発明によれば、機能素子と信号処理機能を有
する素子との間の線膨脹率差が少ないため、これら両者
をＩｎバンプメタルで接続して構成されるハイブリッド
型半導体装置においても、該ハイブリッド型半導体装置
の使用条件である冷却時に線膨脹率差によるＩｎバンプ
に加わる歪が少ない。このためバンプの高密度化がで
き、信頼性が向上した。
する素子との間の線膨脹率差が少ないため、これら両者
をＩｎバンプメタルで接続して構成されるハイブリッド
型半導体装置においても、該ハイブリッド型半導体装置
の使用条件である冷却時に線膨脹率差によるＩｎバンプ
に加わる歪が少ない。このためバンプの高密度化がで
き、信頼性が向上した。
【００１８】
【実施例】以下に本発明の実施例につき、素子形成工程
の終わった機能素子と信号処理機能を有する素子を用い
てハイブリッド型半導体装置を形成する場合を例に図面
を参照して説明する。
の終わった機能素子と信号処理機能を有する素子を用い
てハイブリッド型半導体装置を形成する場合を例に図面
を参照して説明する。
【００１９】図１に機能素子として例えばＣｄＺｎＴｅ
基板１上にエピタキシャル成長したＨｇＣｄＴｅ層２に
３０μｍピッチで５１２個のフォトダイオードを配列し
た赤外線検知素子を、また、信号処理機能を有する素子
として赤外線検知素子の電極７ａに対応した電極７ｂを
有したＳｉ集積回路を用いた場合で、Ｓｉ集積回路基板
１３をＧｅ１４と信号処理機能を有さない別のＳｉ１５
とで３層のいわゆるサンドイッチ状の構造を形成した場
合を例として示す。この場合、Ｇｅ１４を挟むＳｉ１５
の厚さは多層構造とした後に温度変化によるそりが生じ
ることを防ぐためにＳｉ集積回路１３と同一の厚さに設
定する。このときのこの多層構造材の線膨脹率ａ a は次
式のように表される。
基板１上にエピタキシャル成長したＨｇＣｄＴｅ層２に
３０μｍピッチで５１２個のフォトダイオードを配列し
た赤外線検知素子を、また、信号処理機能を有する素子
として赤外線検知素子の電極７ａに対応した電極７ｂを
有したＳｉ集積回路を用いた場合で、Ｓｉ集積回路基板
１３をＧｅ１４と信号処理機能を有さない別のＳｉ１５
とで３層のいわゆるサンドイッチ状の構造を形成した場
合を例として示す。この場合、Ｇｅ１４を挟むＳｉ１５
の厚さは多層構造とした後に温度変化によるそりが生じ
ることを防ぐためにＳｉ集積回路１３と同一の厚さに設
定する。このときのこの多層構造材の線膨脹率ａ a は次
式のように表される。
【００２０】
【数３】
（２）式においてＥSi、ｄSi、ａ SiおよびＥGe、ｄGe、
ａ GeはＳｉおよびＧｅのそれぞれヤング率、厚さ、線膨
脹率である。ここで、Ｓｉ基板の厚さを２５μｍとする
と、ＨｇＣｄＴｅの線膨脹率とＳｉおよびＧｅの多層構
造体の線膨脹率を等しくおくことにより上記（２）式よ
り最適なＧｅの厚さは３５０μｍと求めることができ
る。
ａ GeはＳｉおよびＧｅのそれぞれヤング率、厚さ、線膨
脹率である。ここで、Ｓｉ基板の厚さを２５μｍとする
と、ＨｇＣｄＴｅの線膨脹率とＳｉおよびＧｅの多層構
造体の線膨脹率を等しくおくことにより上記（２）式よ
り最適なＧｅの厚さは３５０μｍと求めることができ
る。
【００２１】次にこのハイブリッド型半導体装置の製造
方法の一例につき図面を用いて説明する。
方法の一例につき図面を用いて説明する。
【００２２】まず、図２に示すＳｉ集積回路基板１３を
例えばガラス等の支持基板９に集積回路と貼り合わせる
（図３−ａ）。接着剤１０は容易に剥離可能なワックス
等を用いる。この状態でＳｉ集積回路基板１３を２５μ
ｍの厚さまで研磨する（図３−ｂ）。次に３５０μｍの
厚さのＧｅ板１４を熱硬化型接着剤を用い荷重２０ｋｇ
／ｃｍ2 で１４０℃１時間の条件で接着する（図３−
ｃ）。この時接着剤には例えばエポキシ系接着剤を用い
る。その場合接着剤は２μｍ以下としないと密着が良く
ない。あるいは、例えば以下のような接着方法を用いて
もよい。すなわち、研磨されたＳｉ集積回路基板１３の
裏面に薄いＣｒ膜を介して１μｍのＡｕＧｅ膜を適当な
方法、例えば真空蒸着法によって形成する。次に積層さ
れるＧｅ板１４をこれに重ね、３００℃で加熱すること
によりＳｉとＧｅは合金化して接着される。この方法の
場合には３００℃に加熱する前にＳｉ基板を研磨する時
に用いた支持基板９をはがし、適当な方法で各基板を固
定する。あるいは、さらに、例えば以下のような接着方
法を用いてもよい。すなわち、Ｓｉ集積回路基板１３の
接着面を鏡面仕上げとなるまで研磨する。次に積層され
るＧｅ板１４の両面を鏡面仕上げとなるまで研磨する。
次にＳｉ基板１３とＧｅ板１４を重ね、水素雰囲気で１
ないし３０ｋｇ／ｃｍ2 の圧力で加圧しながら４００℃
に加熱することによりＳｉとＧｅを直接接着することが
できる。この場合１２０℃から４５０℃の範囲でも有効
であった。４５０℃以上ではわれが生じ１２０℃以下で
は接着の再現性が低下した。この方法の場合にも３００
℃に加熱する前に支持基板９をはがし、適当な方法で各
基板を固定する。次に２５μｍの厚さのＳｉ基板１５を
同様の方法で接着し３層のサンドイッチ状構造とする
（図４−ａ）。次に熱硬化型接着剤を用いた場合には支
持基板９をはがすことにより３層構造の信号処理機能を
有する素子が形成される（図４−ｂ）。次にＳｉ集積回
路基板１３の電極７ｂ上にＩｎバンプ８を例えばメッキ
法等により形成する（図４−ｃ）。そして必要であれば
外形をそろえた後でＨｇＣｄＴｅ層２の表面に形成され
たフォトダイオードの電極７ａとＩｎバンプ８を圧接接
続してハイブリッド型半導体装置が作製される（図
５）。
例えばガラス等の支持基板９に集積回路と貼り合わせる
（図３−ａ）。接着剤１０は容易に剥離可能なワックス
等を用いる。この状態でＳｉ集積回路基板１３を２５μ
ｍの厚さまで研磨する（図３−ｂ）。次に３５０μｍの
厚さのＧｅ板１４を熱硬化型接着剤を用い荷重２０ｋｇ
／ｃｍ2 で１４０℃１時間の条件で接着する（図３−
ｃ）。この時接着剤には例えばエポキシ系接着剤を用い
る。その場合接着剤は２μｍ以下としないと密着が良く
ない。あるいは、例えば以下のような接着方法を用いて
もよい。すなわち、研磨されたＳｉ集積回路基板１３の
裏面に薄いＣｒ膜を介して１μｍのＡｕＧｅ膜を適当な
方法、例えば真空蒸着法によって形成する。次に積層さ
れるＧｅ板１４をこれに重ね、３００℃で加熱すること
によりＳｉとＧｅは合金化して接着される。この方法の
場合には３００℃に加熱する前にＳｉ基板を研磨する時
に用いた支持基板９をはがし、適当な方法で各基板を固
定する。あるいは、さらに、例えば以下のような接着方
法を用いてもよい。すなわち、Ｓｉ集積回路基板１３の
接着面を鏡面仕上げとなるまで研磨する。次に積層され
るＧｅ板１４の両面を鏡面仕上げとなるまで研磨する。
次にＳｉ基板１３とＧｅ板１４を重ね、水素雰囲気で１
ないし３０ｋｇ／ｃｍ2 の圧力で加圧しながら４００℃
に加熱することによりＳｉとＧｅを直接接着することが
できる。この場合１２０℃から４５０℃の範囲でも有効
であった。４５０℃以上ではわれが生じ１２０℃以下で
は接着の再現性が低下した。この方法の場合にも３００
℃に加熱する前に支持基板９をはがし、適当な方法で各
基板を固定する。次に２５μｍの厚さのＳｉ基板１５を
同様の方法で接着し３層のサンドイッチ状構造とする
（図４−ａ）。次に熱硬化型接着剤を用いた場合には支
持基板９をはがすことにより３層構造の信号処理機能を
有する素子が形成される（図４−ｂ）。次にＳｉ集積回
路基板１３の電極７ｂ上にＩｎバンプ８を例えばメッキ
法等により形成する（図４−ｃ）。そして必要であれば
外形をそろえた後でＨｇＣｄＴｅ層２の表面に形成され
たフォトダイオードの電極７ａとＩｎバンプ８を圧接接
続してハイブリッド型半導体装置が作製される（図
５）。
【００２３】以上の説明では３層の多層構造体を構成す
るための材料としてＧｅを用いたが、同様の構造とした
場合には、例えばＧａＡｓでも厚さを９００μｍとする
ことで同じ効果を得ることができる。また、ＺｎＳｅで
は厚さを２５０μｍ、ＺｎＳでは３４０μｍとするよう
に（１）式より求めることができる。
るための材料としてＧｅを用いたが、同様の構造とした
場合には、例えばＧａＡｓでも厚さを９００μｍとする
ことで同じ効果を得ることができる。また、ＺｎＳｅで
は厚さを２５０μｍ、ＺｎＳでは３４０μｍとするよう
に（１）式より求めることができる。
【００２４】さらに、機能素子として例えばＩｎＳｂ基
板を用いたフォトダイオードを、信号処理機能を有する
素子としてＳｉ集積回路を用いた赤外線検知装置の場合
にも、上記に示した方法により同様の効果を得るハイブ
リッド型半導体装置を作製することが可能である。この
場合Ｓｉ集積回路基板の厚さを例えば２５μｍとし、上
記と同様の３層構造を構成した場合、この構造を構成す
るための材料としてＧｅを用いた場合にはその厚さを１
０００μｍとすればよい。また、ＺｎＳｅでは３９０μ
ｍ、ＺｎＳでは７００μｍとすれば同じ効果を得ること
ができる。
板を用いたフォトダイオードを、信号処理機能を有する
素子としてＳｉ集積回路を用いた赤外線検知装置の場合
にも、上記に示した方法により同様の効果を得るハイブ
リッド型半導体装置を作製することが可能である。この
場合Ｓｉ集積回路基板の厚さを例えば２５μｍとし、上
記と同様の３層構造を構成した場合、この構造を構成す
るための材料としてＧｅを用いた場合にはその厚さを１
０００μｍとすればよい。また、ＺｎＳｅでは３９０μ
ｍ、ＺｎＳでは７００μｍとすれば同じ効果を得ること
ができる。
【００２５】また、機械的強度を増す等特に必要な場合
には３層構造に限らず適宜積層する材料を増すことも可
能である。さらに本実施例では単一の素子を例にして示
したが、単一の素子に限るものではなく複数の素子を有
するウェハをそのまま用いて作製することも可能であ
る。
には３層構造に限らず適宜積層する材料を増すことも可
能である。さらに本実施例では単一の素子を例にして示
したが、単一の素子に限るものではなく複数の素子を有
するウェハをそのまま用いて作製することも可能であ
る。
【００２６】
【発明の効果】以上述べたように、本発明による信号処
理機能を有するＳｉ集積回路を他の材料とで３層以上の
多層構造体とすることにより、該信号処理機能を有する
素子にそりを生じることなく、機能素子と線膨脹率を近
づけることが可能となり、従って、これらによって低温
下で使用するハイブリッド型半導体装置を構成した場合
に、両者の歪量の違いに起因して発生するバンプのはが
れによる断線を抑制することが可能であるため、より高
密度高機能なハイブリッド型半導体装置を提供すること
が可能となった。
理機能を有するＳｉ集積回路を他の材料とで３層以上の
多層構造体とすることにより、該信号処理機能を有する
素子にそりを生じることなく、機能素子と線膨脹率を近
づけることが可能となり、従って、これらによって低温
下で使用するハイブリッド型半導体装置を構成した場合
に、両者の歪量の違いに起因して発生するバンプのはが
れによる断線を抑制することが可能であるため、より高
密度高機能なハイブリッド型半導体装置を提供すること
が可能となった。
【図１】本発明に係るハイブリッド型半導体装置の一部
を示す断面図、
を示す断面図、
【図２】本発明に係るハイブリッド型半導体装置の製造
方法を工程の一部につき示す断面図、
方法を工程の一部につき示す断面図、
【図３】（ａ）〜（ｃ）は本発明に係るハイブリッド型
半導体装置の製造方法について工程の一部を示す断面
図、
半導体装置の製造方法について工程の一部を示す断面
図、
【図４】（ａ）〜（ｃ）は本発明に係るハイブリッド型
半導体装置の製造方法について工程の一部を示す断面
図、
半導体装置の製造方法について工程の一部を示す断面
図、
【図５】本発明に係るハイブリッド型半導体装置の製造
方法について工程の一部を示す断面図、
方法について工程の一部を示す断面図、
【図６】従来例のハイブリッド型半導体装置の一部を示
す断面図、
す断面図、
【図７】（ａ）および（ｂ）は従来例のハイブリッド型
半導体装置の製造方法について工程の一部を示す断面
図。
半導体装置の製造方法について工程の一部を示す断面
図。
１・・・・ＣｄＺｎＴｅ基板
２・・・・ＨｇＣｄＴｅ層
３，１３・・・・Ｓｉ集積回路基板
６ａ、６ｂ・・・・絶縁膜
７ａ、７ｂ・・・・電極
８・・・・Ｉｎバンプ
９・・・・支持基板
１０・・・・接着剤
１４・・・・Ｇｅ板
１５・・・・Ｓｉ板
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 27/146
H01L 27/14
Claims (12)
- 【請求項１】 機能素子を有する第一の半導体と、前記
機能素子の信号処理機能を有し前記第一の半導体とは異
なる他の材料で構成された第二の半導体とをバンプで接
続してなるハイブリッド型半導体装置において、前記第
二の半導体の基板が、信号処理回路を構成する材料およ
び該材料とは異なる他の材料による少なくとも３層以上
の積層構造でなるとともに前記第一の半導体に近い線膨
脹率を有することを特徴とするハイブリッド型半導体装
置。 - 【請求項２】 第一の半導体の少なくとも機能素子部は
ＨｇＣｄＴｅで構成され、第二の半導体の基板が、信号
処理回路を構成するＳｉおよびＧｅ、Ｓｉの３層構造で
なる請求項１に記載のハイブリッド型半導体装置。 - 【請求項３】 第一の半導体の少なくとも機能素子部は
ＨｇＣｄＴｅで構成され、第二の半導体の基板が、信号
処理回路を構成するＳｉおよびＧａＡｓ、Ｓｉの３層構
造でなる請求項１に記載のハイブリッド型半導体装置。 - 【請求項４】 第一の半導体の少なくとも機能素子部は
ＨｇＣｄＴｅで構成され、第二の半導体の基板が、信号
処理回路を構成するＳｉおよびＺｎＳ、Ｓｉの３層構造
でなる請求項１に記載のハイブリッド型半導体装置。 - 【請求項５】 第一の半導体の少なくとも機能素子部は
ＨｇＣｄＴｅで構成され、第二の半導体の基板が、信号
処理回路を構成するＳｉおよびＺｎＳｅ、Ｓｉの３層構
造でなる請求項１に記載のハイブリッド型半導体装置。 - 【請求項６】 第一の半導体の少なくとも機能素子部は
ＩｎＳｂで構成され、第二の半導体の基板が、信号処理
回路を構成するＳｉおよびＧｅ、Ｓｉの３層構造でなる
請求項１に記載のハイブリッド型半導体装置。 - 【請求項７】 第一の半導体の少なくとも機能素子部は
ＩｎＳｂで構成され、第二の半導体の基板が、信号処理
回路を構成するＳｉおよびＺｎＳ、Ｓｉの３層構造でな
る請求項１に記載のハイブリッド型半導体装置。 - 【請求項８】 第一の半導体の少なくとも機能素子部は
ＩｎＳｂで構成され、第二の半導体の基板が、信号処理
回路を構成するＳｉおよびＺｎＳｅ、Ｓｉの３層構造で
なる請求項１に記載のハイブリッド型半導体装置。 - 【請求項９】 機能素子を有する第一の半導体と、前記
機能素子の信号処理機 能を有し前記第一の半導体とは異
なる他の材料で構成された第二の半導体とをバンプで接
続してなるハイブリッド型半導体装置の製造にあたり、
前記第二の半導体素子の基板を、信号処理回路を構成す
る材料および該材料とは異なる他の材料を積層させて構
成するとともにこれら各材料の厚さの関係を 【数１】 によって算出し、前記第二の半導体素子の基板の線膨脹
率を前記第一の半導体の線膨脹率とすることを特徴とす
るハイブリッド型半導体装置の製造方法。 - 【請求項１０】 第二の半導体素子の基板を、信号処理
回路を構成する材料および該材料とは異なる他の材料を
積層させて、前記材料同士を１４０℃以下の温度で熱硬
化型接着剤を用い接着剤の厚さを２μｍ以下にし、３層
以上に積層させることを特徴とする請求項９に記載のハ
イブリッド型半導体装置の製造方法。 - 【請求項１１】 第二の半導体素子の基板を、信号処理
回路を構成する材料および該材料とは異なる他の材料を
積層させて、前記材料同士を３００℃ないし４００℃の
範囲で前記材料同士と合金を形成する材料を用い３層以
上に積層させることを特徴とする請求項９に記載のハイ
ブリッド型半導体装置の製造方法。 - 【請求項１２】 第二の半導体素子の基板を、信号処理
回路を構成する材料および該材料とは異なる他の材料同
士を不活性または還元性雰囲気中で１２０℃ないし４５
０℃の範囲で直接接着法によって３層以上に積層するこ
とを特徴とする請求項９に記載のハイブリッド型半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05860495A JP3412952B2 (ja) | 1995-03-17 | 1995-03-17 | ハイブリッド型半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05860495A JP3412952B2 (ja) | 1995-03-17 | 1995-03-17 | ハイブリッド型半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08255887A JPH08255887A (ja) | 1996-10-01 |
| JP3412952B2 true JP3412952B2 (ja) | 2003-06-03 |
Family
ID=13089131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05860495A Expired - Fee Related JP3412952B2 (ja) | 1995-03-17 | 1995-03-17 | ハイブリッド型半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3412952B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6238805B1 (en) * | 1999-10-08 | 2001-05-29 | Agilent Technologies, Inc. | Low-stress interface between materials having different coefficients of expansion and method for fabricating same |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6213085A (ja) * | 1985-07-11 | 1987-01-21 | Fujitsu Ltd | 光検知装置の製造方法 |
| JPH0536966A (ja) * | 1991-07-19 | 1993-02-12 | Fujitsu Ltd | 半導体装置 |
| JP3114759B2 (ja) * | 1992-03-13 | 2000-12-04 | 富士通株式会社 | 半導体装置 |
-
1995
- 1995-03-17 JP JP05860495A patent/JP3412952B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08255887A (ja) | 1996-10-01 |
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