JP3400086B2

JP3400086B2 - Drive circuit device

Info

Publication number: JP3400086B2
Application number: JP09250694A
Authority: JP
Inventors: 田繁山; 倉哲朗板
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1993-04-28
Filing date: 1994-04-28
Publication date: 2003-04-28
Anticipated expiration: 2018-04-28
Also published as: JPH0713530A

Description

Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、アナログ信号を順次サ
ンプリングし、サンプルホールドした一連のレベルを同
時に出力する駆動回路装置（直並列変換器）における出
力レベルの補正に関し、特に、液晶表示装置等のソース
ライン用ドライバ部分に用いて好適な駆動回路装置のレ
ベル補正回路の改良に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to output level correction in a drive circuit device (serial / parallel converter) that sequentially samples analog signals and simultaneously outputs a series of sampled and held levels. The present invention relates to an improvement of a level correction circuit of a drive circuit device suitable for use in the source line driver part of the above.

【０００２】[0002]

【従来の技術】出力誤差補正回路を備える駆動回路装置
の従来例について図１４を参照して説明する。同図は、
図示しないアクティブマトリックス液晶表示装置を駆動
する半導体集積回路化された駆動回路装置１を示してお
り、供給されるビデオ信号Ｖ_INを表示画素数に対応して
サンプリングし、各画素のレベルを液晶表示装置に同時
に出力して画面を形成する。この駆動回路装置１は、大
別して、サンプルクロック信号発生回路２、サンプルホ
ールド回路３、４ａ、…、４ｎ、出力回路５、６ａ、
…、６ｎ、出力誤差補正回路７によって構成される。2. Description of the Related Art A conventional example of a drive circuit device having an output error correction circuit will be described with reference to FIG. This figure shows
1 shows a semiconductor integrated circuit drive circuit device 1 for driving an active matrix liquid crystal display device (not shown), in which a supplied video signal V _IN is sampled in accordance with the number of display pixels, and the level of each pixel is displayed on a liquid crystal display. Simultaneously output to the device to form a screen. The drive circuit device 1 is roughly classified into a sample clock signal generation circuit 2, sample hold circuits 3, 4a, ..., 4n, output circuits 5, 6a,
, 6n, which is composed of the output error correction circuit 7.

【０００３】サンプルクロック信号発生回路２は、外部
から供給される液晶表示装置のシステムクロックφ_sに
基づいてサンプリングクロックφ₃、φ_4a、…，φ_4nを
順番に発生する。アナログ信号の入力端子８には図示し
ないビデオ信号処理回路からビデオ信号Ｖ_INが供給され
る。このビデオ信号Ｖ_INは内部配線を介して複数のサン
プルホールド回路４ａ、…、４ｎの入力端子に供給され
る。サンプルホールド回路４ａ、…、４ｎは、夫々サン
プリングクロックφ_4a、…、φ_4nの供給に同期して、ビ
デオ信号の瞬時値を順次保持し、記憶する。入力端子９
には、基準電位信号（以下、基準電位と称する）Ｖ_sが
外部回路から供給される。この基準電位Ｖ_sは、内部配
線を介してサンプルホールド回路３および出力誤差補正
回路７に入力される。サンプルホールド回路３は、サン
プリングクロックφ₃の供給に同期して基準電位Ｖ_sの
レベルを保持し、記憶する。The sample clock signal generation circuit 2 sequentially generates sampling clocks φ ₃ , φ _4a , ..., φ _4n based on a system clock φ _s of the liquid crystal display device supplied from the outside. A video signal V _IN is supplied to the analog signal input terminal 8 from a video signal processing circuit (not shown). The video signal V _IN is supplied to the input terminals of the plurality of sample hold circuits 4a, ..., 4n via internal wiring. The sample-hold circuits 4a, ..., 4n sequentially hold and store the instantaneous values of the video signals in synchronization with the supply of the sampling clocks φ _4a , ..., φ _4n , respectively. Input terminal 9
Is supplied with a reference potential signal (hereinafter referred to as reference potential) V _s from an external circuit. The reference potential V _s is input to the sample hold circuit 3 and the output error correction circuit 7 via the internal wiring. The sample hold circuit 3 holds and stores the level of the reference potential V _s in synchronization with the supply of the sampling clock φ ₃ .

【０００４】サンプルホールド回路３、４ａ、…、４ｎ
は、外部から供給されるロード信号φ_Lに応答してサン
プリングした信号レベルをサンプルホールド回路３、４
ａ、…、４ｎの出力３ｔ、４ａｔ、…、４ｎｔから同時
に出力する。Sample-hold circuits 3, 4a, ..., 4n
Is the sample and hold circuits 3 and 4 that sample the signal level in response to the load signal φ _L supplied from the outside.
.., 4n outputs 3t, 4at ,.

【０００５】各サンプルホールド回路３、４ａ、…、４
ｎから出力された電圧レベル信号は、夫々出力回路５、
６ａ、…、６ｎに入力され、入力された電位に応じた電
位が出力端５ｔ、６ａｔ、…、６ｎｔに出力される。Each of the sample and hold circuits 3, 4a, ..., 4
The voltage level signals output from n are output circuits 5 and 5, respectively.
, 6n are input to the output terminals 5t, 6at, ..., 6nt, and potentials corresponding to the input potentials are output to the output terminals 5t, 6at ,.

【０００６】サンプルホールド回路３、出力回路５及び
出力誤差補正回路７は、後述するように出力誤差を検出
して全体の出力のレベル補正を行うために設けられてい
る。出力誤差補正回路７は、基準電位Ｖ_sのレベルを保
持したサンプルホールド回路３の出力に応じた出力回路
５の出力Ｏ₅と基準電位Ｖ_sとを比較し、出力Ｏ_sと基
準電位Ｖ_sとの差が０に近づくように、レベル補正を行
う。このレベル補正は、調整出力Ｏ₇を出力回路５のみ
ならず、出力回路６ａ、…、６ｎに与えることによって
行われ、誤差補正が全出力について行なわれる。サンプ
ルホールド回路３及び出力回路５は基準電位検出用で、
サンプルホールド回路４ａ−４ｎ及び出力回路６ａ−６
ｎが液晶表示装置に対してビデオ信号を出力する。The sample and hold circuit 3, the output circuit 5, and the output error correction circuit 7 are provided for detecting an output error and correcting the level of the entire output, as will be described later. Output error correction circuit 7 compares the output O ₅ and the reference potential V _s of the output circuit 5 in accordance with the output of the sample hold circuit 3 holds the level of the reference potential V _s, the output O _s and the reference potential V _s The level is corrected so that the difference between and becomes closer to zero. This level correction is performed by giving the adjusted output O ₇ not only to the output circuit 5 but also to the output circuits 6a, ..., 6n, and error correction is performed for all outputs. The sample hold circuit 3 and the output circuit 5 are for detecting the reference potential,
Sample hold circuit 4a-4n and output circuit 6a-6
n outputs a video signal to the liquid crystal display device.

【０００７】図１５は、従来例におけるサンプルホール
ド回路３又は４、出力回路５又は６に相当する部分の回
路構成を示している。なお、回路４ａ−４ｎは回路４で
代表させ、回路６ａ−６ｎは回路６で代表させる。FIG. 15 shows a circuit configuration of a portion corresponding to the sample hold circuit 3 or 4 and the output circuit 5 or 6 in the conventional example. The circuits 4a-4n are represented by the circuit 4, and the circuits 6a-6n are represented by the circuit 6.

【０００８】同図において、サンプルホールド回路３
は、トランジスタＱ₁〜Ｑ₄及びキャパシタＣ₁及びＣ
₂によって構成される。サンプリングクロックφ₃及び
＊φ₃がアナログスイッチであるトランジスタＱ₁及び
Ｑ₂のゲートに供給されると、ビデオ信号Ｖ_INの振幅の
瞬時値に対応した電荷がキャパシタＣ₁に保持される。In the figure, a sample hold circuit 3
Are transistors Q _{1 to} Q ₄ and capacitors C ₁ and C
Composed of _two . When the sampling clocks φ ₃ and * φ ₃ are supplied to the gates of the transistors Q ₁ and Q ₂ which are analog switches, the charge corresponding to the instantaneous value of the amplitude of the video signal V _IN is held in the capacitor C ₁ .

【０００９】次に、クロックφ_Lおよび＊φ_Lがアナロ
グスイッチであるトランジスタＱ₃及びＱ₄のゲートに
供給されると、キャパシタＣ₁に保持されたレベル（電
荷）はキャパシタＣ₂に転送され、出力回路に保持レベ
ルを印加する。なお、クロック＊φ₃及び＊φ_Lはクロ
ックφ₃およびφ_Lの反転信号である。Next, when the clocks φ _L and * φ _L are supplied to the gates of the transistors Q ₃ and Q ₄ which are analog switches, the level (charge) held in the capacitor C ₁ is transferred to the capacitor C _2. , Apply a holding level to the output circuit. The clocks * φ ₃ and * φ _L are inverted signals of the clocks φ ₃ and φ _L.

【００１０】出力回路５は、トランジスタＱ₅〜Ｑ₁₁、
電流源Ｉ₁及びＩ₂、キャパシタＣ₃によって構成され
る。トランジスタＱ₅及びＱ₆は電源間に互いに直列に
接続され、トランジスタＱ₅のゲートには調整出力Ｏ₇
が供給され、トランジスタＱ₆のゲートにはサンプルホ
ールド回路３の出力が供給される。トランジスタＱ₅及
びＱ₆の接続点の電位は、サンプルホールド回路３の出
力レベルをＶ_inとし、調整出力Ｏ₇の出力レベルをΔＶ
とすると、Ｖ_in−ΔＶとなる。このレベルは、トランジ
スタＱ₇〜Ｑ₁₁、電流源Ｉ₁及びＩ₂、発振防止用のキ
ャパシタＣ₃によって構成される電圧フォロワを介して
出力端５ｔに出力される。The output circuit 5 includes transistors Q _{5 to} Q ₁₁ ,
It is composed of current sources I ₁ and I ₂ and a capacitor C ₃ . The transistors Q ₅ and Q ₆ are connected in series with each other between the power supplies, and the gate of the transistor Q ₅ has a regulated output O ₇
Is supplied, and the output of the sample hold circuit 3 is supplied to the gate of the transistor Q ₆ . Regarding the potential at the connection point of the transistors Q ₅ and Q ₆ , the output level of the sample hold circuit 3 is V _in and the output level of the adjustment output O ₇ is ΔV.
Then, V _in −ΔV. This level, the transistor Q ₇ to Q _11, current source I ₁ and I _2, is outputted to the output terminal 5t via the voltage follower constituted by the capacitor C ₃ for preventing oscillation.

【００１１】図１６は、出力誤差補正回路７の構成例を
示している。同図において、トランジスタＱ₂₁及び
Ｑ₂₄、電流源Ｉ₂₁により電流出力型の差動アンプが形成
される。この差動アンプに、基準電位Ｖ_s及び出力Ｏ₅
が入力され、（Ｏ₅−Ｖ_s）に応じた電流が出力され
る。この出力電流は、直列に接続されたトランジスタＱ
₂₅及びＱ₂₆によって電圧レベルに変換され、調整出力Ｏ
₇として出力される。FIG. 16 shows a configuration example of the output error correction circuit 7. In the figure, the transistors Q ₂₁ and Q _24, the differential amplifier of the current output type by the current source I ₂₁ is formed. This differential amplifier has a reference potential V _s and an output O ₅
Is input, and a current corresponding to (O ₅ −V _s ) is output. This output current is applied to the transistor Q connected in series.
_It is converted to a voltage level by ₂₅ and Q ₂₆ , and the regulated output O
It is output as ₇ .

【００１２】図１７に示すように、アクティブマトリッ
クス液晶表示装置のソースライン駆動に上述した集積回
路化された駆動回路装置を用いる場合、液晶表示装置の
画素数が多いことからこれらの画素にビデオ信号を供給
するソースラインの数も多くなるので、１個の駆動回路
装置で全てのソースラインに対応することは不可能であ
り、複数個の駆動回路装置、例えば１Ｌおよび１Ｒを並
べて用いる必要がある。As shown in FIG. 17, when the above-mentioned integrated drive circuit device is used for driving the source lines of the active matrix liquid crystal display device, since the liquid crystal display device has a large number of pixels, video signals are supplied to these pixels. Since the number of source lines for supplying a large number is also large, it is impossible for one drive circuit device to handle all the source lines, and it is necessary to use a plurality of drive circuit devices, for example, 1L and 1R side by side. .

【００１３】従来装置においては、１つの駆動回路装置
内に１つしかない、レベルサンプリング回路３及び出力
回路５で検出した基準電位Ｖ_sの出力に基づいて、その
装置の全出力のレベルシフト（誤差）の補正を行なって
いる。In the conventional device, there is only one drive circuit device in the drive circuit device, and based on the output of the reference potential V _s detected by the level sampling circuit 3 and the output circuit 5, the level shift of all outputs of the device ( Error) is corrected.

【００１４】[0014]

【発明が解決しようとする課題】このため、例えば、駆
動回路装置１Ｌ及び１Ｒの出力誤差のバラツキが、図１
８に示すように分布する場合、駆動回路装置１Ｌでは出
力誤差Ｄ_1Lに基づいて、駆動回路装置１Ｒでは出力誤差
Ｄ_1Rに基づいて夫々出力誤差補正を行なう。この補正を
行った結果、図１９に示すように駆動回路装置間の境界
部分で大きなレベル差を生じることがある。Therefore, for example, the variation in the output error of the drive circuit devices 1L and 1R is as shown in FIG.
When distributed as shown in FIG. 8, the drive circuit device 1L performs output error correction based on the output error D _1L , and the drive circuit device 1R performs output error correction based on the output error D _1R . As a result of this correction, a large level difference may occur at the boundary between the drive circuit devices as shown in FIG.

【００１５】よって、本発明は、アナログ信号をサンプ
リングして直並列変換し、同時に並列出力を発生する駆
動回路装置を複数個用いる場合に、駆動回路装置相互間
で生じる出力誤差のバラツキ傾向のレベル差あるいは格
差を小さくすることを可能とする駆動回路装置を提供す
ることを目的とする。Therefore, according to the present invention, when a plurality of drive circuit devices that sample an analog signal and perform serial-parallel conversion and generate parallel outputs at the same time are used, the level of variation tendency of the output error generated between the drive circuit devices is high. It is an object of the present invention to provide a drive circuit device capable of reducing the difference or the difference.

【００１６】[0016]

【課題を解決するための手段】上記目的を達成するた
め、本発明の第１の構成に係る駆動回路装置は、液晶表
示装置を構成するマトリックス状に配置された複数の薄
膜トランジスタの各々のソースラインを駆動する駆動回
路装置であって、順番に配置されて入力信号のレベルを
連続的にサンプリングする複数の信号サンプルホールド
回路と、前記複数の信号サンプルホールド回路各々の保
持レベルに応じた電圧出力を夫々発生する複数の信号出
力回路と、前記複数の信号サンプルホールド回路の所定
数毎に設けられて基準レベルをサンプリングする複数の
基準レベルサンプルホールド回路と、前記複数の基準レ
ベルサンプルホールド回路各々の保持レベルに応じた電
圧出力を夫々発生する複数のサンプル値出力回路と、前
記複数のサンプル値出力回路の各出力の平均値と前記基
準レベルとのレベル差に基づいて前記複数の信号出力回
路各々の出力レベルの補正を行う出力誤差補正回路と、
を備える駆動回路装置において、ビデオ信号が入力され
る第１の入力端子と、外部からの第１の基準信号が入力
される第２の入力端子と、その駆動回路の前段で生成さ
れた第２の基準信号が入力される第３の入力端子と、そ
の駆動回路内の信号路を経由して前記ビデオ信号が出力
される第１の出力端子と、その駆動回路内の信号路を経
由して前記第１の基準信号が出力される第２の出力端子
と、その駆動回路の出力端子側の基準レベル検出用出力
回路の出力が第２の基準信号として出力される第３の出
力端子と、を備える集積回路チップとして構成され、か
つ、複数の集積回路チップの対応する入出力端子を連続
的に接続させて前記液晶表示装置の前記複数の薄膜トラ
ンジスタの対応する幾つかのグループを夫々駆動するよ
うに構成されていることを特徴とする。また、本発明の
第２の構成に係る駆動回路装置は、液晶表示装置を構成
するマトリックス状に配置された複数の薄膜トランジス
タの各々のソースラインを駆動する駆動回路装置であっ
て、順番に配置されて入力信号のレベルを連続的にサン
プリングする複数の信号サンプルホールド回路と、前記
複数の信号サンプルホールド回路各々の保持レベルに応
じた電圧出力を夫々発生する複数の信号出力回路と、前
記複数の信号サンプルホールド回路の所定数毎に設けら
れて基準レベルをサンプルする複数の基準レベルサンプ
ルホールド回路と、前記複数の基準レベルサンプルホー
ルド回路各々の保持レベルに応じた電圧出力を夫々発生
する複数のサンプル値出力回路と、前記複数のサンプル
値出力回路の各出力の平均値と前記基準レベルとのレベ
ル差に基づいて前記複数の信号出力回路各々の出力レベ
ルの補正を行う出力誤差補正回路と、を備える駆動回路
装置において、ビデオ信号が入力される第１の入力端子
と、外部からの第１の基準信号が入力される第２の入力
端子と、前記ビデオ信号が出力される第１の出力端子
と、前記第１の基準信号が出力される第２の出力端子
と、その駆動回路内の出力端子側の基準レベル検出用出
力回路の出力が第２の基準信号として出力される第３の
出力端子と、を備える集積回路チップとして構成された
初段の駆動回路と、ビデオ信号が入力される第１の入力
端子と、外部からの第１の基準信号が入力される第２の
入力端子と、その駆動回路の前段で生成された第２の基
準信号が入力される第３の入力端子と、前記ビデオ信号
が出力される第１の出力端子と、前記第１の基準信号が
出力される第２の出力端子と、その駆動回路内の出力端
子側の基準レベル検出用出力回路の出力が前記第２の基
準信号として出力される第３の出力端子と、を夫々備え
る複数の集積回路チップとして構成された第２段ないし
最終段の駆動回路と、を備え、かつ、前記複数の集積回
路チップの対応する入出力端子を連続的に接続させて前
記液晶表示装置の前記複数の薄膜トランジスタの対応す
る幾つかのグループを夫々駆動するように構成されてい
ることを特徴とする。 In order to achieve the above object, a drive circuit device according to a first structure of the present invention is a liquid crystal display device.
Multiple thin films arranged in a matrix to form the display device.
A drive circuit that drives each source line of the membrane transistor
A road device, a signal sample-and-hold circuit continuously Sanpuringusu Ru multiple levels of the input signals are arranged in order, the voltage output respectively generated in accordance with the retention level of the plurality of signal sample and hold circuits each a plurality of signal output circuits, a plurality of reference levels sample and hold circuit for sampling the reference level provided for every predetermined number of said plurality of signal sample and hold circuit, the retention level of the plurality of reference levels sample-and-hold circuits each A plurality of sample value output circuits each generating a corresponding voltage output, and an output level of each of the plurality of signal output circuits based on a level difference between an average value of each output of the plurality of sample value output circuits and the reference level. An output error correction circuit that corrects
In the driving circuit unit Ru provided with a video signal is input
Input the first input terminal and the first reference signal from the outside
Generated in the preceding stage of the second input terminal and its driving circuit
The third input terminal to which the second reference signal
The video signal is output via the signal path in the drive circuit of
Through the first output terminal and the signal path in the drive circuit
Therefore, the second output terminal from which the first reference signal is output
And the output for reference level detection on the output terminal side of the drive circuit
A third output where the output of the circuit is output as the second reference signal.
Configured as an integrated circuit chip having a power terminal,
Continuously connect corresponding input / output terminals of multiple integrated circuit chips
The plurality of thin film transistors of the liquid crystal display device by connecting the plurality of thin film transistors.
Drive each of the corresponding groups of
It is characterized by being configured as follows. In addition, according to the present invention
The drive circuit device according to the second configuration constitutes a liquid crystal display device.
Multiple thin film transistors arranged in a matrix
It is a drive circuit device that drives each source line of
Are arranged in sequence and the input signal level is continuously sampled.
A plurality of signal sample and hold circuits for pulling,
Depending on the holding level of each of the multiple signal sample and hold circuits
A plurality of signal output circuits that each generate the same voltage output,
Provided for each predetermined number of multiple signal sample and hold circuits.
Multiple reference level samples to sample the reference levels
And a plurality of reference level sample holders.
Voltage output according to each holding level
A plurality of sample value output circuits, and the plurality of samples
Level of the average value of each output of the value output circuit and the reference level
Output level of each of the plurality of signal output circuits
Drive circuit including an output error correction circuit that corrects
In the device, a first input terminal to which a video signal is input
And a second input to which the first reference signal from the outside is input
Terminal and a first output terminal for outputting the video signal
And a second output terminal for outputting the first reference signal
And a reference level detection output on the output terminal side of the drive circuit.
The output of the force circuit is output as the second reference signal
Configured as an integrated circuit chip with an output terminal,
First stage drive circuit and first input to which video signal is input
Terminal and a second reference signal input from the outside
The input terminal and the second base generated before the drive circuit
A third input terminal to which a quasi signal is input, and the video signal
Is output to the first output terminal and the first reference signal
Second output terminal for output and output end in the drive circuit
The output of the reference side detection output circuit on the child side is the second base.
And a third output terminal that outputs a quasi-signal, respectively
A second stage configured as a plurality of integrated circuit chips
And a drive circuit at the final stage, and
Before connecting the corresponding input / output terminals of the
The corresponding thin film transistors of the liquid crystal display device
Are configured to drive several groups of
It is characterized by

【００１７】また、本発明の第３の構成に係る駆動回路
装置は、液晶表示装置を構成するマトリックス状に配置
された複数の薄膜トランジスタの各々のソースラインを
駆動する駆動回路装置であって、順番に配置されて入力
信号のレベルを連続的にサンプリングする複数の信号サ
ンプルホールド回路と、前記複数の信号サンプルホール
ド回路各々の保持レベルに応じた電圧出力を夫々発生す
る複数の信号出力回路と、前記複数の信号サンプルホー
ルド回路の所定数毎に設けられて基準レベルをサンプル
する複数の基準レベルサンプルホールド回路と、前記複
数の基準レベルサンプルホールド回路各々の保持レベル
に応じた電圧出力を夫々発生する複数のサンプル値出力
回路と、前記複数のサンプル値出力回路の各出力の平均
値と前記基準レベルとのレベル差に基づいて前記複数の
信号出力回路各々の出力レベルの補正を行う出力誤差補
正回路と、を備え、夫々の回路により構成された初段か
ら最終段までの複数の集積回路チップよりなる駆動回路
装置において、前記基準レベルは、外部から供給される
第１の基準電位信号と、初段から最終段の前段までの駆
動回路を構成する集積回路チップ内で生成された第２の
基準電位信号と、からなり、前記第１の基準電位信号
は、初段の出力誤差補正回路および各段の前記集積回路
チップ両側に設けられた基準レベル検出用の基準レベル
サンプルホールド回路に夫々供給され、前記第２の基準
電位信号は、初段から最終段の前段までの前記集積回路
チップの両側に設けられた基準レベル検出用の基準レベ
ルサンプルホールド回路から夫々出力され、次段の集積
回路チップに設けられた出力誤差補正回路に供給されて
いることを特徴とする。また、本発明の第４の構成に係
る駆動回路装置は、液晶表示装置を構成するマトリック
ス状に配置された複数の薄膜トランジスタの各々のソー
スラインを駆動する駆動回路装置であって、順番に配置
されて入力信号のレベルを連続的にサンプリングする複
数の信号サンプルホールド回路と、前記複数の信号サン
プルホールド回路各々の保持レベルに応じた電圧出力を
夫々発生する複数の信号出力回路と、前記複数の信号サ
ンプルホールド回路の所定数毎に設けられて基準レベル
をサンプルする複数の基準レベルサンプルホールド回路
と、前記複数の基準レベルサンプルホールド回路各々の
保持レベルに応じた電圧出力を夫々発生する複数のサン
プル値出力回路と、前記複数のサンプル値出力回路の各
出力の平均値と前記基準レベルとのレベル差に基づいて
前記複数の信号出力回路各々の出力レベルの補正を行う
出力誤差補正回路と、を備え、夫々の回路により構成さ
れた少なくとも初段、中間段、最終段の駆動集積回路チ
ップよりなる駆動回路装置において、前記初段の駆動集
積回路チップは、外部基準信号のレベルをチップ両側で
検出して２つの検出出力を生成するレベル検出手段と、
前記外部基準信号に基づいて前記２つの検出出力を平均
化して補正信号を生成する出力誤差補正回路と、前記２
つの検出出力を平均化した補正信号を前記基準レベルと
して次段の駆動集積回路チップへ供給する平均化回路
と、を備え、前記中間段の駆動集積回路チップは、前記
外部基準信号のレベルをチップ両側で検出して２つの検
出出力を生成するレベル検出手段と、前段の前記平均化
回路からの前記基準レベルに基づいてこの段の前記２つ
の検出出力を平均化して補正信号を生成する出力誤差補
正回路と、この中間段の前記２つの検出出力を平均化し
た補正信号を前記基準レベルとして次段の駆動集積回路
チップに供給する平均化回路と、を備え、前記最終段の
駆動集積回路チップは、前記外部基準信号のレベルをチ
ップ両側で検出して２つの検出出力を生成するレベル検
出手段と、前段の前記平均化回路からの前記基準レベル
に基づいてこの最終段の前記２つの検出出力を平均化し
て補正信号を生成する出力誤差補正回路と、を備えるこ
とを特徴とする。 A drive circuit according to the third structure of the present invention
The devices are arranged in a matrix that constitutes a liquid crystal display device.
The source line of each of the
Drive circuit device to drive, arranged in order and input
Multiple signal supports that continuously sample the signal level.
Sample hold circuit and the plurality of signal sample holes
Voltage output according to the holding level of each circuit
A plurality of signal output circuits,
A reference level is provided for each predetermined number of
A plurality of reference level sample and hold circuits,
Number of reference levels Hold level for each sample and hold circuit
Multiple sample value outputs, each generating a voltage output according to
Circuit and the average of each output of the plurality of sample value output circuits
Based on the level difference between the value and the reference level
Output error compensation that corrects the output level of each signal output circuit
A positive circuit and a first stage composed of each circuit
Drive circuit consisting of multiple integrated circuit chips from the final stage to the final stage
In the device, the reference level is externally supplied.
The first reference potential signal and the drive from the first stage to the last stage
The second circuit generated in the integrated circuit chip that constitutes the dynamic circuit.
A reference potential signal and the first reference potential signal
Is an output error correction circuit at the first stage and the integrated circuit at each stage.
Reference level for reference level detection on both sides of the chip
The second reference is supplied to each of the sample and hold circuits.
The potential signal is the integrated circuit from the first stage to the last stage before the final stage.
Reference levels for detecting reference levels on both sides of the chip
Output from each sample hold circuit and integrated in the next stage
It is supplied to the output error correction circuit provided on the circuit chip.
It is characterized by being In addition, the fourth configuration of the present invention relates to
The drive circuit device is a matrix that constitutes a liquid crystal display device.
Each of the plurality of thin film transistors arranged in a stripe pattern
Drive circuit device for driving splines, arranged in order
To continuously sample the input signal level.
A number of signal sample and hold circuits and the plurality of signal samples
The voltage output according to the holding level of each pull-hold circuit
A plurality of signal output circuits which are respectively generated,
A reference level is provided for each predetermined number of simple hold circuits.
Multiple reference level sample and hold circuits to sample
And each of the plurality of reference level sample and hold circuits
A plurality of Sun respectively generating a voltage output corresponding to the retention level
A pull value output circuit and each of the plurality of sample value output circuits
Based on the level difference between the average value of the output and the reference level
Correcting the output level of each of the plurality of signal output circuits
Output error correction circuit, and each circuit
At least the first, middle, and final drive integrated circuit chips
In the drive circuit device having the-up, the first-stage drive current
The product circuit chip has the level of the external reference signal on both sides of the chip.
Level detection means for detecting and generating two detection outputs;
Averages the two detection outputs based on the external reference signal
An output error correction circuit that generates a correction signal by converting
A correction signal obtained by averaging two detection outputs is used as the reference level.
And averaging circuit to supply to the next drive integrated circuit chip
And the drive integrated circuit chip of the intermediate stage,
Two levels are detected by detecting the level of the external reference signal on both sides of the chip.
A level detecting means for generating an output, and the averaging in the preceding stage
The two of this stage based on the reference level from the circuit
Output error compensation that averages the detection output of
A positive circuit and the two detection outputs of this intermediate stage are averaged
Drive integrated circuit using the corrected signal as the reference level
An averaging circuit supplied to the chip,
The drive integrated circuit chip checks the level of the external reference signal.
Level detection that detects on both sides and generates two detection outputs
Output means and the reference level from the previous averaging circuit
Based on the above, the two detection outputs of this final stage are averaged.
And an output error correction circuit for generating a correction signal.
And are characterized.

【００１８】また、本発明の第５の構成に係る駆動回路
装置は、液晶表示装置を構成するマトリックス状に配置
された複数の薄膜トランジスタの各々のソースラインを
駆動する駆動回路装置であって、順番に配置されて入力
信号のレベルを連続的にサンプリングする複数の信号サ
ンプルホールド回路と、前記複数の信号サンプルホール
ド回路各々の保持レベルに応じた電圧出力を夫々発生す
る複数の信号出力回路と、前記複数の信号サンプルホー
ルド回路の所定数毎に設けられて基準レベルをサンプル
する複数の基準レベルサンプルホールド回路と、前記複
数の基準レベルサンプルホールド回路各々の保持レベル
に応じた電圧出力を夫々発生する複数のサンプル値出力
回路と、前記複数のサンプル値出力回路の各出力の平均
値と前記基準レベルとのレベル差に基づいて前記複数の
信号出力回路各々の出力レベルの補正を行う出力誤差補
正回路と、を備え、夫々の回路より構成される初段から
最終段までの複数の駆動集積回路チップよりなる駆動回
路装置において、前記基準レベルは、外部から供給され
る第１の基準電位信号と、前記初段から前記最終段の前
段までの駆動集積回路チップ内で生成された第２の基準
信号と、第２段から前記最終段までの駆動集積回路チッ
プ内で生成された第３の基準電位信号と、からなり、前
記第１の基準電位信号は、初段の出力誤差補正回路およ
び前記初段の駆動集積回路チップの両側に設けられたレ
ベル検出用サンプルホールド回路に夫々供給され、前記
第２の基準電位信号は、初段から最終段の前段までの駆
動集積回路チップ両側のレベル検出用サンプルホールド
回路から夫々出力されて、夫々の次段の駆動集積回路チ
ップに設けられた出力誤差補正回路に供給され、前記第
３の基準電位信号は、初段から最終段の前段までの各段
より供給された検出レベルに基づいて第２段から最終段
の出力誤差補正回路により生成されて、その出力誤差補
正回路の属する段の駆動集積回路チップの両側に設けら
れた２つのレベル検出用サンプルホールド回路に基準レ
ベルとして供給されていることを特徴としている。さら
に、本発明の第６の構成に係る駆動回路装置は、上記第
５の構成に係る装置において、前記第２の基準電位信号
は、初段から最終段の前段の駆動集積回路チップの両側
に設けられた２つのサンプルホールド回路により検出さ
れた２つの検出レベルを平均化する平均化回路により生
成され、夫々の段の次段の出力誤差回路へ供給されてい
ることを特徴とする。 A drive circuit according to the fifth structure of the present invention
The devices are arranged in a matrix that constitutes a liquid crystal display device.
The source line of each of the
Drive circuit device to drive, arranged in order and input
Multiple signal supports that continuously sample the signal level.
Sample hold circuit and the plurality of signal sample holes
Voltage output according to the holding level of each circuit
A plurality of signal output circuits,
A reference level is provided for each predetermined number of
A plurality of reference level sample and hold circuits,
Number of reference levels Hold level for each sample and hold circuit
Multiple sample value outputs, each generating a voltage output according to
Circuit and the average of each output of the plurality of sample value output circuits
Based on the level difference between the value and the reference level
Output error compensation that corrects the output level of each signal output circuit
From the first stage, which has a positive circuit and each circuit
A drive circuit consisting of multiple drive integrated circuit chips up to the final stage
In the road device, the reference level is supplied from the outside.
The first reference potential signal from the first stage to the last stage.
Second reference generated in the drive integrated circuit chip up to the stage
Signals and drive integrated circuit chips from the second stage to the last stage
And a third reference potential signal generated in the
The first reference potential signal is the output error correction circuit of the first stage and
And the drives provided on both sides of the first-stage drive integrated circuit chip.
Each is supplied to the bell detection sample hold circuit,
The second reference potential signal is the drive from the first stage to the stage before the last stage.
Sample hold for level detection on both sides of dynamic integrated circuit chip
Output from each circuit, and each next stage drive integrated circuit chip
Is supplied to the output error correction circuit provided in
The reference potential signal of 3 is for each stage from the first stage to the stage before the last stage.
From the second stage to the final stage based on the detection level supplied by
Generated by the output error correction circuit of
Provided on both sides of the drive integrated circuit chip of the stage to which the positive circuit belongs.
The two level detection sample and hold circuits
It is characterized as being supplied as a bell. Furthermore
According to a sixth aspect of the present invention, there is provided a drive circuit device including:
In the device according to the fifth configuration, the second reference potential signal
On both sides of the drive integrated circuit chip from the first stage to the last stage
Detected by the two sample and hold circuits
Generated by an averaging circuit that averages the two detected levels
Generated and supplied to the output error circuit of the next stage of each stage.
It is characterized by

【００１９】第２発明は、１つの駆動回路装置内に設け
られたサンプルホールド回路及び出力回路の出力と、そ
の駆動回路装置に隣接して配置される他の駆動回路装置
内のサンプルホールド回路及び出力回路の出力とのレベ
ル差に基づいて全出力の補正を行なうものである。According to a second aspect of the present invention, the outputs of the sample and hold circuit and the output circuit provided in one drive circuit device and the sample and hold circuits in another drive circuit device arranged adjacent to the drive circuit device and All outputs are corrected based on the level difference from the output of the output circuit.

【００２０】[0020]

【実施例】以下、本発明の実施例について図面を参照し
て説明する。まず、本発明の着目点について説明する。Embodiments of the present invention will be described below with reference to the drawings. First, the points of interest of the present invention will be described.

【００２１】従来例においては、１つの駆動回路装置内
には、１つのサンプルホールド回路及び出力回路が配置
され、これ等の回路で基準レベルＶ_sを検出し、出力回
路から出力されるレベルＶ_Rと基準レベルＶ_sとで自己
の出力の誤差補正を行なった。このため、複数の駆動回
路装置を並設して使用する場合に、半導体集積回路装置
の個体差によって生じる出力のレベル格差が誤差補正動
作によって拡大される場合が生じた。In the conventional example, one sample hold circuit and one output circuit are arranged in one drive circuit device, and these circuits detect the reference level V _s and output the level V from the output circuit. The error of its own output was corrected with _R and the reference level V _s . Therefore, when a plurality of drive circuit devices are arranged and used, the output level difference caused by the individual difference of the semiconductor integrated circuit device may be enlarged by the error correction operation.

【００２２】本発明ではこれを解決するために、以下の
２つの作用を単独で、あるいは組合わせて用いる。In the present invention, in order to solve this, the following two actions are used alone or in combination.

【００２３】(1) １つの駆動回路装置内で、半導体Ｉ
Ｃチップ上の適当な位置に配置された２つ以上のサンプ
ルホールド回路及び出力回路によって基準レベルを検出
して得られる複数の出力誤差の平均値を用いて全出力誤
差の補正を行なう。出力誤差のバラツキの中央値に近い
誤差に基づいて補正を行なうことにより、複数の集積回
路装置間の出力誤差の格差は小さくなる。出力誤差を得
るための２つ以上のサンプルホールド回路及び出力回路
は、位置的に離れた場所に配置するだけでなく、複数の
集積回路装置間の境界に相当する出力部分に隣接して配
置することにより、効果はさらに大きくなる。(1) In one drive circuit device, the semiconductor I
All output errors are corrected using the average value of a plurality of output errors obtained by detecting the reference level by two or more sample hold circuits and output circuits arranged at appropriate positions on the C chip. By performing the correction based on the error close to the median of the variations in the output error, the difference in the output error between the plurality of integrated circuit devices becomes small. The two or more sample and hold circuits and the output circuit for obtaining the output error are arranged not only at positions that are spatially separated but also adjacent to the output portion corresponding to the boundary between the plurality of integrated circuit devices. As a result, the effect becomes even larger.

【００２４】(2) １つの駆動回路装置内に設けられた
サンプルホールド回路及び出力回路の出力と、その駆動
回路装置に隣接して配置される他の駆動回路装置内のサ
ンプルホールド回路及び出力回路の出力との差がなくな
るように全出力誤差の補正を行なう。これにより、複数
の集積回路装置間の出力の格差は小さくなる。このよう
に、出力の差を得るためのサンプルホールド回路及び出
力回路を、複数の集積回路装置間のつなぎにあたる出力
部分のサンプルホールド回路及び出力回路に隣接して置
くことにより、効果はさらに大きくなる。(2) Outputs of sample and hold circuits and output circuits provided in one drive circuit device, and sample and hold circuits and output circuits in other drive circuit devices arranged adjacent to the drive circuit device The total output error is corrected so that there is no difference from the output. As a result, the output difference between the plurality of integrated circuit devices is reduced. As described above, the effect is further enhanced by arranging the sample hold circuit and the output circuit for obtaining the output difference adjacent to the sample hold circuit and the output circuit of the output portion which is a connection between a plurality of integrated circuit devices. .

【００２５】図１は、本発明の第１の実施例を示してお
り、同図において図１４と対応する部分には同一符号を
付している。FIG. 1 shows a first embodiment of the present invention, in which the portions corresponding to those in FIG. 14 are designated by the same reference numerals.

【００２６】図１において、駆動回路装置は、大別して
サンプルクロック信号発生回路２、サンプルホールド回
路３ａ、３ｂ、４ａ−４ｎ、出力回路５ａ、５ｂ、６ａ
−６ｎ、出力誤差補正回路７Ａによって構成される。In FIG. 1, the drive circuit device is roughly classified into a sample clock signal generation circuit 2, sample hold circuits 3a, 3b, 4a-4n, and output circuits 5a, 5b, 6a.
-6n, an output error correction circuit 7A.

【００２７】サンプルクロック信号発生回路２は、外部
から供給される液晶表示装置のシステムクロックφ_sに
基づいてサンプリングクロックφ_3a、φ_4a、…、φ_4n、
φ_3bを順番に発生する。アナログ信号の入力端子Ｖ_INに
は図示しないビデオ信号処理回路からビデオ信号が供給
される。このビデオ信号は内部配線を介して複数のサン
プルホールド回路４ａ、…、４ｎの入力端子に供給され
る。サンプルホールド回路４ａ、…、４ｎは、夫々サン
プリングクロックφ_4a、…、φ_4nの供給に同期して、ビ
デオ信号の瞬時値を順次保持し、記憶する。入力端子Ｖ
_INには、基準電位Ｖ_sが外部回路から供給される。この
基準電位Ｖ_sは、内部配線を介してサンプルホールド回
路３ａ、３ｂおよび出力誤差補正回路７Ａに入力され
る。サンプルホールド回路３ａは、夫々サンプリングク
ロックφ_3aの供給に同期して基準電位Ｖ_sのレベルを保
持し、記憶する。サンプルホールド回路３ｂは、サンプ
リングクロックφ_3bの供給に同期して基準電位Ｖ_sのレ
ベルを保持し、記憶する。The sample clock signal generating circuit 2 has sampling clocks φ _3a , φ _4a , ..., φ _4n , based on the system clock φ _s of the liquid crystal display device supplied from the outside.
φ _3b is generated in order. A video signal is supplied from an unillustrated video signal processing circuit to the analog signal input terminal V _IN . This video signal is supplied to the input terminals of the plurality of sample hold circuits 4a, ..., 4n via internal wiring. The sample-hold circuits 4a, ..., 4n sequentially hold and store the instantaneous values of the video signals in synchronization with the supply of the sampling clocks φ _4a , ..., φ _4n , respectively. Input terminal V
_A reference potential V _s is supplied to _IN from an external circuit. The reference potential V _s is input to the sample hold circuits 3a and 3b and the output error correction circuit 7A via the internal wiring. The sample hold circuit 3a holds and stores the level of the reference potential V _s in synchronization with the supply of the sampling clock φ _3a . The sample hold circuit 3b holds and stores the level of the reference potential V _s in synchronization with the supply of the sampling clock φ _3b .

【００２８】信号及び基準レベルサンプルホールド回路
３ａ、３ｂ及び４ａ〜４ｎは、外部から供給されるロー
ド信号φ_Lに応答してサンプリングした信号レベル
Ｓ_3a、Ｓ_3b、Ｓ_4a〜Ｓ_4nをサンプルホールド回路の出力
端３ａｔ、３ｂｔ及び４ａｔ〜４ｎｔから同時に出力す
る。The signal and reference level sample and hold circuits 3a, 3b and _{4a to} _4n sample and hold the sampled signal levels S _3a , S _3b and S _{4a to} S _4n in response to the load signal φ _L supplied from the outside. The output terminals 3at, 3bt, and 4at to 4nt of the circuit simultaneously output.

【００２９】サンプルホールド回路３ａ、３ｂ、４ａ〜
４ｎから出力された電圧レベル信号Ｓ_3a、Ｓ_3b、Ｓ_4a〜
Ｓ_4nは、夫々出力回路５ａ、５ｂ、６ａ〜６ｎに入力さ
れ、入力された電位に応じた電位Ｏ_5a、Ｏ_5b、Ｏ_6a〜Ｏ
_6nが出力端５ａｔ、５ｂｔ、６ａｔ〜６ｎｔに出力され
る。Sample hold circuits 3a, 3b, 4a-
4n output voltage level signals _S3a , _S3b , _S4a-
S _4n are respectively output circuit 5a, 5b, is input to 6a to 6n, the potential corresponding to an input potential _{_{_{O 5a, O 5b, O 6a}}} ~O
_6n is output to the output terminals 5at, 5bt, 6at to 6nt.

【００３０】サンプルホールド回路３ａ及び３ｂ、出力
回路５ａ及び５ｂ、出力誤差補正回路７Ａは、出力誤差
を検出して全体の出力のレベル補正を行うために設けら
れている。出力誤差補正回路７Ａは、基準電位Ｖ_sのサ
ンプル値を出力する出力回路５ａ及び５ｂの各出力の平
均値（Ｏ_5a＋Ｏ_5b）／２と、基準電位Ｖ_sとを比較し、
両者の差が０に近づくように、レベル補正を行う。この
レベル補正は、調整出力Ｏ_7Aを出力回路５ａ及び５ｂの
みならず、出力回路６ａ〜６ｎにも与えることによって
行われ、誤差補正が全出力について行なわれる。The sample hold circuits 3a and 3b, the output circuits 5a and 5b, and the output error correction circuit 7A are provided to detect an output error and correct the level of the entire output. Output error correction circuit 7A compares the output circuit 5a and the average value of each output of 5b outputs a sample value of the reference potential V _s and _{_{(O 5a + O 5b) /}} 2, and a reference potential V _s,
Level correction is performed so that the difference between the two approaches zero. This level correction is performed by applying the adjusted output O _7A not only to the output circuits 5a and 5b but also to the output circuits 6a to 6n, and error correction is performed for all outputs.

【００３１】また、信号レベルをサンプリングするｎ個
のサンプルホールド回路４ａ〜４ｎ間に、出力誤差を検
出するために基準電位Ｖ_sのレベルをサンプリングする
サンプルホールド回路３及び出力回路５を複数配置する
ことができる。この配置は、信号レベルのサンプリング
回路４ｎの所定数毎に、例えば、一定の自然数の数列に
より表現される配置パターンで挿入することができ、挿
入したサンプルホールド回路及び出力回路によって検出
した出力誤差を出力誤差補正回路７Ａに更に加えて、上
述した出力誤差の平均値を求めることができる。Further, a plurality of sample-hold circuits 3 and output circuits 5 for sampling the level of the reference potential V _s for detecting an output error are arranged between the n sample-hold circuits 4a-4n for sampling the signal level. be able to. This arrangement can be inserted for each predetermined number of signal level sampling circuits 4n, for example, in an arrangement pattern expressed by a sequence of constant natural numbers, and the output error detected by the inserted sample hold circuit and output circuit can be In addition to the output error correction circuit 7A, the average value of the above output errors can be obtained.

【００３２】この結果、図１８に示す補正前の出力誤差
の傾向が、図２に示すように補正され、駆動回路装置間
の境界部におけるレベル差が小さくなる。As a result, the tendency of the output error before correction shown in FIG. 18 is corrected as shown in FIG. 2 and the level difference at the boundary between the drive circuit devices is reduced.

【００３３】図３は、この第１の実施例に用いられてい
る出力誤差補正回路７Ａの構成例を示している。図３に
おいて、トランジスタＱ₃₁、Ｑ₃₂及び電流源Ｉ₃₁によっ
て第１の差動増幅器が形成される。また、トランジスタ
Ｑ₃₃、Ｑ₃₄及び電流源Ｉ₃₂によって第２の差動増幅器が
形成される。第１及び第２の差動増幅器は、トランジス
タＱ₃₅及びＱ₃₆からなる電流ミラー回路によって結合さ
れる。出力Ｏ_5aおよびＶ_sが供給される第１の差動増幅
器によって、Ｏ_5a−Ｖ_sが得られる。出力Ｏ_5b及びＶ_s
が供給される第２の差動増幅器によって、Ｏ_5b−Ｖ_sが
得られる。これ等の出力は、電流ミラー回路によって結
合され、（Ｏ_5a＋Ｏ_5b−２Ｖ_s）がトランジスタＱ₃₄及
びＱ₃₆の接続点から出力される。これは、Ｖ_sと、（Ｏ
_5a＋Ｏ_5b）／２とを比較することに相当する。この電流
出力は、回路電源間に直列に接続されたトランジスタＱ
₃₇及びＱ₃₈によって電圧出力に変換され、出力Ｏ_7Aとし
て各出力回路に供給される。FIG. 3 shows a configuration example of the output error correction circuit 7A used in the first embodiment. In FIG. 3, the transistors Q ₃₁ , Q ₃₂ and the current source I ₃₁ form a first differential amplifier. Further, the transistors Q ₃₃ , Q ₃₄ and the current source I ₃₂ form a second differential amplifier. The first and second differential amplifiers are coupled by a current mirror circuit consisting of transistors Q ₃₅ and Q _36. O _5a −V _s is obtained by the first differential amplifier provided with outputs O _5a and V _s . Outputs O _5b and V _s
O _5b −V _s is obtained by the second differential amplifier supplied with. These outputs are combined by the current mirror circuit, and (O _5a + O _5b −2V _s ) is output from the connection point of the transistors Q ₃₄ and Q ₃₆ . This is V _s and (O
_5a + O _5b ) / 2. This current output is the transistor Q connected in series between the circuit power supplies.
_It is converted into a voltage output by ₃₇ and Q ₃₈ and is supplied to each output circuit as an output O _7A .

【００３４】なお、サンプルホールド回路３ａ、３ｂ、
４ａ〜４ｎ及び出力回路５ａ、５ｂ、６ａ〜６ｎは、従
来回路と同じ構成を用いることができるので説明を省略
する。The sample hold circuits 3a, 3b,
The same configurations as those of the conventional circuits can be used for the output circuits 4a to 4n and the output circuits 5a, 5b, and 6a to 6n, and thus description thereof will be omitted.

【００３５】図５は、第２実施例を示している。図５に
おいて、図１と対応する部分には同一符号を付し、かか
る部分の説明は省略する。FIG. 5 shows a second embodiment. 5, parts corresponding to those in FIG. 1 are designated by the same reference numerals, and description of such parts will be omitted.

【００３６】この実施例では、並設された複数の駆動回
路装置間での境界部分の出力のレベル差が生じないよう
にして、例えば、駆動回路装置の個体差によって液晶パ
ネルの分担表示領域の境界に生じる輝度の違いを緩和す
る。In this embodiment, a level difference in output at the boundary between a plurality of driving circuit devices arranged in parallel is prevented from occurring, and for example, due to individual differences in the driving circuit devices, the shared display area of the liquid crystal panel is The difference in brightness at the boundary is reduced.

【００３７】同様に構成される駆動回路装置２１及び２
２の入力端子８及び入力端子９には、夫々外部からビデ
オ信号Ｖ_IN及び基準電位Ｖ_sが夫々供給される。更に、
駆動回路装置２１及び２２には、第３の入力端子１０が
設けられている。駆動回路装置２１の出力誤差補正回路
７Ｂの一つの入力端は第３の入力端子１０を介して第２
の基準電位Ｖ_Rに接続される。駆動回路装置２２の出力
誤差補正回路７Ｂの一つの入力端は第３の入力端子１０
を介して、駆動回路装置２１の出力回路５ｂの出力Ｏ_5b
に接続され、この出力Ｏ_5bが第２の基準信号Ｖ_Rとな
る。出力誤差回路７Ｂは、２つの出力を比較して、レベ
ル差信号を得るものであり、従来構成における出力誤差
補正回路７、例えば、図１６に示す差動増幅回路の構成
を用いることができる。他の構成は、図１の駆動回路装
置と同様である。Drive circuit devices 21 and 2 which are similarly configured
The video signal V _IN and the reference potential V _s are externally supplied to the input terminals 8 and 9 of No. 2 respectively. Furthermore,
The drive circuit devices 21 and 22 are provided with a third input terminal 10. One input end of the output error correction circuit 7B of the drive circuit device 21 is connected to the second input terminal 10 via the third input terminal 10.
Is connected to the reference potential V _R. One input end of the output error correction circuit 7B of the drive circuit device 22 is the third input terminal 10
Through the output O _5b of the output circuit 5b of the drive circuit device 21
And the output O _5b becomes the second reference signal V _R. The output error circuit 7B compares the two outputs to obtain a level difference signal, and the output error correction circuit 7 in the conventional configuration, for example, the configuration of the differential amplifier circuit shown in FIG. 16 can be used. Other configurations are similar to those of the drive circuit device of FIG.

【００３８】かかる構成における。駆動回路装置２１の
出力誤差補正回路７Ｂ及び駆動回路装置２２の出力誤差
補正回路７Ｂの動作について図４を参照して説明する。
駆動回路装置２１の出力誤差補正回路７Ｂは従来回路と
同様の出力誤差補正、すなわち、出力回路５ａの出力Ｏ
_5aをＶ_sに引き込むように調整出力Ｏ_7Bを制御する。ま
た、駆動回路装置２２の出力誤差補正回路７Ｂは、駆動
回路装置２２の出力回路５ａの出力Ｏ_5aが、駆動回路装
置２２の出力回路５ｂの出力Ｏ_5bと一致するように調整
出力Ｏ_7Bを制御する。In such a configuration. The operation of the output error correction circuit 7B of the drive circuit device 21 and the output error correction circuit 7B of the drive circuit device 22 will be described with reference to FIG.
The output error correction circuit 7B of the drive circuit device 21 performs the same output error correction as the conventional circuit, that is, the output O of the output circuit 5a.
Control the regulated output O _7B to pull _5a to V _s . The output error correction circuit 7B of the drive circuit device 22 adjusts the output O _7B so that the output O _5a of the output circuit 5a of the drive circuit device 22 matches the output O _5b of the output circuit 5b of the drive circuit device 22. Control.

【００３９】この結果、図１８あるいは図１９に示す従
来の出力誤差が図４に示すように補正され、駆動回路装
置間の段差がさらに小さくなる。また、出力誤差のバラ
ツキが減少する。As a result, the conventional output error shown in FIG. 18 or 19 is corrected as shown in FIG. 4, and the step between the drive circuit devices is further reduced. In addition, variations in output error are reduced.

【００４０】図６は、図１に示される駆動回路装置１１
と図５に示される駆動回路装置２１とを組み合わせたこ
の発明の第３実施例を示している。こうした場合には、
図２に示される出力群１１Ｌ及び１１Ｒ相互の境界にお
けるレベル差を更に減少した特性を得ることが可能とな
る。FIG. 6 shows the drive circuit device 11 shown in FIG.
And a drive circuit device 21 shown in FIG. 5 are combined to show a third embodiment of the present invention. In these cases,
It is possible to obtain a characteristic in which the level difference at the boundary between the output groups 11L and 11R shown in FIG. 2 is further reduced.

【００４１】次に、図７及び図８を参照しながら、この
発明の第４実施例に係る液晶表示装置用駆動回路につい
て説明する。図７においては、第１ないし第３の実施例
では省略されていた駆動対象としての液晶表示装置が示
されている。この第４実施例に係る駆動回路３０は、図
７に示すように、第１段の駆動ＩＣチップ３０Ａと、第
２段の駆動ＩＣチップ３０Ｂと、最終段の駆動ＩＣチッ
プ３０Ｎと、のＮ個の駆動回路を備えており、第２段か
ら第（Ｎ−１）段までの駆動中３０は同一構成であるた
め、初段、中間段及び最終段の３種類の回路により所定
規模の液晶表示装置５０を駆動している。３種類の回路
は、信号の入出力が異なっている以外は同一の構成を有
している。Next, a drive circuit for a liquid crystal display device according to a fourth embodiment of the present invention will be described with reference to FIGS. 7 and 8. FIG. 7 shows a liquid crystal display device as a drive target which is omitted in the first to third embodiments. As shown in FIG. 7, the drive circuit 30 according to the fourth embodiment has N of a first-stage drive IC chip 30A, a second-stage drive IC chip 30B, and a final-stage drive IC chip 30N. Since it has the same number of driving circuits 30 during driving from the second stage to the (N-1) th stage, the liquid crystal display of a predetermined scale is provided by three kinds of circuits of the first stage, the intermediate stage and the final stage. The device 50 is being driven. The three types of circuits have the same configuration except that the input and output of signals are different.

【００４２】駆動回路３０は、基準電位Ｖ_sを外部より
供給する信号線３１と、この信号線３１を介して供給さ
れる基準電位Ｖ_sを検出するために駆動回路３０の両側
に設けられた第１のサンプルホールド回路３２ａ及び３
２ｂと、ビデオ入力信号Ｖ_INを外部から供給する信号線
３３と、このビデオ入力信号Ｖ_INが供給される第２のサ
ンプルホールド回路３４ａないし３４ｎと、前記第１の
サンプルホールド回路３２ａ及び３２ｂにより出力され
た基準電位Ｖ_sと補正値とを合成することにより調整す
る調整回路３５ａ及び３５ｂと、調整回路３５ａ及び３
５ｂの出力に基づいて検出値を出力する出力回路３６ａ
及び３６ｂと、前記調整回路３５ａ及び３５ｂと同一構
成を有し前記補正値によりビデオ入力信号Ｖ_INを調整す
る調整回路３７ａないし３７ｎと、調整回路３７ａない
し３７ｎの出力に基づいてレベル補正されたビデオ信号
を出力する出力回路３８ａないし３８ｎと、前記レベル
検出用の出力回路３６ａ及び３６ｂの出力に基づいて出
力電位レベルの誤差を補正する出力誤差補正回路４０
と、より構成されている。The drive circuit 30 includes a reference potential V _s signal line 31 for supplying from the outside, provided on both sides of the drive circuit 30 in order to detect the reference potential V _s supplied via the signal line 31 First sample hold circuits 32a and 3
2b and the signal line 33 for supplying a video input signal V _IN from the outside, and to this video input signal V _IN is no second sample-and-hold circuit 34a supplied 34n, by the first sample-and-hold circuits 32a and 32b Adjustment circuits 35a and 35b for adjusting by synthesizing the output reference potential V _s and the correction value, and adjustment circuits 35a and 3
Output circuit 36a that outputs a detection value based on the output of 5b
And 36b, the adjusting circuits 37a to 37n having the same configuration as the adjusting circuits 35a and 35b and adjusting the video input signal V _IN by the correction value, and the level-corrected video based on the outputs of the adjusting circuits 37a to 37n. Output circuits 38a to 38n that output signals, and an output error correction circuit 40 that corrects the error in the output potential level based on the outputs of the output circuits 36a and 36b for level detection.
And more.

【００４３】出力レベル検出用のサンプルホールド回路
３２ａ及び３２ｂ、調整回路３５ａ及び３５ｂ並びに出
力回路３６ａ及び３６ｂは、駆動回路３０のチップの両
側における基準電位Ｖ_sを夫々検出して出力誤差補正回
路４０に供給し、この出力誤差補正回路４０は、供給さ
れた駆動ＩＣチップ両側における電位の誤差を補正す
る。なお、初段の駆動回路３０Ａの出力誤差補正回路４
０Ａには基準電位Ｖ_sも供給されている。また、第２段
ないし第Ｎ段の出力誤差補正回路４０Ｂないし４０Ｎに
はそれぞれ前段の駆動ＩＣチップの両側の検出レベルも
供給されている。最終段の駆動回路３０Ｎは、駆動ＩＣ
チップの両側より検出した電位のレベルをそのチップの
みで使用するので、検出レベルを次段の出力誤差補正回
路へ供給するための信号線が設けられていない点で初段
及び中間段の駆動回路のチップと若干その構成を異にし
ている。The sample-hold circuits 32a and 32b for output level detection, the adjustment circuits 35a and 35b, and the output circuits 36a and 36b detect the reference potential V _s on both sides of the chip of the drive circuit 30 and output error correction circuit 40, respectively. The output error correction circuit 40 corrects the error in the potential on both sides of the supplied drive IC chip. The output error correction circuit 4 of the drive circuit 30A in the first stage
The reference potential V _s is also supplied to 0A. Further, the detection levels on both sides of the drive IC chip of the previous stage are also supplied to the output error correction circuits 40B to 40N of the second to N-th stages, respectively. The drive circuit 30N at the final stage is a drive IC
Since the level of the potential detected from both sides of the chip is used only in that chip, there is no signal line for supplying the detection level to the output error correction circuit in the next stage. The structure is slightly different from the chip.

【００４４】以上の構成を有する駆動回路３０は、図７
にその概略を図示した液晶表示装置（Liquid Crystal D
isplay device −以下、ＬＣＤと略記する）５０を構成
する薄膜トランジスタ（Thin Film Transistor−以下、
ＴＦＴと略記する）５１のソースを駆動している。この
ＬＣＤ５０は、マトリックス状に配置された多数のＴＦ
Ｔ５１と、各ＴＦＴ５１のドレイン側に設けられる電荷
蓄積用のキャパシタ５２と、列方向に配置されているＴ
ＦＴ５１のゲートを接続するゲート電位供給線５３と、
行方向に配置されているＴＦＴ５１のソースが夫々接続
されて前記出力回路３８ａないし３８ｎからの出力をＴ
ＦＴ５１のソースに供給するビデオ信号供給線５４と、
を備えている。前記ゲート電位供給線５３の夫々の一端
は、各ＴＦＴ５１にゲート電位を供給するゲートドライ
バ５５に接続されている。The drive circuit 30 having the above structure is shown in FIG.
Liquid crystal display device (Liquid Crystal D
isplay device-Hereinafter, abbreviated as LCD) 50 is a thin film transistor (Thin Film Transistor-hereinafter,
The source of 51) (abbreviated as TFT) is driven. This LCD 50 has a large number of TFs arranged in a matrix.
T51, a capacitor 52 for charge storage provided on the drain side of each TFT 51, and T arranged in the column direction.
A gate potential supply line 53 connecting the gate of the FT 51,
The sources of the TFTs 51 arranged in the row direction are connected to each other, and the outputs from the output circuits 38a to 38n are connected to T
A video signal supply line 54 for supplying the source of the FT 51,
Is equipped with. One end of each of the gate potential supply lines 53 is connected to a gate driver 55 that supplies a gate potential to each TFT 51.

【００４５】次に、第４実施例に係る駆動回路の詳細な
回路の具体例を図８及び図９を用いて説明する。図８
は、初段の駆動回路３０Ａの回路例を示し、図９は、第
２段以降最終段までの駆動回路３０Ｂないし３０Ｎの回
路例を示している。Next, a specific example of a detailed circuit of the drive circuit according to the fourth embodiment will be described with reference to FIGS. 8 and 9. Figure 8
Shows a circuit example of the drive circuit 30A at the first stage, and FIG. 9 shows a circuit example of the drive circuits 30B to 30N from the second stage to the final stage.

【００４６】図８において、初段の駆動回路３０Ａは、
第１実施例における初段の出力誤差補正回路７Ａと略同
一の構成を有する出力誤差補正回路４０Ａとを備えてい
る。また、サンプルホールド回路３２ａ、３２ｂ、３４
ａないし３４ｎは、図１５の左側に示されたサンプルホ
ールド回路３又は４と略同一の構成を備えている。さら
に、調整回路３５ａ、３５ｂ、３７ａないし３７ｎと、
出力回路３６ａ、３６ｂ、３８ａないし３８ｎとは、図
１５の右側に示されている出力回路５又は６と同一構成
を備えている。In FIG. 8, the drive circuit 30A in the first stage is
The output error correction circuit 7A of the first stage in the first embodiment is provided with an output error correction circuit 40A having substantially the same configuration. In addition, the sample hold circuits 32a, 32b, 34
Each of a to 34n has substantially the same configuration as the sample hold circuit 3 or 4 shown on the left side of FIG. Further, adjusting circuits 35a, 35b, 37a to 37n,
The output circuits 36a, 36b, 38a to 38n have the same configuration as the output circuit 5 or 6 shown on the right side of FIG.

【００４７】次に、第２段の駆動ＩＣチップ３０Ｂ以降
の具体的な回路例を図９を参照しながら説明する。図９
に示される出力誤差補正回路４０Ｂにおいては、第１段
の駆動ＩＣチップ３０Ａのチップ両側のレベルが出力回
路３６ａ及び３６ｂより夫々ＰチャンネルＭＯＳトラン
ジスタＱ₄₁及びＱ₄₃の夫々のゲートに供給され、その段
（第２段）の駆動ＩＣチップ３０Ｂのチップ両側のレベ
ルが出力回路３６ａ及び３６ｂよりトランジスタＱ₃₁及
びＱ₃₄の夫々のゲートに供給されている。この第２段の
補正回路４０Ｂは、第１段の補正回路４０Ａのように基
準電位Ｖ_sをトランジスタＱ₃₂及びＱ₃₃のゲート間接続
点に供給するのではなく、前段の出力回路３６ａ及び３
６ｂの検出レベルを平均化回路４１により平均化して前
記ゲート間の接続点に供給している。Next, a specific circuit example after the second-stage drive IC chip 30B will be described with reference to FIG. Figure 9
In the output error correction circuit 40B shown in FIG. 3, the levels on both sides of the first-stage drive IC chip 30A are supplied from the output circuits 36a and 36b to the gates of the P-channel MOS transistors Q ₄₁ and Q ₄₃ , respectively. Levels on both sides of the stage (second stage) driving IC chip 30B are supplied to the gates of the transistors Q ₃₁ and Q ₃₄ from the output circuits 36a and 36b. The second-stage correction circuit 40B does not supply the reference potential V _s to the gate connection point of the transistors Q ₃₂ and Q ₃₃ as in the first-stage correction circuit 40A, but the output circuits 36a and 3 of the previous stage.
The detection level of 6b is averaged by the averaging circuit 41 and supplied to the connection point between the gates.

【００４８】前記平均化回路４１は、ＰチャンネルＭＯ
ＳトランジスタＱ₄₁，Ｑ₄₂，Ｑ₄₃，Ｑ₄₄と、Ｎチャンネ
ルＭＯＳトランジスタＱ₄₅，Ｑ₄₆，Ｑ₄₇と、定電流源Ｉ
₄₁，Ｉ₄₂，Ｉ₄₃と、を備えている。The averaging circuit 41 is a P channel MO.
S-transistors Q ₄₁ , Q ₄₂ , Q ₄₃ , Q ₄₄ , N-channel MOS transistors Q ₄₅ , Q ₄₆ , Q ₄₇ , and constant current source I
₄₁ , I ₄₂ , and I ₄₃ are provided.

【００４９】次に、この発明の第５実施例に係る駆動回
路について図１０を参照しながら詳細に説明する。Next, the drive circuit according to the fifth embodiment of the present invention will be described in detail with reference to FIG.

【００５０】図１０に示される駆動ＩＣチップ３０Ａな
いし３０Ｎのうち初段から最終段の１つ前までの駆動回
路には、そのチップの両側のレベル検出を行なう出力回
路３６ａ及び３６ｂの出力を平均化する平均化回路４５
Ａ及び４５Ｂが設けられている。図１０には図示されて
いないが、この第５実施例においては、平均化回路４５
（Ｎ−１）までが設けられることになる。図７に示した
第４実施例に係る駆動回路においては、前段のレベル検
出出力がそのまま後段の出力誤差補正回路４０に供給さ
れていたが、この第５実施例に係る駆動回路３０におい
ては、初段を除く第２段から最終段までの出力誤差補正
回路４０Ｂから４０Ｎに対して前段の平均化回路４５Ａ
ないし４５（Ｎ−１）からの出力が供給されている。Of the drive IC chips 30A to 30N shown in FIG. 10, in the drive circuits from the first stage to the stage immediately before the last stage, the outputs of the output circuits 36a and 36b for detecting the levels on both sides of the chip are averaged. Averaging circuit 45
A and 45B are provided. Although not shown in FIG. 10, the averaging circuit 45 is used in the fifth embodiment.
Up to (N-1) will be provided. In the drive circuit according to the fourth embodiment shown in FIG. 7, the level detection output of the preceding stage is directly supplied to the output error correction circuit 40 of the subsequent stage, but in the drive circuit 30 according to the fifth embodiment, For the output error correction circuits 40B to 40N from the second stage to the final stage excluding the first stage, the averaging circuit 45A in the previous stage is used.
Through 45 (N-1).

【００５１】図１０に示される第５実施例の具体的な回
路構成における特徴的な部分は、前段の平均化回路４５
Ａから次段の出力誤差補正回路４０Ｂまでの箇所である
ので、この部分の詳細な回路を図１１に示す。The characteristic part of the concrete circuit structure of the fifth embodiment shown in FIG. 10 is that the averaging circuit 45 in the preceding stage is used.
Since it is a portion from A to the output error correction circuit 40B of the next stage, a detailed circuit of this portion is shown in FIG.

【００５２】図１１において、前段の平均化回路４５Ａ
は、図９の出力誤差補正回路４０Ｂ内に設けられた平均
化回路４１と略同一の構成を有しており、具体的には、
ＰチャンネルＭＯＳトランジスタＱ₅₁，Ｑ₅₂，Ｑ₅₃，Ｑ
₅₄と、ＮチャンネルＭＯＳトランジスタＱ₅₅，Ｑ₅₆，Ｑ
₅₇と、定電流源Ｉ₅₁，Ｉ₅₂，Ｉ₅₃と、を備えている。In FIG. 11, the averaging circuit 45A in the preceding stage is used.
Has substantially the same configuration as the averaging circuit 41 provided in the output error correction circuit 40B of FIG. 9, and specifically,
P-channel MOS transistor Q ₅₁ , Q ₅₂ , Q ₅₃ , Q
₅₄ and N channel MOS transistors Q ₅₅ , Q ₅₆ , Q
₅₇ and constant current sources I ₅₁ , I ₅₂ , and I ₅₃ .

【００５３】また、図１１において、第２段の出力誤差
補正回路４０Ｂは、その段のチップの両側のレベルを出
力回路３６ａ及び３６ｂより供給される平均化回路４３
を備えている。この平均化回路４３の構成は、図８の出
力誤差補正回路４０Ａの下側の構成と略同一である。In FIG. 11, the output error correction circuit 40B of the second stage has an averaging circuit 43 which supplies the levels on both sides of the chip of that stage from the output circuits 36a and 36b.
Is equipped with. The structure of the averaging circuit 43 is substantially the same as the structure below the output error correction circuit 40A in FIG.

【００５４】前記平均化回路４１及び４３の出力はＰチ
ャンネルＭＯＳトランジスタＱ₆₁及びＱ₆₂の夫々のゲー
トに供給されている。このトランジスタＱ₆₁及びＱ₆₂を
含む補正出力生成部は、さらにＰチャンネルトランジス
タＱ₆₅と、ＮチャンネルトランジスタＱ₆₃、Ｑ₆₄及びＱ
₆₆と、定電流源Ｉ₆₁を備えている。トランジスタＱ₆₅及
びＱ₆₆間の接続点の出力が補正出力として調整回路３５
ａ、３５ｂ、３７ａないし３７ｎのトランジスタＱ₅の
ゲートに供給される。The outputs of the averaging circuits 41 and 43 are supplied to the gates of P-channel MOS transistors Q ₆₁ and Q ₆₂ , respectively. The correction output generation unit including the transistors Q ₆₁ and Q ₆₂ further includes a P-channel transistor Q ₆₅ and N-channel transistors Q ₆₃ , Q ₆₄ and Q
₆₆ and a constant current source I ₆₁ . The output of the connection point between the transistors Q ₆₅ and Q ₆₆ is used as the correction output and the adjustment circuit 35
It is supplied to the gates of the transistors Q ₅ of a, 35b, 37a to 37n.

【００５５】なお、上述の第４及び第５実施例において
は、基準電位Ｖ_sは、複数段に連続する全ての駆動回路
３０Ａ−３０Ｎに供給されていたが、この発明はこれに
限定されず初段以外のレベル検出用サンプルホールド回
路３２ａ及び３２ｂにはその段の出力誤差補正回路４０
の出力を基準レベルとして検出用のサンプルホールド回
路３２ａ及び３２ｂに供給するようにしても良い。図１
２は、第６実施例に係る液晶表示装置用駆動回路装置を
示しており、この第６実施例の駆動回路装置において
は、第２段から最終段までの出力誤差補正回路４０Ｂな
いし４０Ｎの出力は、基準レベル信号供給線３９を介し
て各チップの両側に設けられたレベル検出用のサンプル
ホールド回路３２ａ及び３２ｂに供給されている。その
他の構成は、図７に示された第４実施例に係る駆動回路
装置と同一であるので、重複説明を省略する。In the fourth and fifth embodiments described above, the reference potential V _s was supplied to all the drive circuits 30A-30N continuous in a plurality of stages, but the present invention is not limited to this. The level detection sample and hold circuits 32a and 32b other than the first stage include the output error correction circuit 40 of that stage.
The output of the above may be supplied to the sample hold circuits 32a and 32b for detection as the reference level. Figure 1
Reference numeral 2 denotes a drive circuit device for a liquid crystal display device according to the sixth embodiment. In the drive circuit device of the sixth embodiment, the outputs of the output error correction circuits 40B to 40N from the second stage to the final stage. Are supplied to the sample hold circuits 32a and 32b for level detection provided on both sides of each chip via the reference level signal supply line 39. The other structure is the same as that of the drive circuit device according to the fourth embodiment shown in FIG.

【００５６】また、図１３に示された第７実施例に係る
駆動回路装置は、第６実施例と同様に第２段から最終段
までの出力誤差補正回路４０Ｂないし４０Ｎの出力を信
号線３９を介してそのチップの両側に設けられたレベル
検出用のサンプルホールド回路３２ａ及び３２ｂに基準
レベルとして供給している。その他の構成、例えば前段
の平均化回路４５Ａと次段の補正回路４０Ｂとの接続関
係や詳細な回路構成等については図１０及び図１１を用
いて説明した第５実施例の駆動回路装置と同様なので重
複説明を省略する。In the drive circuit device according to the seventh embodiment shown in FIG. 13, the output of the output error correction circuits 40B to 40N from the second stage to the final stage is supplied to the signal line 39 as in the sixth embodiment. Is supplied as a reference level to sample-hold circuits 32a and 32b for level detection provided on both sides of the chip. Other configurations, for example, the connection relationship between the averaging circuit 45A of the previous stage and the correction circuit 40B of the next stage and the detailed circuit configuration are the same as those of the drive circuit device of the fifth embodiment described with reference to FIGS. 10 and 11. Therefore, duplicate description will be omitted.

【００５７】なお、上記第１ないし第７実施例において
は、各チップのレベルを検出するサンプルホールド回路
３５ａ及び３５ｂは、２個でしかもチップの両端に配置
されるものとして説明したが、この発明は２個以上の複
数個のレベル検出回路であれば個数には限定されない。
例えば、両端と中央部に合計３個のサンプルホールド回
路を設けても良いし、均等に離隔させて４個以上のレベ
ル検出回路を設けても良い。In the first to seventh embodiments, the number of sample hold circuits 35a and 35b for detecting the level of each chip is two, and they are arranged at both ends of the chip. Is not limited as long as it is a plurality of level detection circuits of two or more.
For example, a total of three sample and hold circuits may be provided at both ends and the central portion, or four or more level detection circuits may be provided at equal intervals.

【００５８】[0058]

【発明の効果】以上説明したように第１発明の駆動回路
装置によれば、各駆動回路装置毎に複数の出力誤差の平
均値が０になるようにレベル調整を行うことが可能とな
り、従来に比較して駆動回路装置間でのレベル格差が小
さくなる。As described above, according to the drive circuit device of the first aspect of the present invention, it is possible to adjust the level so that the average value of a plurality of output errors becomes 0 for each drive circuit device. Compared with the above, the level difference between the drive circuit devices becomes smaller.

【００５９】また、第２発明の駆動回路装置によれば、
隣接する集積回路装置同士の境界における出力誤差が一
致するように強制的に出力誤差の補正を行なうことが可
能となるので、駆動回路装置間の出力誤差のレベル格差
はさらに小さくなる。According to the drive circuit device of the second invention,
Since the output error can be forcibly corrected so that the output errors at the boundaries between the adjacent integrated circuit devices match each other, the level difference in the output error between the drive circuit devices is further reduced.

[Brief description of drawings]

【図１】この発明の第１の実施例にFIG. 1 shows a first embodiment of the present invention.

【図２】第１の実施例における出力誤差特性を示すグラ
フである。FIG. 2 is a graph showing an output error characteristic in the first embodiment.

【図３】図１に示す出力誤差補正回路Ｒ１の構成例を示
す回路である。FIG. 3 is a circuit showing a configuration example of an output error correction circuit R1 shown in FIG.

【図４】本発明の第２の実施例における出力誤差特性を
示すグラフである。FIG. 4 is a graph showing an output error characteristic in the second embodiment of the present invention.

【図５】第２の実施例による液晶表示装置用駆動回路の
構成を示すブロック図である。FIG. 5 is a block diagram showing a configuration of a drive circuit for a liquid crystal display device according to a second embodiment.

【図６】この発明の第３の実施例による液晶表示装置用
駆動回路の構成を示すブロック図である。FIG. 6 is a block diagram showing a configuration of a liquid crystal display drive circuit according to a third embodiment of the present invention.

【図７】この発明の第４の実施例に係る液晶表示装置用
駆動回路の構成を示すブロック図である。FIG. 7 is a block diagram showing a configuration of a drive circuit for a liquid crystal display device according to a fourth embodiment of the present invention.

【図８】図７に示される駆動回路の初段の具体的な構成
を示す回路図である。8 is a circuit diagram showing a specific configuration of a first stage of the drive circuit shown in FIG.

【図９】図７に示される駆動回路の第２段以降の具体的
な構成を示す回路図である。9 is a circuit diagram showing a specific configuration of the second and subsequent stages of the drive circuit shown in FIG.

【図１０】この発明の第５の実施例に係る液晶表示装置
用駆動回路の構成を示すブロック図である。FIG. 10 is a block diagram showing a configuration of a drive circuit for a liquid crystal display device according to a fifth embodiment of the present invention.

【図１１】図１０に示される駆動回路の具体的な構成を
示す回路図である。11 is a circuit diagram showing a specific configuration of the drive circuit shown in FIG.

【図１２】この発明の第６の実施例に係る液晶表示装置
用駆動回路の構成を示すブロック図である。FIG. 12 is a block diagram showing a configuration of a drive circuit for a liquid crystal display device according to a sixth embodiment of the present invention.

【図１３】この発明の第７の実施例に係る液晶表示装置
用駆動回路の構成を示すブロック図である。FIG. 13 is a block diagram showing a configuration of a drive circuit for a liquid crystal display device according to a seventh embodiment of the present invention.

【図１４】従来の液晶表示装置用駆動回路の構成を示す
ブロック図である。FIG. 14 is a block diagram showing a configuration of a conventional drive circuit for a liquid crystal display device.

【図１５】駆動回路装置におけるサンプルホールド回路
及び出力回路の構成例を示す回路図である。FIG. 15 is a circuit diagram showing a configuration example of a sample hold circuit and an output circuit in the drive circuit device.

【図１６】出力誤差補正回路の構成例を示す回路図であ
る。FIG. 16 is a circuit diagram showing a configuration example of an output error correction circuit.

【図１７】アクティブマトリックス液晶表示装置を複数
の駆動回路装置を用いて駆動する例を示す説明図であ
る。FIG. 17 is an explanatory diagram showing an example of driving an active matrix liquid crystal display device using a plurality of drive circuit devices.

【図１８】図１７に示す駆動回路装置の補正前の出力誤
差の例を示すグラフである。18 is a graph showing an example of an output error before correction of the drive circuit device shown in FIG.

【図１９】図１８に示す出力誤差を図１４に示す従来構
成により出力誤差補正を行なった例を示すグラフであ
る。19 is a graph showing an example in which the output error shown in FIG. 18 is corrected by the conventional configuration shown in FIG.

[Explanation of symbols]

３ａ，３ｂ，３２ａ，３２ｂ基準レベルサンプルホー
ルド回路４ａ〜４ｎ，３４ａ〜３４ｎ信号サンプルホールド回
路５ａ，５ｂ，３６ａ，３６ｂサンプル値出力回路６ａ〜６ｎ，３８ａ〜３８ｎ信号出力回路７Ａ，７Ｂ，４０，４０Ａ，４０Ｂ，４０Ｎ出力誤差
補正回路８，９，１０入力端子１３，１４，１５出力端子３０，３０Ａ，３０Ｂ，３０Ｎ駆動ＩＣチップ４１，４３，４５Ａ平均化回路3a, 3b, 32a, 32b Reference level sample hold circuits 4a-4n, 34a-34n Signal sample hold circuits 5a, 5b, 36a, 36b Sample value output circuits 6a-6n, 38a-38n Signal output circuits 7A, 7B, 40, 40A, 40B, 40N Output error correction circuit 8, 9, 10 Input terminal 13, 14, 15 Output terminal 30, 30A, 30B, 30N Driving IC chip 41, 43, 45A Averaging circuit

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平４−212794（ＪＰ，Ａ) 特開平２−160283（ＪＰ，Ａ) 特開平６−35414（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G09G 3/00 - 3/38 G02F 1/133 505 - 580 ─────────────────────────────────────────────────── ─── Continuation of the front page (56) References JP-A-4-212794 (JP, A) JP-A-2-160283 (JP, A) JP-A-6-35414 (JP, A) (58) Field (Int.Cl. ⁷ , DB name) G09G 3/00-3/38 G02F 1/133 505-580

Claims

(57) [Claims]

1. A drive circuit device for driving a source line of each of the liquid crystal display device multiple thin-film transistors arranged in a matrix constituting the, the level of <br/> input signals are arranged in the order and continuously Sanpuringusu Ru multiple signal sample-and-hold circuit, a plurality of signal output circuits for respectively generating a voltage output corresponding to the holding level of the plurality of signal sample and hold circuits each of said plurality of signal sample and hold circuit a plurality of reference levels sample and hold circuit for sampling the reference level provided for every predetermined number, and a plurality of sample value output circuit respectively generates a voltage output corresponding to the holding level of the plurality of reference levels sample and hold circuit, respectively, The plurality of signals based on the level difference between the average value of each output of the plurality of sample value output circuits and the reference level And output error correction circuit which performs the output level of the correction force circuits each, in the drive circuit device Ru and a first input terminal to which a video signal is input, the external
A second input terminal to which the first reference signal is input,
The second reference signal generated in the previous stage of the dynamic circuit is input.
Via the third input terminal and the signal path in the drive circuit
A first output terminal for outputting the video signal and its drive
The first reference signal is output via the signal path in the driving circuit.
The second output terminal and the output terminal side of the drive circuit
The output of the reference level detection output circuit is used as the second reference signal.
An integrated circuit chip having a third output terminal
Configured as a group, and the corresponding input / output terminals of multiple integrated circuit chips are continuously
The plurality of thin film transistors of the liquid crystal display device are connected to each other.
To drive each of the corresponding groups of stars
A drive circuit device having a structure .

2. A matrix for forming a liquid crystal display device.
The source line of each of the plurality of thin film transistors arranged is
Drive circuit device for driving the
Multiple signals that continuously sample the level of the input signal.
Signal sample and hold circuit and the plurality of signal sample
Voltage output according to the holding level of each field circuit
A plurality of signal output circuits and a plurality of the signal samples
A reference level is provided for each predetermined number of hold circuits.
Multiple reference level sample and hold circuits to pull
The holding level of each of the multiple reference level sample and hold circuits
Multiple sampled values that each generate a voltage output depending on the bell
Of the output circuit and each output of the plurality of sample value output circuits
Based on the level difference between the average value and the reference level,
Number of signal output circuits Correct the output level of each output error
In a drive circuit device including a difference correction circuit, a first input terminal to which a video signal is input and an external
A second input terminal to which the first reference signal is input,
A first output terminal for outputting a video signal, and the first base
Second output terminal for outputting the quasi-signal and its drive circuit
The output of the reference level detection output circuit on the output terminal side of the
A third output terminal that is output as a reference signal of
A first-stage drive circuit configured as an integrated circuit chip, a first input terminal to which a video signal is input, and an external
A second input terminal to which the first reference signal is input,
The second reference signal generated in the previous stage of the dynamic circuit is input.
A third input terminal and a first input terminal for outputting the video signal
An output terminal and a second output for outputting the first reference signal.
Input terminal and the reference level detection on the output terminal side in the drive circuit.
The output of the output circuit is output as the second reference signal.
A plurality of integrated circuit chips each having a third output terminal
Second-stage to last-stage drive circuit
And the corresponding input / output terminals of the plurality of integrated circuit chips are connected in series.
The plurality of thin film transistors of the liquid crystal display device by connecting the plurality of thin film transistors.
Drive each of the corresponding groups of
A drive circuit device having the above-mentioned configuration.

3. In a matrix form constituting a liquid crystal display device
The source line of each of the plurality of thin film transistors arranged is
Drive circuit device for driving the
Multiple signals that continuously sample the level of the input signal.
Signal sample and hold circuit and the plurality of signal sample
Voltage output according to the holding level of each field circuit
A plurality of signal output circuits and a plurality of the signal samples
A reference level is provided for each predetermined number of hold circuits.
Multiple reference level sample and hold circuits to pull
The holding level of each of the multiple reference level sample and hold circuits
A plurality of sample values respectively generating voltage output in response to the bell
Of the output circuit and each output of the plurality of sample value output circuits
Based on the level difference between the average value and the reference level,
Number of signal output circuits Correct the output level of each output error
The difference correction circuit, and the first composed of each circuit
Drive consisting of multiple integrated circuit chips from the first stage to the last stage
In the circuit device, the reference level is a first reference potential supplied from the outside.
Configure the signal and the drive circuit from the first stage to the last stage
Second reference potential signal generated in the integrated circuit chip
And the first reference potential signal is the output error correction circuit of the first stage.
And reference levels provided on both sides of the integrated circuit chip in each stage.
Provided to the reference level sample and hold circuits for bell detection, respectively.
The second reference potential signal is supplied from the first stage to the stage before the last stage.
A reference level detector provided on both sides of the integrated circuit chip.
Output from the reference level sample and hold circuit for output
Output error correction circuit provided on the integrated circuit chip of the next stage.
A drive circuit device characterized by being supplied to a road.

4. A matrix for forming a liquid crystal display device.
The source line of each of the plurality of thin film transistors arranged is
Drive circuit device for driving the
Multiple signals that continuously sample the level of the input signal.
Signal sample and hold circuit and the plurality of signal sample
Voltage output according to the holding level of each field circuit
A plurality of signal output circuits and a plurality of the signal samples
A reference level is provided for each predetermined number of hold circuits.
Multiple reference level sample and hold circuits to pull
The holding level of each of the multiple reference level sample and hold circuits
Multiple sampled values that each generate a voltage output depending on the bell
Of the output circuit and each output of the plurality of sample value output circuits
Based on the level difference between the average value and the reference level,
Number of signal output circuits Correct the output level of each output error
A difference correction circuit, and each
Even if it is the first, middle, and final drive integrated circuit chips
In the drive circuit device, the first-stage drive integrated circuit chip has a level of an external reference signal.
Are detected on both sides of the chip and two detection outputs are generated.
Bell detection means and the two based on the external reference signal
Output error compensation that averages the detection output of
A correction signal obtained by averaging the positive circuit and the two detection outputs
Supply as the reference level to the drive integrated circuit chip in the next stage
And an averaging circuit for controlling the external reference signal.
Level is detected on both sides of the chip and two detection outputs are generated.
Level detecting means, and the front of the averaging circuit of the previous stage.
Based on the reference level, the two detection outputs of this stage are
An output error correction circuit that averages and generates a correction signal.
A correction signal obtained by averaging the two detection outputs of the intermediate stage of
Supply as the reference level to the drive integrated circuit chip in the next stage
And an averaging circuit for activating the external reference signal.
Level is detected on both sides of the chip and two detection outputs are generated.
Level detecting means, and the front of the averaging circuit of the previous stage.
Based on the reference level, the two detection outputs at the final stage
Output error correction circuit that averages forces to generate a correction signal
A drive circuit device comprising:

5. A matrix form of a liquid crystal display device
The source line of each of the plurality of thin film transistors arranged is
Drive circuit device for driving the
Multiple signals that continuously sample the level of the input signal.
Signal sample and hold circuit and the plurality of signal sample
Voltage output according to the holding level of each field circuit
A plurality of signal output circuits and a plurality of the signal samples
A reference level is provided for each predetermined number of hold circuits.
Multiple reference level sample and hold circuits to pull
The holding level of each of the multiple reference level sample and hold circuits
Multiple sampled values that each generate a voltage output depending on the bell
Of the output circuit and each output of the plurality of sample value output circuits
Based on the level difference between the average value and the reference level,
Number of signal output circuits Correct the output level of each output error
A first stage that includes a difference correction circuit and is configured by each circuit
Drive consisting of multiple drive integrated circuit chips from
In the dynamic circuit device, the reference level is a first reference potential supplied from the outside.
Signal and drive integration from the first stage to the stage before the last stage
The second reference signal generated in the circuit chip and the second stage
To the final stage of the drive integrated circuit chip
And a third reference potential signal, wherein the first reference potential signal is the output error correction circuit of the first stage.
And provided on both sides of the first-stage driving integrated circuit chip
The second reference potential signal is supplied to each of the level detecting sample and hold circuits from the first stage to the last stage before the final stage.
Of the drive integrated circuit chip of the
Output from the output circuit and drive integrated circuit of each next stage.
The third reference potential signal supplied to the output error correction circuit provided in the path chip is from the first stage to the last stage of the final stage.
From the second stage based on the detection level supplied from each stage of
The output generated by the output error correction circuit at the final stage
Both sides of the drive integrated circuit chip of the stage to which the error correction circuit belongs
In the two level detection sample and hold circuits provided
Drive characterized by being supplied as a reference level
Circuit device.

6. The second reference potential signal is from the first stage to the final stage.
Two provided on both sides of the driving integrated circuit chip in the previous stage
Two detection records detected by the sample and hold circuit of
Each stage is generated by an averaging circuit that averages the bells.
Is supplied to the output error circuit of the next stage of
The drive circuit device according to claim 5.