JP3398684B2 - 発振器集積回路 - Google Patents
発振器集積回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は発振器集積回路構造
に関し、特にデプレッションモードＦＥＴを用いた発振
回路が２つ以上内蔵され、その中の一つが選択され動作
を行うことを特徴とするマルチタイプの発振器集積回路
に関する。
に関し、特にデプレッションモードＦＥＴを用いた発振
回路が２つ以上内蔵され、その中の一つが選択され動作
を行うことを特徴とするマルチタイプの発振器集積回路
に関する。
【０００２】
【従来の技術】衛星放送用受信器等では、図４に示すよ
うに、デプレッションモードＦＥＴを用いた発振回路が
２つ以上内蔵され、その中の一つが選択され動作を行う
ことを特徴とするマルチタイプの発振器集積回路が、１
つの入力信号を異なる２つ以上の周波数へ変調するため
のローカル発振器として使用されている。
うに、デプレッションモードＦＥＴを用いた発振回路が
２つ以上内蔵され、その中の一つが選択され動作を行う
ことを特徴とするマルチタイプの発振器集積回路が、１
つの入力信号を異なる２つ以上の周波数へ変調するため
のローカル発振器として使用されている。
【０００３】図４では、２つのＦＥＴ１と、それらが結
合されるドレイン部２にＲＦ信号遮断用素子を介して設
けられたバイアスフィード部３、それぞれのソース部４
に直列に結合された抵抗５とインダクタ６、それらと並
列のキャパシタ７により代表される構成となっている。
合されるドレイン部２にＲＦ信号遮断用素子を介して設
けられたバイアスフィード部３、それぞれのソース部４
に直列に結合された抵抗５とインダクタ６、それらと並
列のキャパシタ７により代表される構成となっている。
【０００４】
【発明が解決しようとする課題】この従来例では、ＦＥ
Ｔ１に電流を流す、つまりＦＥＴ１を動作させない限
り、ソース部４に結合された抵抗５に電流を流すことは
できない。このようなローカル発振器では、選択されな
い発振回路は動作しないことが要求されるが、ＦＥＴを
用いた発振回路では、通常ＦＥＴをピンチオフすること
により実現される。この際、ＦＥＴがデプレッションモ
ードである場合、ピンチオフには、ゲート部電位をソー
ス部電位に比べ負バイアスにする必要がある。
Ｔ１に電流を流す、つまりＦＥＴ１を動作させない限
り、ソース部４に結合された抵抗５に電流を流すことは
できない。このようなローカル発振器では、選択されな
い発振回路は動作しないことが要求されるが、ＦＥＴを
用いた発振回路では、通常ＦＥＴをピンチオフすること
により実現される。この際、ＦＥＴがデプレッションモ
ードである場合、ピンチオフには、ゲート部電位をソー
ス部電位に比べ負バイアスにする必要がある。
【０００５】ところが、近年、衛星放送受信器等の集積
回路を搭載するモジュールにおいて、軽量化、低コスト
化の一環として、負電源を持たない単一正電源構造が用
いられるようになり、ローカル発振器に対しても、負電
源なしで使用できるものが求められるようになった。
回路を搭載するモジュールにおいて、軽量化、低コスト
化の一環として、負電源を持たない単一正電源構造が用
いられるようになり、ローカル発振器に対しても、負電
源なしで使用できるものが求められるようになった。
【０００６】本発明の主な目的は、デプレッションモー
ドＦＥＴを用いた発振回路が２つ以上内蔵され、その中
の一つが選択され動作を行うことを特徴とするマルチタ
イプの発振器集積回路において、正電源のみでスイッチ
ング可能な回路構成を提供することにある。
ドＦＥＴを用いた発振回路が２つ以上内蔵され、その中
の一つが選択され動作を行うことを特徴とするマルチタ
イプの発振器集積回路において、正電源のみでスイッチ
ング可能な回路構成を提供することにある。
【０００７】
【課題を解決するための手段】本発明によれば、デプレ
ッションモードＦＥＴのソース側と固定電位との間にイ
ンダクタとキャパシタとの並列共振回路が接続された発
振回路を少なくとも２つ以上備える発振器集積回路にお
いて、第一の抵抗が前記ＦＥＴと並列接続されるように
前記抵抗の一端が前記ＦＥＴのドレイン側に接続されて
おり、かつ前記インダクタと前記固定電位との間には第
二の抵抗が直列接続されるとともに、前記第一の抵抗の
他端が前記第二の抵抗と前記ＦＥＴのソース部との間に
接続されていることを特徴とする発振器集積回路が得ら
れる。
ッションモードＦＥＴのソース側と固定電位との間にイ
ンダクタとキャパシタとの並列共振回路が接続された発
振回路を少なくとも２つ以上備える発振器集積回路にお
いて、第一の抵抗が前記ＦＥＴと並列接続されるように
前記抵抗の一端が前記ＦＥＴのドレイン側に接続されて
おり、かつ前記インダクタと前記固定電位との間には第
二の抵抗が直列接続されるとともに、前記第一の抵抗の
他端が前記第二の抵抗と前記ＦＥＴのソース部との間に
接続されていることを特徴とする発振器集積回路が得ら
れる。
【０００８】さらに、本発明によれば、デップレッショ
ンモードＦＥＴを用いた発振回路を少なくとも２つ以上
備え、かつ、各前記ＦＥＴのドレイン側に共通のバイア
スが印加されゲート電位によって各発振回路がスイッチ
ングされる構成であり、かつ、前記ＦＥＴソース側にイ
ンダクタとキャパシタの並列共振回路を介して接地され
ている発振集積回路において、第一の抵抗が前記ＦＥＴ
と並列接続されるように前記第一の抵抗の一端が前記ド
レイン側に接続され、他端が、前記ＦＥＴのソース側に
あるインダクタとキャパシタの並列共振回路のインダク
タ側でインダクタと直列に挿入された第二の抵抗と前記
ＦＥＴの間に接続され、前記ＦＥＴの動作時には、ドレ
イン電圧と前記第二の抵抗値、ゲートバイアスにより、
所望のドレインソース間電圧と電流が得られ、かつ、前
記ＦＥＴを動作させない時には、第一の抵抗と第二の抵
抗の分圧によりソース電位を接地部から持ち上げ、ゲー
ト電圧が正電位で前記ＦＥＴをピンチオフできることを
特徴とする発振器集積回路が得られる。
ンモードＦＥＴを用いた発振回路を少なくとも２つ以上
備え、かつ、各前記ＦＥＴのドレイン側に共通のバイア
スが印加されゲート電位によって各発振回路がスイッチ
ングされる構成であり、かつ、前記ＦＥＴソース側にイ
ンダクタとキャパシタの並列共振回路を介して接地され
ている発振集積回路において、第一の抵抗が前記ＦＥＴ
と並列接続されるように前記第一の抵抗の一端が前記ド
レイン側に接続され、他端が、前記ＦＥＴのソース側に
あるインダクタとキャパシタの並列共振回路のインダク
タ側でインダクタと直列に挿入された第二の抵抗と前記
ＦＥＴの間に接続され、前記ＦＥＴの動作時には、ドレ
イン電圧と前記第二の抵抗値、ゲートバイアスにより、
所望のドレインソース間電圧と電流が得られ、かつ、前
記ＦＥＴを動作させない時には、第一の抵抗と第二の抵
抗の分圧によりソース電位を接地部から持ち上げ、ゲー
ト電圧が正電位で前記ＦＥＴをピンチオフできることを
特徴とする発振器集積回路が得られる。
【０００９】また、前記ＦＥＴのドレイン側にはドレイ
ンバイアス回路が設けられてドレインバイアスフィード
部を構成し、前記第一の抵抗の一端は前記ドレインバイ
アスフィード部に接続されていることをも特徴とする。
ンバイアス回路が設けられてドレインバイアスフィード
部を構成し、前記第一の抵抗の一端は前記ドレインバイ
アスフィード部に接続されていることをも特徴とする。
【００１０】なお、前記第一の抵抗の他端は前記インダ
クタと前記ＦＥＴのソース部との間に接続されてもよい
し、前記インダクタと前記第二の抵抗との間に接続され
てもよい。
クタと前記ＦＥＴのソース部との間に接続されてもよい
し、前記インダクタと前記第二の抵抗との間に接続され
てもよい。
【００１１】前記ドレインバイアスフィード部は集積回
路外に設けられてもよいが、その場合には前記第一の抵
抗の一端を前記ＦＥＴのドレイン部に接続しても構わな
い。
路外に設けられてもよいが、その場合には前記第一の抵
抗の一端を前記ＦＥＴのドレイン部に接続しても構わな
い。
【００１２】また、本発明によればデプレッションモー
ドＦＥＴを用いた発振回路を複数備える発振器集積回路
において、前記ＦＥＴの各ドレイン部にはドレインバイ
アス回路が共通に接続されており、前記ＦＥＴのソース
部と固定電位との間にはＬＣ並列共振回路がそれぞれ接
続されており、かつ第一の抵抗が前記ＦＥＴと並列接続
されるように前記ドレインバイアス回路の電圧印加部と
前記ソース部との間に接続されていることを特徴とする
発振器集積回路も得られる。
ドＦＥＴを用いた発振回路を複数備える発振器集積回路
において、前記ＦＥＴの各ドレイン部にはドレインバイ
アス回路が共通に接続されており、前記ＦＥＴのソース
部と固定電位との間にはＬＣ並列共振回路がそれぞれ接
続されており、かつ第一の抵抗が前記ＦＥＴと並列接続
されるように前記ドレインバイアス回路の電圧印加部と
前記ソース部との間に接続されていることを特徴とする
発振器集積回路も得られる。
【００１３】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００１４】図１を参照すると、本発明の一実施の形態
としてのツインタイプ発振器集積回路の回路構造が示さ
れている。本実施形態例は、２つのデプレッションモー
ドＦＥＴ１と、それらが結合されるドレイン部２にＲＦ
信号遮断用に設けられたドレインバイアス回路等の回路
素子３０を介して設けられたバイアスフィード部３を有
するとともに、ドレイン部２には、結合キャパシタ１１
を介して出力部１０が設けられている。各ＦＥＴ１のそ
れぞれのソース部４と接地等の固定電位との間には、共
振周波数の異なるＬＣ並列共振回路が接続されている。
各共振回路は直列に結合された抵抗５とインダクタ６、
それらと並列結合されたキャパシタ７により構成され、
例えば図１の右側の共振回路では９．７５ＧＨｚ、左の
共振回路では１０．６ＧＨｚでそれぞれ発振するように
構成される。これらのローカル発振器の選択は各ＦＥＴ
１のゲート部９に選択信号を入力することにより行われ
る。したがって上記出力部１０は図示されていない衛星
放送用受信回路等のミキサーに出力されることとなる。
としてのツインタイプ発振器集積回路の回路構造が示さ
れている。本実施形態例は、２つのデプレッションモー
ドＦＥＴ１と、それらが結合されるドレイン部２にＲＦ
信号遮断用に設けられたドレインバイアス回路等の回路
素子３０を介して設けられたバイアスフィード部３を有
するとともに、ドレイン部２には、結合キャパシタ１１
を介して出力部１０が設けられている。各ＦＥＴ１のそ
れぞれのソース部４と接地等の固定電位との間には、共
振周波数の異なるＬＣ並列共振回路が接続されている。
各共振回路は直列に結合された抵抗５とインダクタ６、
それらと並列結合されたキャパシタ７により構成され、
例えば図１の右側の共振回路では９．７５ＧＨｚ、左の
共振回路では１０．６ＧＨｚでそれぞれ発振するように
構成される。これらのローカル発振器の選択は各ＦＥＴ
１のゲート部９に選択信号を入力することにより行われ
る。したがって上記出力部１０は図示されていない衛星
放送用受信回路等のミキサーに出力されることとなる。
【００１５】本実施の形態例では、図示のように抵抗８
の一端がドレインバイアスフィード部３へ接続され、他
端はＦＥＴ１の各ソース部４に接続されて、各ＦＥＴ１
に対して並列抵抗８となるように構成されている。
の一端がドレインバイアスフィード部３へ接続され、他
端はＦＥＴ１の各ソース部４に接続されて、各ＦＥＴ１
に対して並列抵抗８となるように構成されている。
【００１６】この並列抵抗８のソース側における結合部
は接地面から抵抗５より上流側であれば良く、インダク
タ６に対しては上下を問わない。すなわち、図２に示す
ように、並列抵抗８の他端はＬＣ共振回路のインダクタ
６と抵抗５の間に結合されてもよい。
は接地面から抵抗５より上流側であれば良く、インダク
タ６に対しては上下を問わない。すなわち、図２に示す
ように、並列抵抗８の他端はＬＣ共振回路のインダクタ
６と抵抗５の間に結合されてもよい。
【００１７】次に、本発明の実施の形態の動作について
説明する。図１のドレインフィード部３から適当な電圧
を供給すると、最初ＦＥＴ１と並列抵抗８を通じてソー
ス部４に流れる電流が増加する。しかし、ソース部４に
結合された抵抗５により、ソース部４の電位がゲート部
９の電位に対して大きくなりＦＥＴ１のチャネルは狭ま
りＦＥＴ１を通じて電流は流れ難くなる。
説明する。図１のドレインフィード部３から適当な電圧
を供給すると、最初ＦＥＴ１と並列抵抗８を通じてソー
ス部４に流れる電流が増加する。しかし、ソース部４に
結合された抵抗５により、ソース部４の電位がゲート部
９の電位に対して大きくなりＦＥＴ１のチャネルは狭ま
りＦＥＴ１を通じて電流は流れ難くなる。
【００１８】一方で、並列抵抗８を通じて適当量の電流
まで抵抗５を流れる電流は増加を続けるため、さらにソ
ース部４の電位は適当な正電位まで上昇を続け、ソース
電位に対しゲート電位が十分に負となりＦＥＴは完全に
ピンチオフされる。
まで抵抗５を流れる電流は増加を続けるため、さらにソ
ース部４の電位は適当な正電位まで上昇を続け、ソース
電位に対しゲート電位が十分に負となりＦＥＴは完全に
ピンチオフされる。
【００１９】図４の従来例では、ＦＥＴ１に電流を流
す、つまりＦＥＴ１を動作させない限り、ソース部４に
結合された抵抗５に電流を流すことはできないが、本発
明ではドレインバイアスフィード部から各ソース部に結
合される抵抗８をＦＥＴに対して並列接続していること
から、ＦＥＴを動作させることなく、ソース部４の電位
を適当な正電位に維持することができる。したがって、
ゲート部電位が正電位のままで、ソース部電位に対して
負バイアスにすること、つまりピンチオフすることが可
能となる。
す、つまりＦＥＴ１を動作させない限り、ソース部４に
結合された抵抗５に電流を流すことはできないが、本発
明ではドレインバイアスフィード部から各ソース部に結
合される抵抗８をＦＥＴに対して並列接続していること
から、ＦＥＴを動作させることなく、ソース部４の電位
を適当な正電位に維持することができる。したがって、
ゲート部電位が正電位のままで、ソース部電位に対して
負バイアスにすること、つまりピンチオフすることが可
能となる。
【００２０】このように、本発明では、ＦＥＴ１のドレ
イン電流が共振回路の抵抗５を流れることによるソース
部４の電位がＦＥＴ１のピンチオフ電圧を越える値とな
るように並列抵抗８の値を適宜決める。
イン電流が共振回路の抵抗５を流れることによるソース
部４の電位がＦＥＴ１のピンチオフ電圧を越える値とな
るように並列抵抗８の値を適宜決める。
【００２１】例えば、バイアスフィード部３への供給電
圧を６Ｖ、ＦＥＴ１のピンチオフ電圧が０．２Ｖ、共振
回路の抵抗５を１００Ωにした場合では、ドレイン電流
として２ｍＡを抵抗５へ流せばよいから、並列抵抗８は
２．９ｋΩに選べばよいこととなる。
圧を６Ｖ、ＦＥＴ１のピンチオフ電圧が０．２Ｖ、共振
回路の抵抗５を１００Ωにした場合では、ドレイン電流
として２ｍＡを抵抗５へ流せばよいから、並列抵抗８は
２．９ｋΩに選べばよいこととなる。
【００２２】ＬＣ並列共振回路の共振周波数は、抵抗５
の値にほとんど影響されずインダクタ６とキャパシタ７
とでほぼ決まる。よって、図１の左右両方の抵抗５、そ
して並列抵抗８の値は、上記条件と、集積回路に対する
ＤＣ供給バイアス仕様、ＦＥＴのピンチオフ電圧、そし
て位相雑音や発振出力等の高周波特性を最適にするＦＥ
ＴへのＤＣバイアスの条件から決められる。例えば、衛
生放送用では最大供給電圧は８Ｖが標準であり、集積回
路のバイアスフィード部３への供給電圧は４〜８Ｖ程度
である。ＦＥＴは消費電流の低減のためにピンチオフ電
圧が小さい０．２Ｖ程度までのものを選択するのが望ま
しい。高周波特性から決まるＦＥＴへのバイアス条件と
しては、通常ＦＥＴのドレインソース間電圧が２〜５
Ｖ、ドレイン電流が２０〜５０ｍＡ程度の範囲内で決め
られている。上記条件により、抵抗５は数十Ωから数百
Ω、並列抵抗８の値は数百Ωから数千Ωの範囲で適宜選
択される。
の値にほとんど影響されずインダクタ６とキャパシタ７
とでほぼ決まる。よって、図１の左右両方の抵抗５、そ
して並列抵抗８の値は、上記条件と、集積回路に対する
ＤＣ供給バイアス仕様、ＦＥＴのピンチオフ電圧、そし
て位相雑音や発振出力等の高周波特性を最適にするＦＥ
ＴへのＤＣバイアスの条件から決められる。例えば、衛
生放送用では最大供給電圧は８Ｖが標準であり、集積回
路のバイアスフィード部３への供給電圧は４〜８Ｖ程度
である。ＦＥＴは消費電流の低減のためにピンチオフ電
圧が小さい０．２Ｖ程度までのものを選択するのが望ま
しい。高周波特性から決まるＦＥＴへのバイアス条件と
しては、通常ＦＥＴのドレインソース間電圧が２〜５
Ｖ、ドレイン電流が２０〜５０ｍＡ程度の範囲内で決め
られている。上記条件により、抵抗５は数十Ωから数百
Ω、並列抵抗８の値は数百Ωから数千Ωの範囲で適宜選
択される。
【００２３】より具体的な例としては、バイアスフィー
ド部３への供給電圧が６Ｖ、ＦＥＴ１のピンチオフ電圧
が０．２Ｖであるとき、ＦＥＴのドレインソース間電圧
が３Ｖ、ドレイン電流が３０ｍＡとするためには、共振
回路の抵抗５を１００Ω、並列抵抗８を２．９ｋΩと
し、ゲート部９の電位を調整して全電流を３２ｍＡに合
わせればよいことになる。
ド部３への供給電圧が６Ｖ、ＦＥＴ１のピンチオフ電圧
が０．２Ｖであるとき、ＦＥＴのドレインソース間電圧
が３Ｖ、ドレイン電流が３０ｍＡとするためには、共振
回路の抵抗５を１００Ω、並列抵抗８を２．９ｋΩと
し、ゲート部９の電位を調整して全電流を３２ｍＡに合
わせればよいことになる。
【００２４】なお、上記実施の形態例では、バイアスフ
ィード部３を集積回路内に設けることを前提としたが、
集積回路外に設けられる場合には、図３に示すようにド
レイン部２から各ソース部４に並列抵抗８を設けても構
わない。しかし、並列抵抗を設けることによる特性の変
動を抑えるため、ＲＦ信号を遮断できるバイアスフィー
ド部３から設けるほうが望ましい。
ィード部３を集積回路内に設けることを前提としたが、
集積回路外に設けられる場合には、図３に示すようにド
レイン部２から各ソース部４に並列抵抗８を設けても構
わない。しかし、並列抵抗を設けることによる特性の変
動を抑えるため、ＲＦ信号を遮断できるバイアスフィー
ド部３から設けるほうが望ましい。
【００２５】また、ソース部４に結合された図示のよう
なＬＣ並列回路素子に関しては、必ずしも集積回路内に
設ける必要はない。
なＬＣ並列回路素子に関しては、必ずしも集積回路内に
設ける必要はない。
【００２６】上記した本発明の実施形態例は、発振器集
積回路の一例を述べたにすぎず、デプレッションモード
ＦＥＴを用いたあらゆるマルチタイプの発振器集積回路
構造に適応されうることは言うまでもない。
積回路の一例を述べたにすぎず、デプレッションモード
ＦＥＴを用いたあらゆるマルチタイプの発振器集積回路
構造に適応されうることは言うまでもない。
【００２７】
【発明の効果】以上のとおり、本発明では、並列抵抗８
に電流を流すことにより、ＦＥＴ１を動作させることな
く、ソース部４側に設けられた抵抗５に電流を流すこと
を可能にする。したがって、ＦＥＴを動作させることな
く、ソース部の電位を適当な正電位に維持することが可
能になる。これにより、ゲート部９の電位が正電位のま
まで、ソース部電位に対して負バイアスにする、つまり
ピンチオフすることが可能となり、正電源のみでスイッ
チング可能な回路構成とすることができる。
に電流を流すことにより、ＦＥＴ１を動作させることな
く、ソース部４側に設けられた抵抗５に電流を流すこと
を可能にする。したがって、ＦＥＴを動作させることな
く、ソース部の電位を適当な正電位に維持することが可
能になる。これにより、ゲート部９の電位が正電位のま
まで、ソース部電位に対して負バイアスにする、つまり
ピンチオフすることが可能となり、正電源のみでスイッ
チング可能な回路構成とすることができる。
【図１】本発明の一実施の形態による発振器集積回路を
説明するための回路図。
説明するための回路図。
【図２】本発明の他の実施の形態による発振器集積回路
を説明するための回路図。
を説明するための回路図。
【図３】本発明の第三の実施の形態による発振器集積回
路を説明するための回路図。
路を説明するための回路図。
【図４】従来のツインタイプの発振器集積回路を説明す
るための回路図。
るための回路図。
１ デプレッションモードＦＥＴ
２ ドレイン部
３ バイアスフィード部
４ ソース部
５ 抵抗
６ インダクタ
７ キャパシタ
８ 並列抵抗
９ ゲート部
１０ 出力部
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03B 1/00 - 29/00
H03K 17/00 - 17/70
Claims (8)
- 【請求項１】 デプレッションモードＦＥＴのソース側
と固定電位との間にインダクタとキャパシタとの並列共
振回路が接続された発振回路を少なくとも２つ以上備え
る発振器集積回路において、第一の抵抗が前記ＦＥＴと
並列接続されるように前記抵抗の一端が前記ＦＥＴのド
レイン側に接続されており、かつ前記インダクタと前記
固定電位との間には第二の抵抗が直列接続されるととも
に、前記第一の抵抗の他端が前記第二の抵抗と前記ＦＥ
Ｔのソース部との間に接続されていることを特徴とする
発振器集積回路。 - 【請求項２】 前記ＦＥＴのドレイン側にはドレインバ
イアス回路が設けられてドレインバイアスフィード部を
構成し、前記第一の抵抗の一端は前記ドレインバイアス
フィード部に接続されていることを特徴とする請求項１
記載の発振器集積回路。 - 【請求項３】 前記固定電位が接地であることを特徴と
する請求項１記載の発振器集積回路。 - 【請求項４】 デプレッションモードＦＥＴのソース側
と接地との間にインダクタとキャパシタとの並列共振回
路が接続された発振回路を少なくとも２つ以上備える発
振器集積回路において、第一の抵抗が前記ＦＥＴと並列
接続されるように前記抵抗の一端が前記ＦＥＴのドレイ
ン側に接続されており、かつ前記インダクタと前記接地
との間には第二の抵抗が直列接続されるとともに、前記
第一の抵抗の他端側における結合部が前記接地面から前
記第二の抵抗より上流側であることを特徴とする発振器
集積回路。 - 【請求項５】 前記第一の抵抗の他端が前記インダクタ
と前記ＦＥＴのソース部との間に接続されていることを
特徴とする請求項１記載の発振器集積回路。 - 【請求項６】 前記第一の抵抗の他端が前記インダクタ
と前記第二の抵抗との間に接続されていることを特徴と
する請求項１記載の発振器集積回路。 - 【請求項７】 前記ドレインバイアスフィード部が集積
回路外に設けられるとともに、前記第一の抵抗の一端が
前記ＦＥＴのドレイン部に接続されていることを特徴と
する請求項２記載の発振器集積回路。 - 【請求項８】 デップレッションモードＦＥＴを用いた
発振回路を少なくとも２つ以上備え、かつ、各前記ＦＥ
Ｔのドレイン側に共通のバイアスが印加されゲート電位
によって各発振回路がスイッチングされる構成であり、
かつ、前記ＦＥＴソース側にインダクタとキャパシタの
並列共振回路を介して接地されている発振集積回路にお
いて、第一の抵抗が前記ＦＥＴと並列接続されるように
前記第一の抵抗の一端が前記ドレイン側に接続され、他
端が、前記ＦＥＴのソース側にあるインダクタとキャパ
シタの並列共振回路のインダクタ側でインダクタと直列
に挿入された第二の抵抗と前記ＦＥＴの間に接続され、
前記ＦＥＴの動作時には、ドレイン電圧と前記第二の抵
抗値、ゲートバイアスにより、所望のドレインソース間
電圧と電流が得られ、かつ、前記ＦＥＴを動作させない
時には、第一の抵抗と第二の抵抗の分圧によりソース電
位を接地部から持ち上げ、ゲート電圧が正電位で前記Ｆ
ＥＴをピンチオフできることを特徴とする発振器集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15705299A JP3398684B2 (ja) | 1999-06-03 | 1999-06-03 | 発振器集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15705299A JP3398684B2 (ja) | 1999-06-03 | 1999-06-03 | 発振器集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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