JP3398394B2 - 直列ビットストリーム回路の試験システム - Google Patents
直列ビットストリーム回路の試験システムInfo
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- Test And Diagnosis Of Digital Computers (AREA)
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Description
【０００１】
【産業上の利用分野】本発明は、電子試験に関し、特
に、回路カード及び素子の試験に関し、さらに詳細に
は、直列遠隔通信回路カード及び素子の試験に関するも
のである。
に、回路カード及び素子の試験に関し、さらに詳細に
は、直列遠隔通信回路カード及び素子の試験に関するも
のである。
【０００２】
【従来の技術】電子素子をプリント回路基板にハンダ付
けしてから、電子素子とプリント回路基板の試験を行う
のは、重要である。素子及び回路基板の試験のため、回
路内試験、製造欠陥アナライザ、及び、機能試験を含む
いくつかの異なるアプローチが開発された。
けしてから、電子素子とプリント回路基板の試験を行う
のは、重要である。素子及び回路基板の試験のため、回
路内試験、製造欠陥アナライザ、及び、機能試験を含む
いくつかの異なるアプローチが開発された。
【０００３】回路内試験は、プリント回路基板上の素子
を個々に試験し、これらの素子が適正に働いているか否
かを確かめるために用いられてきた技法である。このプ
ロセスでは「ネイルベッド（bed of nails）」テスタを
用いて個々の各素子にアクセスし、別個に該素子の試験
が行われる。こうして、機能していない素子を識別し
て、その交換を行うことによって、回路基板全体がスク
ラップにならないようにすることができる。このプロセ
スは、素子内の回路が既知のものであり、簡単に試験を
行うことが可能な単純な素子の場合には、有効な働きを
する。供試素子が複雑であったり、あるいは、素子内の
回路が未知の場合、回路内試験では、満足のゆく結果を
得ることはできない。
を個々に試験し、これらの素子が適正に働いているか否
かを確かめるために用いられてきた技法である。このプ
ロセスでは「ネイルベッド（bed of nails）」テスタを
用いて個々の各素子にアクセスし、別個に該素子の試験
が行われる。こうして、機能していない素子を識別し
て、その交換を行うことによって、回路基板全体がスク
ラップにならないようにすることができる。このプロセ
スは、素子内の回路が既知のものであり、簡単に試験を
行うことが可能な単純な素子の場合には、有効な働きを
する。供試素子が複雑であったり、あるいは、素子内の
回路が未知の場合、回路内試験では、満足のゆく結果を
得ることはできない。
【０００４】製造欠陥アナライザは、より単純な試験を
可能にし、実施にそれほど費用がかからない別の種類の
試験装置である。該装置は、プリント回路基板の短絡、
欠漏のある集積回路、曲がった素子ピン等のような製造
故障を突きとめるように設計されている。これらの装置
は、短絡や、著しいアナログ故障を見つけることに関し
てはかなり良好な仕事をするが、基板のディジタルセク
ションを試験する場合には不十分である。
可能にし、実施にそれほど費用がかからない別の種類の
試験装置である。該装置は、プリント回路基板の短絡、
欠漏のある集積回路、曲がった素子ピン等のような製造
故障を突きとめるように設計されている。これらの装置
は、短絡や、著しいアナログ故障を見つけることに関し
てはかなり良好な仕事をするが、基板のディジタルセク
ションを試験する場合には不十分である。
【０００５】機能試験では、所定の入力信号を加えて、
プリント回路基板の出力をモニタし、素子の全てがそっ
ろていて、回路基板上において適正に動作しているか否
かを判定する手順が用いられている。パターン記憶式機
能テスタは、供試装置（ＤＵＴ：Device Under Test）
の入力ピンにディジタル刺激を加え、所定の時間量だけ
待って、ＤＵＴ出力ピンのの状態を調べるものである。
初期ＤＵＴのほとんどは、離散的ＳＳＩ理論ゲートで構
成されており、単純な組合わせによる機能すなわち状態
マシン機能を果たすので、このアーキテクチャは、ディ
ジタル基板試験の初期要求に十分適合するものであっ
た。供試装置ＤＵＴが単純であるため、この試験のアー
キテクチャは、ＤＵＴにうまく整合した。
プリント回路基板の出力をモニタし、素子の全てがそっ
ろていて、回路基板上において適正に動作しているか否
かを判定する手順が用いられている。パターン記憶式機
能テスタは、供試装置（ＤＵＴ：Device Under Test）
の入力ピンにディジタル刺激を加え、所定の時間量だけ
待って、ＤＵＴ出力ピンのの状態を調べるものである。
初期ＤＵＴのほとんどは、離散的ＳＳＩ理論ゲートで構
成されており、単純な組合わせによる機能すなわち状態
マシン機能を果たすので、このアーキテクチャは、ディ
ジタル基板試験の初期要求に十分適合するものであっ
た。供試装置ＤＵＴが単純であるため、この試験のアー
キテクチャは、ＤＵＴにうまく整合した。
【０００６】マイクロプロセッサの導入によって、バス
構造のアーキテクチャを備えたＤＵＴが普通になった。
こうした基板に関する試験の書込みを容易にしようとし
て、メモリエミュレーション、バスエミュレーション、
及び、マイクロプロセッサエミュレーションといったさ
まざまな試験の強化が計られてきた。こうした強化のそ
れぞれの目的は、試験プログラマから、低レベルの固有
環境においてＤＵＴを取り扱うという荷重を取り除くこ
とであった。
構造のアーキテクチャを備えたＤＵＴが普通になった。
こうした基板に関する試験の書込みを容易にしようとし
て、メモリエミュレーション、バスエミュレーション、
及び、マイクロプロセッサエミュレーションといったさ
まざまな試験の強化が計られてきた。こうした強化のそ
れぞれの目的は、試験プログラマから、低レベルの固有
環境においてＤＵＴを取り扱うという荷重を取り除くこ
とであった。
【０００７】現在、ＤＵＴは、より高速で、さらに強力
なマイクロプロセッサ、多重処理テクノロジ、直列通信
チャネル、混合信号機能、及び、特定用途集積回路（Ａ
ＳＩＣ）といった各種カスタム回路構成を備えている。
これらのテクノロジは、単一シーケンサによるパターン
記憶式試験アーキテクチャの能力に無理な負担をかける
ことになる。すなわち、テスタのアーキテクチャは、も
はや供試装置のアーキテクチャにうまく整合しない。
なマイクロプロセッサ、多重処理テクノロジ、直列通信
チャネル、混合信号機能、及び、特定用途集積回路（Ａ
ＳＩＣ）といった各種カスタム回路構成を備えている。
これらのテクノロジは、単一シーケンサによるパターン
記憶式試験アーキテクチャの能力に無理な負担をかける
ことになる。すなわち、テスタのアーキテクチャは、も
はや供試装置のアーキテクチャにうまく整合しない。
【０００８】我々は、急増する通信の真只中にいる。世
界の通信に対する要求に歩調を合わせる試みの中で、ロ
ーカルエリアネットワーク（ＬＡＮ）、広域ネットワー
ク（ＷＡＮ）、公共パケットスイッチネットワーク（Ｐ
ＰＳＮ）、及び、今や、統合サービスディジタルネット
ワーク（ＩＳＤＮ）が、大規模に実施されている。これ
らネットワークの設計は、主として、直列通信チャネ
ル、及び、該チャネルを介した情報の送信プロセスを中
心に置くものであった。また、ディスクドライブ、自動
車制御システム、及び航空機制御システムといった、よ
り特殊化されたタイプの直列通信アプリケーションも存
在する。今日の基板テスタは、直列通信テクノロジのさ
まざまな要素に悩まされている。例えば、遠隔通信にお
ける信号は、だだ２つだけの状態だけではないく、時に
は、３つないし４つの論理状態またはレベルを示す可能
性がある。直列ビットストリームは、自己クロック式の
場合が多く、ビットストリームからクロックを回復し
て、データビット境界の画定に利用しなければならな
い、通信チャネルは、ビットに多重化が可能であり、論
理的に互いに連関するビットが、他のチャネルのビット
によって時間的に分離される。試験の実施前に、各チャ
ネルからのビットを、統一のとれた意味をなす情報の流
れへと再アセンブルしなければならない。
界の通信に対する要求に歩調を合わせる試みの中で、ロ
ーカルエリアネットワーク（ＬＡＮ）、広域ネットワー
ク（ＷＡＮ）、公共パケットスイッチネットワーク（Ｐ
ＰＳＮ）、及び、今や、統合サービスディジタルネット
ワーク（ＩＳＤＮ）が、大規模に実施されている。これ
らネットワークの設計は、主として、直列通信チャネ
ル、及び、該チャネルを介した情報の送信プロセスを中
心に置くものであった。また、ディスクドライブ、自動
車制御システム、及び航空機制御システムといった、よ
り特殊化されたタイプの直列通信アプリケーションも存
在する。今日の基板テスタは、直列通信テクノロジのさ
まざまな要素に悩まされている。例えば、遠隔通信にお
ける信号は、だだ２つだけの状態だけではないく、時に
は、３つないし４つの論理状態またはレベルを示す可能
性がある。直列ビットストリームは、自己クロック式の
場合が多く、ビットストリームからクロックを回復し
て、データビット境界の画定に利用しなければならな
い、通信チャネルは、ビットに多重化が可能であり、論
理的に互いに連関するビットが、他のチャネルのビット
によって時間的に分離される。試験の実施前に、各チャ
ネルからのビットを、統一のとれた意味をなす情報の流
れへと再アセンブルしなければならない。
【０００９】このタイプのシステムにおけるＤＵＴは、
単一基板上にいくつかの直列通信チャネルを備えている
ことが多い。これらのチャネルは、物理的にインタフェ
ースを分離するだけでなく、機能的にも分離し、各チャ
ネルは、ＤＵＴで実行される関連プロセスによって制御
される。これらのプロセスは、共通のマイクロプロセッ
サ、独立したマイクロプロセッサ、アルゴリズム状態マ
シン、または、特殊ＶＬＳＩ部品によって制御すること
ができる。外観的には、各チャネルは、独立した自立通
信チャネルのように見える。単一シーケンサによるパタ
ーン記憶式テスタのアーキテクチャでは、いくつかの独
立したチャネルを備えて非同期的に処理が実行されるＤ
ＵＴの試験はかなり困難なものとなる。
単一基板上にいくつかの直列通信チャネルを備えている
ことが多い。これらのチャネルは、物理的にインタフェ
ースを分離するだけでなく、機能的にも分離し、各チャ
ネルは、ＤＵＴで実行される関連プロセスによって制御
される。これらのプロセスは、共通のマイクロプロセッ
サ、独立したマイクロプロセッサ、アルゴリズム状態マ
シン、または、特殊ＶＬＳＩ部品によって制御すること
ができる。外観的には、各チャネルは、独立した自立通
信チャネルのように見える。単一シーケンサによるパタ
ーン記憶式テスタのアーキテクチャでは、いくつかの独
立したチャネルを備えて非同期的に処理が実行されるＤ
ＵＴの試験はかなり困難なものとなる。
【００１０】基板は、いくつかの同一チャネルが同じ処
理を実施するように設計することができる。こうした基
板を適時有効に試験するには、全てのチャネルを並列に
働かせる必要がある。信号シーケンサ式アーキテクチャ
は、複数の並列の同一処理の試験にかなりの困難を伴う
ものとなる。
理を実施するように設計することができる。こうした基
板を適時有効に試験するには、全てのチャネルを並列に
働かせる必要がある。信号シーケンサ式アーキテクチャ
は、複数の並列の同一処理の試験にかなりの困難を伴う
ものとなる。
【００１１】例えば、ＲＳ／２３２、ＩＥＥＥ８０２．
３、Ethernet、ＩＳＤＮ等の多くの規格が、直列通信で
開発された。汎用テスタは、これらの規格に関する試験
能力を組み込んでいないので、これらの規格のそれぞれ
を扱えるように再プログラミングを施さなければならな
い。
３、Ethernet、ＩＳＤＮ等の多くの規格が、直列通信で
開発された。汎用テスタは、これらの規格に関する試験
能力を組み込んでいないので、これらの規格のそれぞれ
を扱えるように再プログラミングを施さなければならな
い。
【００１２】
【発明が解決しようとする課題】従って、当業界では、
異なるプロセスによってそれぞれ制御可能な複数のチャ
ネルを備えた直列カードを試験することができる試験シ
ステムに対する要求がある。さらに、全て、並列試験が
可能な、複数の同一チャネルを備えた基板を試験するこ
とができるテスタに対する要求がある。さらに、当業界
では、かかる試験システムに対し、共用される直列通信
プロトコルに関する組込み試験能力を付与したいという
要求もある。本発明は、当業界における上述その他の要
求を満たすものである。
異なるプロセスによってそれぞれ制御可能な複数のチャ
ネルを備えた直列カードを試験することができる試験シ
ステムに対する要求がある。さらに、全て、並列試験が
可能な、複数の同一チャネルを備えた基板を試験するこ
とができるテスタに対する要求がある。さらに、当業界
では、かかる試験システムに対し、共用される直列通信
プロトコルに関する組込み試験能力を付与したいという
要求もある。本発明は、当業界における上述その他の要
求を満たすものである。
【００１３】本発明の目的の１つは、複雑な組合わせの
複雑な回路を試験するための試験システムを提供するこ
とである。
複雑な回路を試験するための試験システムを提供するこ
とである。
【００１４】もう１つの目的は、こうしたシステムに対
して、試験毎に使用される可能性の高いハードウェア及
びソフトウェア要素を設けることである。
して、試験毎に使用される可能性の高いハードウェア及
びソフトウェア要素を設けることである。
【００１５】もう１つの目的は、共用される直列通信プ
ロトコルに関する組込み試験能力を備えたシステムを提
供することである。
ロトコルに関する組込み試験能力を備えたシステムを提
供することである。
【００１６】本発明のもう１つの目的は、複数のプロセ
ッサによって制御可能な複数のチャネルを備えた、多重
処理環境試験が可能なシステムを提供するこである。
ッサによって制御可能な複数のチャネルを備えた、多重
処理環境試験が可能なシステムを提供するこである。
【００１７】もう１つの目的は、複数の同一チャネルの
試験に簡単に利用できる試験能力を提供することであ
る。
試験に簡単に利用できる試験能力を提供することであ
る。
【００１８】さらにもう１つの目的は、高ビット伝送速
度で直列データの処理を行うことが可能な複数の再構成
可能なプログラマブルモジュールを提供することであ
る。
度で直列データの処理を行うことが可能な複数の再構成
可能なプログラマブルモジュールを提供することであ
る。
【００１９】
【課題を解決するための手段】本発明の上述その他の態
様は、４つの直列物理チャネルを介して供試装置（ＤＵ
Ｔ）に接続された直列試験カード（ＳＴＣ）システムで
実現される。これらのチャネルは、ＤＵＴとの間で、送
受信データ、クロック信号、フレーム信号、及び制御信
号を伝送する。各信号の機能は、直列チャネルの特性に
よって決まり、ＳＴＣ内に配置されたパーソナリティモ
ジュールによって制御される。また、４つのチャネルの
各々は、追加の直列試験チャネルが得られるよう多重化
することが可能である。
様は、４つの直列物理チャネルを介して供試装置（ＤＵ
Ｔ）に接続された直列試験カード（ＳＴＣ）システムで
実現される。これらのチャネルは、ＤＵＴとの間で、送
受信データ、クロック信号、フレーム信号、及び制御信
号を伝送する。各信号の機能は、直列チャネルの特性に
よって決まり、ＳＴＣ内に配置されたパーソナリティモ
ジュールによって制御される。また、４つのチャネルの
各々は、追加の直列試験チャネルが得られるよう多重化
することが可能である。
【００２０】直列通信の場合、単一の物理チャネルは、
１つ以上の論理チャネルで構成されることがよくある。
物理チャネルは、また、さまざまな電気的なインタフェ
ース上の問題を生じる可能性がある。直列通信機構の多
くは、類似したものであるが、その何れも、わずかに異
なる回線の終端、公称電圧レベル、及び他のパラメータ
上の仕様を備えているのが普通である。ＳＴＣは、これ
らの試験に関する問題を３つの基本リソース、すなわ
ち、パーソナリティモジュール（ＰＭ）、再構成可能ビ
ットプロセッサ（ＲＢＰ）、及び直列試験シーケンサ
（ＳＴＳ）によって取り扱う。
１つ以上の論理チャネルで構成されることがよくある。
物理チャネルは、また、さまざまな電気的なインタフェ
ース上の問題を生じる可能性がある。直列通信機構の多
くは、類似したものであるが、その何れも、わずかに異
なる回線の終端、公称電圧レベル、及び他のパラメータ
上の仕様を備えているのが普通である。ＳＴＣは、これ
らの試験に関する問題を３つの基本リソース、すなわ
ち、パーソナリティモジュール（ＰＭ）、再構成可能ビ
ットプロセッサ（ＲＢＰ）、及び直列試験シーケンサ
（ＳＴＳ）によって取り扱う。
【００２１】パーソナリティモジュール（ＰＭ）は、Ｄ
ＵＴの物理チャネルに直接インタフェースするために用
いられる小規模の回路である。パーソナリティモジュー
ルは、特定の直列プロトコルに関して必要とされる、レ
ベルシフト、データコード化／解読、回線終端、及びク
ロック／フレーミング抽出を実施することになる。
ＵＴの物理チャネルに直接インタフェースするために用
いられる小規模の回路である。パーソナリティモジュー
ルは、特定の直列プロトコルに関して必要とされる、レ
ベルシフト、データコード化／解読、回線終端、及びク
ロック／フレーミング抽出を実施することになる。
【００２２】再構成可能ビットプロセッサ（ＲＢＰ）
は、直列ビットストリームの「フィルタ」要素である。
ＳＴＣには、２つ以上のＲＢＰが含まれており、該ＲＢ
Ｐは、直列ビットストリームについて低レベル処理を行
うためにユーザ指定による構築ブロック(building bloc
k)態様でストリング処理を施すことができる。一般に、
ＰＭとＳＴＳとの間に１つ以上のＲＢが接続される。Ｒ
ＢＰは、チャネル分割、すなわち、物理チャネルの複数
論理チャネルへの分割といった機能、及び、ＨＤＬＣビ
ットスタッフィング、フレーミング、及び、巡回冗長検
査といったレイヤ１のプロトコル処理を実施する。各Ｒ
ＢＰは、内部ＲＡＭを含むプログラマブルゲートアレイ
によ。り実施される。前記内部ＲＡＭは、ゲートアレイ
のプログラミングに用いられ、試験毎にＲＢＰの機能を
変更することを可能にするものである。プログラマブル
ゲートアレイの構成、ひいてはその機能は、ゲートアレ
イの内部ＲＡＭに「サーキットウェア」をロードするこ
とによって制御される。これにより、ＲＢＰを、簡単に
特定のプロトコルに合わせることが可能な一般的な直列
ビットストリーム処理アーキテクチャの一部にすること
が可能となる。
は、直列ビットストリームの「フィルタ」要素である。
ＳＴＣには、２つ以上のＲＢＰが含まれており、該ＲＢ
Ｐは、直列ビットストリームについて低レベル処理を行
うためにユーザ指定による構築ブロック(building bloc
k)態様でストリング処理を施すことができる。一般に、
ＰＭとＳＴＳとの間に１つ以上のＲＢが接続される。Ｒ
ＢＰは、チャネル分割、すなわち、物理チャネルの複数
論理チャネルへの分割といった機能、及び、ＨＤＬＣビ
ットスタッフィング、フレーミング、及び、巡回冗長検
査といったレイヤ１のプロトコル処理を実施する。各Ｒ
ＢＰは、内部ＲＡＭを含むプログラマブルゲートアレイ
によ。り実施される。前記内部ＲＡＭは、ゲートアレイ
のプログラミングに用いられ、試験毎にＲＢＰの機能を
変更することを可能にするものである。プログラマブル
ゲートアレイの構成、ひいてはその機能は、ゲートアレ
イの内部ＲＡＭに「サーキットウェア」をロードするこ
とによって制御される。これにより、ＲＢＰを、簡単に
特定のプロトコルに合わせることが可能な一般的な直列
ビットストリーム処理アーキテクチャの一部にすること
が可能となる。
【００２３】直列試験シーケンサ（ＳＴＳ）は、ユーザ
がＤＵＴの論理チャネルと物理チャネルの両方または一
方に対して試験パターンを加え、またそれらから試験パ
ターンを受け取ることを制御するための、ユーザプログ
ラマブル手段を提供する。該ＳＴＳを介して、ユーザ
は、高レベルデータのバッファリングされたフレームの
プログラム制御を行い、即ち、パーソナリティモジュー
ル及び再構成可能ビットプロセッサが、直列通信プロト
コルでしばしば遭遇する冗長な低レベル処理を取り扱
う。単一のＳＴＣで複数ＳＴＳが利用可能である。ま
た、複数のＳＴＳは、任意の物理チャネルにアクセスす
ることができ、該物理チャネル内の複数の論理チャネル
に対する同時アクセスが可能となる。
がＤＵＴの論理チャネルと物理チャネルの両方または一
方に対して試験パターンを加え、またそれらから試験パ
ターンを受け取ることを制御するための、ユーザプログ
ラマブル手段を提供する。該ＳＴＳを介して、ユーザ
は、高レベルデータのバッファリングされたフレームの
プログラム制御を行い、即ち、パーソナリティモジュー
ル及び再構成可能ビットプロセッサが、直列通信プロト
コルでしばしば遭遇する冗長な低レベル処理を取り扱
う。単一のＳＴＣで複数ＳＴＳが利用可能である。ま
た、複数のＳＴＳは、任意の物理チャネルにアクセスす
ることができ、該物理チャネル内の複数の論理チャネル
に対する同時アクセスが可能となる。
【００２４】４つのパーソナリティモジュールは、供試
装置に４つの直列インタフェースを接続する。該４つの
パーソナリティモジュールの各々は、１つ以上のＳＴＳ
モジュールに接続することが可能である。各ＳＴＳモジ
ュールには、４つの再構成可能ビットプロセッサ及び２
つの直列試験シーケンサが含まれている。パーソナリテ
ィモジュール間における、再構成可能ビットプロセッサ
を介した、及び、直列試験シーケンサへのデータの流れ
は、直列試験シーケンサによりプログラムすることが可
能である。パーソナリティモジュール、再構成可能ビッ
トプロセッサ、直列試験シーケンサ、及びフレキシブル
な相互接続を組み合わせることにより、直列ビットスト
リーム回路にとって極めて強力な試験システムが得られ
る。
装置に４つの直列インタフェースを接続する。該４つの
パーソナリティモジュールの各々は、１つ以上のＳＴＳ
モジュールに接続することが可能である。各ＳＴＳモジ
ュールには、４つの再構成可能ビットプロセッサ及び２
つの直列試験シーケンサが含まれている。パーソナリテ
ィモジュール間における、再構成可能ビットプロセッサ
を介した、及び、直列試験シーケンサへのデータの流れ
は、直列試験シーケンサによりプログラムすることが可
能である。パーソナリティモジュール、再構成可能ビッ
トプロセッサ、直列試験シーケンサ、及びフレキシブル
な相互接続を組み合わせることにより、直列ビットスト
リーム回路にとって極めて強力な試験システムが得られ
る。
【００２５】
【実施例】以下の説明は、現在のところ最良と考えられ
る本発明の実施態様である。この説明は、限定的な意味
に解釈すべきものではなく、単に、本発明の一般的な原
理を説明するためのものである。本発明の範囲は、特許
請求の範囲を基準にして決定するのが望ましい。
る本発明の実施態様である。この説明は、限定的な意味
に解釈すべきものではなく、単に、本発明の一般的な原
理を説明するためのものである。本発明の範囲は、特許
請求の範囲を基準にして決定するのが望ましい。
【００２６】本発明は、従来の基板試験装置と共に、複
雑なディジタル論理回路を備える基板、とりわけ、直列
通信回路を備えた基板の試験に用いられる試験システム
である。従来の基板試験装置は、汎用コンピュータ、及
び、ユーザインタフェースを備えており、一方、基板試
験装置内に含まれる本発明は、複雑な直列通信基板の試
験を可能にするフレキシブルなアーキテクチャを提供す
る。このアーキテクチャは、多数の特定の直列ビットス
トリームフォーマット及びプロトコルに対するインタフ
ェースを行うのに十分な一般性を有しているが、直列通
信試験用途に特有の要件を満たすのに十分な特殊性を有
している。
雑なディジタル論理回路を備える基板、とりわけ、直列
通信回路を備えた基板の試験に用いられる試験システム
である。従来の基板試験装置は、汎用コンピュータ、及
び、ユーザインタフェースを備えており、一方、基板試
験装置内に含まれる本発明は、複雑な直列通信基板の試
験を可能にするフレキシブルなアーキテクチャを提供す
る。このアーキテクチャは、多数の特定の直列ビットス
トリームフォーマット及びプロトコルに対するインタフ
ェースを行うのに十分な一般性を有しているが、直列通
信試験用途に特有の要件を満たすのに十分な特殊性を有
している。
【００２７】直列試験カード（ＳＴＣ）と呼ばれる本発
明は、４つの物理的な直列チャネルを介して、供試装置
（ＤＵＴ）に接続される。各物理チャネルは、最大８つ
の論理信号で構成される。これらの信号は、ＤＵＴとの
間で、送受信データ、クロック信号、フレーム信号、及
び制御信号を伝えるものである。８つの信号のそれぞれ
に関する機能は、直列チャネルのパーソナリティにより
決まる。パーソナリティの中には、８つの信号を全て明
示的に用いるものもあり、また、そのサブセットを利用
したり、複数の信号を組み合わせて１つの物理的なライ
ンにするものもある。さらに、複数の直列チャネルを組
み合わせて、各チャネル毎に９つ以上の信号が得られる
ようにすることもできる。チャネルの特性は、ＳＴＣ内
に位置するパーソナリティモジュールにより制御され
る。
明は、４つの物理的な直列チャネルを介して、供試装置
（ＤＵＴ）に接続される。各物理チャネルは、最大８つ
の論理信号で構成される。これらの信号は、ＤＵＴとの
間で、送受信データ、クロック信号、フレーム信号、及
び制御信号を伝えるものである。８つの信号のそれぞれ
に関する機能は、直列チャネルのパーソナリティにより
決まる。パーソナリティの中には、８つの信号を全て明
示的に用いるものもあり、また、そのサブセットを利用
したり、複数の信号を組み合わせて１つの物理的なライ
ンにするものもある。さらに、複数の直列チャネルを組
み合わせて、各チャネル毎に９つ以上の信号が得られる
ようにすることもできる。チャネルの特性は、ＳＴＣ内
に位置するパーソナリティモジュールにより制御され
る。
【００２８】直列通信の場合、単一チャネルは、１つ以
上の論理チャネルから構成される場合が多い。例えば、
ＩＳＤＮ基本速度Ｓバスは、２つのＢチャネル、１つの
Ｄチャネル、及び１つの維持チャネルから構成される。
ＩＳＤＮ基本速度チャネルのような物理チャネルの試験
は、これらの各論理チャネルを他のチャネルとは別個に
扱うことができる場合には、大幅に単純なものとなるの
が普通である。これは、ＨＤＬＣのような高レベルのプ
ロトコルが論理チャネルの１つで実行される場合に特に
あてはまる。物理チャネルはまた困難な電気的なインタ
フェース上の問題も呈する。直列通信機構の多くは、類
似したものであるが、その何れも、僅かに異なる回線の
終端、公称電圧レベル、及び他のパラメータ上の仕様を
備えているのが普通である。ＳＴＣは、これらの試験に
関する問題を３つの基本リソース、すなわち、パーソナ
リティモジュール、再構成可能ビットプロセッサ、及び
直列試験シーケンサにより取り扱う。
上の論理チャネルから構成される場合が多い。例えば、
ＩＳＤＮ基本速度Ｓバスは、２つのＢチャネル、１つの
Ｄチャネル、及び１つの維持チャネルから構成される。
ＩＳＤＮ基本速度チャネルのような物理チャネルの試験
は、これらの各論理チャネルを他のチャネルとは別個に
扱うことができる場合には、大幅に単純なものとなるの
が普通である。これは、ＨＤＬＣのような高レベルのプ
ロトコルが論理チャネルの１つで実行される場合に特に
あてはまる。物理チャネルはまた困難な電気的なインタ
フェース上の問題も呈する。直列通信機構の多くは、類
似したものであるが、その何れも、僅かに異なる回線の
終端、公称電圧レベル、及び他のパラメータ上の仕様を
備えているのが普通である。ＳＴＣは、これらの試験に
関する問題を３つの基本リソース、すなわち、パーソナ
リティモジュール、再構成可能ビットプロセッサ、及び
直列試験シーケンサにより取り扱う。
【００２９】パーソナリティモジュールは、ＤＵＴの物
理チャネルに直接インタフェースするために用いられる
小規模の回路である。パーソナリティモジュールは、特
定の物理プロトコルに関して必要とされる、レベルシフ
ト処理、データエンコード／デコード処理、回線の終
端、及びクロック／フレーミング抽出または挿入処理を
実施する。物理的に、パーソナリティモジュールは、供
試装置の特定の物理的プロトコルとＳＴＣ内で用いられ
る内部プロトコルとの間のインタフェースを提供するよ
うに設計されている。
理チャネルに直接インタフェースするために用いられる
小規模の回路である。パーソナリティモジュールは、特
定の物理プロトコルに関して必要とされる、レベルシフ
ト処理、データエンコード／デコード処理、回線の終
端、及びクロック／フレーミング抽出または挿入処理を
実施する。物理的に、パーソナリティモジュールは、供
試装置の特定の物理的プロトコルとＳＴＣ内で用いられ
る内部プロトコルとの間のインタフェースを提供するよ
うに設計されている。
【００３０】再構成可能ビットプロセッサ（ＲＢＰ）
は、直列ビットストリームの「フィルタ」要素である。
ＳＴＣには、２つ以上のＲＢＰが含まれており、該ＲＢ
Ｐは、直列ビットストリームについて低レベル処理を行
うために、構築ブロック態様で接続することができる。
ＲＢＰは、チャネル分割、すなわち、１つの物理チャネ
ルの複数論理チャネルへの分割といった機能、及び、Ｈ
ＤＬＣビットスタッフィング、フレーミング、及び巡回
冗長検査といったレイヤ１プロトコル処理を実施する。
各ＲＢＰは、ユーザが指定した態様でストリング処理を
施せるように同一のピン出力を備えている。ＲＢＰの機
能、すなわち、「フィルタリング作用」は、アプリケー
ション毎に変更する必要がある。各ＲＢＰは、内部ＲＡ
Ｍを備えたプログラマブルゲートアレイにより実施され
る。前記内部ＲＡＭは、ゲートアレイのプログラミング
に用いられるものである。該プログラマブルゲートアレ
イの構成ひいては機能は、該ゲートアレイの内部ＲＡＭ
に「サーキットウェア」をロードすることにより制御さ
れる。この思想により、ＲＢＰを、簡単に特定のプロト
コルに合わせることが可能な、一般的な直列ビットスト
リーム処理アーキテクチャの一部にすることができる。
は、直列ビットストリームの「フィルタ」要素である。
ＳＴＣには、２つ以上のＲＢＰが含まれており、該ＲＢ
Ｐは、直列ビットストリームについて低レベル処理を行
うために、構築ブロック態様で接続することができる。
ＲＢＰは、チャネル分割、すなわち、１つの物理チャネ
ルの複数論理チャネルへの分割といった機能、及び、Ｈ
ＤＬＣビットスタッフィング、フレーミング、及び巡回
冗長検査といったレイヤ１プロトコル処理を実施する。
各ＲＢＰは、ユーザが指定した態様でストリング処理を
施せるように同一のピン出力を備えている。ＲＢＰの機
能、すなわち、「フィルタリング作用」は、アプリケー
ション毎に変更する必要がある。各ＲＢＰは、内部ＲＡ
Ｍを備えたプログラマブルゲートアレイにより実施され
る。前記内部ＲＡＭは、ゲートアレイのプログラミング
に用いられるものである。該プログラマブルゲートアレ
イの構成ひいては機能は、該ゲートアレイの内部ＲＡＭ
に「サーキットウェア」をロードすることにより制御さ
れる。この思想により、ＲＢＰを、簡単に特定のプロト
コルに合わせることが可能な、一般的な直列ビットスト
リーム処理アーキテクチャの一部にすることができる。
【００３１】直列試験シーケンサ（ＳＴＳ）により、ユ
ーザが、ＤＵＴの論理チャネルと物理チャネルの両方ま
たは一方に対して試験パターンを加え、またそれらから
試験パターンを受け取ることを制御するための手段が得
られる。ＳＴＳを介して、ユーザは、高レベルデータの
バッファリングされたフレームのプログラム制御を行
い、即ち、パーソナリティモジュール及び再構成可能ビ
ットプロセッサが、直列通信プロトコルの冗長な低レベ
ル処理を取り扱う。低レベルデータへのアクセスは、デ
バックモード及び診断モードで利用することが可能であ
る。単一のＳＴＣで８つのＳＴＳが利用できる。最大４
つのＳＴＳが、所与の１つの物理チャネルにアクセスす
ることが可能であり、これにより、該物理チャネル内の
４つの論理的チャネルに対する同時アクセスが可能とな
る。ＲＢＰは、一般にパーソナリティモジュールとＳＴ
Ｓとの間に接続される。１つのＳＴＣで利用することが
可能なＲＢＰは１６個存在し、ＳＴＳの各対毎に４つず
つ存在する。
ーザが、ＤＵＴの論理チャネルと物理チャネルの両方ま
たは一方に対して試験パターンを加え、またそれらから
試験パターンを受け取ることを制御するための手段が得
られる。ＳＴＳを介して、ユーザは、高レベルデータの
バッファリングされたフレームのプログラム制御を行
い、即ち、パーソナリティモジュール及び再構成可能ビ
ットプロセッサが、直列通信プロトコルの冗長な低レベ
ル処理を取り扱う。低レベルデータへのアクセスは、デ
バックモード及び診断モードで利用することが可能であ
る。単一のＳＴＣで８つのＳＴＳが利用できる。最大４
つのＳＴＳが、所与の１つの物理チャネルにアクセスす
ることが可能であり、これにより、該物理チャネル内の
４つの論理的チャネルに対する同時アクセスが可能とな
る。ＲＢＰは、一般にパーソナリティモジュールとＳＴ
Ｓとの間に接続される。１つのＳＴＣで利用することが
可能なＲＢＰは１６個存在し、ＳＴＳの各対毎に４つず
つ存在する。
【００３２】パーソナリティモジュール、再構成可能ビ
ットプロセッサ、及び直列試験シーケンサの相互接続に
ついて、図に関連して以下で説明する。
ットプロセッサ、及び直列試験シーケンサの相互接続に
ついて、図に関連して以下で説明する。
【００３３】図１は、本発明を汎用基板試験装置に組み
込んだ状態で示すブロック図である。同図において、基
板試験装置100は、供試装置102の回路を試験するために
用いられる。２つ以上の供試装置を同時に試験すること
が可能である。該基板試験装置100は、汎用コンピュー
タ機能と基板試験装置のユーザに対するユーザインタフ
ェースとを提供するシステム制御器108を備えている。
パターン記憶式シーケンサ及びピンカードモジュール10
4は、刺激バス112及び応答バス110を介して供試装置に
接続される。該パターン記憶式シーケンサモジュール10
4は、供試装置の試験に必要な回路内試験機能を提供す
る。該パターン記憶式シーケンサ104は、バス114を介し
てシステム制御器108に接続される。システム制御器108
及びパターン記憶式シーケンサ104は、従来設計のもの
であり、いくつかのメーカから容易に入手可能なもので
ある。こうした装置の１つに、カリフォルニア州パロア
ルト所在のヒューレットパッカード社製のモデル3070が
ある。
込んだ状態で示すブロック図である。同図において、基
板試験装置100は、供試装置102の回路を試験するために
用いられる。２つ以上の供試装置を同時に試験すること
が可能である。該基板試験装置100は、汎用コンピュー
タ機能と基板試験装置のユーザに対するユーザインタフ
ェースとを提供するシステム制御器108を備えている。
パターン記憶式シーケンサ及びピンカードモジュール10
4は、刺激バス112及び応答バス110を介して供試装置に
接続される。該パターン記憶式シーケンサモジュール10
4は、供試装置の試験に必要な回路内試験機能を提供す
る。該パターン記憶式シーケンサ104は、バス114を介し
てシステム制御器108に接続される。システム制御器108
及びパターン記憶式シーケンサ104は、従来設計のもの
であり、いくつかのメーカから容易に入手可能なもので
ある。こうした装置の１つに、カリフォルニア州パロア
ルト所在のヒューレットパッカード社製のモデル3070が
ある。
【００３４】本発明の直列試験カード106は、供試装置1
02の複雑な試験を行うように設計されている。該直列試
験カードは、刺激バス112を介して供試装置を刺激する
ための入力信号を送る一方、応答バス110を介して該供
試装置からの応答信号を受信する。直列試験カード106
は、ホストバス116を介して、システム制御器ひいては
ユーザとの通信を行う。基板試験装置100は、複数の直
列試験カード106を備えることが可能であり、該複数の
直列試験カード106は、互いに通信を行い、また、トリ
ガバス118を介してパターン記憶式シーケンサ104と通信
を行う。パターン記憶式シーケンサ104及びシステム制
御器108は、従来設計のものであるが、本発明の直列試
験カード106により提供される試験を補足するものであ
る。
02の複雑な試験を行うように設計されている。該直列試
験カードは、刺激バス112を介して供試装置を刺激する
ための入力信号を送る一方、応答バス110を介して該供
試装置からの応答信号を受信する。直列試験カード106
は、ホストバス116を介して、システム制御器ひいては
ユーザとの通信を行う。基板試験装置100は、複数の直
列試験カード106を備えることが可能であり、該複数の
直列試験カード106は、互いに通信を行い、また、トリ
ガバス118を介してパターン記憶式シーケンサ104と通信
を行う。パターン記憶式シーケンサ104及びシステム制
御器108は、従来設計のものであるが、本発明の直列試
験カード106により提供される試験を補足するものであ
る。
【００３５】図２は、図１の直列試験カード106のブロ
ック図である。同図において、直列試験カード106は、
４つのＳＴＳモジュール202に接続された４つのパーソ
ナリティモジュール204を備えている。パーソナリティ
モジュール204とＳＴＳモジュール202との接続は、４つ
のＳＴＳ相互接続バス206及びプログラミングバス208を
介して行われる。ＳＴＳモジュール202は、トリガバス1
18を介して互いに接続され、ホストバス116を介してシ
ステム制御器108（図１）に接続される。パーソナリテ
ィモジュール204と供試装置との間での通信は、各パー
ソナリティモジュール204が接続された刺激バス112と、
４つのパーソナリティモジュール204の全てに接続され
た応答バス110とを介して行われる。
ック図である。同図において、直列試験カード106は、
４つのＳＴＳモジュール202に接続された４つのパーソ
ナリティモジュール204を備えている。パーソナリティ
モジュール204とＳＴＳモジュール202との接続は、４つ
のＳＴＳ相互接続バス206及びプログラミングバス208を
介して行われる。ＳＴＳモジュール202は、トリガバス1
18を介して互いに接続され、ホストバス116を介してシ
ステム制御器108（図１）に接続される。パーソナリテ
ィモジュール204と供試装置との間での通信は、各パー
ソナリティモジュール204が接続された刺激バス112と、
４つのパーソナリティモジュール204の全てに接続され
た応答バス110とを介して行われる。
【００３６】ＳＴＳモジュール及びパーソナリティモジ
ュールの独特な直列相互接続アーキテクチャにより、直
列データ送受信経路構成のソフトウェア制御が可能にな
る。４つのＳＴＳ相互接続バス206の各々は、実際に
は、３つの別個のサブバス、すなわち、データ送信バ
ス、データ受信バス、及び制御バスから構成される。該
制御バスは、制御／ステータスバス、並びに、パーソナ
リティモジュール204からの割込ラインを実施する信号
を含む。図２に示すように、各パーソナリティモジュー
ル204は、ＳＴＳ相互接続バス206のうちの１つにしか接
続されていない。一方、各ＳＴＳモジュール202は、該
ＳＴＳ相互接続バス206のうちの３つに接続されてい
る。これにより、大きなフレキシビリティを得ることが
でき、ＳＴＳモジュールを供試装置に接続する場合に最
大で３つのパーソナリティモジュール204を介して全て
をソフトウェアのプログラミングにより行うことが可能
になる。
ュールの独特な直列相互接続アーキテクチャにより、直
列データ送受信経路構成のソフトウェア制御が可能にな
る。４つのＳＴＳ相互接続バス206の各々は、実際に
は、３つの別個のサブバス、すなわち、データ送信バ
ス、データ受信バス、及び制御バスから構成される。該
制御バスは、制御／ステータスバス、並びに、パーソナ
リティモジュール204からの割込ラインを実施する信号
を含む。図２に示すように、各パーソナリティモジュー
ル204は、ＳＴＳ相互接続バス206のうちの１つにしか接
続されていない。一方、各ＳＴＳモジュール202は、該
ＳＴＳ相互接続バス206のうちの３つに接続されてい
る。これにより、大きなフレキシビリティを得ることが
でき、ＳＴＳモジュールを供試装置に接続する場合に最
大で３つのパーソナリティモジュール204を介して全て
をソフトウェアのプログラミングにより行うことが可能
になる。
【００３７】プログラミングバス208は、パーソナリテ
ィモジュール中のプログラマブルゲートアレイにプログ
ラミング情報を送るために用いられる。各ＳＴＳモジュ
ール20は、それぞれ、パーソナリティモジュール204の
うちの１つにプログラミング情報を送る。
ィモジュール中のプログラマブルゲートアレイにプログ
ラミング情報を送るために用いられる。各ＳＴＳモジュ
ール20は、それぞれ、パーソナリティモジュール204の
うちの１つにプログラミング情報を送る。
【００３８】図３は、図２のＳＴＳモジュール202のブ
ロック図である。同図において、ＳＴＳモジュール202
は、４つの再構成可能ビットプロセッサ402,404,406,40
8及び２つの直列試験シーケンサ410,412を備えている。
ＲＢＰ及びＳＴＳは、４つの相互接続バス414,416,417,
418で相互に接続される。ＳＴＳとＲＢＰの相互接続
は、各ＲＢＰ毎にアクティブなダウンストリームポート
0または1を選択し、及び各ＳＴＳ毎にアクティブなポー
ト0,1,または2を選択することにより構成される。
ロック図である。同図において、ＳＴＳモジュール202
は、４つの再構成可能ビットプロセッサ402,404,406,40
8及び２つの直列試験シーケンサ410,412を備えている。
ＲＢＰ及びＳＴＳは、４つの相互接続バス414,416,417,
418で相互に接続される。ＳＴＳとＲＢＰの相互接続
は、各ＲＢＰ毎にアクティブなダウンストリームポート
0または1を選択し、及び各ＳＴＳ毎にアクティブなポー
ト0,1,または2を選択することにより構成される。
【００３９】このＳＴＳモジュールとＳＴＣ内のパーソ
ナリティモジュールとの独特な直列相互接続アーキテク
チャにより、直列データ送受信経路構成のソフトウェア
制御が可能になる。ＤＵＴからの直列データは、１つ以
上のＳＴＳへの途中で１つのパーソナリティモジュール
及び１つ以上のＲＢＰを通過する。データがその移動時
にたどる正確な経路は、直列相互接続のプログラミン
グ、及びパーソナリティモジュール及びＲＢＰにプログ
ラムされた特定の機能によって決まる。
ナリティモジュールとの独特な直列相互接続アーキテク
チャにより、直列データ送受信経路構成のソフトウェア
制御が可能になる。ＤＵＴからの直列データは、１つ以
上のＳＴＳへの途中で１つのパーソナリティモジュール
及び１つ以上のＲＢＰを通過する。データがその移動時
にたどる正確な経路は、直列相互接続のプログラミン
グ、及びパーソナリティモジュール及びＲＢＰにプログ
ラムされた特定の機能によって決まる。
【００４０】４つのＳＴＳ相互接続バス414,416,417,41
8によって、４つのＲＢＰ402,404,406,408を様々な態様
で相互接続することが可能になる。例えば、ＳＴＳモジ
ュール410は、そのポート0からＳＴＳ相互接続バス414
を介してＲＢＰモジュール402の入力に出力を送ること
が可能であり、該ＲＢＰモジュール402の出力は、ＳＴ
Ｓモジュール202のポート2又はポート1へと直接進むこ
とができる。前記ＳＴＳモジュール410はまた、そのポ
ート2からＲＢＰモジュール406へと出力を送ることも可
能であり、該ＲＢＰモジュール406は、そのポート1から
ＳＴＳ相互接続バス416を介してＲＢＰモジュール408に
出力を送ることが可能であり、該ＲＢＰモジュール408
は、次いでそのポート0からＲＢＰモジュール402へと出
力を送り、ここから、ＳＴＳモジュール202のポート2ま
たはポート1を介して出力を送り、こうして、３つのＲ
ＢＰモジュールが順次用いられることになる。
8によって、４つのＲＢＰ402,404,406,408を様々な態様
で相互接続することが可能になる。例えば、ＳＴＳモジ
ュール410は、そのポート0からＳＴＳ相互接続バス414
を介してＲＢＰモジュール402の入力に出力を送ること
が可能であり、該ＲＢＰモジュール402の出力は、ＳＴ
Ｓモジュール202のポート2又はポート1へと直接進むこ
とができる。前記ＳＴＳモジュール410はまた、そのポ
ート2からＲＢＰモジュール406へと出力を送ることも可
能であり、該ＲＢＰモジュール406は、そのポート1から
ＳＴＳ相互接続バス416を介してＲＢＰモジュール408に
出力を送ることが可能であり、該ＲＢＰモジュール408
は、次いでそのポート0からＲＢＰモジュール402へと出
力を送り、ここから、ＳＴＳモジュール202のポート2ま
たはポート1を介して出力を送り、こうして、３つのＲ
ＢＰモジュールが順次用いられることになる。
【００４１】プログラミングバス208は、ＲＢＰ402,40
4,406,408の各々と、ＳＴＳモジュールに接続されたパ
ーソナリティモジュールとにプログラミング情報を送る
ために、下方のＳＴＳ412により使用される。該バス
は、直列データを伝送するものであり、各ＲＢＰ及びＰ
Ｍに対して「デイジーチェーン」接続されている。
4,406,408の各々と、ＳＴＳモジュールに接続されたパ
ーソナリティモジュールとにプログラミング情報を送る
ために、下方のＳＴＳ412により使用される。該バス
は、直列データを伝送するものであり、各ＲＢＰ及びＰ
Ｍに対して「デイジーチェーン」接続されている。
【００４２】図４は、図２のＳＴＳ相互接続バス206を
詳細に示す説明図である。同図には、ＳＴＳ相互接続バ
スを構成する３つのサブバス、すなわち、複数の信号を
各々が伝送する送信バス402、受信バス404、及び制御／
ステータスバスが示されている。送信バス402内の送信
データ（ＴＤ）信号408には、送信バスを介して上流側
モジュールから下流側モジュールへと送られる直列デー
タビットが含まれている。ＳＴＳまたはＲＢＰを上流側
モジュールとする一方、ＲＢＰまたはＰＭを下流側モジ
ュールとすることが可能である。送信クロック（ＴＣ
Ｌ）信号410は、送信データ（ＴＤ）信号408のビットが
有効になるときを規定する連続的なクロックである。送
信クロックイネーブル（ＴＣＥ）信号412は、送信クロ
ックが有効になるときを規定するために用いられ、従っ
て、送信データのクロックを行うことが可能なときを識
別するものとなる。送信フレーム同期（ＴＦＳ）信号41
4は、各フレームの開始及び終了を規定する。受信バス4
04は、送信バス402の信号に対応する一組の信号を伝送
する。受信データ（ＲＤ）信号416には、受信中の直列
ビットストリームが含まれる。受信クロック（ＲＣＬ）
信号418は、受信データ信号の各ビットがどこで生じる
かを規定し、受信クロックイネーブル（ＲＣＥ）信号42
0は、受信クロックが有効になるときを規定し、従っ
て、ＲＤ信号416のクロックを行うことが可能なときを
識別するものとなる。受信フレーム同期（ＲＦＳ）信号
422は、ＲＤ信号416内における各フレームの最初のビッ
トと最後のビットとを規定する。
詳細に示す説明図である。同図には、ＳＴＳ相互接続バ
スを構成する３つのサブバス、すなわち、複数の信号を
各々が伝送する送信バス402、受信バス404、及び制御／
ステータスバスが示されている。送信バス402内の送信
データ（ＴＤ）信号408には、送信バスを介して上流側
モジュールから下流側モジュールへと送られる直列デー
タビットが含まれている。ＳＴＳまたはＲＢＰを上流側
モジュールとする一方、ＲＢＰまたはＰＭを下流側モジ
ュールとすることが可能である。送信クロック（ＴＣ
Ｌ）信号410は、送信データ（ＴＤ）信号408のビットが
有効になるときを規定する連続的なクロックである。送
信クロックイネーブル（ＴＣＥ）信号412は、送信クロ
ックが有効になるときを規定するために用いられ、従っ
て、送信データのクロックを行うことが可能なときを識
別するものとなる。送信フレーム同期（ＴＦＳ）信号41
4は、各フレームの開始及び終了を規定する。受信バス4
04は、送信バス402の信号に対応する一組の信号を伝送
する。受信データ（ＲＤ）信号416には、受信中の直列
ビットストリームが含まれる。受信クロック（ＲＣＬ）
信号418は、受信データ信号の各ビットがどこで生じる
かを規定し、受信クロックイネーブル（ＲＣＥ）信号42
0は、受信クロックが有効になるときを規定し、従っ
て、ＲＤ信号416のクロックを行うことが可能なときを
識別するものとなる。受信フレーム同期（ＲＦＳ）信号
422は、ＲＤ信号416内における各フレームの最初のビッ
トと最後のビットとを規定する。
【００４３】制御／ステータスバス406には、制御また
はステータスデータの直列ビットを含む制御／ステータ
スデータ（Ｃ／ＳＤ）信号424が含まれる。更に、制御
／ステータスクロック（Ｃ／ＳＣＬ）信号428がＣ／Ｓ
Ｄ信号424の各ビットを規定し、制御／ステータスフレ
ーム同期（Ｃ／ＳＦＳ）信号426がＣ／ＳＤ424内におけ
る各フレームの始端を規定する。割込み信号430は、下
流側モジュールによるＳＴＳの割込みを可能にするもの
である。
はステータスデータの直列ビットを含む制御／ステータ
スデータ（Ｃ／ＳＤ）信号424が含まれる。更に、制御
／ステータスクロック（Ｃ／ＳＣＬ）信号428がＣ／Ｓ
Ｄ信号424の各ビットを規定し、制御／ステータスフレ
ーム同期（Ｃ／ＳＦＳ）信号426がＣ／ＳＤ424内におけ
る各フレームの始端を規定する。割込み信号430は、下
流側モジュールによるＳＴＳの割込みを可能にするもの
である。
【００４４】ＳＴＣは、典型的にはＤＵＴの試験に使用
され、２つ以上の非同期プロセスが同時に行われる。プ
ロセス間の通信には、ＳＴＣ内のＳＴＳプロセッサ間、
及び、ＳＴＣとシステム制御器108との間での信号伝達
が必要となる。ＳＴＣトリガバス118は、これらの通信
上の要件を満たすものである。
され、２つ以上の非同期プロセスが同時に行われる。プ
ロセス間の通信には、ＳＴＣ内のＳＴＳプロセッサ間、
及び、ＳＴＣとシステム制御器108との間での信号伝達
が必要となる。ＳＴＣトリガバス118は、これらの通信
上の要件を満たすものである。
【００４５】ＳＴＳは、他のＳＴＳまたはシステム制御
器108に関するトリガバス118上のトリガ信号をモニタし
生成するようにプログラムすることができる。該トリガ
バスは、64タイムスロットフレーム構造を有する直列デ
ータハイウェイとして実施される。各タイムスロットは
4ビットを含み、総合データ速度は５Mbit/secである。
タイムスロット毎に４ビットが存在し、及び各フレーム
毎に64のタイムスロットが存在するので、１つのフレー
ムは256のビットを含むことになる。１フレームの256ビ
ットの期間における低下(low-going)パルスによって、
個々の各フレームが区切られる。
器108に関するトリガバス118上のトリガ信号をモニタし
生成するようにプログラムすることができる。該トリガ
バスは、64タイムスロットフレーム構造を有する直列デ
ータハイウェイとして実施される。各タイムスロットは
4ビットを含み、総合データ速度は５Mbit/secである。
タイムスロット毎に４ビットが存在し、及び各フレーム
毎に64のタイムスロットが存在するので、１つのフレー
ムは256のビットを含むことになる。１フレームの256ビ
ットの期間における低下(low-going)パルスによって、
個々の各フレームが区切られる。
【００４６】トリガバス118（図１）は、ＳＴＳブロッ
ク410,412の間（図３）、複数のＳＴＳモジュールの202
間、及びＳＴＳモジュール202とシステム制御器108との
間における通信に加えて、試験装置100が複数の直列試
験カード106を含む場合には、複数の直列試験カード間
における通信も可能にする。図５は、図１のトリガバス
118を詳細に示すものである。次に、同図において、ト
リガバス118は、トリガバス118上の直列データを伝える
トリガデータ信号502を含む。トリガクロック信号504
は、トリガデータ信号502におけるデータの各ビットを
規定し、トリガフレーム同期信号506は、トリガデータ
信号502における情報の各フレームの始端と終端を規定
する。大域停止信号508は、試験装置全体の処理を停止
させるために用いられる。各ＳＴＳには、トリガバス11
8の各フレーム内の１スロットが割り当てられる。各Ｓ
ＴＳは、そのスロットを利用してトリガ情報を他のＳＴ
Ｓに送る。
ク410,412の間（図３）、複数のＳＴＳモジュールの202
間、及びＳＴＳモジュール202とシステム制御器108との
間における通信に加えて、試験装置100が複数の直列試
験カード106を含む場合には、複数の直列試験カード間
における通信も可能にする。図５は、図１のトリガバス
118を詳細に示すものである。次に、同図において、ト
リガバス118は、トリガバス118上の直列データを伝える
トリガデータ信号502を含む。トリガクロック信号504
は、トリガデータ信号502におけるデータの各ビットを
規定し、トリガフレーム同期信号506は、トリガデータ
信号502における情報の各フレームの始端と終端を規定
する。大域停止信号508は、試験装置全体の処理を停止
させるために用いられる。各ＳＴＳには、トリガバス11
8の各フレーム内の１スロットが割り当てられる。各Ｓ
ＴＳは、そのスロットを利用してトリガ情報を他のＳＴ
Ｓに送る。
【００４７】図６は、図３のＲＢＰモジュールを詳細に
示すブロック図である。同図において、ＲＢＰモジュー
ル402は、論理セルアレイ（ＬＣＡ）とも呼ばれるフィ
ールドプログラマブルゲートアレイ602を備えている。
該論理セルアレイは、カリフォルニア州サンノゼのXILi
nx Inc.製、XILinx3000ファミリーの論理セルアレイと
いった工業規格部品である。前記フィールドプログラマ
ブルゲートアレイ602に関するプログラミング命令は、
プログラミングバス208を介して送られた後に内部ラン
ダムアクセスメモリに記憶される。２つの同一のＳＴＳ
相互接続バスの下流側インタフェース610,612を用い
て、このＲＢＰと別のＲＢＰまたはパーソナリティモジ
ュールとのインタフェースがとられる。ＳＴＳ相互接続
バスの上流側インタフェース608は、別のＲＢＰの下流
側またはＳＴＳに接続することができる。
示すブロック図である。同図において、ＲＢＰモジュー
ル402は、論理セルアレイ（ＬＣＡ）とも呼ばれるフィ
ールドプログラマブルゲートアレイ602を備えている。
該論理セルアレイは、カリフォルニア州サンノゼのXILi
nx Inc.製、XILinx3000ファミリーの論理セルアレイと
いった工業規格部品である。前記フィールドプログラマ
ブルゲートアレイ602に関するプログラミング命令は、
プログラミングバス208を介して送られた後に内部ラン
ダムアクセスメモリに記憶される。２つの同一のＳＴＳ
相互接続バスの下流側インタフェース610,612を用い
て、このＲＢＰと別のＲＢＰまたはパーソナリティモジ
ュールとのインタフェースがとられる。ＳＴＳ相互接続
バスの上流側インタフェース608は、別のＲＢＰの下流
側またはＳＴＳに接続することができる。
【００４８】図７は、図３の２つの同一のＳＴＳブロッ
クを詳細に示すブロック図である。ここで、同図におい
て、ＳＴＳ404は、ランダムアクセスメモリ704に記憶さ
れているユーザ命令の処理に用いられるプロセッサ702
を備えている。該プロセッサ702によりホストバス116が
使用され、制御器108を介してユーザとのインタフェー
スがとられる。また、前記プロセッサ702によりトリガ
バスインタフェース706が使用され、トリガバス118を介
して他のＳＴＳとの通信が行われる。並列／直列交換器
708は、プロセッサのアドレス／データバス710からの並
列データを直列データへと変換するために用いられる。
該直列データは、ＳＴＳ相互接続バス414,416,417,418
に接続されたポート712,714,716のうちの１つに送信す
るためのものである。マルチプレクサ718は、プロセッ
サ702が特定のポート712,714,又は716を選択して利用す
るために用いられる。直列／並列変換器720は、プロセ
ッサ702がポート712,714,716のうちの１つからデータを
受信するために用いられ、マルチプレクサ722は特定の
ポートを選択するために用いられる。制御／ステータス
バスインタフェース724は、プロセッサ702がポート712,
714,716のうちの１つの制御／ステータスラインを介し
て通信を行うために用いられる。マルチプレクサ726に
よって特定のポートが選択される。割込みバス728は、
バス制御器708,720,724及び全ての下流側モジュール並
びにトリガバスインタフェース706からの割込み信号を
受け取って、割込み制御器730に送る。割込み制御器730
は、割込みに優先順位をつけて、プロセッサ割込み信号
732をプロセッサ702に提供する。プログラミングバス20
8は、プログラミング情報をＲＢＰ及びＰＭに送るため
に用いられる。
クを詳細に示すブロック図である。ここで、同図におい
て、ＳＴＳ404は、ランダムアクセスメモリ704に記憶さ
れているユーザ命令の処理に用いられるプロセッサ702
を備えている。該プロセッサ702によりホストバス116が
使用され、制御器108を介してユーザとのインタフェー
スがとられる。また、前記プロセッサ702によりトリガ
バスインタフェース706が使用され、トリガバス118を介
して他のＳＴＳとの通信が行われる。並列／直列交換器
708は、プロセッサのアドレス／データバス710からの並
列データを直列データへと変換するために用いられる。
該直列データは、ＳＴＳ相互接続バス414,416,417,418
に接続されたポート712,714,716のうちの１つに送信す
るためのものである。マルチプレクサ718は、プロセッ
サ702が特定のポート712,714,又は716を選択して利用す
るために用いられる。直列／並列変換器720は、プロセ
ッサ702がポート712,714,716のうちの１つからデータを
受信するために用いられ、マルチプレクサ722は特定の
ポートを選択するために用いられる。制御／ステータス
バスインタフェース724は、プロセッサ702がポート712,
714,716のうちの１つの制御／ステータスラインを介し
て通信を行うために用いられる。マルチプレクサ726に
よって特定のポートが選択される。割込みバス728は、
バス制御器708,720,724及び全ての下流側モジュール並
びにトリガバスインタフェース706からの割込み信号を
受け取って、割込み制御器730に送る。割込み制御器730
は、割込みに優先順位をつけて、プロセッサ割込み信号
732をプロセッサ702に提供する。プログラミングバス20
8は、プログラミング情報をＲＢＰ及びＰＭに送るため
に用いられる。
【００４９】全ての直列ビットストリームは、４つの特
性、すなわち、物理仕様、記号同期法、フレーミング
法、及びビットグループ識別子を備えている。
性、すなわち、物理仕様、記号同期法、フレーミング
法、及びビットグループ識別子を備えている。
【００５０】物理仕様は、ビットストリームの電気特
性、及びビットストリームに関して規定された論理レベ
ルまたは状態の数を表すものである。
性、及びビットストリームに関して規定された論理レベ
ルまたは状態の数を表すものである。
【００５１】直列ビットストリームは、本質的にビット
で構成されているので、各ビットストリームは、該ビッ
トストリーム内のビット境界の所定の区切り方を有して
いる。ビットストリームを受信するモジュールは、記号
同期化法を利用してそのビット境界を突き止とめる。ビ
ットストリームの記号同期化法は、各信号の境界を規定
するための専用の信号線を有する明示的なもの、また
は、直列データへとエンコードされてデータと同じ物理
線を介して送信される記号同期化情報を有する暗黙的な
ものの何れかである。
で構成されているので、各ビットストリームは、該ビッ
トストリーム内のビット境界の所定の区切り方を有して
いる。ビットストリームを受信するモジュールは、記号
同期化法を利用してそのビット境界を突き止とめる。ビ
ットストリームの記号同期化法は、各信号の境界を規定
するための専用の信号線を有する明示的なもの、また
は、直列データへとエンコードされてデータと同じ物理
線を介して送信される記号同期化情報を有する暗黙的な
ものの何れかである。
【００５２】ビットが直列ビットストリーム内の記号へ
とグループ化されるだけでなく、記号もフレーム中にグ
ループ化されるのが普通である。従って、記号同期化法
に加えて、直列ビットストリームはフレーム同期化法も
有しているのが普通である。記号同期化法の場合と同様
に、フレーム同期化法は、専用信号線でフレームを規定
する明示的なものと、フレーミング情報が直列データで
エンコードされて同じ物理線を介して送信される暗黙的
なものとの何れかとすることができる。暗黙フレーミン
グ法は、集群(bunched)フレーミングパターンと分散フ
レーミングパターンとの何れかを用いることができる。
集群フレーミングパターンは、連続したビットのグルー
プで構成され、一方、分散フレーミングパターンは、デ
ータビットが散在するビットグループから構成される。
１つのフレームの終端と次のフレームの始端との間の時
間間隔は、フレーム間ギャップと呼ばれる。このギャッ
プは、ゼロまたは非ゼロの長さを有することができる。
該ギャップの長さが非ゼロの場合、ギャップにフレーム
間充填パターンが充填される。
とグループ化されるだけでなく、記号もフレーム中にグ
ループ化されるのが普通である。従って、記号同期化法
に加えて、直列ビットストリームはフレーム同期化法も
有しているのが普通である。記号同期化法の場合と同様
に、フレーム同期化法は、専用信号線でフレームを規定
する明示的なものと、フレーミング情報が直列データで
エンコードされて同じ物理線を介して送信される暗黙的
なものとの何れかとすることができる。暗黙フレーミン
グ法は、集群(bunched)フレーミングパターンと分散フ
レーミングパターンとの何れかを用いることができる。
集群フレーミングパターンは、連続したビットのグルー
プで構成され、一方、分散フレーミングパターンは、デ
ータビットが散在するビットグループから構成される。
１つのフレームの終端と次のフレームの始端との間の時
間間隔は、フレーム間ギャップと呼ばれる。このギャッ
プは、ゼロまたは非ゼロの長さを有することができる。
該ギャップの長さが非ゼロの場合、ギャップにフレーム
間充填パターンが充填される。
【００５３】直列ビットストリームは、２つ以上の独立
したチャネルの情報を同時に伝えることがよくある。こ
の特性は、スイッチングまたは多重化とも呼ばれる。該
多重化は、明示的または暗黙的なものとすることができ
る。明示的な多重化の場合、各フレームは、各多重化チ
ャネルからの一群の情報を含む。フレーム境界は、ビッ
トグループ化の基準を提供する。ＩＳＤＮ信号は、明示
的に多重化されたビットストリームの一例である。
したチャネルの情報を同時に伝えることがよくある。こ
の特性は、スイッチングまたは多重化とも呼ばれる。該
多重化は、明示的または暗黙的なものとすることができ
る。明示的な多重化の場合、各フレームは、各多重化チ
ャネルからの一群の情報を含む。フレーム境界は、ビッ
トグループ化の基準を提供する。ＩＳＤＮ信号は、明示
的に多重化されたビットストリームの一例である。
【００５４】また、暗黙的な多重化の場合には、各フレ
ームは、多重化チャネルのうちの１つのみからの情報グ
ループを含む。該情報に関連するチャネルは、ビットス
トリームへとエンコードされる。暗示的な多重化の一例
として、各フレームのアドレスフィールドによりチャネ
ルが規定される高レベルデータリンク制御（ＨＤＬＣ）
プロトコルがある。
ームは、多重化チャネルのうちの１つのみからの情報グ
ループを含む。該情報に関連するチャネルは、ビットス
トリームへとエンコードされる。暗示的な多重化の一例
として、各フレームのアドレスフィールドによりチャネ
ルが規定される高レベルデータリンク制御（ＨＤＬＣ）
プロトコルがある。
【００５５】本発明は、パーソナリティモジュールを利
用して、各種の直列プロトコルを、ＳＴＳ相互接続バス
206（図２）で用いられる共通の直列プロトコルへと変
換する。パーソナリティモジュールは、検査される各直
列プロトコルに適応するための幾つかの独特な設計を有
するものとなる。さらに、パーソナリティモジュール
は、その各種プロトコル毎の再構成を可能にするプログ
ラマブルゲートアレイを備えることができる。また、Ｓ
ＴＳ内で各種パーソナリティモジュールを交換して様々
な直列プロトコルを試験することも可能である。すなわ
ち、特定の直列プロトコルについて用いられるパーソナ
リティモジュールは、基板試験装置100内に取りつけ、
試験の完了時に除去することが可能である。
用して、各種の直列プロトコルを、ＳＴＳ相互接続バス
206（図２）で用いられる共通の直列プロトコルへと変
換する。パーソナリティモジュールは、検査される各直
列プロトコルに適応するための幾つかの独特な設計を有
するものとなる。さらに、パーソナリティモジュール
は、その各種プロトコル毎の再構成を可能にするプログ
ラマブルゲートアレイを備えることができる。また、Ｓ
ＴＳ内で各種パーソナリティモジュールを交換して様々
な直列プロトコルを試験することも可能である。すなわ
ち、特定の直列プロトコルについて用いられるパーソナ
リティモジュールは、基板試験装置100内に取りつけ、
試験の完了時に除去することが可能である。
【００５６】図８は、図２のパーソナリティモジュール
を詳細に示すブロック図である。同図において、パーソ
ナリティモジュール204は、特定の直列プロトコルのた
めに独特の設計が施された回路要素を備えている。該パ
ーソナリティモジュールは、プログラミングバス208を
介してＳＴＳからプログラムすることが可能な論理セル
アレイとも呼ばれる１つ以上のフィールドプログラマブ
ルゲートアレイを備えることも可能である。パーソナリ
ティモジュール204は、刺激バス112を用いて、供試装置
に信号を送り、応答バス110を介して該供試装置から応
答情報を受け取る。ＳＴＳ相互接続バスインタフェース
802は、パーソナリティモジュール204がＳＴＳ相互接続
バス206のうちの１つに接続するために用いられる（図
２）。該パーソナリティモジュール204には、状態クロ
ック804及び電圧基準806も供給される。
を詳細に示すブロック図である。同図において、パーソ
ナリティモジュール204は、特定の直列プロトコルのた
めに独特の設計が施された回路要素を備えている。該パ
ーソナリティモジュールは、プログラミングバス208を
介してＳＴＳからプログラムすることが可能な論理セル
アレイとも呼ばれる１つ以上のフィールドプログラマブ
ルゲートアレイを備えることも可能である。パーソナリ
ティモジュール204は、刺激バス112を用いて、供試装置
に信号を送り、応答バス110を介して該供試装置から応
答情報を受け取る。ＳＴＳ相互接続バスインタフェース
802は、パーソナリティモジュール204がＳＴＳ相互接続
バス206のうちの１つに接続するために用いられる（図
２）。該パーソナリティモジュール204には、状態クロ
ック804及び電圧基準806も供給される。
【００５７】図９は、ＩＳＤＮ供試装置に対するテスタ
として構成された直列試験カードのブロック図を示して
いる。同図において、ＩＳＤＮ供試装置であるカード90
2は、パーソナリティモジュール904に接続される直列信
号968を送出する。パーソナリティモジュール904は、イ
ンタフェース918上のＩＳＤＮ信号をバス920に適したＳ
ＴＳ相互接続バスフォーマットへと変換し、該信号を、
チャネルスプリッタとして各々構成された一対のＲＢＰ
906,908に送る。ＲＢＰチャネルスプリッタ906は、該Ｉ
ＳＤＮ信号から２つのＢチャネルＢ1,Ｂ2を抽出し、こ
の信号をＳＴＳ相互接続バス922を介してＳＴＳ914に送
る。ＲＢＰチャネルスプリッタ908は、前記ＩＳＤＮ信
号からＤチャネルを抽出し、該ＤチャネルをＳＴＳ相互
接続バス924を介してビットフィルタとして構成された
ＲＢＰ912に送る。ＲＢＰビットフィルタ912は、前記Ｄ
チャネルからアドレス、制御、及びデータ情報を抽出
し、該情報をＳＴＳ相互接続バス928を介してＳＴＳ916
に送る。データはまた、ＳＴＳから、ＲＢＰ906,908,91
2及びＰＭ904を介してＤＵＴ902に送られる。
として構成された直列試験カードのブロック図を示して
いる。同図において、ＩＳＤＮ供試装置であるカード90
2は、パーソナリティモジュール904に接続される直列信
号968を送出する。パーソナリティモジュール904は、イ
ンタフェース918上のＩＳＤＮ信号をバス920に適したＳ
ＴＳ相互接続バスフォーマットへと変換し、該信号を、
チャネルスプリッタとして各々構成された一対のＲＢＰ
906,908に送る。ＲＢＰチャネルスプリッタ906は、該Ｉ
ＳＤＮ信号から２つのＢチャネルＢ1,Ｂ2を抽出し、こ
の信号をＳＴＳ相互接続バス922を介してＳＴＳ914に送
る。ＲＢＰチャネルスプリッタ908は、前記ＩＳＤＮ信
号からＤチャネルを抽出し、該ＤチャネルをＳＴＳ相互
接続バス924を介してビットフィルタとして構成された
ＲＢＰ912に送る。ＲＢＰビットフィルタ912は、前記Ｄ
チャネルからアドレス、制御、及びデータ情報を抽出
し、該情報をＳＴＳ相互接続バス928を介してＳＴＳ916
に送る。データはまた、ＳＴＳから、ＲＢＰ906,908,91
2及びＰＭ904を介してＤＵＴ902に送られる。
【００５８】図１０は、図９のＩＳＤＮ信号918を詳細
に示す説明図である。同図には、ＤＵＴインタフェース
918（図９）上に生じるＩＳＤＮ信号が、３状態の論理
信号1002としてグラフで示されている。ＩＳＤＮ信号の
構成の詳細については、1985年のCCITT レッドブック第
3巻、III.5におけるCCITT「Recommendations of theSer
ies I, Integrated Services Digital Network(ISDN)」
で知ることができる。ダイヤグラム1002に示す信号レベ
ルを表すニーモニックが、ダイヤグラムの上に一連の２
進数字及び英字1004として示されている。各ニーモニッ
ク1004の上には、信号1002における論理チャネルを識別
する対応する英字1006がある。
に示す説明図である。同図には、ＤＵＴインタフェース
918（図９）上に生じるＩＳＤＮ信号が、３状態の論理
信号1002としてグラフで示されている。ＩＳＤＮ信号の
構成の詳細については、1985年のCCITT レッドブック第
3巻、III.5におけるCCITT「Recommendations of theSer
ies I, Integrated Services Digital Network(ISDN)」
で知ることができる。ダイヤグラム1002に示す信号レベ
ルを表すニーモニックが、ダイヤグラムの上に一連の２
進数字及び英字1004として示されている。各ニーモニッ
ク1004の上には、信号1002における論理チャネルを識別
する対応する英字1006がある。
【００５９】図１０の上方に示す基本フレーム速度のＩ
ＳＤＮ信号は、２つのＢチャネルと１つのＤチャネル並
びに他の情報を含んでいる。図１１は、図９のＳＴＳ相
互接続バス920上の信号の詳細を示している。同図にお
いて、図示の信号は、パーソナリティモジュール904
が、基本フレーム速度のＩＳＤＮ信号に含まれている２
つのＢチャネルと１つのＤチャネルとに関する情報を除
いた全ての無関係な情報を抽出した結果である。ＰＭ90
4はまた、ＩＳＤＮ信号918の1002（図10）に示す３レベ
ル信号を、グラフ1102で示すＳＴＳ相互バス920の２値
信号へと変換している。グラフ1102の上方には、該グラ
フの信号1102のニーモニック表現1104がある。該ニーモ
ニック表現1104の上方は、２進ビットの各々を含む論理
チャネルの記述である。図１１には示されていないが、
ＰＭ904は、ＩＳＤＮ信号から暗黙的なクロック情報及
びフレーム情報を抽出し、該情報をＳＴＳ相互接続バス
920における明示的なクロック情報及びフレーム情報へ
と変換している。
ＳＤＮ信号は、２つのＢチャネルと１つのＤチャネル並
びに他の情報を含んでいる。図１１は、図９のＳＴＳ相
互接続バス920上の信号の詳細を示している。同図にお
いて、図示の信号は、パーソナリティモジュール904
が、基本フレーム速度のＩＳＤＮ信号に含まれている２
つのＢチャネルと１つのＤチャネルとに関する情報を除
いた全ての無関係な情報を抽出した結果である。ＰＭ90
4はまた、ＩＳＤＮ信号918の1002（図10）に示す３レベ
ル信号を、グラフ1102で示すＳＴＳ相互バス920の２値
信号へと変換している。グラフ1102の上方には、該グラ
フの信号1102のニーモニック表現1104がある。該ニーモ
ニック表現1104の上方は、２進ビットの各々を含む論理
チャネルの記述である。図１１には示されていないが、
ＰＭ904は、ＩＳＤＮ信号から暗黙的なクロック情報及
びフレーム情報を抽出し、該情報をＳＴＳ相互接続バス
920における明示的なクロック情報及びフレーム情報へ
と変換している。
【００６０】図１１に示すＳＴＳ相互接続バス920上の
信号はチャネルスプリッタ906に接続される。該チャネ
ルスプリッタ906は、ＳＴＳ相互接続バス920からＢチャ
ネル情報を抽出し、ＳＴＳ914に対するＳＴＳ相互接続
バス922にＢチャネルデータのみを送る。従って、次い
でＳＴＳ914は、プログラムに基づいて該Ｂチャネルデ
ータを分析して、試験結果を判定する。
信号はチャネルスプリッタ906に接続される。該チャネ
ルスプリッタ906は、ＳＴＳ相互接続バス920からＢチャ
ネル情報を抽出し、ＳＴＳ914に対するＳＴＳ相互接続
バス922にＢチャネルデータのみを送る。従って、次い
でＳＴＳ914は、プログラムに基づいて該Ｂチャネルデ
ータを分析して、試験結果を判定する。
【００６１】図１１に示す信号を含むＳＴＳ相互接続バ
ス920はまた、チャネルスプリッタ908にも接続される。
該チャネルスプリッタ908は、図１１に示す信号からＤ
チャネル情報のみを抽出し、該Ｄチャネル情報をＳＴＳ
相互接続バス924を介してビットフィルタ912に送る。該
ビットフィルタ912は、前記Ｄチャネルからアドレス、
制御、及びデータ情報を抽出し、この情報をＳＴＳ相互
接続バス928を介して第２のＳＴＳ916に送る。該第２の
ＳＴＳ916は、ＳＴＳ914により試験されたＢチャネル情
報とは別個に前記情報の試験を行う。
ス920はまた、チャネルスプリッタ908にも接続される。
該チャネルスプリッタ908は、図１１に示す信号からＤ
チャネル情報のみを抽出し、該Ｄチャネル情報をＳＴＳ
相互接続バス924を介してビットフィルタ912に送る。該
ビットフィルタ912は、前記Ｄチャネルからアドレス、
制御、及びデータ情報を抽出し、この情報をＳＴＳ相互
接続バス928を介して第２のＳＴＳ916に送る。該第２の
ＳＴＳ916は、ＳＴＳ914により試験されたＢチャネル情
報とは別個に前記情報の試験を行う。
【００６２】図１２は、図９のパーソナリティモジュー
ルを詳細に示すブロック図である。、同図において、供
試装置からのデータは、応答バス110を介してパーソナ
リティモジュール904に入り、受信データデコーダ1202
により受信される。図１０に関して説明したように、応
答バス110上のデータは３レベルフォーマットである。
受信データデコーダ1202は、応答バス110上の３レベル
フォーマットのデータを２進ＴＴＬフォーマットへと変
換し、該データを内部バス1212を介して送信／受信レイ
ヤ１ＬＣＡ1206に送る。レイヤ１プロセッサ106は、Ｉ
ＳＤＮ信号からクロック及びフレーム同期情報を抽出
し、この独立した情報をＩＳＤＮデータと共に内部バス
1214を介してＲＢＰ ＬＣＡ1208に送る。該ＲＢＰ ＬＣ
Ａ1208は、ＳＴＳ相互接続バス920の受信セクションを
介してチャネルスプリッタ906,908へと送られるＢチャ
ネル及びＤチャネルを除きＩＳＤＮ信号から全てのチャ
ネル情報を除去する。ＳＴＳ相互接続バス920の送信セ
クションを介して送信情報を受信すると、ＲＢＰ ＬＣ
Ａは、該情報をＩＳＤＮバスに関して完成させるために
必要なチャネルを追加し、これを内部バス1216を介して
送信／受信レイヤ１ＬＣＡ1206に送る。該レイヤ１プロ
セッサ1206は、バス1216から外部クロック情報を取り出
し、該情報をＩＳＤＮ信号に埋め込み、完成したＩＳＤ
Ｎ信号を内部バス1218を介して送信データエンコーダ12
04に送る。該送信データエンコーダ1204は、前記信号
を、バス1218の内部２進ＴＴＬレベルから、刺激バス11
2を介してＤＵＴに送るのに適した３レベルフォーマッ
トへと変換する。
ルを詳細に示すブロック図である。、同図において、供
試装置からのデータは、応答バス110を介してパーソナ
リティモジュール904に入り、受信データデコーダ1202
により受信される。図１０に関して説明したように、応
答バス110上のデータは３レベルフォーマットである。
受信データデコーダ1202は、応答バス110上の３レベル
フォーマットのデータを２進ＴＴＬフォーマットへと変
換し、該データを内部バス1212を介して送信／受信レイ
ヤ１ＬＣＡ1206に送る。レイヤ１プロセッサ106は、Ｉ
ＳＤＮ信号からクロック及びフレーム同期情報を抽出
し、この独立した情報をＩＳＤＮデータと共に内部バス
1214を介してＲＢＰ ＬＣＡ1208に送る。該ＲＢＰ ＬＣ
Ａ1208は、ＳＴＳ相互接続バス920の受信セクションを
介してチャネルスプリッタ906,908へと送られるＢチャ
ネル及びＤチャネルを除きＩＳＤＮ信号から全てのチャ
ネル情報を除去する。ＳＴＳ相互接続バス920の送信セ
クションを介して送信情報を受信すると、ＲＢＰ ＬＣ
Ａは、該情報をＩＳＤＮバスに関して完成させるために
必要なチャネルを追加し、これを内部バス1216を介して
送信／受信レイヤ１ＬＣＡ1206に送る。該レイヤ１プロ
セッサ1206は、バス1216から外部クロック情報を取り出
し、該情報をＩＳＤＮ信号に埋め込み、完成したＩＳＤ
Ｎ信号を内部バス1218を介して送信データエンコーダ12
04に送る。該送信データエンコーダ1204は、前記信号
を、バス1218の内部２進ＴＴＬレベルから、刺激バス11
2を介してＤＵＴに送るのに適した３レベルフォーマッ
トへと変換する。
【００６３】図１３及び図１４は、Ｂチャネルスプリッ
タ906（図９）及びＤチャネルスプリッタ908（図９）の
両方に用いられるＲＢＰチャネルスプリッタを示すブロ
ック図である。パーソナリティモジュール904（図９)
は、Ｂ及びＤチャネルデータを除く全てをＩＳＤＮ信号
から除去しており、該データが、バス920を介してＲＢ
Ｐチャネルスプリッタ906及びＲＢＰチャネルスプリッ
タ908に送られる。それらのチャネルスプリッタは、望
ましくないデータをストリームから除去し、所望のデー
タをＳＴＳを介して直接送る。従って、チャネルスプリ
ッタ906及びチャネルスプリッタ908に関する回路構成は
両方とも同じである。ＳＴＳ916によって制御情報が送
られて、ＢチャネルとＤチャネルの何れを除去すべきか
が識別される。以下の説明は、チャネルスプリッタに関
する一般的な解説であり、制御情報の記憶及び利用がど
こで行われるか識別するものである。図１３は、チャネ
ルスプリッタ内の受信回路のブロック図、図１４は、チ
ャネルスプリッタ内の受信回路のブロック図を示してい
る。これらのブロック図で示された回路は、ＳＴＳが、
ＲＢＰ内のプログラマブルゲートアレイにプログラミン
グ情報を送り、ゲートアレイ内のゲートを接続して回路
をなすようにすることにより、形成される。
タ906（図９）及びＤチャネルスプリッタ908（図９）の
両方に用いられるＲＢＰチャネルスプリッタを示すブロ
ック図である。パーソナリティモジュール904（図９)
は、Ｂ及びＤチャネルデータを除く全てをＩＳＤＮ信号
から除去しており、該データが、バス920を介してＲＢ
Ｐチャネルスプリッタ906及びＲＢＰチャネルスプリッ
タ908に送られる。それらのチャネルスプリッタは、望
ましくないデータをストリームから除去し、所望のデー
タをＳＴＳを介して直接送る。従って、チャネルスプリ
ッタ906及びチャネルスプリッタ908に関する回路構成は
両方とも同じである。ＳＴＳ916によって制御情報が送
られて、ＢチャネルとＤチャネルの何れを除去すべきか
が識別される。以下の説明は、チャネルスプリッタに関
する一般的な解説であり、制御情報の記憶及び利用がど
こで行われるか識別するものである。図１３は、チャネ
ルスプリッタ内の受信回路のブロック図、図１４は、チ
ャネルスプリッタ内の受信回路のブロック図を示してい
る。これらのブロック図で示された回路は、ＳＴＳが、
ＲＢＰ内のプログラマブルゲートアレイにプログラミン
グ情報を送り、ゲートアレイ内のゲートを接続して回路
をなすようにすることにより、形成される。
【００６４】ここで図１３を参照する。受信データ入力
（ＲＤ ＩＮ）信号1314は入力レジスタ1310に接続され
る。該入力レジスタ1310には、受信クロックイネーブル
入力（ＲＥＣ ＩＮ）信号1316及び受信クロック（ＲＣ
Ｌ）信号1318も接続される。ＲＣＬ信号1318は、ＲＣＥ
ＩＮ信号1316が活動状態になる毎にＲＤ ＩＮ1314を
入力レジスタにクロック入力する。入力レジスタ1310
は、ＲＣＬ信号1318を受信する出力レジスタ1312に接続
される。該出力レジスタ1312の出力は、受信データ出力
（ＲＤ ＯＵＴ）信号1322である。クロックイネーブル
制御回路1308は、ＲＥＣ ＩＮ信号1316並びに受信フレ
ーム同期（ＲＦＳ）信号1324を受信する。
（ＲＤ ＩＮ）信号1314は入力レジスタ1310に接続され
る。該入力レジスタ1310には、受信クロックイネーブル
入力（ＲＥＣ ＩＮ）信号1316及び受信クロック（ＲＣ
Ｌ）信号1318も接続される。ＲＣＬ信号1318は、ＲＣＥ
ＩＮ信号1316が活動状態になる毎にＲＤ ＩＮ1314を
入力レジスタにクロック入力する。入力レジスタ1310
は、ＲＣＬ信号1318を受信する出力レジスタ1312に接続
される。該出力レジスタ1312の出力は、受信データ出力
（ＲＤ ＯＵＴ）信号1322である。クロックイネーブル
制御回路1308は、ＲＥＣ ＩＮ信号1316並びに受信フレ
ーム同期（ＲＦＳ）信号1324を受信する。
【００６５】データストリームからＢチャネルとＤチャ
ネルの何れを除去すべきかの識別を行う制御情報は、ア
ドレスカウンタ1304によるアドレス指定を受けるＲＡＭ
1302中に記憶される。この制御情報は、クロックイネー
ブルカウンタ1306に接続され、クロックイネーブル制御
回路1308にゲート制御を加えて、ＢチャネルまたはＤチ
ャネルを除去する。Ｄチャネルが除去されている場合、
クロックイネーブルカウンタ1306は、１フレームの最初
の16ビットをカウントし、１フレームの最初の16ビット
によってＢチャネルデータがＳＴＳ914に送られている
際にクロックイネーブル制御回路1308の受信クロックイ
ネーブル出力（ＲＣＥ ＯＵＴ）信号1320を活動状態に
させる。該フレームの最後の２ビットの間に、クロック
イネーブル制御回路1308は、ＲＣＥ出力信号1320を非活
動状態にし、これにより、該フレームのＤチャネルビッ
トが該フレームから除去されることになる。
ネルの何れを除去すべきかの識別を行う制御情報は、ア
ドレスカウンタ1304によるアドレス指定を受けるＲＡＭ
1302中に記憶される。この制御情報は、クロックイネー
ブルカウンタ1306に接続され、クロックイネーブル制御
回路1308にゲート制御を加えて、ＢチャネルまたはＤチ
ャネルを除去する。Ｄチャネルが除去されている場合、
クロックイネーブルカウンタ1306は、１フレームの最初
の16ビットをカウントし、１フレームの最初の16ビット
によってＢチャネルデータがＳＴＳ914に送られている
際にクロックイネーブル制御回路1308の受信クロックイ
ネーブル出力（ＲＣＥ ＯＵＴ）信号1320を活動状態に
させる。該フレームの最後の２ビットの間に、クロック
イネーブル制御回路1308は、ＲＣＥ出力信号1320を非活
動状態にし、これにより、該フレームのＤチャネルビッ
トが該フレームから除去されることになる。
【００６６】Ｂチャネルが除去されている場合、ＲＡＭ
1302中の制御情報は、クロックイネーブルカウンタ及び
クロックイネーブル制御回路により、フレームの２つの
Ｄチャネルビット期間中にＲＣＥ ＯＵＴ信号1320が活
動状態にされ、フレームの16のＢチャネルビット期間中
にＲＣＥ ＯＵＴ信号1320が非活動状態にされるように
設定されることになる。
1302中の制御情報は、クロックイネーブルカウンタ及び
クロックイネーブル制御回路により、フレームの２つの
Ｄチャネルビット期間中にＲＣＥ ＯＵＴ信号1320が活
動状態にされ、フレームの16のＢチャネルビット期間中
にＲＣＥ ＯＵＴ信号1320が非活動状態にされるように
設定されることになる。
【００６７】図１４にはチャネルスプリッタの送信側が
示されている。同図において、アドレスカウンタ1304及
びＲＡＭ1302は、図１３に関連して既述の受信側と同じ
である。また、ＲＡＭ1302中の制御情報は、Ｂチャネル
とＤチャネルのどちらを除去すべきかを示すものとな
る。送信データ入力（ＴＤ ＩＮ）信号1338は入力レジ
スタ1332に接続され、該レジスタ1332の出力は出力レジ
スタ1336に接続される。該出力レジスタ1336の出力は、
送信データ出力（ＴＤ ＯＵＴ）信号である。送信クロ
ックイネーブル出力（ＴＣＥ ＯＵＴ）信号1340が活動
状態になる毎に、送信クロック（ＴＣＬ）信号1342によ
って入力レジスタ1332にデータがクロック入力される。
クロックイネーブル制御回路及びクロックイネーブルカ
ウンタは、ＲＡＭ1302中の制御情報の設定に応じて、フ
レームのＢチャネルビットとＤチャネルビットとの何れ
かの期間中に、ＴＣＥ ＯＵＴ信号1340を活動状態にす
る。フレーム同期制御回路1334は、送信フレーム同期入
力（ＴＦＳ ＩＮ）信号1350を受信するが、第１のビッ
トが送信されることになるまで該信号を遅延させ、該第
１のビットが送信された時点で、送信フレーム同期出力
（ＴＦＳ ＯＵＴ）信号1344を活動状態にする。
示されている。同図において、アドレスカウンタ1304及
びＲＡＭ1302は、図１３に関連して既述の受信側と同じ
である。また、ＲＡＭ1302中の制御情報は、Ｂチャネル
とＤチャネルのどちらを除去すべきかを示すものとな
る。送信データ入力（ＴＤ ＩＮ）信号1338は入力レジ
スタ1332に接続され、該レジスタ1332の出力は出力レジ
スタ1336に接続される。該出力レジスタ1336の出力は、
送信データ出力（ＴＤ ＯＵＴ）信号である。送信クロ
ックイネーブル出力（ＴＣＥ ＯＵＴ）信号1340が活動
状態になる毎に、送信クロック（ＴＣＬ）信号1342によ
って入力レジスタ1332にデータがクロック入力される。
クロックイネーブル制御回路及びクロックイネーブルカ
ウンタは、ＲＡＭ1302中の制御情報の設定に応じて、フ
レームのＢチャネルビットとＤチャネルビットとの何れ
かの期間中に、ＴＣＥ ＯＵＴ信号1340を活動状態にす
る。フレーム同期制御回路1334は、送信フレーム同期入
力（ＴＦＳ ＩＮ）信号1350を受信するが、第１のビッ
トが送信されることになるまで該信号を遅延させ、該第
１のビットが送信された時点で、送信フレーム同期出力
（ＴＦＳ ＯＵＴ）信号1344を活動状態にする。
【００６８】図１５は、図９のビットフィルタ回路912
を詳細に示すブロック図である。該フィルタは、高レベ
ルデータリンク制御プロトコル（ＨＤＬＣ）のサブセッ
トを用いるＩＳＤＮ信号のＤチャネルについて作用する
よう設計されている。ＨＤＬＣプロトコルの場合、フレ
ームを区切るフラグバイトは、６つの１ビットを有して
いる。ＨＤＬＣプロトコルは、フラグ文字の期間を除き
一連の６つの１ビットの発生を許容しないものである。
通常、１つのデータストリームで６つの１ビットが生じ
る場合にはいつでも、ＨＤＬＣデータの送り手は、５番
目の１ビットの後に０ビットを挿入し、その受け手は、
該０ビットを除去する。また、ＨＤＬＣプロトコルは、
各フレームの最後にフレームチェックシーケンス情報を
有する。Ｄチャネルプロトコルのより完全な説明につい
ては、1990年にマグローヒル社（McGraw Hill Inc.）か
ら刊行のゲリー・シー・ケスラー（Gary C. Kessler）
による「ISDN, Concepts, Facilities, and Services」
第88頁において知ることができる。図１５のブロック図
で示した回路は、再構成可能ビットプロセッサにおける
プログラマブルゲートアレイの接続をプログラムするこ
とにより形成される。それらのプログラミングビット
は、試験の開始前にＳＴＳモジュールからダウンロード
される。
を詳細に示すブロック図である。該フィルタは、高レベ
ルデータリンク制御プロトコル（ＨＤＬＣ）のサブセッ
トを用いるＩＳＤＮ信号のＤチャネルについて作用する
よう設計されている。ＨＤＬＣプロトコルの場合、フレ
ームを区切るフラグバイトは、６つの１ビットを有して
いる。ＨＤＬＣプロトコルは、フラグ文字の期間を除き
一連の６つの１ビットの発生を許容しないものである。
通常、１つのデータストリームで６つの１ビットが生じ
る場合にはいつでも、ＨＤＬＣデータの送り手は、５番
目の１ビットの後に０ビットを挿入し、その受け手は、
該０ビットを除去する。また、ＨＤＬＣプロトコルは、
各フレームの最後にフレームチェックシーケンス情報を
有する。Ｄチャネルプロトコルのより完全な説明につい
ては、1990年にマグローヒル社（McGraw Hill Inc.）か
ら刊行のゲリー・シー・ケスラー（Gary C. Kessler）
による「ISDN, Concepts, Facilities, and Services」
第88頁において知ることができる。図１５のブロック図
で示した回路は、再構成可能ビットプロセッサにおける
プログラマブルゲートアレイの接続をプログラムするこ
とにより形成される。それらのプログラミングビット
は、試験の開始前にＳＴＳモジュールからダウンロード
される。
【００６９】ここで図１５を参照する。制御ステータス
インタフェース1402は、マイクロプロセッサ1422に制御
を加えて、再構成可能ビットプロセッサ912のポート０
とポート１との何れかを選択する。受信信号は、バス14
24を介して受信され、各フレームの始端と終端からフラ
グバイトを除去するフラグストリッパ1404へと接続され
る。フラグストリッパがフラグバイトを除去した後、該
信号がゼロビットストリッパ1406へと送られ、該ゼロビ
ットストリッパ1406において該データ中の５番目のビッ
トに続く０が除去される。この５番目のビットは、デー
タ中に間違ったフラグバイトが混じるのを回避するため
にプロトコルに挿入されるものであり、従って、データ
受信時には取り除く必要のあるものである。全ての０ビ
ットを除去した後、該信号は、フレームチェック認証ブ
ロック1408に送られ、フレームの終端におけるフレーム
シーケンス情報がチェックされ、次いで該情報が除去さ
れる。次いで、信号はマルチプレクサ1418に送られる。
該マルチプレクサ1418は、ＳＴＳにより制御ステータス
インタフェース1402を介して制御され、フラグストリッ
パ1404、ゼロビットストリッパ1406、及びフレームチェ
ックシーケンス認証ブロック1408により処理された処理
データの選択に用いられる。ユーザがＨＤＬＣ処理のバ
イパスを所望する場合には、マルチプレクサを利用して
バス1424から生データを選択することも可能である。該
選択の後、受信データは、バス1426を介して上流側へと
送られる。
インタフェース1402は、マイクロプロセッサ1422に制御
を加えて、再構成可能ビットプロセッサ912のポート０
とポート１との何れかを選択する。受信信号は、バス14
24を介して受信され、各フレームの始端と終端からフラ
グバイトを除去するフラグストリッパ1404へと接続され
る。フラグストリッパがフラグバイトを除去した後、該
信号がゼロビットストリッパ1406へと送られ、該ゼロビ
ットストリッパ1406において該データ中の５番目のビッ
トに続く０が除去される。この５番目のビットは、デー
タ中に間違ったフラグバイトが混じるのを回避するため
にプロトコルに挿入されるものであり、従って、データ
受信時には取り除く必要のあるものである。全ての０ビ
ットを除去した後、該信号は、フレームチェック認証ブ
ロック1408に送られ、フレームの終端におけるフレーム
シーケンス情報がチェックされ、次いで該情報が除去さ
れる。次いで、信号はマルチプレクサ1418に送られる。
該マルチプレクサ1418は、ＳＴＳにより制御ステータス
インタフェース1402を介して制御され、フラグストリッ
パ1404、ゼロビットストリッパ1406、及びフレームチェ
ックシーケンス認証ブロック1408により処理された処理
データの選択に用いられる。ユーザがＨＤＬＣ処理のバ
イパスを所望する場合には、マルチプレクサを利用して
バス1424から生データを選択することも可能である。該
選択の後、受信データは、バス1426を介して上流側へと
送られる。
【００７０】送信データは、バス1428を介して上流側モ
ジュールから受信され、各フレームにフレームチェック
シーケンス情報を付加するフレームチェックアペンダ14
16に接続される。フレームチェックシーケンス情報が付
加された後、該信号は、ゼロビット挿入装置1412に送ら
れ、該ゼロビット挿入装置1412において、誤フラグバイ
トを回避するために５つの１ビットからなる各シーケン
スの後に１つの０ビットが挿入される。該ゼロビットの
挿入後、該信号はフラグアペンダ1410に送られ、該フラ
グアペンダ1410において、各フレームの始端と終端にフ
ラグが付加される。次に、該信号は、マルチプレクサ14
20に通されて、生データ1428とＨＤＬＣ処理データとの
間の選択が行われ、その結果がマルチプレクサ1422に送
られ、次いで、制御ステータスインタフェース1402によ
り選択されたポートに応じて、ポート０またはポート１
を介してデータ出力が送出されることになる。
ジュールから受信され、各フレームにフレームチェック
シーケンス情報を付加するフレームチェックアペンダ14
16に接続される。フレームチェックシーケンス情報が付
加された後、該信号は、ゼロビット挿入装置1412に送ら
れ、該ゼロビット挿入装置1412において、誤フラグバイ
トを回避するために５つの１ビットからなる各シーケン
スの後に１つの０ビットが挿入される。該ゼロビットの
挿入後、該信号はフラグアペンダ1410に送られ、該フラ
グアペンダ1410において、各フレームの始端と終端にフ
ラグが付加される。次に、該信号は、マルチプレクサ14
20に通されて、生データ1428とＨＤＬＣ処理データとの
間の選択が行われ、その結果がマルチプレクサ1422に送
られ、次いで、制御ステータスインタフェース1402によ
り選択されたポートに応じて、ポート０またはポート１
を介してデータ出力が送出されることになる。
【００７１】図１６ないし図１８は、ＤＵＴ902内のＩ
ＳＤＮ回路に対する試験を実施するためのＳＴＳに含ま
れるソフトウェアのフローチャートを示している。図１
６は、試験に合わせたＳＴＳ、ＲＢＰ、及びパーソナリ
ティモジュールのセットアップに必要なソフトウェアを
示している。図１７は、ＩＳＤＮ信号のＤ論理チャネル
を処理するためにＳＴＳ916で実施される処理を示し、
図１８は、ＩＳＤＮ信号のＢ論理チャネルについてＳＴ
Ｓ914で実施される処理を示している。
ＳＤＮ回路に対する試験を実施するためのＳＴＳに含ま
れるソフトウェアのフローチャートを示している。図１
６は、試験に合わせたＳＴＳ、ＲＢＰ、及びパーソナリ
ティモジュールのセットアップに必要なソフトウェアを
示している。図１７は、ＩＳＤＮ信号のＤ論理チャネル
を処理するためにＳＴＳ916で実施される処理を示し、
図１８は、ＩＳＤＮ信号のＢ論理チャネルについてＳＴ
Ｓ914で実施される処理を示している。
【００７２】図１６、図１７、及び図１８を参照する。
試験の開始時、これらの図面のソフトウェアはシステム
制御器108（図１）によって開始される。プロセスを開
始すると、ブロック1502では、パーソナリティモジュー
ル904に含まれる２つのプログラマブルゲートアレイ
（ＬＣＡ）回路にプログラミング情報をダウンロードす
ることにより、パーソナリティモジュール904がセット
アップされる。ブロック1504では、命令を送出して、パ
ーソナリティモジュール904の刺激バス及び応答バスを
バス918を介してＤＵＴ902に接続させる。次いで、ブロ
ック1506では、プログラミングコードをＲＢＰ906,908
に送り、それらをチャネルスプリッタとしてセットアッ
プする。次いで、ブロック1508では、プログラミングコ
ードをＲＢＰ912に送り、それがＤ論理チャネル用のビ
ットフィルタをなすようにする。ブロック1510では、ト
リガバス118を介してトリガ信号を送り、図１７のＤチ
ャネルプロセス及び図１８のＢチャネルプロセスを開始
させる。これらのプロセスは、図１６の残りのコードと
並列に実行される。次いで、ブロック1512では、そのプ
ロセスが完了するのを待ち、ブロック1514で、これらの
プロセスの結果を得る。ブロック1516では、試験に合格
したか否かの判定が行われ、試験に合格しなかった場合
には、ブロック1516からブロック1518に移行し、試験装
置100により、当該基板が試験に落ちたことを表す物理
的なマーキング（典型的にはインクスタンプによる）が
該基板に対して施される。次いで、ブロック1522では、
テスト装置100により、ＤＵＴが試験環境内の故障領域
へと送られる。また、試験に合格すると、ブロック1516
からブロック1520に移行し、当該基板を試験環境内の合
格領域へ案内した後、呼出側のプログラム(caller)へと
戻る。
試験の開始時、これらの図面のソフトウェアはシステム
制御器108（図１）によって開始される。プロセスを開
始すると、ブロック1502では、パーソナリティモジュー
ル904に含まれる２つのプログラマブルゲートアレイ
（ＬＣＡ）回路にプログラミング情報をダウンロードす
ることにより、パーソナリティモジュール904がセット
アップされる。ブロック1504では、命令を送出して、パ
ーソナリティモジュール904の刺激バス及び応答バスを
バス918を介してＤＵＴ902に接続させる。次いで、ブロ
ック1506では、プログラミングコードをＲＢＰ906,908
に送り、それらをチャネルスプリッタとしてセットアッ
プする。次いで、ブロック1508では、プログラミングコ
ードをＲＢＰ912に送り、それがＤ論理チャネル用のビ
ットフィルタをなすようにする。ブロック1510では、ト
リガバス118を介してトリガ信号を送り、図１７のＤチ
ャネルプロセス及び図１８のＢチャネルプロセスを開始
させる。これらのプロセスは、図１６の残りのコードと
並列に実行される。次いで、ブロック1512では、そのプ
ロセスが完了するのを待ち、ブロック1514で、これらの
プロセスの結果を得る。ブロック1516では、試験に合格
したか否かの判定が行われ、試験に合格しなかった場合
には、ブロック1516からブロック1518に移行し、試験装
置100により、当該基板が試験に落ちたことを表す物理
的なマーキング（典型的にはインクスタンプによる）が
該基板に対して施される。次いで、ブロック1522では、
テスト装置100により、ＤＵＴが試験環境内の故障領域
へと送られる。また、試験に合格すると、ブロック1516
からブロック1520に移行し、当該基板を試験環境内の合
格領域へ案内した後、呼出側のプログラム(caller)へと
戻る。
【００７３】ブロック1510においてＤチャネルプロセス
が開始すると、制御はブロック1530からの別プロセスに
入り（図１６)、パーソナリティモジュール904、チャネ
ルスプリッタ906,908、及びＲＢＰビットフィルタ912の
プロセスを起動させる。次いで、ブロック1532におい
て、プロセッサからの試験が開始した旨の肯定応答を待
ち、次いでブロック1534において、ビットフィルタ91
2、チャネルスプリッタ908、及びパーソナリティモジュ
ール904を通るＩＳＤＮ信号のＤ論理チャネルを介して
制御信号を送ることにより、供試装置への接続を確立す
る。次いで、ブロック1536では、Ｂチャネルプロセスを
トリガし、ＩＳＤＮのＢ論理チャネルを介してダイヤル
トーンを送る。次いで、ブロック1538では、Ｄチャネル
を介して情報を送り、Ｂチャネルデータを受信するよう
ＤＵＴに通知する。ブロック1540では、Ｂチャネルプロ
セスをトリガし、Ｂ論理チャネルを介してボイストーン
を送り、ブロック1542では、Ｄ論理チャネルを介してＤ
ＵＴに情報を送り、Ｂチャネルからボイストーンを受信
するよう通知する。次いで、ブロック1544では、ＤＵＴ
に切断するよう信号で伝え、ブロック1546では、エラー
が検出されたか否かを判定する。ブロック1534,1538,15
42,または1544における上述のＤＵＴとの通信において
エラーが検出されると、試験を終了してブロック1546に
直接移行する。エラーが検出されると、ブロック1546か
らブロック1548に移行し、図１６のプロセスにエラー状
態が返される。エラーが検出されなければ、ブロック15
46において呼出し側プログラムに戻る。
が開始すると、制御はブロック1530からの別プロセスに
入り（図１６)、パーソナリティモジュール904、チャネ
ルスプリッタ906,908、及びＲＢＰビットフィルタ912の
プロセスを起動させる。次いで、ブロック1532におい
て、プロセッサからの試験が開始した旨の肯定応答を待
ち、次いでブロック1534において、ビットフィルタ91
2、チャネルスプリッタ908、及びパーソナリティモジュ
ール904を通るＩＳＤＮ信号のＤ論理チャネルを介して
制御信号を送ることにより、供試装置への接続を確立す
る。次いで、ブロック1536では、Ｂチャネルプロセスを
トリガし、ＩＳＤＮのＢ論理チャネルを介してダイヤル
トーンを送る。次いで、ブロック1538では、Ｄチャネル
を介して情報を送り、Ｂチャネルデータを受信するよう
ＤＵＴに通知する。ブロック1540では、Ｂチャネルプロ
セスをトリガし、Ｂ論理チャネルを介してボイストーン
を送り、ブロック1542では、Ｄ論理チャネルを介してＤ
ＵＴに情報を送り、Ｂチャネルからボイストーンを受信
するよう通知する。次いで、ブロック1544では、ＤＵＴ
に切断するよう信号で伝え、ブロック1546では、エラー
が検出されたか否かを判定する。ブロック1534,1538,15
42,または1544における上述のＤＵＴとの通信において
エラーが検出されると、試験を終了してブロック1546に
直接移行する。エラーが検出されると、ブロック1546か
らブロック1548に移行し、図１６のプロセスにエラー状
態が返される。エラーが検出されなければ、ブロック15
46において呼出し側プログラムに戻る。
【００７４】図１８は、Ｂチャネルプロセスを示してお
り、該プロセスに入ると、ブロック1560において、Ｄチ
ャネルブロック1536からのトリガを待つ。該トリガを受
けると、ブロック1560からブロック1562に移行し、ＩＳ
ＤＮ信号のＢ論理チャネルを介してダイヤルトーンを送
る。次いで、ブロック1564において、Ｄチャネルプロセ
スのブロック1540からの次のトリガ信号を待つ。該第２
のトリガを待つ間、制御はブロック1562に戻り、Ｂ論理
チャネルを介したダイヤルトーンの送信を維持する。第
２のトリガを受信すると、ブロック1564からブロック15
66に移行し、ＩＳＤＮ信号のＢ論理チャネルを介してボ
イストーンを送る。このブロックは、試験全体が終了す
るまで処理を続行する。
り、該プロセスに入ると、ブロック1560において、Ｄチ
ャネルブロック1536からのトリガを待つ。該トリガを受
けると、ブロック1560からブロック1562に移行し、ＩＳ
ＤＮ信号のＢ論理チャネルを介してダイヤルトーンを送
る。次いで、ブロック1564において、Ｄチャネルプロセ
スのブロック1540からの次のトリガ信号を待つ。該第２
のトリガを待つ間、制御はブロック1562に戻り、Ｂ論理
チャネルを介したダイヤルトーンの送信を維持する。第
２のトリガを受信すると、ブロック1564からブロック15
66に移行し、ＩＳＤＮ信号のＢ論理チャネルを介してボ
イストーンを送る。このブロックは、試験全体が終了す
るまで処理を続行する。
【００７５】
【発明の効果】以上のように、本発明によれば、複雑な
組合わせの複雑な回路試験するための試験システムが提
供される。
組合わせの複雑な回路試験するための試験システムが提
供される。
【００７６】さらに、本発明によれば、こうしたシステ
ムに対して、試験毎に使用される可能性の高いハードウ
ェア及びソフトウェア要素を設けることが可能である。
ムに対して、試験毎に使用される可能性の高いハードウ
ェア及びソフトウェア要素を設けることが可能である。
【００７７】さらに、本発明によれば、共用される直列
通信プロトコルに関する組込み試験能力を備えたシステ
ムが提供される。
通信プロトコルに関する組込み試験能力を備えたシステ
ムが提供される。
【００７８】さらに、本発明によれば、複数のプロセッ
サにより制御可能な複数のチャネルを備えた、多重処理
環境試験が可能なシステムが提供される。
サにより制御可能な複数のチャネルを備えた、多重処理
環境試験が可能なシステムが提供される。
【００７９】さらに、本発明によれば、複数の同一チャ
ネルの試験に簡単に利用できる試験能力を提供すること
が可能である。
ネルの試験に簡単に利用できる試験能力を提供すること
が可能である。
【００８０】さらに、本発明によれば、高ビット伝送速
度で直列データの処理を行える複数の再構成可能なプロ
グラマブルモジュールを提供することが可能である。
度で直列データの処理を行える複数の再構成可能なプロ
グラマブルモジュールを提供することが可能である。
【００８１】以上で本発明の現在のところ望ましい実施
例についての説明を終えたが、今では明らかなように、
本発明の目的は、完全に達成されたことになり、また当
業者には明らかなように、本発明の構成及び回路要素に
おける多くの変更、及び、本発明の多種多様な実施例及
び用途が、それ自体、本発明の思想及び範囲から逸脱せ
ずに、可能であることが示唆される。本書における開示
及び説明は、例示を目的としたものであり、本発明を制
限するという意向はなく、特許請求の範囲の記載により
好適に制限される。
例についての説明を終えたが、今では明らかなように、
本発明の目的は、完全に達成されたことになり、また当
業者には明らかなように、本発明の構成及び回路要素に
おける多くの変更、及び、本発明の多種多様な実施例及
び用途が、それ自体、本発明の思想及び範囲から逸脱せ
ずに、可能であることが示唆される。本書における開示
及び説明は、例示を目的としたものであり、本発明を制
限するという意向はなく、特許請求の範囲の記載により
好適に制限される。
【図１】本発明のブロック図と、その汎用基板試験装置
への実装の様子を示している。
への実装の様子を示している。
【図２】図１の直列試験カードのブロック図である。
【図３】図２のＳＴＳモジュールのブロック図である。
【図４】図２のＳＴＳ相互接続バスのブロック図であ
る。
る。
【図５】図３のトリガバスのブロック図である。
【図６】図３のＲＢＰモジュールのブロック図である。
【図７】図３のＳＴＳブロックのブロック図である。
【図８】図２のパーソナリティモジュールのブロック図
である。
である。
【図９】ＩＳＤＮ供試装置用テスタとして構成された直
列試験カードのブロック図である。
列試験カードのブロック図である。
【図１０】図９のＩＳＤＮ信号の詳細図である。
【図１１】図９のパーソナリティモジュールからのＳＴ
Ｓ相互接続バス信号の詳細図である。
Ｓ相互接続バス信号の詳細図である。
【図１２】図９のパーソナリティモジュールのブロック
図である。
図である。
【図１３】図９のチャネル分割モジュールのブロック図
である。
である。
【図１４】図９のチャネル分割モジュールのブロック図
である。
である。
【図１５】図９のビットフィルタのブロック図である。
【図１６】ＩＳＤＮ回路の試験を実行するためのＳＴＳ
内に組み込まれるソフトウェアの流れ図である。
内に組み込まれるソフトウェアの流れ図である。
【図１７】ＩＳＤＮ回路の試験を実行するためのＳＴＳ
内に組み込まれるソフトウェアの流れ図である。
内に組み込まれるソフトウェアの流れ図である。
【図１８】ＩＳＤＮ回路の試験を実行するためのＳＴＳ
内に組み込まれるソフトウェアの流れ図である。
内に組み込まれるソフトウェアの流れ図である。
１００ 基板試験装置
１０２ 供試装置（ＤＵＴ）
１０４ パターン記憶式シーケンサ
１０６ 直列試験カード
１０８ システム制御器
１１０ 応答バス
１１２ 刺激バス
１１４ バス
１１６ 応答バス
１１８ トリガバス
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 クリストファー・ビー・カイン
アメリカ合衆国コロラド州80501ロング
モント，ジャドソン・ストリート・2122
(72)発明者 ジョン・イー・シーファーズ
アメリカ合衆国コロラド州80524フォー
ト・コリンズ，イースト・ピトキン・ス
トリート・1125
(56)参考文献 特開 昭57−69349（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G01R 31/28 - 31/3193
H04L 12/26
Claims (10)
- 【請求項１】複数の直列ビットストリーム回路(102)の
試験を行うシステム(106)であって、 前記システム(106)と前記回路(102)とを接続し、前記回
路からの直列ビットストリーム信号形式を少なくとも１
つの共通ビットストリーム信号形式へと変換する、複数
のパーソナリティモジュール手段(204)と、 前記複数のパーソナリティモジュール手段(204)に接続
され、前記共通ビットストリーム信号形式と変換された
直列ビットストリーム信号形式との間の変換を行う、複
数の再構成可能ビット処理手段(402,404,406,408)と、 前記複数の再構成可能ビット処理手段(402,404,406,40
8)のうちの少なくとも１つに接続され、前記直列ビット
ストリーム回路(102)のうちの少なくとも１つを試験
し、前記回路を承認し又は拒絶する、複数のプログラマ
ブル直列試験シーケンサ手段(410,412)とを備えること
を特徴とする、試験システム。 - 【請求項２】前記複数の再構成可能ビット処理手段(40
2,404,406,408)の各々が、個々にプログラム可能なもの
である、請求項１に記載のシステム。 - 【請求項３】前記複数のプログラマブル直列試験シーケ
ンサ手段(410,412)のうちの少なくとも１つからのプロ
グラミング情報を前記複数の再構成可能ビット処理手段
(402,404,406,408)に送信する手段(208)を更に備えてい
る、請求項２に記載のシステム。 - 【請求項４】前記複数のパーソナリティモジュール手段
(204)の各々が、個々にプログラム可能なものである、
請求項１に記載のシステム。 - 【請求項５】前記プログラマブル直列試験シーケンサ手
段(410,412)からのプログラミング情報を前記パーソナ
リティモジュール手段(204)に送信する手段(208)を更に
備えている、請求項４に記載のシステム。 - 【請求項６】前記共通直列ビットストリーム信号内のク
ロック情報が前記直列データと並列になっている、請求
項１に記載のシステム。 - 【請求項７】前記複数のパーソナリティモジュール手段
の相互接続を行うためのプログラム可能な手段を更に備
えている、請求項１に記載のシステム。 - 【請求項８】前記複数の再構成可能ビット処理手段の相
互接続を行うためのプログラム可能な手段(414,416,41
7,418)を更に備えている、請求項１に記載のシステ
ム。、請求項１に記載のシステム。 - 【請求項９】前記複数のプログラマブル直列試験シーケ
ンサ手段の相互接続を行うための手段(118)を更に備え
ている、請求項１に記載のシステム。 - 【請求項１０】複数の直列ビットストリーム回路の並列
同時試験を行うためのプログラム可能な手段(202)を更
に備えている、請求項７ないし請求項９の何れかに記載
のシステム。
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|---|---|---|---|
| US581604 | 1990-09-12 | ||
| US07/581,604 US5150048A (en) | 1990-09-12 | 1990-09-12 | General purpose, reconfigurable system for processing serial bit streams |
Publications (2)
| Publication Number | Publication Date |
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| JPH04273081A JPH04273081A (ja) | 1992-09-29 |
| JP3398394B2 true JP3398394B2 (ja) | 2003-04-21 |
Family
ID=24325838
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22282191A Expired - Fee Related JP3398394B2 (ja) | 1990-09-12 | 1991-09-03 | 直列ビットストリーム回路の試験システム |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5150048A (ja) |
| EP (1) | EP0475631B1 (ja) |
| JP (1) | JP3398394B2 (ja) |
| DE (1) | DE69122585T2 (ja) |
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| US5361336A (en) * | 1991-11-21 | 1994-11-01 | Hewlett-Packard Company | Method for controlling an instrument through a common instrument programming interface |
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| US6111935A (en) * | 1993-10-27 | 2000-08-29 | Canon Kabushiki Kaisha | Adaptive expansion table in a digital telephone receiver |
| JPH07193619A (ja) * | 1993-10-27 | 1995-07-28 | Canon Inc | デジタル電話機及びその動作方法 |
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1990
- 1990-09-12 US US07/581,604 patent/US5150048A/en not_active Expired - Lifetime
-
1991
- 1991-08-28 EP EP91307848A patent/EP0475631B1/en not_active Expired - Lifetime
- 1991-08-28 DE DE69122585T patent/DE69122585T2/de not_active Expired - Fee Related
- 1991-09-03 JP JP22282191A patent/JP3398394B2/ja not_active Expired - Fee Related
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|---|---|
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| US5150048A (en) | 1992-09-22 |
| EP0475631A3 (en) | 1992-10-28 |
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| EP0475631B1 (en) | 1996-10-09 |
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| JPH04273081A (ja) | 1992-09-29 |
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| LAPS | Cancellation because of no payment of annual fees |