JP3397042B2 - マイクロメカニカルセンサ破損検出回路 - Google Patents
マイクロメカニカルセンサ破損検出回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、加速度等の印加信
号により、半導体基板上に形成されたダイアフラムに歪
みが生じ、ダイアフラム上に形成されたピエゾ抵抗によ
りブリッジ回路のピエゾ抵抗値が変化することを利用し
て加速度等を検出するマイクロメカニカルセンサの破損
を検出する回路に関する。
号により、半導体基板上に形成されたダイアフラムに歪
みが生じ、ダイアフラム上に形成されたピエゾ抵抗によ
りブリッジ回路のピエゾ抵抗値が変化することを利用し
て加速度等を検出するマイクロメカニカルセンサの破損
を検出する回路に関する。
【０００２】
【従来の技術】振動、加速度等を検出するのに一般的に
用いられている構造としては、半導体基板に半導体ピエ
ゾ抵抗の形成される薄肉状の梁等ダイアフラム部を形成
し、一方を厚肉部である支持部に固定し、他方を厚肉部
からなる重りに接続して、半導体歪みゲージの抵抗値に
より印加加速度等を検知するマイクロメカニカルセンサ
が知られる。このようなマイクロメカニカルセンサにお
いては、何らかの原因によりダイアフラム部が破損した
ときにそれを検出するような回路を必要とする場合があ
る。
用いられている構造としては、半導体基板に半導体ピエ
ゾ抵抗の形成される薄肉状の梁等ダイアフラム部を形成
し、一方を厚肉部である支持部に固定し、他方を厚肉部
からなる重りに接続して、半導体歪みゲージの抵抗値に
より印加加速度等を検知するマイクロメカニカルセンサ
が知られる。このようなマイクロメカニカルセンサにお
いては、何らかの原因によりダイアフラム部が破損した
ときにそれを検出するような回路を必要とする場合があ
る。
【０００３】ところで、従来のマイクロメカニカルセン
サ破損検出回路としては、例えば図４に示すようなもの
がある。ここで、参照番号１１は半導体基板上のダイア
フラム上に形成されたピエゾ抵抗によるブリッジ回路で
あり、１２はアンプＡ１によって構成される定電流回路
であり、１３は差動増幅回路であり、１５はマイクロメ
カニカルセンサ破損検出回路である（特開平２−３０７
０６４号公報参照）。
サ破損検出回路としては、例えば図４に示すようなもの
がある。ここで、参照番号１１は半導体基板上のダイア
フラム上に形成されたピエゾ抵抗によるブリッジ回路で
あり、１２はアンプＡ１によって構成される定電流回路
であり、１３は差動増幅回路であり、１５はマイクロメ
カニカルセンサ破損検出回路である（特開平２−３０７
０６４号公報参照）。
【０００４】ブリッジ回路１１には、アンプＡ１によっ
て構成される定電流回路１２からの定電流電源が供給設
定されている。ブリッジ回路１１の出力端Ａ及びＤ点間
に、加速度の量に対応した電位差の信号が発生し、この
検出信号が差動増幅回路１３によって増幅され、出力端
子１に加速度検出信号として出力される。異常検出回路
１５は、この加速度センサからの出力信号１を監視し、
異常を検知するような構成になっている。
て構成される定電流回路１２からの定電流電源が供給設
定されている。ブリッジ回路１１の出力端Ａ及びＤ点間
に、加速度の量に対応した電位差の信号が発生し、この
検出信号が差動増幅回路１３によって増幅され、出力端
子１に加速度検出信号として出力される。異常検出回路
１５は、この加速度センサからの出力信号１を監視し、
異常を検知するような構成になっている。
【０００５】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の構成では、増幅後の信号で判断しているた
め、過大加速度入力と故障の判別がしにくいこと、及び
コンパレータを用いた高精度の判定を行っているために
回路規模が大きくなるという問題点があった。
うな従来の構成では、増幅後の信号で判断しているた
め、過大加速度入力と故障の判別がしにくいこと、及び
コンパレータを用いた高精度の判定を行っているために
回路規模が大きくなるという問題点があった。
【０００６】本発明は、このような従来の問題点に着目
してなされたもので、ピエゾ抵抗ブリッジ出力に直接Ｍ
ＯＳ型ＦＥＴと抵抗各１個から成るインバータ回路を接
続するような構成とすることにより、上記問題点を解決
することを目的としている。
してなされたもので、ピエゾ抵抗ブリッジ出力に直接Ｍ
ＯＳ型ＦＥＴと抵抗各１個から成るインバータ回路を接
続するような構成とすることにより、上記問題点を解決
することを目的としている。
【０００７】
【課題を解決するための手段】本発明は上述の課題を解
決するために、加速度等の印加信号により、半導体基板
上に形成されたダイアフラムに歪みが生じ、該ダイアフ
ラム上に形成されたピエゾ抵抗によるブリッジ回路の前
記ピエゾ抵抗値が変化することを利用して加速度等を検
出するマイクロメカニカルセンサにおいて、前記ピエゾ
抵抗ブリッジ回路の二つの出力端子の各端子毎に、ＭＯ
Ｓ型ＦＥＴと抵抗要素各１個で構成されるインバータ回
路を二つずつ接続し、前記各インバータ回路の出力電圧
に基づいて前記ダイアフラムの破損による出力変動を検
出する構成とする。
決するために、加速度等の印加信号により、半導体基板
上に形成されたダイアフラムに歪みが生じ、該ダイアフ
ラム上に形成されたピエゾ抵抗によるブリッジ回路の前
記ピエゾ抵抗値が変化することを利用して加速度等を検
出するマイクロメカニカルセンサにおいて、前記ピエゾ
抵抗ブリッジ回路の二つの出力端子の各端子毎に、ＭＯ
Ｓ型ＦＥＴと抵抗要素各１個で構成されるインバータ回
路を二つずつ接続し、前記各インバータ回路の出力電圧
に基づいて前記ダイアフラムの破損による出力変動を検
出する構成とする。
【０００８】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。図１は、本発明の一実施の
形態を示す図である。まず構成を説明すると、ピエゾ抵
抗（Ｒ１，Ｒ２，Ｒ３，Ｒ４）でブリッジを構成してい
るマイクロメカニカルセンサ１の一方のブリッジ出力Ｖ
１をソースを電源接続しているＰｃｈＭＯＳ型ＦＥＴ
（ＰＥＭＯＳ１）のゲートとソース接地されているＮｃ
ｈＭＯＳ型ＦＥＴ（ＮＥＭＯＳ１）のゲートに接続す
る。同様にマイクロメカニカルセンサ１の他方のブリッ
ジ出力Ｖ２をソースを電源接続しているＰｃｈＭＯＳ型
ＦＥＴ（ＰＥＭＯＳ２）のゲートとソース接地されてい
るＮｃｈＭＯＳ型ＦＥＴ（ＮＥＭＯＳ２）のゲートに接
続する。ＰｃｈＭＯＳ型ＦＥＴ（ＰＥＭＯＳ１）のドレ
インは抵抗Ｒ５を介してＧＮＤに接続され、ＮｃｈＭＯ
Ｓ型ＦＥＴ（ＮＥＭＯＳ１）のドレインは抵抗Ｒ６を介
してＶＤＤに接続される。同様にＰｃｈＭＯＳ型ＦＥＴ
（ＰＥＭＯＳ２）のドレインは抵抗Ｒ７を介してＧＮＤ
に接続され、ＮｃｈＭＯＳ型ＦＥＴ（ＮＥＭＯＳ２）の
ドレインは抵抗Ｒ８を介してＶＤＤに接続されている。
ＰｃｈＭＯＳ型ＦＥＴ（ＰＥＭＯＳ１）のドレイン出力
Ｖ３とＮｃｈＭＯＳ型ＦＥＴ（ＮＥＭＯＳ１）のドレイ
ン出力Ｖ４をＥＸ−ＯＲ回路（ＥＸＯＲ１）に入力す
る。同様にＰｃｈＭＯＳ型ＦＥＴ（ＰＥＭＯＳ２）のド
レイン出力Ｖ５とＮｃｈＭＯＳ型ＦＥＴ（ＮＥＭＯＳ
２）のドレイン出力Ｖ６をＥＸ−ＯＲ回路（ＥＸＯＲ
２）に入力する。更に、ＥＸ−ＯＲ回路（ＥＸＯＲ１，
ＥＸＯＲ２）の出力をＮＡＮＤ回路（ＮＡＮＤ１）の入
力に接続する。
に基づいて詳細に説明する。図１は、本発明の一実施の
形態を示す図である。まず構成を説明すると、ピエゾ抵
抗（Ｒ１，Ｒ２，Ｒ３，Ｒ４）でブリッジを構成してい
るマイクロメカニカルセンサ１の一方のブリッジ出力Ｖ
１をソースを電源接続しているＰｃｈＭＯＳ型ＦＥＴ
（ＰＥＭＯＳ１）のゲートとソース接地されているＮｃ
ｈＭＯＳ型ＦＥＴ（ＮＥＭＯＳ１）のゲートに接続す
る。同様にマイクロメカニカルセンサ１の他方のブリッ
ジ出力Ｖ２をソースを電源接続しているＰｃｈＭＯＳ型
ＦＥＴ（ＰＥＭＯＳ２）のゲートとソース接地されてい
るＮｃｈＭＯＳ型ＦＥＴ（ＮＥＭＯＳ２）のゲートに接
続する。ＰｃｈＭＯＳ型ＦＥＴ（ＰＥＭＯＳ１）のドレ
インは抵抗Ｒ５を介してＧＮＤに接続され、ＮｃｈＭＯ
Ｓ型ＦＥＴ（ＮＥＭＯＳ１）のドレインは抵抗Ｒ６を介
してＶＤＤに接続される。同様にＰｃｈＭＯＳ型ＦＥＴ
（ＰＥＭＯＳ２）のドレインは抵抗Ｒ７を介してＧＮＤ
に接続され、ＮｃｈＭＯＳ型ＦＥＴ（ＮＥＭＯＳ２）の
ドレインは抵抗Ｒ８を介してＶＤＤに接続されている。
ＰｃｈＭＯＳ型ＦＥＴ（ＰＥＭＯＳ１）のドレイン出力
Ｖ３とＮｃｈＭＯＳ型ＦＥＴ（ＮＥＭＯＳ１）のドレイ
ン出力Ｖ４をＥＸ−ＯＲ回路（ＥＸＯＲ１）に入力す
る。同様にＰｃｈＭＯＳ型ＦＥＴ（ＰＥＭＯＳ２）のド
レイン出力Ｖ５とＮｃｈＭＯＳ型ＦＥＴ（ＮＥＭＯＳ
２）のドレイン出力Ｖ６をＥＸ−ＯＲ回路（ＥＸＯＲ
２）に入力する。更に、ＥＸ−ＯＲ回路（ＥＸＯＲ１，
ＥＸＯＲ２）の出力をＮＡＮＤ回路（ＮＡＮＤ１）の入
力に接続する。
【０００９】次に、前記実施の形態の動作について説明
する。図１のマイクロメカニカルセンサ１において、破
損形態によるブリッジ出力について述べる。まず、ａ，
ｂ点のいずれか、若しくは前記２点において断線した場
合、ブリッジ出力電圧Ｖ１は、ほぼＧＮＤ側に落ちる。
同様にｃ，ｄ点のいずれか、若しくは前記２点において
断線した場合、ブリッジ出力電圧Ｖ２は、ほぼＧＮＤ側
に落ちる。
する。図１のマイクロメカニカルセンサ１において、破
損形態によるブリッジ出力について述べる。まず、ａ，
ｂ点のいずれか、若しくは前記２点において断線した場
合、ブリッジ出力電圧Ｖ１は、ほぼＧＮＤ側に落ちる。
同様にｃ，ｄ点のいずれか、若しくは前記２点において
断線した場合、ブリッジ出力電圧Ｖ２は、ほぼＧＮＤ側
に落ちる。
【００１０】次に、ｅ，ｆ点のいずれか、若しくは前記
２点において断線した場合、ブリッジ出力電圧Ｖ１はピ
エゾ抵抗Ｒ３とプルダウン抵抗Ｒ９により分圧された電
位となる。ここで抵抗Ｒ９を抵抗Ｒ３に比べ極端に大き
な抵抗値にした場合、ブリッジ出力電圧Ｖ１はほぼＶＤ
Ｄに等しくなる。同様にｇ，ｈ点のいずれか、若しくは
前記２点において断線した場合、ブリッジ出力電圧Ｖ２
はピエゾ抵抗Ｒ１とプルダウン抵抗Ｒ１０により分圧さ
れた電位となり、抵抗Ｒ１０を抵抗Ｒ１に比べ極端に大
きな抵抗値にした場合、ブリッジ出力電圧Ｖ２は、ほぼ
ＶＤＤに等しくなる。次にａ〜ｈ点のすべてにおいて断
線した場合、ブリッジ出力電圧Ｖ１はプルダウン抵抗Ｒ
９により、ＧＮＤ側に落ちる。同様にブリッジ出力電圧
Ｖ２はプルダウン抵抗Ｒ１０により、ＧＮＤ側に落ち
る。
２点において断線した場合、ブリッジ出力電圧Ｖ１はピ
エゾ抵抗Ｒ３とプルダウン抵抗Ｒ９により分圧された電
位となる。ここで抵抗Ｒ９を抵抗Ｒ３に比べ極端に大き
な抵抗値にした場合、ブリッジ出力電圧Ｖ１はほぼＶＤ
Ｄに等しくなる。同様にｇ，ｈ点のいずれか、若しくは
前記２点において断線した場合、ブリッジ出力電圧Ｖ２
はピエゾ抵抗Ｒ１とプルダウン抵抗Ｒ１０により分圧さ
れた電位となり、抵抗Ｒ１０を抵抗Ｒ１に比べ極端に大
きな抵抗値にした場合、ブリッジ出力電圧Ｖ２は、ほぼ
ＶＤＤに等しくなる。次にａ〜ｈ点のすべてにおいて断
線した場合、ブリッジ出力電圧Ｖ１はプルダウン抵抗Ｒ
９により、ＧＮＤ側に落ちる。同様にブリッジ出力電圧
Ｖ２はプルダウン抵抗Ｒ１０により、ＧＮＤ側に落ち
る。
【００１１】以上述べたように、本発明では、マイクロ
メカニカルセンサのブリッジ出力電圧Ｖ１，Ｖ２は、加
速度に対して、僅かにしか変化しないのに対し、あらゆ
るダイアフラム部破損形態においては、前記ダイアフラ
ム部破損形態におけるブリッジ間出力電圧の例のように
極端な値となる。
メカニカルセンサのブリッジ出力電圧Ｖ１，Ｖ２は、加
速度に対して、僅かにしか変化しないのに対し、あらゆ
るダイアフラム部破損形態においては、前記ダイアフラ
ム部破損形態におけるブリッジ間出力電圧の例のように
極端な値となる。
【００１２】図２に、マイクロメカニカルセンサ１のブ
リッジ間出力Ｖ１とＰｃｈＭＯＳ型ＦＥＴ（ＰＥＭＯＳ
１）のソース・ドレイン電流と抵抗Ｒ５で決定する電位
Ｖ３、及びＮｃｈＭＯＳ型ＦＥＴ（ＮＥＭＯＳ１）のソ
ース・ドレイン電流と抵抗Ｒ６で決定する電位Ｖ４の関
係を示す。
リッジ間出力Ｖ１とＰｃｈＭＯＳ型ＦＥＴ（ＰＥＭＯＳ
１）のソース・ドレイン電流と抵抗Ｒ５で決定する電位
Ｖ３、及びＮｃｈＭＯＳ型ＦＥＴ（ＮＥＭＯＳ１）のソ
ース・ドレイン電流と抵抗Ｒ６で決定する電位Ｖ４の関
係を示す。
【００１３】仮にブリッジ出力電圧Ｖ１の電位を０Ｖか
ら、リニアに上げていくとＰｃｈＭＯＳ型ＦＥＴ（ＰＥ
ＭＯＳ１）のゲート−ソース間電圧Ｖｇｓ１が低下し、
ＰｃｈＭＯＳ型ＦＥＴ（ＰＥＭＯＳ１）のソース・ドレ
イン電流は減少する。その結果、抵抗Ｒ５に流れる電流
も急激に減少するため、電位Ｖ３は、ブリッジ出力電圧
Ｖ１＝検出電位ａ時にＶＤＤ／２（ＥＸＯＲ１のしきい
値）となり、ゲート−ソース間電圧Ｖｇｓ１＝ＰｃｈＭ
ＯＳ型ＦＥＴ（ＰＥＭＯＳ１）のしきい値、となった時
に約０Ｖとなる。
ら、リニアに上げていくとＰｃｈＭＯＳ型ＦＥＴ（ＰＥ
ＭＯＳ１）のゲート−ソース間電圧Ｖｇｓ１が低下し、
ＰｃｈＭＯＳ型ＦＥＴ（ＰＥＭＯＳ１）のソース・ドレ
イン電流は減少する。その結果、抵抗Ｒ５に流れる電流
も急激に減少するため、電位Ｖ３は、ブリッジ出力電圧
Ｖ１＝検出電位ａ時にＶＤＤ／２（ＥＸＯＲ１のしきい
値）となり、ゲート−ソース間電圧Ｖｇｓ１＝ＰｃｈＭ
ＯＳ型ＦＥＴ（ＰＥＭＯＳ１）のしきい値、となった時
に約０Ｖとなる。
【００１４】また、ＮｃｈＭＯＳ型ＦＥＴ（ＮＥＭＯＳ
１）ではゲート−ソース間電圧が増大し、前記ＮｃｈＭ
ＯＳ型ＦＥＴのソース・ドレイン電流は増大する。その
結果、抵抗Ｒ６に流れる電流も増大するため、電位Ｖ４
は、ブリッジ間出力電圧Ｖ１＝検出電位ｂ時にＶＤＤ／
２（ＥＸＯＲ１のしきい値）となり、ＮｃｈＭＯＳ型Ｆ
ＥＴ（ＮＥＭＯＳ１）のゲート−ソース間電圧＝Ｎｃｈ
ＭＯＳ型ＦＥＴ（ＮＥＭＯＳ１）のしきい値、となった
時に０Ｖとなる。
１）ではゲート−ソース間電圧が増大し、前記ＮｃｈＭ
ＯＳ型ＦＥＴのソース・ドレイン電流は増大する。その
結果、抵抗Ｒ６に流れる電流も増大するため、電位Ｖ４
は、ブリッジ間出力電圧Ｖ１＝検出電位ｂ時にＶＤＤ／
２（ＥＸＯＲ１のしきい値）となり、ＮｃｈＭＯＳ型Ｆ
ＥＴ（ＮＥＭＯＳ１）のゲート−ソース間電圧＝Ｎｃｈ
ＭＯＳ型ＦＥＴ（ＮＥＭＯＳ１）のしきい値、となった
時に０Ｖとなる。
【００１５】よって、図２、図３に示すようにブリッジ
出力Ｖ１電位をリニアに上げた場合、ブリッジ出力電圧
Ｖ１≦検出電位ｂ、またはブリッジ出力電圧Ｖ１電位≧
検出電位ａの場合、ＥＸ−ＯＲ回路（ＥＸＯＲ１）の出
力Ｖ７はＬｏ出力となる。また、検出電位ｂ＜ブリッジ
出力電圧Ｖ１＜検出電位ａの場合、ＥＸＯＲ１の出力Ｖ
７はＨｉ出力となる。同様に、ブリッジ出力電圧Ｖ２の
電位をリニアに上げていくとＰｃｈＭＯＳ型ＦＥＴ（Ｐ
ＥＭＯＳ２）、ＮｃｈＭＯＳ型ＦＥＴ（ＮＥＭＯＳ２）
も上記ＦＥＴと同じ特性を持つ。つまり、ＥＸ−ＯＲ回
路（ＥＸＯＲ２）の出力Ｖ８も、ブリッジ出力電圧Ｖ２
が、検出電位ｂ＜ブリッジ出力電圧Ｖ１＜検出電位ａの
範囲内ならば、Ｈｉ出力となり、それ以外の範囲の場合
Ｌｏ出力となる。
出力Ｖ１電位をリニアに上げた場合、ブリッジ出力電圧
Ｖ１≦検出電位ｂ、またはブリッジ出力電圧Ｖ１電位≧
検出電位ａの場合、ＥＸ−ＯＲ回路（ＥＸＯＲ１）の出
力Ｖ７はＬｏ出力となる。また、検出電位ｂ＜ブリッジ
出力電圧Ｖ１＜検出電位ａの場合、ＥＸＯＲ１の出力Ｖ
７はＨｉ出力となる。同様に、ブリッジ出力電圧Ｖ２の
電位をリニアに上げていくとＰｃｈＭＯＳ型ＦＥＴ（Ｐ
ＥＭＯＳ２）、ＮｃｈＭＯＳ型ＦＥＴ（ＮＥＭＯＳ２）
も上記ＦＥＴと同じ特性を持つ。つまり、ＥＸ−ＯＲ回
路（ＥＸＯＲ２）の出力Ｖ８も、ブリッジ出力電圧Ｖ２
が、検出電位ｂ＜ブリッジ出力電圧Ｖ１＜検出電位ａの
範囲内ならば、Ｈｉ出力となり、それ以外の範囲の場合
Ｌｏ出力となる。
【００１６】各ＥＸ−ＯＲ回路（ＥＸＯＲ１，ＥＸＯＲ
２）の出力Ｖ７，Ｖ８をＮＡＮＤ回路（ＮＡＮＤ１）を
用いて処理する。
２）の出力Ｖ７，Ｖ８をＮＡＮＤ回路（ＮＡＮＤ１）を
用いて処理する。
【００１７】以上に述べた回路動作についてまとめる
と、本発明のマイクロメカニカルセンサ破損検出回路
は、ブリッジ出力電圧Ｖ１またはＶ２のいずれか、若し
くはブリッジ出力電圧Ｖ１，Ｖ２の両電位が検出電位ａ
以上、または検出電位ｂ以下と極端な値となった場合に
ＮＡＮＤ回路（ＮＡＮＤ１）出力がＨｉ出力となる。
と、本発明のマイクロメカニカルセンサ破損検出回路
は、ブリッジ出力電圧Ｖ１またはＶ２のいずれか、若し
くはブリッジ出力電圧Ｖ１，Ｖ２の両電位が検出電位ａ
以上、または検出電位ｂ以下と極端な値となった場合に
ＮＡＮＤ回路（ＮＡＮＤ１）出力がＨｉ出力となる。
【００１８】つまり、ブリッジ出力電圧Ｖ１、またはブ
リッジ出力電圧Ｖ２のいずれか一方でも検出電位ａ以
上、若しくは検出電位ｂ以下となった場合をマイクロメ
カニカルセンサの破損と検出し、検出電位ａと検出電位
ｂの間は正常と判断する回路である。また、検出電位ａ
及び検出電位ｂは、ＰｃｈＭＯＳ型ＦＥＴ（ＰＥＭＯＳ
１，２）、ＮｃｈＭＯＳ型ＦＥＴ（ＮＥＭＯＳ１，２）
のサイズを変更することにより任意の値に設定すること
ができる。
リッジ出力電圧Ｖ２のいずれか一方でも検出電位ａ以
上、若しくは検出電位ｂ以下となった場合をマイクロメ
カニカルセンサの破損と検出し、検出電位ａと検出電位
ｂの間は正常と判断する回路である。また、検出電位ａ
及び検出電位ｂは、ＰｃｈＭＯＳ型ＦＥＴ（ＰＥＭＯＳ
１，２）、ＮｃｈＭＯＳ型ＦＥＴ（ＮＥＭＯＳ１，２）
のサイズを変更することにより任意の値に設定すること
ができる。
【００１９】
【発明の効果】以上説明してきたように、本発明によれ
ば、その構成を、ブリッジ出力に直接、抵抗負荷インバ
ータを接続したため、小規模な回路でダイアフラム部の
破損を検出することが可能という効果が得られる。
ば、その構成を、ブリッジ出力に直接、抵抗負荷インバ
ータを接続したため、小規模な回路でダイアフラム部の
破損を検出することが可能という効果が得られる。
【図１】本発明のマイクロメカニカルセンサ破損検出回
路の構成を示す図である。
路の構成を示す図である。
【図２】ブリッジ出力電圧Ｖ（Ｖ１）とＥＸＯＲ入力電
圧（Ｖ３，Ｖ４）の関係を示す図である。
圧（Ｖ３，Ｖ４）の関係を示す図である。
【図３】ブリッジ出力電圧Ｖ（Ｖ１）とＮＡＮＤ１出力
電圧（Ｖ９）の関係を示す図である。
電圧（Ｖ９）の関係を示す図である。
【図４】従来のマイクロメカニカルセンサ破損検出回路
の構成図である。
の構成図である。
１ マイクロメカニカルセンサ
１１ ブリッジ回路
１２ 定電流回路
１３ 差動増幅回路
１５ 異常検出回路
Ａ１ アンプ
Ｒ１〜Ｒ４ ピエゾ抵抗
Ｒ５〜Ｒ８ ドレイン抵抗
Ｒ９，Ｒ１０ プルダウン抵抗
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G01P 21/00
G01P 15/12
H01L 29/84
Claims (2)
- 【請求項１】 加速度等の印加信号により、半導体基板
上に形成されたダイアフラムに歪みが生じ、該ダイアフ
ラム上に形成されたピエゾ抵抗によるブリッジ回路の前
記ピエゾ抵抗値が変化することを利用して加速度等を検
出するマイクロメカニカルセンサにおいて、前 記ピエゾ抵抗ブリッジ回路の二つの出力端子の各端子
毎に、ＭＯＳ型ＦＥＴと抵抗要素各１個で構成されるイ
ンバータ回路を二つずつ接続し、 前記各インバータ回路の出力電圧に基づいて、 該ダイア
フラムの破損による出力変動を検出することを特徴とす
るマイクロメカニカルセンサ破損検出回路。 - 【請求項２】 上記マイクロメカニカルセンサ破損検出
回路において、前記ピエゾ抵抗ブリッジ回路の二つの出力端子の各端子
毎に接続される 上記二つのインバータ回路は、それぞれ
ＮチャンネルＭＯＳ型ＦＥＴを用いたものとＰチャンネ
ルＭＯＳ型ＦＥＴを用いたものであって、それらの出力
の排他的論理和により該ダイアフラムの破損による出力
変動を検出することを特徴とする請求項１に記載のマイ
クロメカニカルセンサ破損検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16548296A JP3397042B2 (ja) | 1996-06-26 | 1996-06-26 | マイクロメカニカルセンサ破損検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16548296A JP3397042B2 (ja) | 1996-06-26 | 1996-06-26 | マイクロメカニカルセンサ破損検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1010151A JPH1010151A (ja) | 1998-01-16 |
| JP3397042B2 true JP3397042B2 (ja) | 2003-04-14 |
Family
ID=15813248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16548296A Expired - Fee Related JP3397042B2 (ja) | 1996-06-26 | 1996-06-26 | マイクロメカニカルセンサ破損検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3397042B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FI119078B (fi) * | 2002-02-12 | 2008-07-15 | Nokia Corp | Kiihtyvyysanturi |
| CN112229800B (zh) * | 2020-12-14 | 2021-03-12 | 湖南大学 | 非接触式铁路桥梁状况综合检测方法和系统 |
-
1996
- 1996-06-26 JP JP16548296A patent/JP3397042B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1010151A (ja) | 1998-01-16 |
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