JP3384386B2 - 半導体装置 - Google Patents
半導体装置Info
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- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に、大きな駆動能力が要求される出力セルと、小
さな駆動能力が要求される出力セルとの、少なくとも２
種類の出力セルを含む半導体装置に関する。
し、特に、大きな駆動能力が要求される出力セルと、小
さな駆動能力が要求される出力セルとの、少なくとも２
種類の出力セルを含む半導体装置に関する。
【０００２】
【背景技術】一般に、ゲートアレイ装置やエンベデッド
アレイ装置等の半導体集積回路において、それぞれの入
出力セルに要求される駆動能力が異なる場合がある。大
きな駆動能力が要求される入出力セルにおいては、出力
ドライバにサイズの大きなトランジスタを使用する必要
がある。一方、このようにサイズの大きなトランジスタ
を、小さな駆動能力が要求される入出力セルにおいて使
用すると、信号変化時にオーバーシュートやアンダーシ
ュートといったノイズが増加してしまう。サイズの大き
なトランジスタの出力線に拡散抵抗等を直列に接続する
ことによって能力を押さえることも考えられる。しかし
この場合には、拡散抵抗等を形成する領域が必要となっ
て入出力セルの面積が大きくなると共に、出力信号の立
ち上がりや立ち下がりの特性が劣化してしまう。そこ
で、従来は、小さな駆動能力が要求される入出力セルに
おいては、出力ドライバにサイズの小さなトランジスタ
を使用することにより、所望の駆動能力を実現してい
た。
アレイ装置等の半導体集積回路において、それぞれの入
出力セルに要求される駆動能力が異なる場合がある。大
きな駆動能力が要求される入出力セルにおいては、出力
ドライバにサイズの大きなトランジスタを使用する必要
がある。一方、このようにサイズの大きなトランジスタ
を、小さな駆動能力が要求される入出力セルにおいて使
用すると、信号変化時にオーバーシュートやアンダーシ
ュートといったノイズが増加してしまう。サイズの大き
なトランジスタの出力線に拡散抵抗等を直列に接続する
ことによって能力を押さえることも考えられる。しかし
この場合には、拡散抵抗等を形成する領域が必要となっ
て入出力セルの面積が大きくなると共に、出力信号の立
ち上がりや立ち下がりの特性が劣化してしまう。そこ
で、従来は、小さな駆動能力が要求される入出力セルに
おいては、出力ドライバにサイズの小さなトランジスタ
を使用することにより、所望の駆動能力を実現してい
た。
【０００３】フルカスタムの半導体装置では、バルク基
板の製造の段階で既に、各入出力セルの駆動能力が分か
っているため、各入出力セルに必要なサイズのトランジ
スタのみを配置すればよい。
板の製造の段階で既に、各入出力セルの駆動能力が分か
っているため、各入出力セルに必要なサイズのトランジ
スタのみを配置すればよい。
【０００４】しかし、マスタースライス型の半導体装置
では、バルク基板に多数のトランジスタが予め形成さ
れ、顧客が要求する論理、能力が分かった後に、多数の
トランジスタに接続される配線を決定している。このこ
とは、半導体装置の中央領域に位置する内部セル領域だ
けでなく、その周囲に形成される入出力セル領域でも同
様である。
では、バルク基板に多数のトランジスタが予め形成さ
れ、顧客が要求する論理、能力が分かった後に、多数の
トランジスタに接続される配線を決定している。このこ
とは、半導体装置の中央領域に位置する内部セル領域だ
けでなく、その周囲に形成される入出力セル領域でも同
様である。
【０００５】このため、マスタースライス型の半導体装
置では、全ての入出力セルに、ゲート幅の広い複数のト
ランジスタと、ゲート幅の狭い少なくとも一つのトラン
ジスタとを配置しておく必要がある。ゲート幅の広いト
ランジスタを並列接続すれば、大きな電流駆動能力を実
現することができる。逆に、ゲート幅の狭いトランジス
タのみを使用すれば、ゲート幅の広いトランジスタを一
つだけ使用する場合よりもさらに小さな電流駆動能力を
実現することができる。
置では、全ての入出力セルに、ゲート幅の広い複数のト
ランジスタと、ゲート幅の狭い少なくとも一つのトラン
ジスタとを配置しておく必要がある。ゲート幅の広いト
ランジスタを並列接続すれば、大きな電流駆動能力を実
現することができる。逆に、ゲート幅の狭いトランジス
タのみを使用すれば、ゲート幅の広いトランジスタを一
つだけ使用する場合よりもさらに小さな電流駆動能力を
実現することができる。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
マスタースライス型の半導体装置によれば、各入出力セ
ルに要求される駆動能力毎にゲート幅の異なる何種類も
のトランジスタを形成しなければならず、各入出力セル
の面積が増大するとともに、設計が煩雑となってコスト
高を招いてしまう。
マスタースライス型の半導体装置によれば、各入出力セ
ルに要求される駆動能力毎にゲート幅の異なる何種類も
のトランジスタを形成しなければならず、各入出力セル
の面積が増大するとともに、設計が煩雑となってコスト
高を招いてしまう。
【０００７】そこで、本発明の目的は、各入出力セルに
異なる駆動能力が要求される場合にも、入出力セルの小
型化を図りチップ面積を小さくすることでコストを削減
することができる半導体装置を提供することにある。
異なる駆動能力が要求される場合にも、入出力セルの小
型化を図りチップ面積を小さくすることでコストを削減
することができる半導体装置を提供することにある。
【０００８】
【課題を解決するための手段】本発明の一態様は、半導
体基板上に多数のトランジスタが予め形成され、前記多
数のトランジスタの中から選ばれたトランジスタが配線
により接続されたマスタースライス型の半導体装置にお
いて、周辺領域に設けられた入出力セル領域と、入出力
セル領域の内側に設けられた内部セル領域とを有し、前
記入出力セル領域には複数の出力セルが配置され、前記
複数の出力セルの各々は、出力端子とＶＤＤ電位供給線
との間に配置される第１の出力ドライバと、前記出力端
子とＶＳＳ電位供給線との間に配置される第２の出力ド
ライバと、を有し、前記第１，第２の出力ドライバの各
々には、複数のトランジスタが配置され、前記複数のト
ランジスタの中から選ばれたトランジスタが前記出力端
子に接続され、前記複数のトランジスタの各々は、前記
半導体基板上にゲート絶縁膜を介して形成されたゲート
電極と、前記ゲート電極を挟んだ両側の前記半導体基板
上に形成された２つの拡散領域と、を有し、前記複数の
トランジスタの少なくとも一つは、前記２つの拡散領域
の一方が、前記ゲート電極のゲート幅方向で複数の分割
拡散領域に分断されていることを特徴とする。
体基板上に多数のトランジスタが予め形成され、前記多
数のトランジスタの中から選ばれたトランジスタが配線
により接続されたマスタースライス型の半導体装置にお
いて、周辺領域に設けられた入出力セル領域と、入出力
セル領域の内側に設けられた内部セル領域とを有し、前
記入出力セル領域には複数の出力セルが配置され、前記
複数の出力セルの各々は、出力端子とＶＤＤ電位供給線
との間に配置される第１の出力ドライバと、前記出力端
子とＶＳＳ電位供給線との間に配置される第２の出力ド
ライバと、を有し、前記第１，第２の出力ドライバの各
々には、複数のトランジスタが配置され、前記複数のト
ランジスタの中から選ばれたトランジスタが前記出力端
子に接続され、前記複数のトランジスタの各々は、前記
半導体基板上にゲート絶縁膜を介して形成されたゲート
電極と、前記ゲート電極を挟んだ両側の前記半導体基板
上に形成された２つの拡散領域と、を有し、前記複数の
トランジスタの少なくとも一つは、前記２つの拡散領域
の一方が、前記ゲート電極のゲート幅方向で複数の分割
拡散領域に分断されていることを特徴とする。
【０００９】本発明の一態様によれば、不純物拡散領域
を分断して複数の分割拡散領域とすることで、個々の分
割拡散領域毎にトランジスタを分断することができる。
分割拡散領域を含んで構成されるトランジスタのゲート
幅は、不純物拡散領域が分断されていない他のトランジ
スタのゲート幅よりも短くなる。よって、その短いゲー
ト幅のトランジスタを用いれば、電流駆動能力の小さな
出力ドライバを構成できる。一方、不純物拡散領域が分
断されたトランジスタは、その複数の分割拡散領域を共
通ドレインとして使用すれば、不純物拡散領域が分断さ
れていない他のトランジスタと同等の電流駆動能力とす
ることができる。よって、こうして複数のトランジスタ
を並列接続すれば、より高い電流駆動能力を有する出力
ドライバを構成できる。
を分断して複数の分割拡散領域とすることで、個々の分
割拡散領域毎にトランジスタを分断することができる。
分割拡散領域を含んで構成されるトランジスタのゲート
幅は、不純物拡散領域が分断されていない他のトランジ
スタのゲート幅よりも短くなる。よって、その短いゲー
ト幅のトランジスタを用いれば、電流駆動能力の小さな
出力ドライバを構成できる。一方、不純物拡散領域が分
断されたトランジスタは、その複数の分割拡散領域を共
通ドレインとして使用すれば、不純物拡散領域が分断さ
れていない他のトランジスタと同等の電流駆動能力とす
ることができる。よって、こうして複数のトランジスタ
を並列接続すれば、より高い電流駆動能力を有する出力
ドライバを構成できる。
【００１０】このように、不純物拡散領域を分断するこ
とで、ゲート幅の短いトランジスタと、基準ゲート幅の
トランジスタとに使い分けることができ、別個にゲート
幅の短いトランジスタを配置する必要がないので、入出
力セルの面積、ひいてはチップ面積を縮小することがで
きる。
とで、ゲート幅の短いトランジスタと、基準ゲート幅の
トランジスタとに使い分けることができ、別個にゲート
幅の短いトランジスタを配置する必要がないので、入出
力セルの面積、ひいてはチップ面積を縮小することがで
きる。
【００１１】ここで、隣り合う２つの分割拡散領域の間
に素子分離領域が配置される。こうして、複数の分割拡
散領域に分断できる。
に素子分離領域が配置される。こうして、複数の分割拡
散領域に分断できる。
【００１２】ゲート電極を挟んだ２つの拡散領域の他方
も、そのゲート電極に近接する領域を、素子分離領域に
より分割された領域とすることができる。その分割領域
以外の領域は、ゲート幅方向に沿って連続している。こ
うすると、隣り合う分割拡散領域間での電荷の移動を防
止できる。また、他方の拡散領域には、ゲート幅方向に
沿って連続する領域を残存させることができる。この領
域は配線により共通ソースとして用いられるので、完全
に分断する必要がないからである。また、この素子分離
領域は素子分離絶縁膜にて形成することができる。
も、そのゲート電極に近接する領域を、素子分離領域に
より分割された領域とすることができる。その分割領域
以外の領域は、ゲート幅方向に沿って連続している。こ
うすると、隣り合う分割拡散領域間での電荷の移動を防
止できる。また、他方の拡散領域には、ゲート幅方向に
沿って連続する領域を残存させることができる。この領
域は配線により共通ソースとして用いられるので、完全
に分断する必要がないからである。また、この素子分離
領域は素子分離絶縁膜にて形成することができる。
【００１３】複数のトランジスタの各々のゲート電極を
平行に配置して、２本のゲート電極間の不純物拡散領域
が、２つのトランジスタの共通ソースまたは共通ドレイ
ンとなる構造とすることが好ましい。こうすると複数の
トランジスタを密に配置でき、出力セルの面積が小さく
て済む。このとき、複数の分割拡散領域は、最端部の不
純物拡散領域に形成されることが好ましい。その最短部
のゲート電極を有するトランジスタのみを複数に分断で
きるからである。ただし、最短部の不純物拡散領域でな
く、平行な２本のゲート電極間の不純物拡散領域を分断
しても良い。この場合、２本のゲート電極とその両側の
不純物拡散領域とで構成される２つのトランジスタがそ
れぞれ分断されることになる。
平行に配置して、２本のゲート電極間の不純物拡散領域
が、２つのトランジスタの共通ソースまたは共通ドレイ
ンとなる構造とすることが好ましい。こうすると複数の
トランジスタを密に配置でき、出力セルの面積が小さく
て済む。このとき、複数の分割拡散領域は、最端部の不
純物拡散領域に形成されることが好ましい。その最短部
のゲート電極を有するトランジスタのみを複数に分断で
きるからである。ただし、最短部の不純物拡散領域でな
く、平行な２本のゲート電極間の不純物拡散領域を分断
しても良い。この場合、２本のゲート電極とその両側の
不純物拡散領域とで構成される２つのトランジスタがそ
れぞれ分断されることになる。
【００１４】最小幅を有する分割拡散領域は、ゲート電
極及び他方の拡散領域と共に、最小電流駆動能力を有す
るトランジスタを構成することができる。よって、この
トランジスタのみを用いれば、最小駆動能力の出力トラ
ンジスタを構成できる。
極及び他方の拡散領域と共に、最小電流駆動能力を有す
るトランジスタを構成することができる。よって、この
トランジスタのみを用いれば、最小駆動能力の出力トラ
ンジスタを構成できる。
【００１５】このとき、複数の分割拡散領域の各幅は、
等しく設定されても良いし、それぞれ異なるように設定
されても良い。
等しく設定されても良いし、それぞれ異なるように設定
されても良い。
【００１６】複数の出力セルの少なくとも一つでは、複
数の分割拡散領域の少なくとも一つが、配線により出力
端子に接続されるドレイン領域とすることができる。分
割拡散領域をドレインとして使用することで、出力ドラ
イバとして使用することができる。
数の分割拡散領域の少なくとも一つが、配線により出力
端子に接続されるドレイン領域とすることができる。分
割拡散領域をドレインとして使用することで、出力ドラ
イバとして使用することができる。
【００１７】
【００１８】
【００１９】
【００２０】
【発明の実施の形態】以下、図面に基づいて本発明の実
施の形態について説明する。
施の形態について説明する。
【００２１】図５は、本実施形態の半導体装置の平面図
であり、中央の内部セル領域２の周囲に入出力セル領域
４が配置されている。入出力セル領域４内の各セル４Ａ
は、その内部に配置された複数のトランジスタへの配線
によって、入力セル、出力セルあるいはそれらの双方の
機能を有する入出力セルに使い分けられる。
であり、中央の内部セル領域２の周囲に入出力セル領域
４が配置されている。入出力セル領域４内の各セル４Ａ
は、その内部に配置された複数のトランジスタへの配線
によって、入力セル、出力セルあるいはそれらの双方の
機能を有する入出力セルに使い分けられる。
【００２２】図６は、図５に示す複数のセル４Ａのうち
の一つである出力セル１０を示している。
の一つである出力セル１０を示している。
【００２３】この出力セル１０には、出力端子１２と、
この出力端子１２とVDD電位供給線との間に接続された
Ｐ型トランジスタにて構成されるＰ型出力ドライバ１４
と、出力端子１２とVSS電位供給線との間に接続された
Ｎ型トランジスタにて構成されるＮ型出力ドライバ１６
とを有する。なお、図６では静電気保護回路などは省略
されている。
この出力端子１２とVDD電位供給線との間に接続された
Ｐ型トランジスタにて構成されるＰ型出力ドライバ１４
と、出力端子１２とVSS電位供給線との間に接続された
Ｎ型トランジスタにて構成されるＮ型出力ドライバ１６
とを有する。なお、図６では静電気保護回路などは省略
されている。
【００２４】出力端子１２より論理のＨＩＧＨを出力す
るときに、Ｐ型出力ドライバ１４がオンされて、出力端
子１２より論理のＬＯＷを出力するときに、Ｎ型出力ド
ライバ１６がオンされる。そして、Ｐ型およびＮ型出力
ドライバ１４，１６の能力を、顧客の要求に合った能力
に設定している。このために、Ｐ型およびＮ型出力ドラ
イバ１４，１６の各々は、顧客の要求する電流駆動能力
に従って、複数のトランジスタを並列接続するか、ある
いは一つのトランジスタのみに配線することで構成され
る。
るときに、Ｐ型出力ドライバ１４がオンされて、出力端
子１２より論理のＬＯＷを出力するときに、Ｎ型出力ド
ライバ１６がオンされる。そして、Ｐ型およびＮ型出力
ドライバ１４，１６の能力を、顧客の要求に合った能力
に設定している。このために、Ｐ型およびＮ型出力ドラ
イバ１４，１６の各々は、顧客の要求する電流駆動能力
に従って、複数のトランジスタを並列接続するか、ある
いは一つのトランジスタのみに配線することで構成され
る。
【００２５】図１は、図５に示す各セル４Ａの領域にお
ける半導体基板上のＭＯＳトランジスタ群を示し、未だ
配線されていないバルク基板での状態を示している。図
１において、半導体基板のＮ型ウェル領域２０には、図
示しないゲート絶縁膜を介して複数例えば５本のゲート
電極２２Ａ〜２２Ｅが設けられている。また、各ゲート
電極２２Ａ〜２２Ｅの両側の半導体基板内には、例えば
各ゲート電極２２Ａ〜２２Ｅによりセルフアラインされ
た不純物拡散領域２４Ａ〜２４Ｆが設けられている。こ
の不純物拡散領域２４Ａ〜２４Ｆは、その後の配線によ
り、ソースＳまたはドレインＤを構成する。また、５本
のゲート電極２２Ａ〜２２Ｅは基準サイズの幅Ｗｐを有
している。
ける半導体基板上のＭＯＳトランジスタ群を示し、未だ
配線されていないバルク基板での状態を示している。図
１において、半導体基板のＮ型ウェル領域２０には、図
示しないゲート絶縁膜を介して複数例えば５本のゲート
電極２２Ａ〜２２Ｅが設けられている。また、各ゲート
電極２２Ａ〜２２Ｅの両側の半導体基板内には、例えば
各ゲート電極２２Ａ〜２２Ｅによりセルフアラインされ
た不純物拡散領域２４Ａ〜２４Ｆが設けられている。こ
の不純物拡散領域２４Ａ〜２４Ｆは、その後の配線によ
り、ソースＳまたはドレインＤを構成する。また、５本
のゲート電極２２Ａ〜２２Ｅは基準サイズの幅Ｗｐを有
している。
【００２６】一方、半導体基板のＰ型ウェル領域３０に
も、同様に例えば５本のゲート電極３２Ａ〜３２Ｅと、
各ゲート電極３２Ａ〜３２Ｅの両側の半導体基板内に設
けられた不純物拡散領域３４Ａ〜３４Ｆとが設けられて
いる。なお、Ｎ型トランジスタはＰ型トランジスタと比
較して能力が高いため、ゲート電極３２Ａ〜３２Ｅの基
準サイズの幅Ｗｎは、ゲート電極２２Ａ〜２２Ｅの幅Ｗ
ｐよりも狭く形成されている。
も、同様に例えば５本のゲート電極３２Ａ〜３２Ｅと、
各ゲート電極３２Ａ〜３２Ｅの両側の半導体基板内に設
けられた不純物拡散領域３４Ａ〜３４Ｆとが設けられて
いる。なお、Ｎ型トランジスタはＰ型トランジスタと比
較して能力が高いため、ゲート電極３２Ａ〜３２Ｅの基
準サイズの幅Ｗｎは、ゲート電極２２Ａ〜２２Ｅの幅Ｗ
ｐよりも狭く形成されている。
【００２７】図１において、符号４０に示す方向をゲー
ト幅方向とし、符号４２で示す方向をゲート長方向と定
義する。本実施形態の特徴として、ゲート電極２２Ｅの
右側に位置する最端部の不純物拡散領域２４Ｆは、ゲー
ト幅方向４０にて複数例えば３つの分割拡散領域２６
Ａ，２６Ｂ，２６Ｃに分断されている。この３つの分割
拡散領域２６Ａ，２６Ｂ，２６Ｃは、それらの間に素子
分離絶縁膜２８を形成することで分断される。なお、こ
の素子分離絶縁膜２８は、ゲート電極２２Ｅの左側の不
純物拡散領域２４Ｅにも形成されている。ただし、不純
物拡散領域２４Ｅでは、素子分離絶縁膜２８はゲート長
方向４２の長さに亘って形成されず、ゲート幅方向４０
に沿って連続する領域が残存している。
ト幅方向とし、符号４２で示す方向をゲート長方向と定
義する。本実施形態の特徴として、ゲート電極２２Ｅの
右側に位置する最端部の不純物拡散領域２４Ｆは、ゲー
ト幅方向４０にて複数例えば３つの分割拡散領域２６
Ａ，２６Ｂ，２６Ｃに分断されている。この３つの分割
拡散領域２６Ａ，２６Ｂ，２６Ｃは、それらの間に素子
分離絶縁膜２８を形成することで分断される。なお、こ
の素子分離絶縁膜２８は、ゲート電極２２Ｅの左側の不
純物拡散領域２４Ｅにも形成されている。ただし、不純
物拡散領域２４Ｅでは、素子分離絶縁膜２８はゲート長
方向４２の長さに亘って形成されず、ゲート幅方向４０
に沿って連続する領域が残存している。
【００２８】同様に、ゲート電極３２Ｅの右側の不純物
拡散領域３４Ｆも、素子分離絶縁膜３８によって、ゲー
ト幅方向４０にて複数例えば３つの分割拡散領域３６
Ａ，３６Ｂ，３６Ｃに分断されている。ゲート電極３２
Ｅの左側の不純物拡散領域３４Ｅの一部も、素子分離絶
縁膜３８によって分断されている。
拡散領域３４Ｆも、素子分離絶縁膜３８によって、ゲー
ト幅方向４０にて複数例えば３つの分割拡散領域３６
Ａ，３６Ｂ，３６Ｃに分断されている。ゲート電極３２
Ｅの左側の不純物拡散領域３４Ｅの一部も、素子分離絶
縁膜３８によって分断されている。
【００２９】ここで、分割拡散領域２６Ａ，２６Ｂ，２
６Ｃと対応するゲート電極２２Ｅの各部の幅をそれぞれ
Ｗｐｄとする。同様に、分割拡散領域３６Ａ，３６Ｂ，
３６Ｃと対応するゲート電極３２Ｅの各部の幅をＷｎｄ
とする。
６Ｃと対応するゲート電極２２Ｅの各部の幅をそれぞれ
Ｗｐｄとする。同様に、分割拡散領域３６Ａ，３６Ｂ，
３６Ｃと対応するゲート電極３２Ｅの各部の幅をＷｎｄ
とする。
【００３０】図１に示すように、ゲート電極２２Ａ〜２
２Ｅとその両側の不純物拡散領域とで、Ｐ型トランジス
タＱｐ１〜Ｑｐ４が構成される。これらＰ型トランジス
タＱｐ１〜Ｑｐ４のゲート幅はＷｐであり、ゲート幅と
同様にソース及びドレインとなる不純物拡散領域の幅も
広いので、大きな出力電流を流すことができる。従っ
て、Ｐ型トランジスタＱｐ１〜Ｑｐ４は、電流駆動能力
の大きい出力ドライバを構成する際に使用することがで
きる。
２Ｅとその両側の不純物拡散領域とで、Ｐ型トランジス
タＱｐ１〜Ｑｐ４が構成される。これらＰ型トランジス
タＱｐ１〜Ｑｐ４のゲート幅はＷｐであり、ゲート幅と
同様にソース及びドレインとなる不純物拡散領域の幅も
広いので、大きな出力電流を流すことができる。従っ
て、Ｐ型トランジスタＱｐ１〜Ｑｐ４は、電流駆動能力
の大きい出力ドライバを構成する際に使用することがで
きる。
【００３１】また、ゲート電極２２Ｅとその両側の不純
物拡散領域とで、３つのＰ型トランジスタＱｐ５〜Ｑｐ
７が構成される。Ｐ型トランジスタＱｐ５〜Ｑｐ７の各
々は、そのゲート幅はＷｐｄであり、小さな電流を流す
ことができる。従って、Ｐ型トランジスタＱｐ５〜Ｑｐ
７は、電流駆動能力の小さい出力ドライバを構成する際
に使用することができる。
物拡散領域とで、３つのＰ型トランジスタＱｐ５〜Ｑｐ
７が構成される。Ｐ型トランジスタＱｐ５〜Ｑｐ７の各
々は、そのゲート幅はＷｐｄであり、小さな電流を流す
ことができる。従って、Ｐ型トランジスタＱｐ５〜Ｑｐ
７は、電流駆動能力の小さい出力ドライバを構成する際
に使用することができる。
【００３２】同様に、図１に示すゲート電極３２Ａ〜３
２Ｅとその両側の不純物拡散領域とで、Ｎ型トランジス
タＱｎ１〜Ｑｎ４が構成される。これらＮ型トランジス
タＱｎ１〜Ｑｐｎのゲート幅はＷｎであり、ゲート幅と
同様にソース及びドレインとなる不純物拡散領域の幅も
広いので、大きな出力電流を流すことができる。従っ
て、Ｎ型トランジスタＱｎ１〜Ｑｎ４は、電流駆動能力
の大きい出力ドライバを構成する際に使用することがで
きる。
２Ｅとその両側の不純物拡散領域とで、Ｎ型トランジス
タＱｎ１〜Ｑｎ４が構成される。これらＮ型トランジス
タＱｎ１〜Ｑｐｎのゲート幅はＷｎであり、ゲート幅と
同様にソース及びドレインとなる不純物拡散領域の幅も
広いので、大きな出力電流を流すことができる。従っ
て、Ｎ型トランジスタＱｎ１〜Ｑｎ４は、電流駆動能力
の大きい出力ドライバを構成する際に使用することがで
きる。
【００３３】また、ゲート電極３２Ｅとその両側の不純
物拡散領域とで、３つのＮ型トランジスタＱｎ５〜Ｑｎ
７が構成される。Ｎ型トランジスタＱｎ５〜Ｑｎ７の各
々は、そのゲート幅はＷｎｄであり、小さな電流を流す
ことができる。従って、Ｎ型トランジスタＱｎ５〜Ｑｎ
７は、電流駆動能力の小さい出力ドライバを構成する際
に使用することができる。
物拡散領域とで、３つのＮ型トランジスタＱｎ５〜Ｑｎ
７が構成される。Ｎ型トランジスタＱｎ５〜Ｑｎ７の各
々は、そのゲート幅はＷｎｄであり、小さな電流を流す
ことができる。従って、Ｎ型トランジスタＱｎ５〜Ｑｎ
７は、電流駆動能力の小さい出力ドライバを構成する際
に使用することができる。
【００３４】以上のように、入出力セルの面積の大半は
出力ドライバを構成するトランジスタで占められてい
る。そこで、出力ドライバを構成する個々のトランジス
タの基準サイズを決定し、これをライブラリに用意して
おく。個々のトランジスタよりも駆動能力の大きな出力
ドライバが必要な場合には、基準サイズのトランジスタ
を複数個並列接続すれば良い。一方、基準サイズのトラ
ンジスタよりも駆動能力の小さなトランジスタが必要な
場合もある。このために、ゲート電極の幅Ｗｐ，Ｗｎは
基準サイズとしておき、不純物拡散領域に素子分離絶縁
膜から成るスリットを入れて分断することにより、より
小さな駆動能力を有するトランジスタを形成している。
出力ドライバを構成するトランジスタで占められてい
る。そこで、出力ドライバを構成する個々のトランジス
タの基準サイズを決定し、これをライブラリに用意して
おく。個々のトランジスタよりも駆動能力の大きな出力
ドライバが必要な場合には、基準サイズのトランジスタ
を複数個並列接続すれば良い。一方、基準サイズのトラ
ンジスタよりも駆動能力の小さなトランジスタが必要な
場合もある。このために、ゲート電極の幅Ｗｐ，Ｗｎは
基準サイズとしておき、不純物拡散領域に素子分離絶縁
膜から成るスリットを入れて分断することにより、より
小さな駆動能力を有するトランジスタを形成している。
【００３５】次に、図１に示す例えばＰ型トランジスタ
Ｑｐ１〜Ｑｐ７の全てを並列接続して、図６に示す出力
ドライバ１４を構成する配線例を図２に、その等価回路
図を図３に示す。
Ｑｐ１〜Ｑｐ７の全てを並列接続して、図６に示す出力
ドライバ１４を構成する配線例を図２に、その等価回路
図を図３に示す。
【００３６】図２及び図３に示すように、Ｐ型トランジ
スタＱｐ１〜Ｑｐ７のソースはＶＤＤ電位供給線に共通
接続され、そのドレインは出力端子１２に共通接続さ
れ、そのゲートはゲート端子１８に共通接続されてい
る。このとき、並列接続されたＰ型トランジスタＱｐ１
〜Ｑｐ７は、ゲート幅が（４×Ｗｐ＋３×Ｗｐｄ）の一
つのＰ型トランジスタと等価となり、電流駆動能力は最
大となる。
スタＱｐ１〜Ｑｐ７のソースはＶＤＤ電位供給線に共通
接続され、そのドレインは出力端子１２に共通接続さ
れ、そのゲートはゲート端子１８に共通接続されてい
る。このとき、並列接続されたＰ型トランジスタＱｐ１
〜Ｑｐ７は、ゲート幅が（４×Ｗｐ＋３×Ｗｐｄ）の一
つのＰ型トランジスタと等価となり、電流駆動能力は最
大となる。
【００３７】図４は、図１に示すＰ型トランジスタＱｐ
５のみを接続した例を示している。この場合、Ｐ型トラ
ンジスタＱｐ５のゲート幅はＷｐｄなので、電流駆動能
力は最小となる。
５のみを接続した例を示している。この場合、Ｐ型トラ
ンジスタＱｐ５のゲート幅はＷｐｄなので、電流駆動能
力は最小となる。
【００３８】ここで、図１、図２及び図４では、説明の
便宜上、素子分離絶縁膜２８，３８の幅Ｗｉを広く描い
ているが、実際には基準のゲート幅Ｗｐ，Ｗｎに対して
素子分離絶縁膜２８，３８の幅Ｗｉを無視し得る程度に
狭くすることができる。事実、ゲート幅Ｗｐを７２μｍ
としたとき、素子分離絶縁膜２８の幅Ｗｉは１μｍ程度
に狭くできる。このような条件では、３×Ｗｐｄ≒Ｗｐ
とすることができる。
便宜上、素子分離絶縁膜２８，３８の幅Ｗｉを広く描い
ているが、実際には基準のゲート幅Ｗｐ，Ｗｎに対して
素子分離絶縁膜２８，３８の幅Ｗｉを無視し得る程度に
狭くすることができる。事実、ゲート幅Ｗｐを７２μｍ
としたとき、素子分離絶縁膜２８の幅Ｗｉは１μｍ程度
に狭くできる。このような条件では、３×Ｗｐｄ≒Ｗｐ
とすることができる。
【００３９】ここで、図１に示すＰ型トランジスタＱｐ
１〜Ｑｐ７の中から選ばれる接続対象を変更してそれぞ
れ構成されるＰ型出力ドライバ１４の電流駆動能力を下
記の表に示す。なお、下記の表では、図２に示す接続例
に対する他の接続例の電流駆動能力比が示されている。
１〜Ｑｐ７の中から選ばれる接続対象を変更してそれぞ
れ構成されるＰ型出力ドライバ１４の電流駆動能力を下
記の表に示す。なお、下記の表では、図２に示す接続例
に対する他の接続例の電流駆動能力比が示されている。
【００４０】
【表１】
【００４１】このように、３つの分割拡散領域２６Ａ〜
２６Ｃの幅を等しく設定すれば、配線によって上記の表
の通りの種々の電流駆動能力を有するＰ型出力ドライバ
１４を構成することができる。Ｎ型出力ドライバ１６に
ついても同様に構成することができる。
２６Ｃの幅を等しく設定すれば、配線によって上記の表
の通りの種々の電流駆動能力を有するＰ型出力ドライバ
１４を構成することができる。Ｎ型出力ドライバ１６に
ついても同様に構成することができる。
【００４２】次に、上述の実施形態がチップ面積を縮小
できる点について、図７に示す比較例を参照して説明す
る。なお、図７において、図１と同一機能を有する部材
については、図１と同一符号が付してある。また図７で
は、図６に示すＰ型出力ドライバ１４を構成するトラン
ジスタ群のみを示している。
できる点について、図７に示す比較例を参照して説明す
る。なお、図７において、図１と同一機能を有する部材
については、図１と同一符号が付してある。また図７で
は、図６に示すＰ型出力ドライバ１４を構成するトラン
ジスタ群のみを示している。
【００４３】図７では、ゲート幅Ｗｐをそれぞれ有する
４本のゲート電極２２Ａ〜２２Ｄと、その両側の不純物
拡散領域とで、Ｐ型トランジスタＱｐ１〜Ｑｐ４を構成
している点は、図１と同じである。さらに、図７では、
ゲート幅Ｗｐｄを有する２つのＰ型トランジスタＱｐ
５，Ｑｐ６が設けられている。ただし、この２つのＰ型
トランジスタＱｐ５，Ｑｐ６は、図１のように不純物拡
散領域を分断した分割拡散領域を利用するものでなく、
図７のように別個の領域５０に形成されている。
４本のゲート電極２２Ａ〜２２Ｄと、その両側の不純物
拡散領域とで、Ｐ型トランジスタＱｐ１〜Ｑｐ４を構成
している点は、図１と同じである。さらに、図７では、
ゲート幅Ｗｐｄを有する２つのＰ型トランジスタＱｐ
５，Ｑｐ６が設けられている。ただし、この２つのＰ型
トランジスタＱｐ５，Ｑｐ６は、図１のように不純物拡
散領域を分断した分割拡散領域を利用するものでなく、
図７のように別個の領域５０に形成されている。
【００４４】この図７に示す構造であっても、並列接続
されるトランジスタの組み合わせを変更することで、各
種の駆動能力を有するＰ型出力ドライバ１４を構成でき
る点では相違はない。しかし、図１と図７とのそれぞれ
のＰＭＯＳ領域の面積の比較から明らかなように、図１
に示す構造の方が占有面積は少なくて済む。
されるトランジスタの組み合わせを変更することで、各
種の駆動能力を有するＰ型出力ドライバ１４を構成でき
る点では相違はない。しかし、図１と図７とのそれぞれ
のＰＭＯＳ領域の面積の比較から明らかなように、図１
に示す構造の方が占有面積は少なくて済む。
【図１】本発明の一実施の形態に係るマスタースライス
型半導体装置の一部を、配線前のバルク基板の状態にて
示す平面図である。
型半導体装置の一部を、配線前のバルク基板の状態にて
示す平面図である。
【図２】図１に示すトランジスタを接続して高電流駆動
能力を有する出力ドライバを構成した配線例を示す平面
図である。
能力を有する出力ドライバを構成した配線例を示す平面
図である。
【図３】図２に示す構成の等価回路図である。
【図４】図１に示すトランジスタを接続して低電流駆動
能力を有する出力ドライバを構成した配線例を示す平面
図である。
能力を有する出力ドライバを構成した配線例を示す平面
図である。
【図５】本発明の一実施の形態に係る半導体装置の平面
図である。
図である。
【図６】図５に示す一つの出力セル内の出力ドライバの
等価回路図である。
等価回路図である。
【図７】本発明の比較例である半導体装置の一部の平面
図である。
図である。
２ 内部セル領域
４ 入出力セル領域
１２ 出力端子
１４ Ｐ型出力ドライバ
１６ Ｎ型出力ドライバ
１８ ゲート端子
２０ Ｎ型ウェル領域
２２Ａ〜２２Ｅ ゲート電極
２４Ａ〜２４Ｆ 不純物拡散領域
２６Ａ〜２６Ｃ 分割拡散領域
２８ 素子分離絶縁膜
３０ Ｐ型ウェル領域
３２Ａ〜３２Ｅ ゲート電極
３４Ａ〜３４Ｆ 不純物拡散領域
３６Ａ〜３６Ｃ 分割拡散領域
３８ 素子分離絶縁膜
４０ ゲート幅方向
４２ ゲート長方向
５０ 不純物拡散領域
Ｑｐ１〜Ｑｐ４ 電流駆動能力の大きいＰ型トランジス
タ Ｑｐ５〜Ｑｐ７ 電流駆動能力の小さなＰ型トランジス
タ Ｑｎ１〜Ｑｎ４ 電流駆動能力の大きいＮ型トランジス
タ Ｑｎ５〜Ｑｎ７ 電流駆動能力の小さなＮ型トランジス
タ
タ Ｑｐ５〜Ｑｐ７ 電流駆動能力の小さなＰ型トランジス
タ Ｑｎ１〜Ｑｎ４ 電流駆動能力の大きいＮ型トランジス
タ Ｑｎ５〜Ｑｎ７ 電流駆動能力の小さなＮ型トランジス
タ
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フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 27/118
H01L 21/822
H01L 21/8238
H01L 27/04
H01L 27/092
G06F 17/50
Claims (12)
- 【請求項１】 半導体基板上に多数のトランジスタが予
め形成され、前記多数のトランジスタの中から選ばれた
トランジスタが配線により接続されたマスタースライス
型の半導体装置において、 周辺領域に設けられた入出力セル領域と、入出力セル領
域の内側に設けられた内部セル領域とを有し、 前記入出力セル領域には複数の出力セルが配置され、前記複数の出力セルの各々は、 出力端子とＶＤＤ電位供給線との間に配置される第１の
出力ドライバと、 前記出力端子とＶＳＳ電位供給線との間に配置される第
２の出力ドライバと、を有し、 前記第１，第２の出力ドライバの各々には、 複数のトラ
ンジスタが配置され、前記複数のトランジスタの中から
選ばれたトランジスタが前記出力端子に接続され、 前記複数のトランジスタの各々は、 前記半導体基板上にゲート絶縁膜を介して形成されたゲ
ート電極と、 前記ゲート電極を挟んだ両側の前記半導体基板上に形成
された２つの拡散領域と、 を有し、 前記複数のトランジスタの少なくとも一つは、前記２つ
の拡散領域の一方が、前記ゲート電極のゲート幅方向で
複数の分割拡散領域に分断されていることを特徴とする
半導体装置。 - 【請求項２】 請求項１において、 隣り合う２つの前記分割拡散領域の間に素子分離領域が
配置されていることを特徴とする半導体装置。 - 【請求項３】 請求項２において、 前記ゲート電極を挟んだ前記２つの拡散領域の他方は、
前記ゲート電極に近接する領域が、前記素子分離領域に
より分割された領域とされ、分割領域以外の領域は、前
記ゲート幅方向に沿って連続していることを特徴とする
半導体装置。 - 【請求項４】 請求項２または３において、 前記素子分離領域は素子分離絶縁膜にて形成されている
ことを特徴とする半導体装置。 - 【請求項５】 請求項１乃至４のいずれかにおいて、 前記複数のトランジスタの各々のゲート電極が平行に配
置され、２本のゲート電極間の不純物拡散領域が、２つ
のトランジスタの共通ソースまたは共通ドレインとされ
ることを特徴とする半導体装置。 - 【請求項６】 請求項５において、 前記複数の分割拡散領域は、最端部の不純物拡散領域に
形成されていることを特徴とする半導体装置。 - 【請求項７】 請求項１乃至６のいずれかにおいて、 最小幅を有する前記分割拡散領域は、前記ゲート電極及
び前記他方の拡散領域と共に、最小電流駆動能力を有す
るトランジスタを構成することを特徴とする半導体装
置。 - 【請求項８】 請求項７において、 前記複数の分割拡散領域の各幅が等しく設定されている
ことを特徴とする半導体装置。 - 【請求項９】 請求項７において、 前記複数の分割拡散領域の各幅が異なっていることを特
徴とする半導体装置。 - 【請求項１０】 請求項１乃至９のいずれかにおいて、 前記複数の出力セルの少なくとも一つでは、前記複数の
分割拡散領域の少なくとも一つが、前記配線により前記
出力端子に接続されるドレイン領域であることを特徴と
する半導体装置。 - 【請求項１１】 請求項１において、 前記第１の出力ドライバは、複数のＰ型トランジスタの
中から選ばれたトランジスタを配線することで構成され
ていることを特徴とする半導体装置。 - 【請求項１２】 請求項１において、 前記第２の出力ドライバは、複数のＮ型トランジスタの
中から選ばれたトランジスタを配線することで構成され
ていることを特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000165879A JP3384386B2 (ja) | 1999-07-07 | 2000-06-02 | 半導体装置 |
| US09/599,358 US6384434B1 (en) | 1999-07-07 | 2000-06-21 | Semiconductor device having multiple types of output cells |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11-193140 | 1999-07-07 | ||
| JP19314099 | 1999-07-07 | ||
| JP2000165879A JP3384386B2 (ja) | 1999-07-07 | 2000-06-02 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001077334A JP2001077334A (ja) | 2001-03-23 |
| JP3384386B2 true JP3384386B2 (ja) | 2003-03-10 |
Family
ID=26507723
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000165879A Expired - Fee Related JP3384386B2 (ja) | 1999-07-07 | 2000-06-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3384386B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6583663B1 (en) * | 2002-04-22 | 2003-06-24 | Power Integrations, Inc. | Power integrated circuit with distributed gate driver |
| WO2005041301A1 (ja) * | 2003-10-23 | 2005-05-06 | Nec Corporation | 半導体装置及びその製造方法 |
| US7115920B2 (en) * | 2004-04-12 | 2006-10-03 | International Business Machines Corporation | FinFET transistor and circuit |
-
2000
- 2000-06-02 JP JP2000165879A patent/JP3384386B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001077334A (ja) | 2001-03-23 |
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