JP3381117B2 - Method for manufacturing semiconductor device - Google Patents
Method for manufacturing semiconductor deviceInfo
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関する。
【０００２】
【従来の技術】図３には、従来の製造方法で製造した半
導体装置の一例を示す。この半導体装置は、以下のよう
にして製造する。先ず、基板３１上に配線３２を形成す
る。次に、この配線３２を覆う状態で基板３１上に層間
絶縁膜３３を成膜する。次いで、配線３２に達するコン
タクトホール３４を層間絶縁膜３３に形成する。
【０００３】ここで、上記配線３２の線幅がコンタクト
ホール３４の開口幅程度である場合には、コンタクトホ
ール３４を形成する位置に合わせずれが生じると、コン
タクトホールの形成位置が配線上から外れてしまう。こ
のような場合、図４の断面図に示すように、コンタクト
ホール３４形成のための層間絶縁膜３３のオーバーエッ
チングによって、配線３２の側周部の層間絶縁膜がエッ
チングされてこの部分にトレンチａが形成される。この
トレンチａは、次の工程でコンタクトホール３４内に埋
め込みプラグを形成した場合にボイドとして残る。そし
て、上記方法によって製造された半導体装置を高温放置
した場合に、このボイドの部分のガスが膨張して応力が
集中したり、配線の腐食を引き起こす要因になる。
【０００４】そこで、図５に示すように、コンタクトホ
ール３４の位置合わせの精度を考慮して線幅を部分的に
広くしたパッド部３５を配線３２に設け、このパッド部
３５にコンタクトホール３４が形成されるようにしてい
る。
【０００５】
【発明が解決しようとする課題】近年、半導体装置の高
集積化と高機能化が進展している。ところが、上記半導
体装置の製造方法では、図５に示したように配線３２に
線幅を広くしたパッド部３を設けているため、隣接する
配線３２ａ（３２），３２ｂ（３２）間のピッチｄがパ
ッド部を設けていない場合よりも広くなる。これは、同
一レイアウト面積に配置できる配線の面積を狭め、半導
体装置の高集積化を妨げる要因になる。
【０００６】そこで、本発明はコンタクトホールの開口
幅と同程度の配線幅で配線を形成するいわゆるオーバー
ラップレスコンタクトの形成を実現し高集積化を達成す
ることができる半導体装置の製造方法を提供することを
目的とする。
【０００７】
【課題を解決するための手段】上記の課題を解決するた
めの本発明の半導体装置の製造方法は、先ず配線の側壁
に絶縁性材料からなるサイドウォールを形成した後、こ
れらを覆う状態で層間絶縁膜を成膜し、次いで、配線と
前記サイドウォールとをストッパにした層間絶縁膜のエ
ッチングによって当該配線に達するコンタクトホールを
形成する場合、サイドウォールを形成する工程の前に
は、配線の側壁に配線とサイドウォールとの間に生じる
応力を緩和する緩衝膜を成膜する。そして、コンタクト
ホールを形成する工程では、配線、サイドウォールおよ
び緩衝膜とをストッパにして層間絶縁膜をエッチングす
る。
【０００８】
【作用】上記半導体装置の製造方法では、配線とこの側
壁に形成したサイドウォールとをストッパにした層間絶
縁膜のエッチングによってコンタクトホールを形成する
ため、配線幅を広くすることなくサイドウォールの幅に
対応したコンタクトホールの合わせ余裕が大きくなる。
また、サイドウォールは絶縁性材料からなるものである
ため、配線の配置間隔を広げることなく隣接する配線間
の絶縁性が確保される。しかも、配線とサイドウォール
との間にこれらの間に生じる応力を緩和するための緩衝
膜を形成し、コンタクトホール形成の際にはこの緩衝膜
もストッパとするため、上記に加えて配線の信頼性も確
保される。
【０００９】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１は、本発明の第１実施例を示す断面工程図で
ある。先ず、図１（１）に示す第１工程では、例えば表
面が絶縁膜で覆われた基板１１上に、後の工程で形成す
るコンタクトホールの開口幅と同程度の線幅を有する配
線１２を形成する。ここでは、先ず、スパッタ成膜法に
よって配線１２になる導電層を基板１１上に成膜する。
この導電層は、例えばチタン（Ｔｉ）及び窒化チタン
（ＴｉＮ）からなるバリアメタル層，アルミニウム（Ａ
ｌ），アルミニウム−シリコン（Ａｌ−Ｓｉ）またはア
ルミニウム−シリコン−銅（Ａｌ−Ｓｉ−Ｃｕ）等のＡ
ｌ系材料またはＣｕ系材料からなる配線層，ＴｉＮから
なる反射防止膜の順に下層から積層した構造で成膜す
る。ここでは、配線層にはＡｌを用いることとする。
【００１０】次に、リソグラフィー法によって上記導電
層上にレジストパターン（図示せず）を形成した後、こ
のレジストパターンをマスクにして当該導電層をエッチ
ングすることによって、基板１１上に当該導電層からな
る配線１２を形成する。この配線１２と、ここでは図示
しない隣接する配線との間隔は、これらの配線を形成す
る際に行うリソグラフィーの解像度を考慮した最小幅に
する。
【００１１】次に、図１（２）に示す第２工程では、配
線１２の側壁に、絶縁性材料からなるサイドウォール１
３を形成する。このサイドウォール１３は、後の工程で
形成するコンタクトホールの合わせずれ幅よりも広い幅
で形成するここでは、例えば先ず、配線１２を覆う状態
で基板１１上にサイドウォール１３になる絶縁膜を成膜
する。この絶縁膜は、次の工程で成膜する層間絶縁膜１
４よりも、エッチング選択比を低く保てるものを用い
る。このような膜としてここでは窒化シリコン（Ｓｉ
Ｎ）を用いることとし、この成膜は例えば以下のように
条件を設定したＣＶＤ法によって行う。
成膜雰囲気内のガス圧力 ：５６６Ｐａ
成膜温度 ：４００℃
ＲＥ電力 ：６９０Ｗ
反応ガス及び流量 ：Ｎ2 ＝４０００ｓｃｃｍ
ＳｉＨ4 ＝２９０ｓｃｃｍ
ＮＨ3 ＝９０ｓｃｃｍ
また、サイドウォール１３の幅を上記のように設定する
ことから、上記コンタクトホールの合わせずれ幅が０．
１μｍ程度である場合、上記絶縁膜の膜厚を１５０ｎｍ
程度にする。尚、サイドウォール１３を構成する上記絶
縁膜としては、ＳｉＮの他に酸化窒化シリコン（ＳｉＯ
Ｎ）や炭化シリコン（ＳｉＣ）を用いても良い。
【００１２】次に、反応性イオンエッチング（Reactive
Ion Etching：以下、ＲＩＥと記す）によって上記絶縁
膜を全面エッチバックし、配線１２の側壁に自己整合的
に当該絶縁膜からなるサイドウォール１３を形成する。
ここでは、例えば以下のような条件でＲＩＥを行う。
エッチング雰囲気のガス圧力：１３．３Ｐａ
ＲＦパワー ：８００Ｗ
反応ガス及び流量 ：ＣＨＦ3 ＝５０ｓｃｃｍ
ＣＦ4 ＝１０ｓｃｃｍ
Ａｒ＝１５０ｓｃｃｍ
Ｏ2 ＝２０ｓｃｃｍ
上記のようにして、０．１μｍ程度の幅を有するサイド
ウォール１３を形成する。
【００１３】その後、図１（３）に示す第３工程では、
配線１２及びサイドウォール１３を覆う状態で、基板１
１上に層間絶縁膜１４を成膜する。この層間絶縁膜１４
は、例えばＴＥＯＳ（Tetraethoxysilane:Si(C2 H
5O)4 ) ガスを用いたＣＶＤ法によって成膜した酸化シ
リコン膜（ＴＥＯＳ−ＳｉＯ2 ）のような、カバレッジ
性が良好で配線１２及びサイドウォール１３よりもエッ
チング選択比が大きくなるものを用いる。
【００１４】次に、図１（４）に示す第４工程では、リ
ソグラフィー法によってＴＥＯＳ−ＳｉＯ2 からなる層
間絶縁膜１４上にコンタクトホール形成用のレジストパ
ターン（図示せず）を形成する。このレジストパターン
は、配線１２の上部を開口する形状に形成する。その
後、このレジストパターンをマスクにしたＲＩＥによっ
て、配線１２に達するコンタクトホール１５を層間絶縁
膜１４に形成する。ここでは、配線１２とサイドウォー
ル１３とが上記ＲＩＥのストッパになるように、例え
ば、以下のような条件でＲＩＥを行う。
エッチング雰囲気のガス圧力：２６Ｐａ
ＲＦパワー ：１０００Ｗ
反応ガス及び流量 ：ＣＨＦ3 ＝５０ｓｃｃｍ
ＣＦ4 ＝１０ｓｃｃｍ
Ａｒ＝１５０ｓｃｃｍ
これによって、少なくとも配線１２に達するコンタクト
ホール１５を層間絶縁膜１４に形成する。
【００１５】その後、ここでは図示しないが、例えばコ
ンタクトホール１５の内にＴｉＮ膜からなる密着層を介
してタングステンからなる埋め込みプラグを形成し、こ
の埋め込みプラグに接続する上層配線を層間絶縁膜１４
上に形成する。次いで、上層配線を覆う状態で層間絶縁
膜１４上に上層絶縁膜を成膜し、当該上層絶縁膜に当該
上層配線のポンディングパッド部分を開口する上部コン
タクトホールを形成して半導体装置を完成させる。
【００１６】上記半導体装置の製造方法では、コンタク
トホール１５の開口幅と同程度の配線１２とコンタクト
ホール１５の合わせずれ幅よりも幅の広いサイドウォー
ル１３とをストッパにしてコンタクトホール１５を形成
する際のＲＩＥを行うため、コンタクトホール１５の形
成位置が、配線１２及びサイドウォール１３上から外れ
て形成されることが防止される。このため、配線１２の
幅を広げることなく、当該配線１２の側周に上記ＲＩＥ
によるトレンチが形成されることを防止しながら、配線
１２に達するコンタクトホール１５を形成することがで
きる。また、絶縁性材料でサイドウォール１３を形成し
たため、サイドウォール１３によって隣接する配線１２
間の絶縁性が阻害されることはない。このため、配線間
のピッチを広げることなく、上記配線１２及びサイドウ
ォール１３を形成できる。
【００１７】次に、本発明の第２実施例を図２に基づい
て説明する。尚、第１実施例と共通の構成要素には、第
１実施例と同一の符号を用いて説明を行う。図２（１）
に示す第１工程では、先ず、上記第１実施例と同様にし
て基板１１上に配線１２を形成する。その後、配線１２
の側壁に、当該配線１２と次の工程で形成するサイドウ
ォールとの間に生じる応力を緩和するための緩衝膜２１
を成膜する。この緩衝膜２１としては、次の工程で成膜
する層間絶縁膜よりも、配線１２と同様にエッチング選
択比を低く保てるものを用いる。そして、配線１２がＡ
ｌ系の材料からなるものであり、上記サイドウォールが
ＳｉＮからなるものである場合には、このような膜とし
て酸化窒化チタン（ＴｉＯＮ），チタン（Ｔｉ），酸化
窒化シリコン（ＳｉＯＮ）または炭化シリコン（Ｓｉ
Ｃ）等を用いる。
【００１８】ここでは、例えば先ず、以下に示すように
条件を設定したスパッタ成膜法によって、配線１２を覆
う状態で基板１１上に緩衝膜２１になるＴｉＮ膜を成膜
する。
成膜雰囲気内のガス圧力 ：２６６〜４００ｍＰａ
成膜温度 ：２００℃
ＲＥ電力 ：８ｋＷ
反応ガス及び流量 ：Ｎ2 ：Ａｒ＝２：１
尚、上記緩衝膜２１は、当該緩衝膜２１が導電性材料か
らなるものである場合には、ここでは図示しない隣接す
る配線間の絶縁性を確保するために、緩衝性を確保でき
る範囲で薄膜化する。このため、ＴｉＮ膜は、２０ｎｍ
程度の膜厚で成膜する。
【００１９】次に、反応性イオンエッチング（Reactive
Ion Etching：以下、ＲＩＥと記す）によって上記Ｔｉ
Ｎ膜を全面エッチバックし、配線１２の側壁にのみＴｉ
Ｎ膜を残してこれを緩衝膜２１とする。ここでは、例え
ば以下のような条件で上記ＲＩＥを行う。
エッチング雰囲気のガス圧力：２６．６Ｐａ
ＲＦパワー ：８００Ｗ
反応ガス及び流量 ：ＣＨＦ3 ＝７５ｓｃｃｍ
Ａｒ＝１５０ｓｃｃｍ
Ｏ2 ＝２０ｓｃｃｍ
【００２０】上記のようにして、配線１２の側壁に緩衝
膜２１を成膜した後、上記第１実施例と同様に図２
（２）に示す第２工程を行い、配線１２の側壁に緩衝膜
２１を介してサイドウォール１３を形成する。次で、図
２（３）に示す第３工程を行い、配線１２，緩衝膜２１
及びサイドウォール１３を覆う状態で基板１１上に層間
絶縁膜１４を成膜する。
【００２１】次に、図２（４）に示す第４工程では、上
記第１実施例の第４工程と同様に層間絶縁膜１４上にレ
ジストパターン（図示せず）を形成した後、このレジス
トパターンをマスクにしたＲＩＥによって、配線１２に
達するコンタクトホール１５を層間絶縁膜１４に形成す
る。ここでは、配線１２，緩衝膜２１及びサイドウォー
ル１３がストッパになるようにＲＩＥを行う。ＲＩＥ条
件は、例えば上記第１実施例と同様に設定する。
【００２２】上記第２実施例の製造方法では、上記第１
実施例で示した製造方法において、アルミニウム系材料
からなる配線１２と、窒化シリコンからなるサイドウォ
ール１３との間に生じる応力を緩和する緩衝膜２１を、
配線１２とサイドウォール１３との間に形成したことに
よって、上記第１実施例の効果に加えて、配線１２の信
頼性を確保することが可能になる。
【００２３】
【発明の効果】以上説明したように本発明の半導体装置
の製造方法によれば、配線とこの側壁に形成したサイド
ウォールとをストッパにしたエッチングによって当該配
線に達するコンタクトホールを層間絶縁膜に形成するこ
とで、配線幅を広くすることなくかつ配線間の絶縁性を
確保しながらコンタクトホールの合わせ余裕を大きくす
ることが可能になる。このため、配線の線幅と同程度の
開口幅のコンタクトホールを形成するオーバーラップレ
スコンタクトの形成を実現できる。したがって半導体装
置の高集積化を図ることができる。しかも、配線とサイ
ドウォールとの間にこれらの間に生じる応力を緩和する
ための緩衝膜を形成し、コンタクトホール形成の際には
この緩衝膜もストッパとすることで、上記に加えて配線
の信頼性を確保することも可能になる。 Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device. 2. Description of the Related Art FIG. 3 shows an example of a semiconductor device manufactured by a conventional manufacturing method. This semiconductor device is manufactured as follows. First, the wiring 32 is formed on the substrate 31. Next, an interlayer insulating film 33 is formed on the substrate 31 so as to cover the wiring 32. Next, a contact hole 34 reaching the wiring 32 is formed in the interlayer insulating film 33. Here, if the line width of the wiring 32 is about the opening width of the contact hole 34, if the position where the contact hole 34 is formed is misaligned, the formation position of the contact hole will be off the wiring. Would. In such a case, as shown in the cross-sectional view of FIG. 4, the interlayer insulating film on the side periphery of the wiring 32 is etched by overetching the interlayer insulating film 33 for forming the contact hole 34, and a trench a is formed in this portion. Is formed. This trench a remains as a void when a buried plug is formed in the contact hole 34 in the next step. When the semiconductor device manufactured by the above method is left at a high temperature, the gas in the void portion expands to concentrate stress and cause corrosion of wiring. Therefore, as shown in FIG. 5, a pad portion 35 whose line width is partially increased in consideration of the positioning accuracy of the contact hole 34 is provided on the wiring 32, and the contact hole 34 is formed in the pad portion 35. To be formed. [0005] In recent years, high integration and high functionality of semiconductor devices have been developed. However, in the above-described method for manufacturing a semiconductor device, as shown in FIG. 5, since the pad portion 3 having a large line width is provided on the wiring 32, the pitch d between the adjacent wirings 32a (32) and 32b (32) is provided. Is wider than when no pad portion is provided. This narrows the area of wiring that can be arranged in the same layout area, which is a factor that hinders high integration of the semiconductor device. Accordingly, the present invention provides a method of manufacturing a semiconductor device capable of realizing a so-called overlapless contact for forming a wiring with a wiring width substantially equal to the opening width of a contact hole and achieving high integration. The purpose is to do. According to a method of manufacturing a semiconductor device of the present invention for solving the above-mentioned problems, first, a sidewall made of an insulating material is formed on a side wall of a wiring and then these are covered. In the case where a contact hole reaching the wiring is formed by etching the interlayer insulating film using the wiring and the sidewall as stoppers, forming an interlayer insulating film in a state before the step of forming the sidewall.
Occurs between the wiring and the sidewall on the side wall of the wiring
A buffer film for relaxing stress is formed. And contact
In the process of forming holes, wiring, sidewalls and
Etch the interlayer insulating film with the buffer and buffer film as stoppers
You. In the method of manufacturing a semiconductor device, since the contact hole is formed by etching the interlayer insulating film using the wiring and the sidewall formed on the side wall as a stopper, the side wall can be formed without increasing the wiring width. Of the contact hole corresponding to the width of the contact hole becomes large.
In addition, since the sidewalls are made of an insulating material, the insulation between adjacent wirings is ensured without increasing the spacing between the wirings. Moreover, wiring and sidewalls
To reduce the stress between them
A buffer film is formed when forming a contact hole.
Also serves as a stopper, so in addition to the above,
Is preserved. Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a sectional process view showing a first embodiment of the present invention. First, in a first step shown in FIG. 1A, for example, a wiring 12 having a line width substantially equal to an opening width of a contact hole formed in a later step is formed on a substrate 11 whose surface is covered with an insulating film. Form. Here, first, a conductive layer to be the wiring 12 is formed on the substrate 11 by a sputtering film forming method.
This conductive layer is made of, for example, a barrier metal layer made of titanium (Ti) and titanium nitride (TiN), and aluminum (A).
l), A such as aluminum-silicon (Al-Si) or aluminum-silicon-copper (Al-Si-Cu)
A film is formed in a structure in which a wiring layer made of an l-based material or a Cu-based material and an antireflection film made of TiN are sequentially stacked from the lower layer. Here, Al is used for the wiring layer. Next, a resist pattern (not shown) is formed on the conductive layer by a lithography method, and the conductive layer is etched using the resist pattern as a mask. Wiring 12 is formed. The distance between the wiring 12 and an adjacent wiring (not shown) is set to a minimum width in consideration of the resolution of lithography performed when these wirings are formed. Next, in a second step shown in FIG. 1B, a side wall 1 made of an insulating material is
Form 3 The side wall 13 is formed to have a width larger than the misalignment width of the contact hole formed in a later step. Here, for example, first, an insulating film to be the side wall 13 is formed on the substrate 11 so as to cover the wiring 12. Film. This insulating film is an interlayer insulating film 1 formed in the next step.
Those that can keep the etching selectivity lower than 4 are used. Here, as such a film, silicon nitride (Si
N) is used, and this film formation is performed by, for example, a CVD method in which conditions are set as follows. Gas pressure in the film formation atmosphere: 566 Pa Film formation temperature: 400 ° C. RE power: 690 W Reaction gas and flow rate: N 2 = 4000 sccm SiH 4 = 290 sccm NH 3 = 90 sccm Further, the width of the sidewall 13 is set as described above. Therefore, the misalignment width of the contact hole is 0.
When the thickness is about 1 μm, the thickness of the insulating film is set to 150 nm.
About. The insulating film constituting the sidewall 13 is made of silicon oxynitride (SiO 2) in addition to SiN.
N) or silicon carbide (SiC) may be used. Next, reactive ion etching (Reactive
The entire surface of the insulating film is etched back by Ion Etching (hereinafter referred to as RIE), and a sidewall 13 made of the insulating film is formed on the side wall of the wiring 12 in a self-aligned manner.
Here, for example, RIE is performed under the following conditions. Gas pressure of etching atmosphere: 13.3 Pa RF power: 800 W Reaction gas and flow rate: CHF 3 = 50 sccm CF 4 = 10 sccm Ar = 150 sccm O 2 = 20 sccm As described above, the side wall 13 having a width of about 0.1 μm To form Thereafter, in a third step shown in FIG.
The substrate 1 is covered with the wiring 12 and the side wall 13.
An interlayer insulating film 14 is formed on 1. This interlayer insulating film 14
Is, for example, TEOS (Tetraethoxysilane: Si (C 2 H
5 O) 4 ) A silicon oxide film (TEOS-SiO 2 ) formed by a CVD method using a gas and having good coverage and an etching selectivity higher than the wiring 12 and the sidewall 13 is used. . Next, in a fourth step shown in FIG. 1D, a resist pattern (not shown) for forming a contact hole is formed on the interlayer insulating film 14 made of TEOS-SiO 2 by lithography. This resist pattern is formed in a shape that opens the upper part of the wiring 12. Thereafter, a contact hole 15 reaching the wiring 12 is formed in the interlayer insulating film 14 by RIE using the resist pattern as a mask. Here, RIE is performed, for example, under the following conditions so that the wiring 12 and the sidewall 13 serve as the RIE stopper. Gas pressure of etching atmosphere: 26 Pa RF power: 1000 W Reaction gas and flow rate: CHF 3 = 50 sccm CF 4 = 10 sccm Ar = 150 sccm As a result, a contact hole 15 reaching at least the wiring 12 is formed in the interlayer insulating film 14. Thereafter, although not shown here, for example, a buried plug made of tungsten is formed in the contact hole 15 through an adhesion layer made of a TiN film, and an upper wiring connected to this buried plug is formed as an interlayer insulating film 14.
Form on top. Next, an upper insulating film is formed on the interlayer insulating film 14 so as to cover the upper wiring, and an upper contact hole for opening a bonding pad portion of the upper wiring is formed in the upper insulating film to complete the semiconductor device. . In the above-described method of manufacturing a semiconductor device, the contact hole 15 is formed using the wiring 12 substantially equal to the opening width of the contact hole 15 and the sidewall 13 wider than the misalignment width of the contact hole 15 as a stopper. Since the RIE is performed at the time, the formation position of the contact hole 15 is prevented from deviating from above the wiring 12 and the sidewall 13. For this reason, without widening the width of the wiring 12, the RIE
The contact hole 15 reaching the wiring 12 can be formed while preventing the formation of a trench due to. Further, since the sidewalls 13 are formed of an insulating material, the adjacent wirings 12 are formed by the sidewalls 13.
The insulation between them is not impaired. Therefore, the wirings 12 and the side walls 13 can be formed without increasing the pitch between the wirings. Next, a second embodiment of the present invention will be described with reference to FIG. The components common to the first embodiment will be described using the same reference numerals as in the first embodiment. Fig. 2 (1)
In the first step shown in (1), first, the wiring 12 is formed on the substrate 11 in the same manner as in the first embodiment. Then, wiring 12
Buffer film 21 for reducing stress generated between the wiring 12 and a sidewall formed in the next step.
Is formed. As the buffer film 21, a material capable of keeping the etching selectivity lower than that of the interlayer insulating film formed in the next step, like the wiring 12, is used. And the wiring 12 is A
When the sidewall is made of SiN, titanium oxynitride (TiON), titanium (Ti), silicon oxynitride (SiON) or silicon carbide is used as such a film. (Si
C) is used. Here, for example, first, a TiN film to be the buffer film 21 is formed on the substrate 11 so as to cover the wirings 12 by a sputtering film forming method in which conditions are set as described below. Gas pressure in the film formation atmosphere: 266 to 400 mPa Film formation temperature: 200 ° C. RE power: 8 kW Reaction gas and flow rate: N 2 : Ar = 2: 1 The buffer film 21 is made of a conductive material. In order to ensure insulation between adjacent wirings (not shown), the thickness is reduced as far as the buffering property can be ensured. Therefore, the TiN film has a thickness of 20 nm.
The film is formed with a film thickness of about. Next, reactive ion etching (Reactive
Ion Etching: RIE)
The N film is entirely etched back, and Ti
This is used as the buffer film 21 except for the N film. Here, for example, the RIE is performed under the following conditions. Gas pressure of etching atmosphere: 26.6 Pa RF power: 800 W Reaction gas and flow rate: CHF 3 = 75 sccm Ar = 150 sccm O 2 = 20 sccm As described above, the buffer film 21 was formed on the side wall of the wiring 12. Thereafter, as in the first embodiment, FIG.
The second step shown in (2) is performed to form the sidewall 13 on the side wall of the wiring 12 via the buffer film 21. Next, a third step shown in FIG. 2C is performed, and the wiring 12 and the buffer film 21 are formed.
Then, an interlayer insulating film 14 is formed on the substrate 11 so as to cover the side walls 13. Next, in a fourth step shown in FIG. 2D, a resist pattern (not shown) is formed on the interlayer insulating film 14 in the same manner as in the fourth step of the first embodiment. A contact hole 15 reaching the wiring 12 is formed in the interlayer insulating film 14 by RIE using the pattern as a mask. Here, RIE is performed so that the wiring 12, the buffer film 21, and the sidewalls 13 serve as stoppers. The RIE conditions are set, for example, in the same manner as in the first embodiment. In the manufacturing method of the second embodiment, the first method
In the manufacturing method shown in the embodiment, the buffer film 21 for relaxing the stress generated between the wiring 12 made of an aluminum-based material and the side wall 13 made of silicon nitride is used.
By forming the wiring 12 between the wiring 12 and the side wall 13, it is possible to secure the reliability of the wiring 12 in addition to the effect of the first embodiment. As described above, according to the method of manufacturing a semiconductor device of the present invention, the contact hole reaching the wiring is formed by interlayer insulation by etching using the wiring and the sidewall formed on the side wall as stoppers. By forming the film, it is possible to increase the allowance for contact hole alignment without increasing the wiring width and ensuring insulation between the wirings. Therefore, it is possible to realize an overlapless contact in which a contact hole having an opening width substantially equal to the line width of the wiring is formed. Therefore, high integration of the semiconductor device can be achieved. Moreover, wiring and size
Relieves the stress between them and the wall
A buffer film for the contact hole
By using this buffer film as a stopper, in addition to the above, wiring
Can also ensure reliability.
【図面の簡単な説明】 【図１】第１実施例を示す工程図である。 【図２】第２実施例を示す工程図である。 【図３】第１の従来例を示す平面図である。 【図４】第１の従来例を示す断面図である。 【図５】第２の従来例を示す平面図である。 【符号の説明】 １１ 基板 １２ 配線 １３ サイドウォール １４ 層間絶縁膜 １５ コンタクトホール ２１ 緩衝膜[Brief description of the drawings] FIG. 1 is a process chart showing a first embodiment. FIG. 2 is a process chart showing a second embodiment. FIG. 3 is a plan view showing a first conventional example. FIG. 4 is a sectional view showing a first conventional example. FIG. 5 is a plan view showing a second conventional example. [Explanation of symbols] 11 Substrate 12 Wiring 13 Sidewall 14 Interlayer insulation film 15 Contact hole 21 Buffer membrane
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/3205 - 21/3213 H01L 21/768 ──────────────────────────────────────────────────の Continued on front page (58) Field surveyed (Int.Cl. 7 , DB name) H01L 21/3205-21/3213 H01L 21/768
Claims (1)
材料からなるサイドウォールを形成する工程と、前記配
線とサイドウォールとを覆う状態で当該基板上に層間絶
縁膜を成膜する工程と、前記配線と前記サイドウォール
とをストッパにした層間絶縁膜のエッチングによって当
該配線に達するコンタクトホールを形成する工程とを行
う半導体装置の製造方法において、前記サイドウォールを形成する工程の前には、前記配線
の側壁に当該配線と前記サイドウォールとの間に生じる
応力を緩和する緩衝膜を成膜する工程を行い、 前記コンタクトホールを形成する工程では、前記配線と
サイドウォールと緩衝膜とをストッパにして前記層間絶
縁膜をエッチングする ことを特徴とする半導体装置の製
造方法。(57) Claims 1. A step of forming a sidewall made of an insulating material on a side wall of a wiring formed on a substrate, and forming the sidewall on the substrate in a state of covering the wiring and the sidewall. Forming a contact hole reaching the wiring by etching the interlayer insulating film using the wiring and the sidewall as stoppers, the method comprising the steps of: Before the step of forming a wall, the wiring
Between the wiring and the sidewall on the side wall of
Performing a step of forming a buffer film for relaxing stress, and forming the contact hole in the step of forming the contact hole;
The interlayer insulation using the sidewall and the buffer film as stoppers
A method for manufacturing a semiconductor device, comprising etching an edge film .
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|---|---|---|---|
| JP13000695A JP3381117B2 (en) | 1995-05-29 | 1995-05-29 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13000695A JP3381117B2 (en) | 1995-05-29 | 1995-05-29 | Method for manufacturing semiconductor device |
Publications (2)
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|---|---|
| JPH08330417A JPH08330417A (en) | 1996-12-13 |
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-
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- 1995-05-29 JP JP13000695A patent/JP3381117B2/en not_active Expired - Fee Related
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