JP3235542B2 - Semiconductor device and method of manufacturing the same - Google Patents
Semiconductor device and method of manufacturing the sameInfo
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Description
【0001】[0001]
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関する。The present invention relates to a semiconductor device and a method for manufacturing the same.
【0002】[0002]
【従来の技術】近年、半導体の微細化により、形成マー
ジンが厳しくなり配線とコンタクトプラグがショートし
ないように、例えば特開平02−285658号公報に
示されているような技術が提案されている。従来例につ
いて図4を用いて説明する。図4は第1の従来例の製造
方法を説明するための断面図である。2. Description of the Related Art In recent years, for example, a technique as disclosed in Japanese Patent Application Laid-Open No. 02-285658 has been proposed in order to prevent a short circuit between a wiring and a contact plug due to the formation margin becoming severe due to miniaturization of a semiconductor. A conventional example will be described with reference to FIG. FIG. 4 is a cross-sectional view for explaining the manufacturing method of the first conventional example.
【0003】まず図4(a)に示すように、半導体基板
1上に層間絶縁膜として酸化膜21を形成する。次に配
線用導電膜を堆積し、所定の形状にエッチングし導電膜
からなる下層配線22を形成する。次に図4(b)に示
すように、層間絶縁膜として酸化膜24を形成し、フォ
トリソグラフィ技術により酸化膜24と21をエッチン
グしコンタクト孔23を形成する。First, as shown in FIG. 4A, an oxide film 21 is formed on a semiconductor substrate 1 as an interlayer insulating film. Next, a wiring conductive film is deposited and etched into a predetermined shape to form a lower wiring 22 made of the conductive film. Next, as shown in FIG. 4B, an oxide film 24 is formed as an interlayer insulating film, and the oxide films 24 and 21 are etched by photolithography to form a contact hole 23.
【0004】次に図4(c)に示すように、酸化膜また
は窒化膜を堆積し、エッチバックを行うことにより側壁
膜25を形成する。次に図4(d)に示すように、コン
タクト孔23に多結晶シリコン26を埋め込み、エッチ
バックを行い多結晶シリコン26によるコンタクトプラ
グを形成した後、上層配線27を形成する。[0006] Next, as shown in FIG. 4 C, an oxide film or a nitride film is deposited and etched back to form a sidewall film 25. Next, as shown in FIG. 4D, polycrystalline silicon 26 is buried in the contact hole 23, etched back to form a contact plug of polycrystalline silicon 26, and then an upper wiring 27 is formed.
【0005】次に第2の従来例について図5を用いて説
明する。まず図5(a)に示すように、半導体基板1上
に層間絶縁膜として酸化膜21を形成する。次に配線用
導電膜と窒化膜28を堆積し、所定の形状にエッチング
し導電膜からなる下層配線22を形成する。次に図5
(b)に示すように、窒化膜を堆積しエッチバックを行
い窒化膜からなる側壁膜29を形成する。Next, a second conventional example will be described with reference to FIG. First, as shown in FIG. 5A, an oxide film 21 is formed on a semiconductor substrate 1 as an interlayer insulating film. Next, a conductive film for wiring and a nitride film 28 are deposited and etched into a predetermined shape to form a lower wiring 22 made of a conductive film. Next, FIG.
As shown in (b), a nitride film is deposited and etched back to form a sidewall film 29 made of a nitride film.
【0006】次に図5(c)に示すように、層間絶縁膜
として酸化膜30を形成し、フォトリソグラフィ技術に
より窒化膜と選択比の高い酸化膜を、エッチング条件と
して例えばCHF3とCOガスを用いて酸化膜30と2
1をエッチングしコンタクト孔23を形成する。次に図
5(d)に示すように、コンタクト孔23に多結晶シリ
コン26を埋め込み、エッチバックを行い多結晶シリコ
ン26によるコンタクトプラグを形成した後、上層配線
27を形成する。Next, as shown in FIG. 5C, an oxide film 30 is formed as an interlayer insulating film, and an oxide film having a high selectivity with respect to a nitride film is formed by photolithography using, for example, CHF 3 and CO gas as etching conditions. Oxide films 30 and 2
1 is etched to form a contact hole 23. Next, as shown in FIG. 5D, polycrystalline silicon 26 is buried in the contact hole 23, etched back to form a contact plug of polycrystalline silicon 26, and then an upper wiring 27 is formed.
【0007】[0007]
【発明が解決しようとする課題】第1の従来例の問題点
はコンタクトプラグの径が小さくなってしまうことであ
る。その理由はコンタクト孔形成後コンタクト孔内に側
壁膜を形成しているためである。A problem of the first conventional example is that the diameter of the contact plug becomes small. The reason is that the sidewall film is formed in the contact hole after the formation of the contact hole.
【0008】第2の従来例の問題点は配線容量が増加し
てしまうことである。その理由は配線を囲うように窒化
膜が形成されているためである。The problem of the second conventional example is that the wiring capacitance increases. The reason is that a nitride film is formed so as to surround the wiring.
【0009】本発明の目的は、コンタクトプラグの径を
小さくすることなく配線とショートさせず、しかも配線
容量の増加することのない半導体装置およびその製造方
法を提供することにある。An object of the present invention is to provide a semiconductor device which does not cause a short circuit with a wiring without reducing the diameter of a contact plug and does not increase a wiring capacity, and a method of manufacturing the same.
【0010】[0010]
【課題を解決するための手段】第1の発明の半導体装置
は、導体基板上に形成された第1の絶縁膜と、この第1
の絶縁膜に設けられたコンタクト孔と、下部が前記コン
タクト孔に埋め込まれ、上部が前記コンタクト孔から露
出した導電膜と、前記露出した導電膜の側面および前記
第1の絶縁膜の上面に形成された第2の絶縁膜と、この
第2の絶縁膜の側面および上面に接して設けられた下層
配線と、この下層配線上に形成された第3の絶縁膜と、
少なくとも前記導電膜と前記第3の絶縁膜の上面に接し
て形成された上層配線とを含むことを特徴とするもので
ある。According to a first aspect of the present invention, there is provided a semiconductor device comprising: a first insulating film formed on a conductive substrate;
A contact hole provided in the insulating film, and a lower portion embedded in the contact hole, and an upper portion exposed from the contact hole.
A conductive film that has issued, the side surface and the said exposed conductive layer
A second insulating film formed on the upper surface of the first insulating film, a lower wiring provided in contact with a side surface and an upper surface of the second insulating film, and a third insulating film formed on the lower wiring; Membrane and
At least the conductive film and an upper wiring formed in contact with the upper surface of the third insulating film are included.
【0011】第2の発明の半導体装置の製造方法は、半
導体基板上に形成された厚い第1の絶縁膜にコンタクト
孔を形成する工程と、このコンタクト孔内に第1の導電
膜を埋め込んだのち前記第1の絶縁膜をエッチバックし
第1の導電膜の上部を露出させる工程と、第1の導電膜
の露出面を含む全面に薄い第2の絶縁膜と厚い第2の導
電膜を形成したのち表面を平坦化する工程と、平坦化さ
れた前記第2の導電膜をエッチバックし所定の厚さにし
たのちパターニングし下層配線を形成する工程と、この
下層配線を含む全面に第3の絶縁膜を形成し平坦化した
のちこの第3の絶縁膜と前記第2の絶縁膜をエッチング
し前記第1の導電膜の上面を露出させる工程とを含むこ
とを特徴とするものである。According to a second aspect of the invention, there is provided a method of manufacturing a semiconductor device, wherein a contact hole is formed in a thick first insulating film formed on a semiconductor substrate, and a first conductive film is embedded in the contact hole. After that, the first insulating film is etched back to expose an upper portion of the first conductive film, and a thin second insulating film and a thick second conductive film are formed on the entire surface including the exposed surface of the first conductive film. A step of flattening the surface after formation, a step of etching back the flattened second conductive film to a predetermined thickness, and then patterning to form a lower wiring, and a step of forming a lower wiring on the entire surface including the lower wiring. Forming an insulating film of No. 3 and flattening it, and then etching the third insulating film and the second insulating film to expose an upper surface of the first conductive film. .
【0012】また、第1の絶縁膜がシリコン酸化膜、ま
たはシリコン酸化膜の間にシリコン窒化膜をはさんだ3
層構造の膜である半導体装置の製造方法である。The first insulating film is a silicon oxide film or a silicon nitride film sandwiched between silicon oxide films.
This is a method for manufacturing a semiconductor device having a layered structure.
【0013】また、第2の絶縁膜がシリコン窒化膜また
はシリコン酸化膜である半導体装置の製造方法である。[0013] Further, there is provided a method of manufacturing a semiconductor device in which the second insulating film is a silicon nitride film or a silicon oxide film.
【0014】また、第2の絶縁膜を形成した後エッチバ
ックし、露出した第1の導電膜の側壁に第2の絶縁膜か
らなるサイドウォールを形成したのち厚い第2の導電膜
を形成する半導体装置の製造方法である。After the second insulating film is formed, the second insulating film is etched back, a sidewall made of the second insulating film is formed on the exposed side wall of the first conductive film, and then a thick second conductive film is formed. 6 shows a method for manufacturing a semiconductor device.
【0015】[0015]
【発明の実施の形態】次に本発明について図面を参照し
て説明する。図1(a)〜(d)は本発明の第1の実施
の形態を説明するための半導体チップの断面図である。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be described with reference to the drawings. FIGS. 1A to 1D are cross-sectional views of a semiconductor chip for explaining a first embodiment of the present invention.
【0016】まず図1(a)に示すように、半導体基板
1上に層間絶縁膜として厚さ500〜700nmの酸化
膜2を形成し、フォトリソグラフィ技術を用い酸化膜2
をドライエッチングし、0.2〜0.4μm径のコンタ
クト孔3を形成する。その後コンタクト孔3にCVD法
により多結晶シリコンを埋め込み、エッチバックを行い
多結晶シリコンによるコンタクトプラグを形成する。First, as shown in FIG. 1A, an oxide film 2 having a thickness of 500 to 700 nm is formed as an interlayer insulating film on a semiconductor substrate 1, and the oxide film 2 is formed by using a photolithography technique.
Is dry-etched to form a contact hole 3 having a diameter of 0.2 to 0.4 μm. Thereafter, polycrystalline silicon is buried in the contact hole 3 by a CVD method, and etch back is performed to form a contact plug of polycrystalline silicon.
【0017】次に図1(b)に示すように、酸化膜2を
400μm程度エッチングして多結晶シリコン4による
プラグを露出させる。その後、CVD法により窒化膜を
約100nm形成した後、配線用の導電膜として、例え
ばタングステン膜を600nm形成する。次にCMP
(Chemical Mecanical Polis
hing)法を用いタングステン膜6の表面が平坦にな
るように研磨する。Next, as shown in FIG. 1B, the oxide film 2 is etched by about 400 μm to expose a plug made of polycrystalline silicon 4. After that, a nitride film is formed to a thickness of about 100 nm by a CVD method, and then, for example, a tungsten film is formed to a thickness of 600 nm as a conductive film for wiring. Next, CMP
(Chemical Mechanical Polis
(Hing) method so that the surface of the tungsten film 6 is polished so as to be flat.
【0018】次に図1(c)に示すように、窒化膜と選
択比のあるドライエッチング条件(たとえばCl2を用
いた条件)を用いるRIE法によりタングステン膜を膜
厚が100〜200nmになるまでエッチバックする。
その後フォトレジストとドライエッチングを用い所定の
配線形状にパターニングしタングステン配線7を形成す
る。Next, as shown in FIG. 1C, the tungsten film is formed to a thickness of 100 to 200 nm by RIE using dry etching conditions (for example, conditions using Cl 2 ) having a selectivity with respect to the nitride film. Etch back until.
Thereafter, a tungsten wiring 7 is formed by patterning into a predetermined wiring shape using a photoresist and dry etching.
【0019】次に、図1(d)に示すように、層間絶縁
膜としてCVD法によりBPSG膜8を500nm形成
し平坦化した後、ウェットエッチング法または、CHF
3やCF4ガスを用いるドライエッチング法によりエッチ
バックを行い、BPSG膜8と窒化膜5の一部を除去
し、多結晶シリコン4によるコンタクトプラグの一部を
露出させる。その後、アルミニウム合金などによる上層
配線9形成する。Next, as shown in FIG. 1D, a BPSG film 8 having a thickness of 500 nm is formed as an interlayer insulating film by a CVD method and flattened.
Etchback is performed by dry etching using 3 or CF 4 gas to remove a part of the BPSG film 8 and the nitride film 5 and to expose a part of the contact plug made of the polycrystalline silicon 4. After that, the upper wiring 9 made of an aluminum alloy or the like is formed.
【0020】図2に図1で説明した第1の実施の形態の
プラグ近傍の平面図を示す。タングステン配線7の間
に、多結晶シリコン4のコンタクトプラグが形成されて
いる。タングステン配線7はコンタクトプラグの周りに
形成された窒化膜5によって絶縁されている。FIG. 2 is a plan view showing the vicinity of the plug according to the first embodiment described with reference to FIG. A contact plug of polycrystalline silicon 4 is formed between tungsten wirings 7. The tungsten wiring 7 is insulated by the nitride film 5 formed around the contact plug.
【0021】このように構成された第1の実施の形態に
よれば、コンタクトプラグの径を小さくすることなく、
しかも配線表面に窒化膜を形成していない為、配線容量
も増加することはない。According to the first embodiment configured as described above, the diameter of the contact plug can be reduced without reducing the diameter.
In addition, since no nitride film is formed on the wiring surface, the wiring capacity does not increase.
【0022】図3(a)〜(d)は本発明の第2の実施
の形態を説明する為の半導体チップの断面図である。ま
ず図3(a)に示すように、半導体基板1上に層間絶縁
膜として厚さ300nmの酸化膜2Aと厚さ100nm
の窒化膜10と厚さ300nmの酸化膜2Bを形成し、
フォトレジスト膜をマスクとし酸化膜2Bと窒化膜10
と酸化膜2Aをドライエッチングしてコンタクト孔3を
形成する。その後コンタクト孔3に多結晶シリコンを埋
め込み、エッチバックを行い多結晶シリコン4によるコ
ンタクトプラグを形成する。FIGS. 3A to 3D are cross-sectional views of a semiconductor chip for explaining a second embodiment of the present invention. First, as shown in FIG. 3A, an oxide film 2A having a thickness of 300 nm and a thickness of 100 nm are formed on a semiconductor substrate 1 as an interlayer insulating film.
Nitride film 10 and oxide film 2B having a thickness of 300 nm are formed,
Using the photoresist film as a mask, the oxide film 2B and the nitride film 10
Then, the contact hole 3 is formed by dry-etching the oxide film 2A. Thereafter, polycrystalline silicon is buried in the contact hole 3 and etched back to form a contact plug of polycrystalline silicon 4.
【0023】次に図3(b)に示すように、酸化膜2B
を窒化膜10が露出するまでエッチングして、多結晶シ
リコン4によるプラグを露出させる。その後、窒化膜5
を100nm形成する。Next, as shown in FIG. 3B, the oxide film 2B
Is etched until the nitride film 10 is exposed to expose the plug of the polycrystalline silicon 4. Then, nitride film 5
Is formed to a thickness of 100 nm.
【0024】次に図3(c)に示すように、窒化膜5の
エッチバックを行い、多結晶シリコン4の側壁のみに窒
化膜5,10からなるサイドウォール12を形成する。
次いで全面に配線用の導電膜として、例えばタングステ
ン膜6を600nm形成する。次にCMP(Chemi
cal Mecanical Polishing)を
用いタングステン膜6の表面が平坦になるように研磨す
る。さらに窒化膜と多結晶シリコン膜の両方に選択比の
あるドライエッチング条件(たとえばCl2とO2を用い
た条件)によりタングステン膜6を膜厚が100〜20
0nmになるまでエッチバックする。Next, as shown in FIG. 3C, the nitride film 5 is etched back to form sidewalls 12 made of nitride films 5 and 10 only on the side walls of the polycrystalline silicon 4.
Next, for example, a tungsten film 6 having a thickness of 600 nm is formed as a conductive film for wiring on the entire surface. Next, CMP (Chemi
The surface of the tungsten film 6 is polished using cal mechanical polishing (cal mechanical polishing). Further, the tungsten film 6 is formed to have a thickness of 100 to 20 under dry etching conditions (for example, conditions using Cl 2 and O 2 ) having a selectivity for both the nitride film and the polycrystalline silicon film.
Etch back to 0 nm.
【0025】次に図3(d)に示すように、フォトレジ
ストとドライエッチングを用い所定の配線形状にパター
ニングしタングステン配線7を形成する。次に、層間絶
縁膜としてBPSG膜8を500nm形成し平坦化した
後、ウエットエッチング法または、ドライエッチング法
によりエッチバックを行い、BPSG膜8の一部を除去
し、多結晶シリコン4によるコンタクトプラグの一部を
露出させる。その後、アルミニウム合金などによる上層
配線9を形成する。Next, as shown in FIG. 3D, a tungsten wiring 7 is formed by patterning into a predetermined wiring shape using a photoresist and dry etching. Next, a BPSG film 8 is formed as an interlayer insulating film to a thickness of 500 nm and flattened, and then etched back by a wet etching method or a dry etching method to remove a part of the BPSG film 8 and to form a contact plug made of polycrystalline silicon 4. Expose part of After that, the upper wiring 9 made of an aluminum alloy or the like is formed.
【0026】この第2の実施の形態では第1の実施の形
態に対し、酸化膜2Bをエッチングする際に、窒化膜1
0をエッチングのストッパー膜として用いるため、酸化
膜2Bのエッチングによるばらつきが生じにくい。ま
た、窒化膜5,10をエッチバックすることにより、ウ
ェハ全面に窒化膜が残らないため、トランジスタ特性の
劣化が起こりにくいという利点がある。The second embodiment differs from the first embodiment in that, when the oxide film 2B is etched, the nitride film 1
Since 0 is used as a stopper film for etching, variation due to etching of the oxide film 2B hardly occurs. Further, since the nitride films 5 and 10 are etched back so that the nitride film does not remain on the entire surface of the wafer, there is an advantage that the transistor characteristics are hardly deteriorated.
【0027】[0027]
【発明の効果】第1の効果は、配線容量を増加させず
に、コンタクトプラグに対してセルフアラインで配線を
形成できることである。その理由は、コンタクトプラグ
の一部に窒化膜のサイドウォールを形成し配線を覆う窒
化膜を形成していないからである。The first effect is that a wiring can be formed in a self-aligned manner with respect to a contact plug without increasing the wiring capacitance. The reason is that a nitride film sidewall is formed in a part of the contact plug and a nitride film covering the wiring is not formed.
【0028】第2の効果は、コンタクトプラグの径が小
さくならないことである。その理由は、コンタクト孔内
にコンタクトプラグを先に形成して、その上部を露出さ
せその部分にサイドウォールを形成しているからであ
る。The second effect is that the diameter of the contact plug is not reduced. The reason is that a contact plug is formed first in a contact hole, an upper portion thereof is exposed, and a sidewall is formed in that portion.
【図1】本発明の第1の実施の形態を説明する為の半導
体チップの断面図。FIG. 1 is a cross-sectional view of a semiconductor chip for explaining a first embodiment of the present invention.
【図2】本発明の第1の実施の形態のコンタクトプラグ
近傍の平面図。FIG. 2 is a plan view near a contact plug according to the first embodiment of the present invention.
【図3】本発明の第2の実施の形態を説明する為の半導
体チップの断面図。FIG. 3 is a cross-sectional view of a semiconductor chip for explaining a second embodiment of the present invention.
【図4】第1の従来例を説明する為の半導体チップの断
面図。FIG. 4 is a sectional view of a semiconductor chip for explaining a first conventional example.
【図5】第2の従来例を説明する為の半導体チップの断
面図。FIG. 5 is a sectional view of a semiconductor chip for explaining a second conventional example.
1 半導体基板 2,2A,2B 酸化膜 3 コンタクト孔 4 多結晶シリコン 5 窒化膜 6 タングステン膜 7 タングステン配線 8 BPSG膜 9 上層配線 10 窒化膜 12 サイドウォール 21 酸化膜 22 下層配線 23 コンタクト孔 24 酸化膜 25 側壁膜 26 多結晶シリコン 27 上層配線 DESCRIPTION OF SYMBOLS 1 Semiconductor substrate 2, 2A, 2B oxide film 3 Contact hole 4 Polycrystalline silicon 5 Nitride film 6 Tungsten film 7 Tungsten wiring 8 BPSG film 9 Upper wiring 10 Nitride film 12 Side wall 21 Oxide film 22 Lower wiring 23 Contact hole 24 Oxide film 25 Side wall film 26 Polycrystalline silicon 27 Upper layer wiring
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 21/3205 H01L 21/3213 H01L 21/768 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 7 , DB name) H01L 21/3205 H01L 21/3213 H01L 21/768
Claims (5)
と、この第1の絶縁膜に設けられたコンタクト孔と、下
部が前記コンタクト孔に埋め込まれ、上部が前記コンタ
クト孔から露出した導電膜と、この露出した導電膜の側
面および前記第1の絶縁膜の上面に形成された第2の絶
縁膜と、この第2の絶縁膜の側面および上面に接して設
けられた下層配線と、この下層配線上に形成された第3
の絶縁膜と、少なくとも前記導電膜と前記第3の絶縁膜
の上面に接して形成された上層配線とを含むことを特徴
とする半導体装置。And 1. A first insulating film formed on a semiconductor substrate, a contact hole provided in the first insulating film, the lower
Part is embedded in the contact hole, and the upper part is the contour.
A conductive film exposed from the contact hole, a second insulating film formed on a side surface of the exposed conductive film and an upper surface of the first insulating film, and a side surface and an upper surface of the second insulating film. And a third lower wiring formed on the lower wiring.
A semiconductor device comprising: an insulating film described above; and an upper wiring formed at least in contact with an upper surface of the conductive film and the third insulating film.
縁膜にコンタクト孔を形成する工程と、このコンタクト
孔内に第1の導電膜を埋め込んだのち前記第1の絶縁膜
をエッチバックし第1の導電膜の上部を露出させる工程
と、第1の導電膜の露出面を含む全面に薄い第2の絶縁
膜と厚い第2の導電膜を形成したのち表面を平坦化する
工程と、平坦化された前記第2の導電膜をエッチバック
し所定の厚さにしたのちパターニングし下層配線を形成
する工程と、この下層配線を含む全面に第3の絶縁膜を
形成し平坦化したのちこの第3の絶縁膜と前記第2の絶
縁膜をエッチングし前記第1の導電膜の上面を露出させ
る工程とを含むことを特徴とする半導体装置の製造方
法。2. A step of forming a contact hole in a thick first insulating film formed on a semiconductor substrate, and etching back the first insulating film after embedding a first conductive film in the contact hole. Exposing an upper portion of the first conductive film, forming a thin second insulating film and a thick second conductive film on the entire surface including the exposed surface of the first conductive film, and flattening the surface. Etching the flattened second conductive film to a predetermined thickness and then patterning to form a lower wiring, and forming a third insulating film on the entire surface including the lower wiring to planarize the second wiring. Etching the third insulating film and the second insulating film to expose an upper surface of the first conductive film, and a method of manufacturing the semiconductor device.
シリコン酸化膜の間にシリコン窒化膜をはさんだ3層構
造の膜である請求項2記載の半導体装置の製造方法。3. The method according to claim 2, wherein the first insulating film is a silicon oxide film or a film having a three-layer structure in which a silicon nitride film is interposed between the silicon oxide films.
リコン酸化膜である請求項2記載の半導体装置の製造方
法。4. The method according to claim 2, wherein the second insulating film is a silicon nitride film or a silicon oxide film.
し、露出した第1の導電膜の側壁に第2の絶縁膜からな
るサイドウォールを形成したのち厚い第2の導電膜を形
成する請求項2記載の半導体装置の製造方法。5. After forming a second insulating film, etch back, form a sidewall made of a second insulating film on a side wall of the exposed first conductive film, and then form a thick second conductive film. A method for manufacturing a semiconductor device according to claim 2.
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