JP3375172B2

JP3375172B2 - Ｍｏｓ技術で複合映像信号から同期信号を抽出するための回路

Info

Publication number: JP3375172B2
Application number: JP09753593A
Authority: JP
Inventors: ジャック・メイエール
Original assignee: エステーミクロエレクトロニクスソシエテアノニム
Priority date: 1992-04-30
Filing date: 1993-04-23
Publication date: 2003-02-10
Anticipated expiration: 2018-02-10
Also published as: EP0568474A1; FR2690804B1; DE69315371D1; US5502500A; EP0568474B1; FR2690804A1; JPH0654224A; DE69315371T2

Description

【発明の詳細な説明】

【０００１】

【発明の背景】この発明は、テレビ型信号、すなわち各
線につき一連の少なくとも３つの信号部分、つまり、同
期信号の部分と、その間には画像の情報が伝送されない
抑制信号の部分と、現在の電流画像線に対応する情報を
表示する有用な信号とを含む、画像線を表示する複合信
号を処理するために、使用される集積回路に関する。

【０００２】

【関連技術の議論】図１は、テレビ信号の伝送のみなら
ず、ビデオテープレコーダ、およびその他の画像表示シ
ステムに用いられるテレビ、または複合映像信号の標準
化された構造を表わしている。

【０００３】基準電圧を、情報抑制段階の間に伝達され
る電圧レベルＶｓｕｐと仮定すると、ある線の始まりは
できるだけ鋭い端縁および約４．７μｓの持続時間を有
する負パルスの同期信号によって示されている。それか
ら抑制レベルＶｓｕｐは約５．３μｓの間放出され、有
用な信号が５２μｓの間、抑制レベルを上回る正の値と
して放出され、そして抑制レベルが約２μｓの間再放出
される。したがって１つの線の合計伝送持続時間は約６
４μｓとなる。

【０００４】テレビ回路を動作させるためには、線の同
期信号が抽出されなくてはならない。なぜなら、これは
スクリーンの走査点の帰線を制御しなければならないか
らであり、またはマトリックス表示の場合にはこれが種
々の線のアドレスシーケンスを決定しなければならない
からである。

【０００５】先行技術では同期信号抽出のための回路
は、一般的にバイポーラ集積回路技術で制作されてい
る。係る技術は従来、アナログ電子回路に適用されてい
る。

【０００６】最も一般的に用いられている抽出回路の原
理は、図２に示されている。同期間隔の発生に際してパ
ルスを与えるため必要なのは、複合映像信号と、同期間
隔の低電圧レベルＶｓｙｎと抑制電圧レベルＶｓｕｐと
の中間しきい値とを単に比較することだけである。最も
有益な方策は（Ｖｓｕｐ＋Ｖｓｙｎ）／２の値を有する
しきい値を確立することである。比較器は複合映像信号
としきい値とを受け、映像信号がしきい値を下回る、つ
まり同期間隔が発生する度にパルスを１つ与える。

【０００７】しかしながら、この目的を達成するために
は、このしきい値が確立されなければならない。したが
って、受信信号のＶｓｕｐ、およびＶｓｙｎのレベルを
知る必要がある。このようなレベルは前もって知ること
ができないため、受信した信号から決定されなくてはな
らない。

【０００８】さらに、複合映像信号が到達する時に、そ
れは基準電圧に関してその信号が基準とされるのではな
い。つまり、それは固定した直流値のない可変信号なの
である。

【０００９】この理由で、次のいくつかのステップが必
要である。すなわち複合信号の基準電圧を固定するステ
ップと、この基準に関して電圧ＶｓｙｎおよびＶｓｕｐ
を決定するステップと、しきい値（Ｖｓｙｎ＋Ｖｓｕ
ｐ）／２を確立するステップと、整列した複合信号とこ
のしきい値とを比較するステップと、である。

【００１０】図２に原理を示した従来の回路では、映像
信号の抑制レベルＶｓｕｐは基準電圧Ｖｒｅｆと整列さ
れている。

【００１１】この整列を得るために、複合映像信号Ｓｖ
が第１の直列コンデンサＣ１を介して、集積回路の入力
端子Ｂ１に与えられる。信号ＳｖはコンデンサＣ１の直
流電荷値に対応する値によってオフセットされ、信号Ｓ
ｖ′を与える。オフセットされた信号Ｓｖ′の平均抑制
レベルＶｓｕｐが基準電圧Ｖｒｅｆに全く等しくなるよ
うに、端子Ｂ１に接続された第１の回路段はコンデンサ
Ｃ１の充電を制御する。

【００１２】この整列段は主に差動増幅器ＡＤ１を含
み、増幅器の入力の１つは電圧Ｖｒｅｆに、もう１つの
入力は端子Ｂ１に接続されている。比較器の出力は、コ
ンデンサＣ１の充電電流源ＳＣｃの活性化を制御してコ
ンデンサにかかる直流電圧を増すか、または放電電流源
ＳＣｄの活性化を制御してこの直流値を低減する。充電
電流と放電電流の割合は、コンデンサＣ１の充電が自動
的に平衡し、信号Ｓｖ′の抑制電圧ＶｓｕｐがＶｒｅｆ
に等しくなるようにされている。

【００１３】そして、第２の回路段は信号Ｓｖ′の同期
間隔の低電圧に等しい電圧Ｖｓｙｎを確立する。この第
２の段は、信号Ｓｖ′の負波高値を検出するための単な
る検出器である。この回路は、レベルＶｓｙｎを表す直
流充電をストアするために動作できるコンデンサＣ２を
含む。コンデンサＣ２は端子Ｂ２と接地の間に接続され
ている。ダイオードを含む帰還ループを有する差動増幅
器ＡＤ２は一方の入力で信号Ｓｖ′を、他方の入力でコ
ンデンサＣ２にストアされた電圧を受ける。ダイオード
Ｄ１は、信号のＳｖ′のレベルがコンデンサＣ２にスト
アされたレベルを下回ると急速にコンデンサを放電する
動作が可能である。結果としてコンデンサＣ２の電圧レ
ベルは絶えず、信号Ｓｖ′の最低レベル値、つまりＶｓ
ｙｎに規制されている。充電抵抗器Ｒ１は、同期間隔の
低レベルが上昇する傾向にあると、コンデンサをゆっく
りと再充電する。そして、フォロワ段（単一利得を与え
る帰還ループを有する増幅器ＡＤ３）により、コンデン
サにかかっている電圧を正確に複写することが可能とな
り、それを抵抗分割器に与える。フォロワ段は抵抗分割
器を介してコンデンサＣ２のいかなるスプリアス放電も
回避する。

【００１４】さらに、この抽出回路は第３の段を含み、
その段は信号Ｓｖ′を（Ｖｓｙｎ＋Ｖｓｕｐ）／２に等
しいしきい値、つまり（Ｖｓｙｎ＋Ｖｒｅｆ）／２に等
しくなったしきい値と比較する。この第３の段は上述の
抵抗器を含み、それは同じ値を有し、（Ｖｓｙｎで）フ
ォロワ段の出力と基準電圧Ｖｒｅｆの間に直列に接続さ
れた２の抵抗器を備える。比較器（差動増幅器ＡＤ４）
は１つの入力で信号Ｓｖ′を、もう１つの入力で抵抗分
割器のタップＴ（中間タップ）での信号を受ける。差動
増幅器ＡＤ４は映像信号から抽出された同期信号を、そ
の出力Ｓで与える。

【００１５】ある応用では、同期を抽出する回路が数あ
る構成部分のうちの１つである、映像信号処理のための
複合回路を与えることが望ましい。係る回路にはＭＯＳ
技術（つまり、絶縁ゲート電界効果トランジスタを用い
る技術）を用いることが不可欠となる。これは、トラン
ジスタの数が非常に多い（たとえばトランジスタ何百万
個）ことによるだろう。この場合、電力消費を減少させ
ることが必要となり、低電力消費技術（相補ＭＯＳトラ
ンジスタといった技術）の使用につながる。もう１つの
理由として考えられるのは、バイポーラ技術よりもＭＯ
Ｓ技術の方がより容易に論理回路に役立つことから、製
作される回路のほとんどがアナログ回路ではなく、論理
回路であるからだということである。

【００１６】これらの場合において、高価な二重の（バ
イポーラ／ＭＯＳ）技術を用いるのを回避することが所
望される場合は、すべての回路はＭＯＳトランジスタを
用いて製作されなくてはならない。

【００１７】しかしながら、バイポーラ技術で容易に実
現できる図２の回路は、ＭＯＳ技術にうつされると、複
雑で扱いにくく、信頼できなくなることが注目されてき
た。

【００１８】与えられる種々の説明のうち、考えられる
１つの理由は、回路の２つの異なる点に同様に加えられ
なくてはならない電圧Ｖｒｅｆ等の基準電圧源を簡単に
与えることが不可能だという点である。もう１つの理由
は、単純な増幅回路が用いられると、バイポーラ技術よ
りもＭＯＳ技術での方が、差動増幅器のオフセット電圧
が実質的に高いことである。しかしながら、これらのオ
フセット電圧は、そのレベルによってＶｓｙｎおよびＶ
ｓｕｐが確立される精密度に直接影響を与え、それによ
り、ひいてはしきい値（Ｖｓｙｎ＋Ｖｓｕｐ）／２、お
よびＳｖ′とこのしきい値との比較に影響を与える。た
とえばＶｓｕｐとＶｓｙｎの違いの大きさのオーダは約
１５０−３００ｍＶであり、一方、ＭＯＳ差動増幅器の
オフセット電圧は通常１０−２０ｍＶの分散がある。さ
らにＭＯＳ技術で製作された場合、増幅フォロワはより
決定的である。（不安定性のリスクが高くなる。）この
発明の１つの目的は、複合映像信号を受け、かつ各線の
最初で同期パルスを提供することのできる、複合映像信
号から同期信号を抽出する回路を提供することである。

【００１９】

【発明の概要】この発明は、ＭＯＳ技術における同期信
号を抽出する回路を提供するための特に有利な方策を提
供する。

【００２０】この発明に従えば、この回路は電源端子
（Ｖｃｃ）と接地端子（Ｖｓｓ）との間に結合され、次
の構成要素を含む、つまり基準電圧と複合信号を整列さ
せるための手段、および整列された複合信号と、同期間
隔の低レベル（Ｖｓｙｎ）と信号抑制レベル（Ｖｓｕ
ｐ）との中間のレベルとを比較する出力比較器を含む。
加えて、この回路はこの発明に従えば、以下のものを含
む。

【００２１】−同期間隔の低レベル（Ｖｓｙｎ）を接地
電圧（Ｖｓｓ）と整列させる段と、−整列回路によって
整列された複合信号（Ｓｖ′）の抑制レベル（Ｖｓｕ
ｐ）を検出する段とを含み、この段は１つのコンデンサ
と、整列された複合信号を受信する第１の入力および第
２の入力をもつ第２の比較器とを含み、この比較器はそ
の入力間の電圧差の極性に依存して、コンデンサの充電
または放電を制御する。この段はさらに、負帰還トラン
ジスタを含み、そのゲートはコンデンサに接続され、そ
のソースは、第２のコンデンサの第２の入力に接続され
て、コンデンサの充電が変化する際に、この第２の入力
での電圧をかかる充電の変化方向と相関する方向に変化
させる。回路はさらに、−第２の増幅器の第２の入力と
接地との間に接続された電圧分割器を含み、出力比較器
は入力が分割器の中間タップに接続され、第２の入力が
整列された複合信号を受ける。

【００２２】ＶｓｕｐとＶｓｙｎ間の中間しきい値は、
好ましくは（Ｖｓｕｐ＋Ｖｓｙｎ）の和の半分である。

【００２３】比較器は、好ましくは単純な差動増幅器
で、回路は単一利得を与えるための帰還ループを持つい
かなる差動増幅器をも用いない。

【００２４】抑制レベルを検出するための段で用いられ
るコンデンサは、必ずしも正確にＶｓｕｐでなくてもよ
い電圧をストアする。

【００２５】比較器は、抽出回路がその上に集積されて
いるチップの外部にあり得る。同期間隔の低レベルと接
地とを整列させるための回路は好ましくは以下を含む：
１つの端子で整列されていない複合映像信号を受信し、
第２の端子で整列された映像信号を与える第２のコンデ
ンサと、整列された複合信号が、接地電圧を下回るよう
になると即、コンデンサを急速に充電するよう適合され
る第１のトランジスタとを含み、第１のトランジスタの
ソースはそのコンデンサの第２の端子に接続され、その
ゲートは、ダイオードとして接続されかつ電流源によっ
て給電される第２のトランジスタのゲートに接続され、
第２のトランジスタの電源は接地されている。

【００２６】漏流脚部は好ましくは、コンデンサの第２
端子と接地との間に配置される。さらに好ましくは、こ
の発明に従えば、回路の比較器は、接地が電源端子の最
大の負電圧であれば、Ｐチャネル入力トランジスタで実
現される入力段を含み、入力電圧が接地電圧に非常に近
い値を持つときでさえ、これらの入力電圧の差の極性を
検出する。

【００２７】この発明の先のおよび他の目的、特色、局
面および利点は、添付の図面と関連して読まれると、次
の詳細な説明から明らかになるだろう。

【００２８】

【詳細な説明】この発明の好ましい実施例は図３に示さ
れている。

【００２９】抽出する回路は電源端子Ｖｃｃと接地端子
Ｖｓｓの間に結合されている。端子Ｖｃｃが正電圧であ
る一方で、接地端子は理論上は最低電圧である。しかし
ながら、Ｐチャネルトランジスタを各々Ｎチャネルトラ
ンジスタと取り換えることによって、相反的に、かつ回
路内の電圧差の極性を毎回反転させることによって、逆
の配置にすることもできる。

【００３０】図２の回路と異なり、この発明に従った回
路は、抑制レベル（Ｖｓｕｐ）を基準電圧に整列させる
ための段の代わりに、低同期レベル（Ｖｓｙｎ）を接地
に整列させるための段を含む。

【００３１】この整列段は、複合映像信号を受けるよう
に動作可能な端子Ｅと端子Ｂ１との間に直列に接続され
たコンデンサＣ３を含む。したがって、コンデンサＣ３
は整列されていない複合映像信号Ｓｖを受ける第１の端
子、および整列された信号Ｓｖ′の現われる第２の端子
を持つ。コンデンサＣ３にかかる平均直流電圧は、同期
間隔の低電圧を接地と整列させるために要求されるオフ
セット電圧を表わす。

【００３２】コンデンサＣ３は抽出回路がその上に集積
されているチップの外部にあるコンデンサであってもよ
い。その場合そのコンデンサの第２の端子が接続されて
いる端子Ｂ１は集積回路の入力端子である。

【００３３】第１の電界効果トランジスタ（ＦＥＴ）Ｍ
１はコンデンサＣ３を充電する。ＦＥＴは、ゲートに与
えられる適切な電圧レベルによって、ＦＥＴが導電状態
にされると、充電が急速に達成できるように設計されて
いる。充電の速度は、整列を確立するために与えられる
時間に依存する。

【００３４】ＮチャネルＦＥＴＭ１のソースは端子Ｂ１
に接続され、そのドレインは、たとえば、正の電源電圧
Ｖｃｃに直接接続されている。ＦＥＴのゲートは（ドレ
インとゲートとが接続されて）、ダイオードとして接続
され、ソースが接地に接続されている第２のＮチャネル
トランジスタＭ２によって確立された常にバイアスする
ソースに接続されている。トランジスタＭ２は低電流源
ＳＣ１（約１μＡ）によって給電されている。

【００３５】かかる配置はトランジスタＭ２をその導電
状態に近く設定する。結果として、トランジスタＭ２と
同じしきい値電圧特性を持つトランジスタＭ１は、その
ソースが接地と同じ電圧であると、導電限界に設定され
る。そのソース（端子Ｂ１）が接地電圧を下回る傾向を
見せると即、Ｍ１は明らかに導通する。

【００３６】トランジスタＭ２が大きければ大きいほ
ど、その導電限界の信頼度は高まる。逆に、トランジス
タＭ２に給電する電流源ＳＣ１は非常に低くなり得る。
トランジスタＭ１は、充電する電流をコンデンサＣ３に
急速に充電するためにますます大きくなくてはならな
い。

【００３７】さらに、コンデンサＣ３の微量の放電電流
を確保するため、トランジスタＭ３（もしくは電流源、
または代わりになるものとして、漏流脚部を形成する抵
抗器）は端子Ｂ１と接地との間に接続される。この放電
電流によって、信号Ｓｖ′のレベルＶｓｙｎが接地電圧
を上回る傾向にある場合、所望の整列に戻ることができ
る。後者の場合、コンデンサの放電時定数は、充電時定
数に対して長く保持しなくてはならないため、トランジ
スタＭ３は小型のトランジスタである。

【００３８】この回路は、Ｓｖ′のレベルＶｓｙｎが常
に接地電圧で保持されているように、平均的にコンデン
サＣ３にかけて定充電を維持している。

【００３９】信号Ｓｖ′の抑制レベルに等しい、つま
り、同期間隔の直前および直後の信号Ｓｖ′の電圧レベ
ルに等しい定電圧Ｖｓｕｐを確立するのに、抽出回路の
第２の部分は有用である。

【００４０】Ｖｓｕｐを与える段は、異なる充電および
放電電流で、コンデンサＣ４を充電および放電する原理
に基づいており、その割合は複合信号の３つの部分の持
続時間の割合と相関している。

【００４１】コンデンサＣ４の第１の端子は、固定電圧
点、好ましくは接地Ｖｓｓに接続され、もう１つの端子
は好ましくは集積回路の外部端子Ｂ２に接続されてい
る。かかる接続の理由はコンデンサＣ４が好ましくは集
積回路の外部にあることにある。

【００４２】比較器として動作する差動増幅器ＡＤ５
は、整列された複合信号Ｓｖ′が抑制レベルＶｓｕｐよ
り高いか低いかによって、コンデンサの充電または放電
を制御するよう接続されている。増幅器ＡＤ５の入力の
１つは信号Ｓｖ′を受け、他方の入力は電圧Ｖｓｕｐを
受け、この電圧は、後述する態様でこの電圧の変化に従
う傾向があるという点において端子Ｂ２と相関する。た
とえば、増幅器の非反転入力（＋）は端子Ｂ１から信号
Ｓｖ′を受ける。反転入力（−）は信号Ｖｓｕｐを受け
る。

【００４３】充電電流をＩｃ、放電電流をＩｄ、および
増幅器ＡＤ５の反転入力に与えられた電圧が値Ｖｓｕ
ｐ′またはＶｓｕｐ′′を持ち、これは所望の値Ｖｓｕ
ｐと全く同じではない、つまり、同期間隔の直前および
直後の信号Ｓｖ′と全く同じではないと仮定する。

【００４４】Ｖｓｕｐ′はＶｓｕｐより低いと仮定する
（図１参照）。最大で約４．７μｓの間信号Ｓｖ′がＶ
ｓｕｐ′より低いため、比較器ＡＤ５が４．７μｓの間
電流Ｉｄで、コンデンサＣ４の放電を制御し、かつ比較
器ＡＤ５は電流Ｉｃでコンデンサの充電を約５９．３μ
ｓの間制御する。所望の結果はコンデンサがＶｓｕｐ′
をＶｓｕｐに増すような方向で充電されることである。
これは、充電電流が少なくとも放電電流と１：１２で等
しい限り可能である、というのも、この場合充電および
放電時間は最低で１２の割合に留まるからである。

【００４５】逆に比較器の入力（−）での抑制レベルを
Ｖｓｕｐ′′、整列された複合信号Ｓｖ′の実効レベル
Ｖｓｕｐに対して少し高すぎるものとすると、コンデン
サＣ４はＶｓｕｐ′′を減じるような方向で放電されな
くてはならない。しかしながら、比較器ＡＤ５は最低約
１２μｓの間放電を制御し、最大約５２μｓの間充電を
制御する。充電および放電時間が約４以下の割合である
ため、充電電流が、最大で約１：４に等しい条件でＣ４
の放電を得る。

【００４６】すると、ＩＣ：ＩＤの比が上記の値以下、
好ましくは、たとえばある実施例では約１：８に等しい
ならば、回路は、常に、電圧Ｖｓｕｐ′またはＶｓｕ
ｐ′′を所望の値に戻すよう動作する。

【００４７】比較器ＡＤ５の反転入力での電圧変化がＣ
４にかかる電圧変化に相関するために、Ｎチャネルトラ
ンジスタＭ４が与えられており、そのゲートはコンデン
サＣ４（端子Ｂ２）に接続され、そのソースは比較器Ａ
Ｄ５の反転入力に接続され、かつそのドレインはたとえ
ば、端子Ｖｃｃによって給電される。反転入力の電圧レ
ベルＶｓｕｐは、端子Ｂ２の電圧レベルと同じではない
が、端子Ｂ２の電圧レベルが変動すると、変動する。変
動方向の単純な相関が回路の作動を確実にするというこ
とに注目されたい。もちろん、最も単純な条件とは、変
行方向が同じであるということであり、コンデンサＣ４
にかかる電圧が上昇すると、比較器ＡＤ５の反転入力で
の電圧が上昇するというものである。これが上で指摘し
たように接続されたトランジスタＭ４の場合である。

【００４８】したがって、整列された映像信号Ｓｖ′の
抑制レベルを表わす電圧Ｖｓｕｐが、比較器ＡＤ５の反
転入力において得られる。

【００４９】トランジスタＭ４のソースと増幅器との間
に、この発明の精神から逸脱することなく、小型の抵抗
器を挿入することができる。

【００５０】決められた割合を有する充電および放電電
流、それぞれＩｃおよびＩｄを与えるように、電流源Ｓ
ＣｃおよびＳＣｄを作成することは、ＭＯＳ技術におい
てはいかなる特定の問題をも生じず、一方のソースが比
較器の状態により制御され、他方のソースが比較器の逆
の状態により制御される。

【００５１】抽出回路の第３の部分は信号Ｓｖ′としき
い値（Ｖｓｕｐ＋Ｖｓｙｎ）／２を比較するための比較
回路である。Ｖｓｙｎは接地電圧に等しい。このしきい
値確立のために電圧分割器が用いられる。ここで、分割
器は好ましくは、値Ｒを持つ２つの抵抗器を有する抵抗
分割器である。その分割器は、比較器ＡＤ５の反転入力
と接地との間に接続される。分割器の中間タップＴは高
利得の差動増幅器（比較器）ＡＤ６の１つの入力に与え
られ、他方の入力は端子Ｂ１から映像信号Ｓｖ′を受け
る。比較器ＡＤ６の出力は、複合信号から抽出された同
期信号を与える。この出力は集積回路内で使用され得
る、および／または、外部端子Ｂ３に伝達され得る。

【００５２】コンデンサＣ４はトランジスタＭ４のゲー
トにただ接続されているだけなので、電圧分割抵抗器は
コンデンサＣ４を放電するために協働はしないことが注
目されるであろう。

【００５３】比較に関与する電圧レベルがかなり低いた
め、比較器（ＡＤ５，ＡＤ６）として作動する増幅器は
各々、図４で示されているように、ＰチャネルＭＯＳ入
力トランジスタを用いた第１の入力段を含むことが所望
される。もちろん、接地Ｖｓｓが低電源電圧であれば、
これは有効である。

【００５４】上述した抽出回路にはさらに、非常に簡単
にテストされるという利点があることに注目されたい。
トランジスタＭ１−Ｍ３と同様、増幅器ＡＤ５およびＡ
Ｄ６をテストすることができるのは全く不可欠な点であ
る。増幅器は、その２つの入力および出力が、集積回路
の端子に直接、または実質的に直接、接続されているた
め、簡単にテストできる。

【００５５】整列段（Ｍ１−Ｍ３）の動作は端子Ｂ１に
よってテストされる。アセンブリＭ１，Ｍ２，Ｍ３の動
き（しきい値のない整流器）を調べるため、端子Ｂ１に
おいて、電流／電圧特性を与えることが、全く不可欠で
ある。

【００５６】こうして、この発明の１つの特定の実施例
を説明したが、当業者には、様々な変更、修正、および
改良がたやすく起こるであろう。かかる変更、修正およ
び改良はこの開示の一部として意図されており、この発
明の精神およびその範囲内であると意図されている。し
たがって、先の説明は単なる例であり、制限されること
は意図されていない。この発明は、前掲の特許請求の範
囲および均等物によって規定されたもののみに制限され
る。

【図面の簡単な説明】

【図１】複合映像信号の図である。

【図２】先行技術に従った、従来の同期抽出回路の図で
ある。

【図３】この発明に従った同期抽出回路の図である。

【図４】この発明に従った回路で用いられている差動増
幅器の入力段を示す概略図である。

【符号の説明】

Ｃ４コンデンサＳｖ′ 複合信号Ｖｓｕｐ信号抑制レベル

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04N 5/08

Claims

(57)【特許請求の範囲】

【請求項１】電源端子（Ｖｃｃ）と接地端子（Ｖｓ
ｓ）の間で給電される、ＭＯＳ技術で複合映像信号から
同期を抽出するための回路であって、前記複合信号を基準電圧と整列させる手段と、整列された複合信号（Ｓｖ′）と、同期間隔の低レベル
（Ｖｓｙｎ）と信号抑制レベル（Ｖｓｕｐ）との中間の
レベルとを比較するための出力比較器（ＡＤ６）と、前記低レベル（Ｖｓｙｎ）を前記接地電圧（Ｖｓｓ）と
整列させるための段（Ｍ１，Ｍ２，Ｍ３）と、整列回路によって整列された前記複合信号（Ｓｖ′）の
抑制レベル（Ｖｓｕｐ）を検出するための段とを含み、
前記段は、コンデンサ（Ｃ４）と、前記整列された複合
信号を受けるように動作可能な第１の入力および第２の
入力を有する第２の比較器（ＡＤ５）とを含み、前記比
較器は、その入力にかかる電圧差の符号に依存して、前
記コンデンサ（Ｃ４）の充電または放電を制御し、さら
に前記検出するための段は、負帰還トランジスタを含
み、負帰還トランジスタのゲートは前記コンデンサに接
続され、ソースは第２の比較器の第２の入力に接続され
て前記コンデンサ（Ｃ４）の充電が変化する際には、前
記充電の変化方向に相関した方向で、前記第２の入力に
おいて電圧を変化させ、さらに、前記第２の増幅器の第２の入力と接地との間に接続され
た電圧分割器を含み、出力比較器（ＡＤ６）は入力が前
記分割器の中間タップに接続され第２の入力が前記整列
された複合信号（Ｓｖ′）を受ける、回路。
【請求項２】前記第２の比較器（ＡＤ５）の出力は、
その入力にかかる電圧の符号に依存して前記比較器を充
電する電流源（ＳＣｃ）または放電電流源（ＳＣｄ）を
活性化するよう接続されており、充電および放電電流の
値は定められた割合内にある、請求項１に記載の回路。
【請求項３】前記割合が実質的に８に等しい、請求項
２に記載の回路。
【請求項４】前記比較器（ＡＤ５，ＡＤ６）は、２つ
のＰチャネル入力トランジスタを有する入力差動段を含
み、接地端子が電源の低電圧端子である、請求項１ない
し３のいずれかに記載の回路。
【請求項５】前記整列段は、第１の端子で整列されて
いない複合映像信号を受け、かつ第２の端子で整列され
た映像信号（Ｓｖ′）を与える第２のコンデンサと、前
記整列された複合信号が接地電圧を下回るようになると
即、前記コンデンサを急速に充電するよう適合されてい
る第１のトランジスタ（Ｍ１）とを含み、前記トランジ
スタのソースは、前記コンデンサの第２の端子に接続さ
れており、そのゲートは、ダイオードとして接続されか
つ電流源に給電されている第２のトランジスタ（Ｍ２）
のゲートに接続されており、前記第２のトランジスタの
ソースは接地に接続されている、請求項１ないし４のい
ずれかに記載の回路。
【請求項６】前記第１の端子と接地との間に漏流脚部
を含む、請求項５に記載の回路。