JP3370263B2 - Insulated gate transistor - Google Patents

Insulated gate transistor

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JP3370263B2
JP3370263B2 JP34602697A JP34602697A JP3370263B2 JP 3370263 B2 JP3370263 B2 JP 3370263B2 JP 34602697 A JP34602697 A JP 34602697A JP 34602697 A JP34602697 A JP 34602697A JP 3370263 B2 JP3370263 B2 JP 3370263B2
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昭男 伊藤
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Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【発明の属する技術分野】本発明は、電界効果型及びバ
イポーラ型の絶縁ゲート型トランジスタに関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to field effect type and bipolar type insulated gate transistors.

【0002】[0002]

【従来の技術】従来、図12を伴って次に述べる電界効
果型の絶縁ゲート型トランジスタが提案されている。す
なわち、第1及び第2の主面1a及び1bを有し且つ第
1の導電型としてのp型を有する単結晶シリコン層でな
るとともに、シリコン酸化物でなる素子分離用絶縁膜2
によって取り囲まれている単結晶半導体層1を有する。
2. Description of the Related Art Conventionally, a field effect type insulated gate transistor described below with reference to FIG. 12 has been proposed. That is, the element isolation insulating film 2 is made of a single crystal silicon layer having the first and second main surfaces 1a and 1b and having p-type as the first conductivity type, and is also made of silicon oxide.
It has a single crystal semiconductor layer 1 surrounded by.

【0003】そして、その単結晶半導体層1内に、第
1の主面1a側から第1の導電型としてのp型とは逆の
第2の導電型としてのn型を有するソース領域3と第2
の導電型としてのn型を与える不純物を比較的低い濃度
で導入している第2の導電型としてのn型を有するオフ
セット領域6とが、それら間にチャンネル領域5を残す
ように、第2の主面1bに達する深さに形成されている
とともに、第1の主面1a側から、第2の導電型とし
てのn型を与える不純物を比較的高い濃度で導入してい
る第2の導電型としてのn型を有するドレイン領域4
が、オフセット領域6にチャンネル領域5側とは反対側
において連接して、第2の主面1bに達する深さに形成
されている。
Then, in the single crystal semiconductor layer 1, a source region 3 having an n-type as a second conductivity type opposite to the p-type as the first conductivity type is formed from the first main surface 1a side. Second
And the offset region 6 having the n-type as the second conductivity type in which the impurity imparting the n-type as the conductivity type is introduced at a relatively low concentration so that the channel region 5 is left therebetween. Of the second conductivity type, which is formed to a depth reaching the main surface 1b of the second conductivity type and in which an impurity imparting n-type as the second conductivity type is introduced at a relatively high concentration from the first main surface 1a side. Region 4 having n-type as a mold
Is formed so as to be connected to the offset region 6 on the side opposite to the channel region 5 side and reach the second main surface 1b.

【0004】また、単結晶半導体層1の第1の主面1a
上に、導電性を与える不純物を高濃度に導入している多
結晶シリコン層でなるゲート電極7が、シリコン酸化物
でなるゲート絶縁膜8を介してチャンネル領域5に対向
するように、素子分離用絶縁膜2上に延長して形成され
ているとともに、シリコン酸化物でなる第1の絶縁膜9
が、ゲート電極7、ゲート絶縁膜8及び素子分離用絶縁
膜2を覆って形成されている。この場合、第1の絶縁膜
9の単結晶半導体層1側とは反対側の面が、平らな面9
aとなされている。
The first main surface 1a of the single crystal semiconductor layer 1
Element isolation is performed so that the gate electrode 7 made of a polycrystalline silicon layer in which impurities imparting conductivity are introduced at a high concentration is opposed to the channel region 5 via the gate insulating film 8 made of silicon oxide. First insulating film 9 made of silicon oxide and extended on the insulating film 2 for insulation
Are formed so as to cover the gate electrode 7, the gate insulating film 8 and the element isolation insulating film 2. In this case, the surface of the first insulating film 9 opposite to the single crystal semiconductor layer 1 side is a flat surface 9
It is said to be a.

【0005】さらに、単結晶半導体層1の第2の主面1
b上に、シリコン酸化物でなる第2の絶縁膜10が形成
され、そして、その第2の絶縁膜10に、ソース領域3
及びドレイン領域4をそれぞれ外部に臨ませる窓13及
び14が形成されている。
Further, the second main surface 1 of the single crystal semiconductor layer 1
A second insulating film 10 made of silicon oxide is formed on the substrate b, and the source region 3 is formed on the second insulating film 10.
And windows 13 and 14 that expose the drain region 4 and the drain region 4 to the outside, respectively.

【0006】また、第2の絶縁膜10上に、窓13及び
14を通じてソース領域3及びドレイン領域4にそれぞ
れ連結しているソース電極23及びドレイン電極24が
形成されている。
A source electrode 23 and a drain electrode 24, which are connected to the source region 3 and the drain region 4 through the windows 13 and 14, respectively, are formed on the second insulating film 10.

【0007】さらに、図示しないが、素子分離用絶縁膜
2及び第2の絶縁膜10にそれらを通じてゲート電極7
を外部に臨ませる窓が形成され、そして、第2の絶縁膜
10上に、その窓を通じてゲート電極7に連結している
ゲート電極引出用導電性層が形成されている。
Further, although not shown, the gate electrode 7 is formed through the element isolation insulating film 2 and the second insulating film 10.
Is formed on the second insulating film 10, and a conductive layer for leading out the gate electrode is formed on the second insulating film 10 and connected to the gate electrode 7 through the window.

【0008】また、単結晶シリコン、石英、パイレック
ス、炭化珪素、窒化アルミニウム、ダイヤモンド、サフ
ァイアなどでなる基板30が、それに絶縁膜9を単結晶
半導体層1側とは反対側の平らな面9a側において接着
させている状態で、上述した構成を支持すべく設けられ
ている。
Further, a substrate 30 made of single crystal silicon, quartz, Pyrex, silicon carbide, aluminum nitride, diamond, sapphire, etc., has an insulating film 9 formed thereon and a flat surface 9a opposite to the single crystal semiconductor layer 1 It is provided to support the above-mentioned structure in the state of being adhered.

【0009】以上が、従来提案されている電界効果型の
絶縁ゲート型トランジスタの構成である。なお、このよ
うな構成を有する従来の電界効果型の絶縁ゲート型トラ
ンジスタは、図13〜図16を伴って次に述べる製法に
よって製造されている。
The above is the structure of the conventionally proposed field effect type insulated gate transistor. The conventional field effect type insulated gate transistor having such a configuration is manufactured by the manufacturing method described below with reference to FIGS. 13 to 16.

【0010】すなわち、予め用意された、第1の導電型
としてのp型を有する単結晶シリコン基板でなる単結晶
半導体基板41上に、第1の導電型を与える不純物また
は第2の導電型を与える不純物のいずれも意図的に導入
させていない単結晶シリコン層でなる単結晶半導体層4
2を、エピタキシャル成長法によって形成し、そして、
その単結晶半導体層42内に、単結晶半導体基板41側
とは反対側の主面43側から、爾後図12で上述した単
結晶半導体層1になる、第1の導電型としてのp型を有
する半導体領域(ウエル)1′を形成する(図13
A)。
That is, on a single crystal semiconductor substrate 41 made of a single crystal silicon substrate having p-type as the first conductivity type prepared in advance, an impurity or a second conductivity type for giving the first conductivity type is formed. Single crystal semiconductor layer 4 made of a single crystal silicon layer in which any given impurities are not intentionally introduced
2 is formed by an epitaxial growth method, and
In the single crystal semiconductor layer 42, from the main surface 43 side opposite to the single crystal semiconductor substrate 41 side, the p-type as the first conductivity type, which becomes the single crystal semiconductor layer 1 described above in FIG. 12, is formed. A semiconductor region (well) 1'having it is formed (FIG. 13).
A).

【0011】次に、単結晶半導体層42の主面43側
に、図12で上述した素子分離用絶縁膜2を、単結晶半
導体基板41側とは反対側からみて、半導体領域(ウエ
ル)1′を取り囲むように、選択酸化法によって形成す
る(図13B)。
Next, on the main surface 43 side of the single crystal semiconductor layer 42, the element isolation insulating film 2 described above with reference to FIG. 12 is viewed from the side opposite to the single crystal semiconductor substrate 41 side, and the semiconductor region (well) 1 is formed. It is formed by a selective oxidation method so as to surround ′ (FIG. 13B).

【0012】次に、半導体領域(ウエル)1′の、爾後
図12で上述した主面1aになる、単結晶半導体基板4
1側とは反対側の主面1a′上に、爾後図12で上述し
たゲート絶縁膜8になる絶縁膜を形成し、次にその絶縁
膜上に図12で上述したゲート電極7になる多結晶シリ
コン層を形成し、次に、それら絶縁膜及び多結晶シリコ
ン層に対するエッチング処理を施し、半導体領域(ウエ
ル)1′上に、図12で上述したゲート電極7が図12
で上述したゲート絶縁膜6を介して形成されている構成
を、単結晶半導体基板41側とは反対側からみて、半導
体領域(ウエル)1′を2分するように且つゲート電極
7が素子分離用絶縁膜2上に延長するように形成する
(図13C)。
Next, the single crystal semiconductor substrate 4 of the semiconductor region (well) 1'that will become the main surface 1a described above with reference to FIG.
An insulating film to be the gate insulating film 8 described above with reference to FIG. 12 is formed on the main surface 1a ′ opposite to the first side, and then the gate electrode 7 described above with reference to FIG. 12 is formed on the insulating film. A crystalline silicon layer is formed, and then the insulating film and the polycrystalline silicon layer are subjected to etching treatment to form the gate electrode 7 described above with reference to FIG. 12 on the semiconductor region (well) 1 ′.
Seeing from the side opposite to the side of the single crystal semiconductor substrate 41, the structure formed via the gate insulating film 6 described in 1 above divides the semiconductor region (well) 1'into two and separates the gate electrode 7 into elements. The insulating film 2 is formed so as to extend on the insulating film 2 (FIG. 13C).

【0013】次に、半導体領域(ウエル)1′内に、そ
の主面1a′側からのゲート電極7をマスクとする第2
の導電型としてのn型を与える不純物の導入処理によっ
て、単結晶半導体基板41側とは反対側からみてゲート
電極7で2分された2つの領域の一方側において、爾後
図12で上述したオフセット領域6になる領域6′を形
成し、次で、半導体領域(ウエル)1′及び領域6′内
に、半導体領域(ウエル)1′の主面1a′側からのゲ
ート電極7をマスクとする第2の導電型としてのn型を
与える不純物の導入処理によって、単結晶半導体基板4
1側とは反対側からみてゲート電極7を挟んだ両位置に
おいて、爾後図12で上述したソース領域3及びドレイ
ン領域4になる領域3′及び4′を、領域3′及び領域
6′間に爾後図12で上述したチャンネル領域5になる
領域5′を残すように、それぞれ形成する(図14
D)。
Next, in the semiconductor region (well) 1 ', a second mask is formed with the gate electrode 7 from the main surface 1a' side as a mask.
By the process of introducing an impurity that imparts n-type as the conductivity type, the offset described above with reference to FIG. A region 6'to be the region 6 is formed, and then, in the semiconductor region (well) 1'and the region 6 ', the gate electrode 7 from the main surface 1a' side of the semiconductor region (well) 1'is used as a mask. The single crystal semiconductor substrate 4 is processed by the introduction process of the impurity that gives the n-type as the second conductivity type.
The regions 3'and 4'to be the source region 3 and the drain region 4 described above with reference to FIG. After that, they are respectively formed so as to leave the region 5'which becomes the channel region 5 described above in FIG. 12 (FIG. 14).
D).

【0014】次に、単結晶半導体層42上に、図12で
上述した第1の絶縁膜9になる絶縁膜を、素子分離用絶
縁膜2、ゲート電極7、ゲート絶縁膜8、領域3′、
4′及び6′を覆うように形成し、次で、その絶縁膜の
単結晶半導体層42側とは反対側の面を研磨により平坦
化して、図12で上述した平らな面9aを有する絶縁膜
9を形成する(図14E)。次に、絶縁膜9の平らな面
9a上に、図12で上述した基板30を接着する(図1
5F)。
Next, an insulating film which becomes the first insulating film 9 described above with reference to FIG. 12 is formed on the single crystal semiconductor layer 42 by the element isolation insulating film 2, the gate electrode 7, the gate insulating film 8 and the region 3 '. ,
4'and 6'is formed, and then the surface of the insulating film opposite to the single crystal semiconductor layer 42 side is flattened by polishing to obtain the insulation having the flat surface 9a described above with reference to FIG. The film 9 is formed (FIG. 14E). Next, the substrate 30 described above with reference to FIG. 12 is bonded onto the flat surface 9a of the insulating film 9 (see FIG. 1).
5F).

【0015】次に、単結晶半導体基板41側から、素子
分離用絶縁膜44に達するまで、単結晶半導体基板4
1、単結晶半導体層42、半導体領域1′、領域3′、
4′、5′及び6′に対する除去処理を施すことによっ
て、半導体領域1′、領域3′、4′、5′及び6′か
ら、図12で上述した第1及び第2の主面1a及び1b
を有する単結晶半導体層1、ソース領域3、ドレイン領
域4、チャンネル領域5及びオフセット領域6をそれぞ
れ形成する(図15G)。
Next, from the single crystal semiconductor substrate 41 side to the element isolation insulating film 44, the single crystal semiconductor substrate 4 is reached.
1, single crystal semiconductor layer 42, semiconductor region 1 ', region 3',
By performing a removing process on 4 ', 5'and 6', the semiconductor region 1 ', the regions 3', 4 ', 5'and 6'can be removed from the first and second main surfaces 1a and 1' 1b
The single crystal semiconductor layer 1, the source region 3, the drain region 4, the channel region 5, and the offset region 6 each having the are formed (FIG. 15G).

【0016】次に、単結晶半導体層1の第2の主面1b
上に、図12で上述した第2の絶縁膜10を形成し、次
に、その第2の絶縁膜10に、ソース領域3及びドレイ
ン領域4を外部にそれぞれ臨ませる図12で上述した窓
13及び14を形成する(図16H)。
Next, the second main surface 1b of the single crystal semiconductor layer 1
The second insulating film 10 described above with reference to FIG. 12 is formed thereon, and then the source region 3 and the drain region 4 are exposed to the second insulating film 10, respectively. The window 13 described above with reference to FIG. And 14 are formed (FIG. 16H).

【0017】次に、第2の絶縁膜10上に、窓13及び
14をそれぞれ通じてソース領域3及びドレイン領域4
にそれぞれ連結している図12で上述したソース電極2
3及びドレイン電極24を形成する(図16I)。
Next, the source region 3 and the drain region 4 are formed on the second insulating film 10 through the windows 13 and 14, respectively.
The source electrode 2 described above with reference to FIG.
3 and the drain electrode 24 are formed (FIG. 16I).

【0018】また、図示しないが、第2の絶縁膜10内
に窓13及び14を形成して後または前に、第2の絶縁
膜10及び素子分離用絶縁膜2にそれらを通じてゲート
電極7を外部に臨ませる窓(図示せず)を形成し、そし
て、ソース電極23及びドレイン電極24を形成して後
またはその前に、第2の絶縁膜10及び素子分離用絶縁
膜2を通した窓を通じてゲート電極7に連結しているゲ
ート電極引出用導電性層を形成する。
Although not shown, the gate electrodes 7 are formed through the second insulating film 10 and the element isolation insulating film 2 after or before the windows 13 and 14 are formed in the second insulating film 10. A window through which the second insulating film 10 and the isolation insulating film 2 are formed before or after forming a window (not shown) exposed to the outside and forming the source electrode 23 and the drain electrode 24. A conductive layer for leading the gate electrode is formed which is connected to the gate electrode 7 through.

【0019】以上が、図12を伴って上述した従来の電
界効果型の絶縁ゲート型トランジスタの製法である。上
述したところから、図12に示す従来の電界効果型の絶
縁ゲート型トランジスタの構成がより明らかとなった。
The above is the manufacturing method of the conventional field effect type insulated gate transistor described above with reference to FIG. From the above, the structure of the conventional field effect type insulated gate transistor shown in FIG. 12 has been clarified.

【0020】このような構成を有する従来の電界効果型
の絶縁ゲート型トランジスタによれば、ソース電極23
及びドレイン電極24間に、負荷(図示せず)を、正極
側をドレイン電極24側とする電源(図示せず)を介し
て接続し、また、ゲート電極7に連結しているゲート電
極引出用導電性層及びソース電極23間に、制御電圧源
(図示せず)を接続すれば、制御電圧源からの制御電圧
の値に応じて、チャンネル領域5のゲート絶縁膜8側に
nチャンネルが、ソース領域3及びオフセット領域6間
に延長して形成されるのを制御することができ、従っ
て、ソース領域3及びドレイン領域4間をオン状態にす
るのを制御することができ、よって、制御電圧源からの
制御電圧の値に応じて、負荷に電流を供給するのを制御
することができる、という電界効果型の絶縁ゲート型ト
ランジスタとしての機能を得ることができる。
According to the conventional field effect type insulated gate transistor having such a structure, the source electrode 23
A load (not shown) is connected between the drain electrode 24 and the drain electrode 24 via a power source (not shown) with the positive electrode side serving as the drain electrode 24 side, and for gate electrode lead-out connected to the gate electrode 7. If a control voltage source (not shown) is connected between the conductive layer and the source electrode 23, an n channel is formed on the gate insulating film 8 side of the channel region 5 depending on the value of the control voltage from the control voltage source. It is possible to control the extension between the source region 3 and the offset region 6, and thus to control the on state between the source region 3 and the drain region 4, and thus to control the control voltage. It is possible to obtain a function as a field effect type insulated gate transistor in which the supply of current to the load can be controlled according to the value of the control voltage from the source.

【0021】また、図12に示す従来の絶縁ゲート型ト
ランジスタの場合、チャンネル領域5及びドレイン領域
4間にオフセット領域6が介挿されている構成を有する
ので、ソース電極23及びドレイン電極24間の耐圧
が、チャンネル領域5及びドレイン領域4間にオフセッ
ト領域6が介挿されていない構成を有するとした場合に
比し高く、よって、ソース電極23及びドレイン電極2
4間に負荷を通じて接続される電源の電圧の制限を、チ
ャンネル領域5及びドレイン領域4間にオフセット領域
6が介挿されていない構成を有するとした場合に比し、
緩和し得る。
In the case of the conventional insulated gate transistor shown in FIG. 12, the offset region 6 is interposed between the channel region 5 and the drain region 4, so that the source electrode 23 and the drain electrode 24 are connected to each other. The withstand voltage is higher than that in the case where the offset region 6 is not interposed between the channel region 5 and the drain region 4, and therefore the source electrode 23 and the drain electrode 2 are
In comparison with the case where the voltage limit of the power source connected through the load between 4 and the offset region 6 is not interposed between the channel region 5 and the drain region 4,
Can be relaxed.

【0022】また、従来、図17を伴って次に述べる電
界効果型の絶縁ゲート型トランジスタも提案されてい
る。すなわち、図12との対応部分には同一符号を付し
て示し、詳細説明は省略するが、第2の絶縁膜10に形
成されたソース領域3を外部に臨ませている窓13が、
ソース領域3及びチャンネル領域5を外部に臨ませてい
る窓13′に代えられ、また、これに応じて、第2の絶
縁膜10上に窓13を通じてソース領域3に連結して形
成されているソース電極23が、第2の絶縁膜10上に
窓13′を通じてソース領域3及びチャンネル領域5に
連結して形成されているソース用兼バックゲート電圧付
与用電極23′に代えられていることを除いて、図12
に示す従来の電界効果型の絶絶縁ゲート型トランジスタ
と同様の構成を有する。
Further, conventionally, a field effect type insulated gate transistor described below with reference to FIG. 17 has also been proposed. That is, the portions corresponding to those in FIG. 12 are denoted by the same reference numerals and detailed description thereof will be omitted, but the window 13 that exposes the source region 3 formed in the second insulating film 10 to the outside is
The source region 3 and the channel region 5 are replaced by a window 13 ′ that is exposed to the outside, and accordingly, the source region 3 and the channel region 5 are formed on the second insulating film 10 by being connected to the source region 3 through the window 13. The source electrode 23 is replaced with a source / back gate voltage applying electrode 23 ′ formed on the second insulating film 10 and connected to the source region 3 and the channel region 5 through the window 13 ′. Except for FIG.
It has the same structure as the conventional field effect type insulated gate transistor shown in FIG.

【0023】このような構成を有する従来の電界効果型
の絶縁ゲート型トランジスタによれば、上述した事項を
除いて、図12に示す従来の電界効果型の絶縁ゲート型
トランジスタと同様の構成を有するので、詳細説明は省
略するが、図12に示す従来の絶縁ゲート型トランジス
タの説明においてソース電極23をソース用兼バックゲ
ート電圧付与用電極23′と読み代えた、図12に示す
従来の電界効果型の絶縁ゲート型トランジスタの場合と
同様の作用・効果が得られることは明らかである。
The conventional field effect type insulated gate transistor having such a structure has the same structure as that of the conventional field effect type insulated gate transistor shown in FIG. 12 except for the above matters. Therefore, although detailed description is omitted, the conventional field effect shown in FIG. 12 in which the source electrode 23 is replaced with the source / back gate voltage applying electrode 23 'in the description of the conventional insulated gate transistor shown in FIG. It is obvious that the same action and effect as in the case of the insulated gate type transistor of the type can be obtained.

【0024】また、図17に示す従来の電界効果型の絶
縁ゲート型トランジスタによれば、ソース用兼バックゲ
ート電圧付与用電極23′が、ソース領域3及びチャン
ネル領域5に連結しているので、チャンネル領域5に、
バックゲート電圧をソース領域3の電位に十分近い値で
付与することができ、よって、電界効果型の絶縁ゲート
型トランジスタとしての機能を安定に得ることができ
る。
According to the conventional field effect type insulated gate transistor shown in FIG. 17, the source / back gate voltage applying electrode 23 'is connected to the source region 3 and the channel region 5. In the channel area 5,
The back gate voltage can be applied at a value sufficiently close to the potential of the source region 3, and thus the function as a field effect type insulated gate transistor can be stably obtained.

【0025】さらに、従来、図18を伴って、次に述べ
るバイポーラ型の絶縁ゲート型トランジスタも提案され
ている。すなわち、図12との対応部分には同一符号を
付して示し、詳細説明は省略するが、単結晶半導体層1
内に、第1の主面1a側から、第2の導電型としてのn
型を有するドレイン領域4が、オフセット領域6にチャ
ンネル領域5側とは反対側において連接して、第2の主
面1bに達する深さに形成されているのに代え、単結晶
半導体層1内に、第1の主面1a側から、第1の導電型
としてのp型を与える不純物を比較的高い濃度で導入し
ている第1の導電型としてのp型を有するドレイン領域
4′が、オフセット領域6にチャンネル領域5側とは反
対側において連接して、第2の主面1bに達する深さに
形成されていることを除いて、図12に示す従来の電界
効果型の絶縁ゲート型トランジスタの場合と同様の構成
を有する。
Further, conventionally, a bipolar type insulated gate transistor described below has also been proposed with reference to FIG. That is, the portions corresponding to those in FIG. 12 are denoted by the same reference numerals and detailed description thereof will be omitted, but the single crystal semiconductor layer 1
From inside the first main surface 1a side, n as the second conductivity type
Inside the single crystal semiconductor layer 1, the drain region 4 having a mold is formed so as to be connected to the offset region 6 on the side opposite to the channel region 5 side and reach the second main surface 1b. In addition, a drain region 4'having a p-type as the first conductivity type, in which an impurity imparting the p-type as the first conductivity type is introduced at a relatively high concentration from the first main surface 1a side, A conventional field effect type insulated gate type shown in FIG. 12 except that the offset region 6 is connected to the side opposite to the channel region 5 side and is formed to a depth reaching the second main surface 1b. It has the same structure as that of the transistor.

【0026】このような従来のバイポーラ型の絶縁ゲー
ト型トランジスタによれば、上述した事項を除いて、図
12に示す従来の電界効果型の絶縁ゲート型トランジス
タと同様の構成を有するので、詳細説明は省略するが、
図12に示す従来の絶縁ゲート型トランジスタの場合と
同様に、ソース電極23及びドレイン電極24、従って
ソース領域5及びドレイン領域4′間に、負荷(図示せ
ず)を、正極側をドレイン電極23側とする電源(図示
せず)を介して接続し、また、ソース電極23及びゲー
ト電極7に連結しているゲート電極引出用導電性層間、
従ってソース領域3及びゲート電極7間に制御電圧源
(図示せず)を接続すれば、制御電圧源からの制御電圧
の値に応じて、チャンネル領域5のゲート絶縁膜8側に
ソース領域3及びオフセット領域6間に延長するnチャ
ンネルが形成されるのを制御することができ、従って、
ソース電極23、従ってソース領域3と、ドレイン電極
24、従ってドレイン領域4′との間をオン状態にする
のを制御することができ、また、この場合、ドレイン領
域4′が、図12に示す従来の電界効果型の絶縁ゲート
型トランジスタの場合のドレイン領域4とは異なり、p
型を有するので、ドレイン領域4′からオフセット領域
6を通じてチャンネル領域5側にホールを注入させるこ
とができ、よって、制御電圧源からの制御電圧の値に応
じて、負荷に電流を供給するのを、電流の供給時の電流
を図12に示す従来の電界効果型の絶縁ゲート型トラン
ジスタの場合に比し大きな値にすることができる態様
で、制御することができる、というバイポーラ型の絶縁
ゲート型トランジスタとしての機能が得られる。
Such a conventional bipolar type insulated gate transistor has the same structure as the conventional field effect type insulated gate transistor shown in FIG. 12 except for the above-mentioned matters. Is omitted,
As in the case of the conventional insulated gate transistor shown in FIG. 12, a load (not shown) is provided between the source electrode 23 and the drain electrode 24, and thus between the source region 5 and the drain region 4 ′, and the positive electrode side is connected to the drain electrode 23. A conductive layer for leading out a gate electrode, which is connected via a power supply (not shown) on the side and is connected to the source electrode 23 and the gate electrode 7,
Therefore, if a control voltage source (not shown) is connected between the source region 3 and the gate electrode 7, the source region 3 and the channel region 5 on the side of the gate insulating film 8 are formed in accordance with the control voltage value from the control voltage source. It is possible to control the formation of n-channels extending between the offset regions 6, and thus
It is possible to control the on-state between the source electrode 23 and thus the source region 3 and the drain electrode 24 and thus the drain region 4 ', in which case the drain region 4'is shown in FIG. Unlike the drain region 4 in the case of the conventional field effect type insulated gate transistor, p
Since it has a mold, holes can be injected from the drain region 4 ′ to the channel region 5 side through the offset region 6, so that the current is supplied to the load according to the value of the control voltage from the control voltage source. A bipolar insulated gate type in which the current at the time of supplying the current can be controlled in a mode in which the current can be made larger than that in the case of the conventional field effect type insulated gate type transistor shown in FIG. The function as a transistor can be obtained.

【0027】また、従来、図19を伴って次に述べるバ
イポーラ型の絶縁ゲート型トランジスタも提案されてい
る。すなわち、図18との対応部分には同一符号を付し
て示し、詳細説明は省略するが、第2の絶縁膜10に形
成されたソース領域23を外部に臨ませている窓13
が、ソース領域3及びチャンネル領域5を外部に臨ませ
ている窓13′に代えられ、また、これに応じて、第2
の絶縁膜10上に窓13を通じてソース領域3に連結し
て形成されているソース電極23が、第2の絶縁膜10
上に窓13′を通じてソース領域3及びチャンネル領域
5に連結して形成されているソース用兼バックゲート電
圧付与用電極23′に代えられていることを除いて、図
18に示す従来のバイポーラ型の絶絶縁ゲート型トラン
ジスタと同様の構成を有する。
Further, conventionally, a bipolar type insulated gate transistor described below with reference to FIG. 19 has also been proposed. That is, the portions corresponding to those in FIG. 18 are denoted by the same reference numerals, and detailed description thereof will be omitted, but the window 13 that exposes the source region 23 formed in the second insulating film 10 to the outside.
Is replaced by a window 13 'which exposes the source region 3 and the channel region 5 to the outside, and accordingly, the second
The source electrode 23, which is formed on the insulating film 10 and is connected to the source region 3 through the window 13,
The conventional bipolar type shown in FIG. 18 except that it is replaced by a source / back gate voltage applying electrode 23 'which is formed by being connected to the source region 3 and the channel region 5 through the window 13'. It has the same structure as that of the insulated gate transistor.

【0028】このような構成を有する従来のバイポーラ
型の絶縁ゲート型トランジスタによれば、上述した事項
を除いて、図18に示す従来のバイポーラ型の絶縁ゲー
ト型トランジスタと同様の構成を有するので、詳細説明
は省略するが、図18に示す従来の絶縁ゲート型トラン
ジスタの説明においてソース電極23をソース用兼バッ
クゲート電圧付与用電極23′と読み代えた、図18に
示す従来の電界効果型の絶縁ゲート型トランジスタの場
合と同様の作用・効果が得られることは明らかである。
Since the conventional bipolar insulated gate transistor having such a configuration has the same configuration as the conventional bipolar insulated gate transistor shown in FIG. 18 except for the above matters, Although a detailed description is omitted, in the conventional insulated gate transistor shown in FIG. 18, the source electrode 23 is replaced with the source / back gate voltage applying electrode 23 ′. It is clear that the same action and effect as in the case of the insulated gate transistor can be obtained.

【0029】また、図19に示す従来のバイポーラ型の
絶縁ゲート型トランジスタによれば、ソース用兼バック
ゲート電圧付与用電極23′が、ソース領域3及びチャ
ンネル領域5に連結しているので、チャンネル領域5
に、バックゲート電圧をソース領域3の電位に十分近い
値で付与することができ、よって、バイポーラ型の絶縁
ゲート型トランジスタとしての機能を安定に得ることが
できる。
Further, according to the conventional bipolar type insulated gate transistor shown in FIG. 19, since the source / back gate voltage applying electrode 23 ′ is connected to the source region 3 and the channel region 5, the channel is formed. Area 5
In addition, the back gate voltage can be applied at a value sufficiently close to the potential of the source region 3, so that the function as a bipolar insulated gate transistor can be stably obtained.

【0030】また、従来、図20を伴って次に述べる電
界効果型の絶縁ゲート型トランジスタが提案されてい
る。
Further, conventionally, a field effect type insulated gate transistor described below with reference to FIG. 20 has been proposed.

【0031】すなわち、図12との対応部分には同一符
号を付し、詳細説明は省略するが、単結晶半導体層1内
に、(a)第1の主面1a側から第1の導電型として
のp型とは逆の第2の導電型としてのn型を有するソー
ス領域3と第2の導電型としてのn型を与える不純物を
比較的低い濃度で導入している第2の導電型としてのn
型を有するオフセット領域6とが、それら間にチャンネ
ル領域5を残すように、第2の主面1bに達する深さに
形成されているとともに、第1の主面1a側から、第
2の導電型としてのn型を与える不純物を比較的高い濃
度で導入している第2の導電型としてのn型を有するド
レイン領域4が、オフセット領域6にチャンネル領域5
側とは反対側において連接して、第2の主面1bに達す
る深さに形成されているのに代え、(b)単結晶半導体
層1内に、第1の主面1a側から、第1の導電型として
のp型とは逆の第2の導電型としてのn型を有するソー
ス領域3及びドレイン領域4が、それら間にチャンネル
領域5を残すように、第2の主面1bに達する深さに形
成されていることを除いて、図12に示す従来の電界効
果型の絶縁ゲート型トランジスタの場合と同様の構成を
有する。
That is, the same parts as those in FIG. 12 are designated by the same reference numerals and detailed description thereof will be omitted. In the single crystal semiconductor layer 1, (a) the first conductivity type from the first main surface 1a side. Source region 3 having an n-type as a second conductivity type opposite to the p-type as a second conductivity type and a second conductivity type in which an impurity imparting an n-type as a second conductivity type is introduced at a relatively low concentration. As n
The offset region 6 having a mold is formed to a depth reaching the second main surface 1b so as to leave the channel region 5 therebetween, and the second conductive surface is formed from the first main surface 1a side. The drain region 4 having the n-type as the second conductivity type in which the impurity imparting the n-type as the type is introduced at a relatively high concentration has the channel region 5 in the offset region 6.
Instead of being formed so as to be connected to the side opposite to the first main surface 1a, the second main surface 1b is formed to have a depth reaching the second main surface 1b. The source region 3 and the drain region 4 having the n-type as the second conductivity type opposite to the p-type as the one conductivity type are formed on the second main surface 1b so that the channel region 5 is left between them. It has the same structure as the case of the conventional field effect type insulated gate transistor shown in FIG. 12 except that it is formed to the reached depth.

【0032】以上が従来提案されている電界効果型の絶
縁ゲート型トランジスタの構成である。
The above is the configuration of the field effect type insulated gate transistor which has been conventionally proposed.

【0033】このような構成を有する従来の電界効果型
の絶縁ゲート型トランジスタによれば、上述した事項を
除いて、図12に示す従来の電界効果型の絶縁ゲート型
トランジスタの場合と同様の構成を有するので、詳細説
明は省略するが、ソース電極23及びドレイン電極24
間の耐圧の点を除いて、図12に示す従来の電界効果型
の絶縁ゲート型トランジスタの場合と同様の作用・効果
が得られることは明らかである。
According to the conventional field effect type insulated gate transistor having such a structure, the same structure as that of the conventional field effect type insulated gate transistor shown in FIG. Therefore, although detailed description is omitted, the source electrode 23 and the drain electrode 24
It is apparent that the same action and effect as in the case of the conventional field effect type insulated gate transistor shown in FIG. 12 can be obtained except for the withstand voltage.

【0034】また、従来、図21を伴って次に述べる電
界効果型の絶縁ゲート型トランジスタも提案されてい
る。すなわち、図20との対応部分には同一符号を付し
て示し、詳細説明は省略するが、第2の絶縁膜10に形
成されたソース領域3を外部に臨ませている窓13が、
ソース領域3及びチャンネル領域5を外部に臨ませてい
る窓13′に代えられ、また、これに応じて、第2の絶
縁膜10上に窓13を通じてソース領域3に連結して形
成されているソース電極23が、第2の絶縁膜10上に
窓13′を通じてソース領域3及びチャンネル領域5に
連結して形成されているソース用兼バックゲート電圧付
与用電極13′に代えられていることを除いて、図20
に示す従来の電界効果型の絶縁ゲート型トランジスタと
同様の構成を有する。
Further, conventionally, a field effect type insulated gate transistor described below with reference to FIG. 21 has also been proposed. That is, the portions corresponding to those in FIG. 20 are denoted by the same reference numerals and detailed description thereof will be omitted, but the window 13 that exposes the source region 3 formed in the second insulating film 10 to the outside is
The source region 3 and the channel region 5 are replaced by a window 13 ′ that is exposed to the outside, and accordingly, the source region 3 and the channel region 5 are formed on the second insulating film 10 by being connected to the source region 3 through the window 13. The source electrode 23 is replaced with the source / back gate voltage applying electrode 13 ′ formed on the second insulating film 10 by being connected to the source region 3 and the channel region 5 through the window 13 ′. Except for FIG.
It has the same structure as the conventional field effect type insulated gate transistor shown in FIG.

【0035】このような構成を有する従来の電界効果型
の絶縁ゲート型トランジスタによれば、上述した事項を
除いて、図20に示す従来の電界効果型の絶縁ゲート型
トランジスタと同様の構成を有するので、詳細説明は省
略するが、図20に示す従来の絶縁ゲート型トランジス
タの説明においてソース電極23をソース用兼バックゲ
ート電圧付与用電極23′と読み代えた、図20に示す
従来の電界効果型の絶縁ゲート型トランジスタの場合と
同様の作用・効果が得られることは明らかであるととも
に、ソース用兼バックゲート電圧付与用電極23′が、
ソース領域3及びチャンネル領域5に連結しているの
で、チャンネル領域5に、バックゲート電圧をソース領
域3の電位に十分近い値で付与することができ、よっ
て、電界効果型の絶縁ゲート型トランジスタとしての機
能を安定に得ることができる。
According to the conventional field effect type insulated gate transistor having such a structure, the structure is similar to that of the conventional field effect type insulated gate transistor shown in FIG. Therefore, although detailed description is omitted, the conventional field effect shown in FIG. 20 in which the source electrode 23 is replaced with the source / back gate voltage applying electrode 23 ′ in the description of the conventional insulated gate transistor shown in FIG. It is clear that the same action and effect as in the case of a gate-type insulated gate transistor can be obtained, and the source / back gate voltage applying electrode 23 'is
Since the source region 3 and the channel region 5 are connected to each other, the back gate voltage can be applied to the channel region 5 at a value sufficiently close to the potential of the source region 3. Therefore, as a field effect type insulated gate transistor, The function of can be stably obtained.

【0036】[0036]

【発明が解決しようとする課題】図12、図17、図1
8、図19、図20及び図21に示す従来の絶縁ゲート
型トランジスタの場合、それらのいずれにおいても、ソ
ース領域3、ドレイン領域4及びゲート電極7が、単結
晶半導体層1の第2の主面1b上の第2の絶縁膜10上
にともに延長しているソース電極23、ドレイン電極及
びゲート電極引出用導電性層にそれぞれ導出されてい
る。
Problems to be Solved by the Invention FIGS. 12, 17, and 1
In the case of the conventional insulated gate type transistors shown in FIG. 8, FIG. 19, FIG. 20 and FIG. 21, the source region 3, the drain region 4 and the gate electrode 7 are the second main part of the single crystal semiconductor layer 1 in all of them. It is led out to the source electrode 23, the drain electrode, and the conductive layer for leading out the gate electrode, which extend together on the second insulating film 10 on the surface 1b.

【0037】このため、それらソース電極23、ドレイ
ン電極24及びゲート電極引出用導電性層を第2の絶縁
膜10上に延長させるのが、互に制限を受けるととも
に、それによって、絶縁ゲート型トランジスタが占める
平面面積をより小さくし、絶縁ゲート型トランジスタを
より小型密実に構成することに制限を受ける、という欠
点を有していた。
Therefore, the extension of the source electrode 23, the drain electrode 24, and the conductive layer for drawing out the gate electrode on the second insulating film 10 is mutually restricted, and thereby the insulated gate transistor is formed. Has a drawback in that the planar area occupied by the device is smaller and the insulated gate transistor is limited to be compact and compact.

【0038】よって、本発明は、上述した欠点のない、
新規な電界効果型及びバイポーラ型の絶縁ゲート型トラ
ンジスタを提案せんとするものである。
Therefore, the present invention does not have the above-mentioned drawbacks.
We propose new field-effect and bipolar insulated gate transistors.

【0039】[0039]

【課題を解決するための手段】本願第1番目の発明によ
る電界効果型の絶縁ゲート型トランジスタは、図12ま
たは図17を伴って上述した従来の電界効果型の絶縁ゲ
ート型トランジスタの場合と同様に、(a)第1及び第
2の主面を有し且つ第1の導電型を有する単結晶半導体
層を有し、(b)上記単結晶半導体層内に、上記第1
の主面側から、第1の導電型とは逆の第2の導電型を有
するソース領域と第2の導電型を与える不純物を比較的
低い濃度で導入している第2の導電型を有するオフセッ
ト領域とが、それら間にチャンネル領域を残すように、
上記第2の主面に達する深さに形成されているととも
に、上記第1の主面側から、第2の導電型を与える不
純物を比較的高い濃度で導入している第2の導電型を有
するドレイン領域が、上記オフセット領域に上記チャン
ネル領域側とは反対側において連接して、第2の主面に
達する深さに形成され、(c)上記単結晶半導体層の第
1の主面上に、ゲート電極がゲート絶縁膜を介して上記
チャンネル領域と対向するように形成されているととも
に、第1の絶縁膜が上記ゲート電極及びゲート絶縁膜を
覆って形成され、(d)上記第1の絶縁膜の上記単結晶
半導体層側とは反対側の面が、平らな面でなり、(e)
上記第1の絶縁膜が、その上記平らな面側において、基
板に接着され、(f)上記単結晶半導体層の第2の主面
上に、第2の絶縁膜が形成され、(g)上記第2の絶縁
膜上に、上記ソース領域に連結しているソース電極また
は上記ソース領域及び上記チャンネル領域に連結してい
るソース用兼バックゲート電圧付与用電極が形成されて
いる。
The field effect type insulated gate transistor according to the first aspect of the present invention is the same as the case of the conventional field effect type insulated gate transistor described above with reference to FIG. 12 or FIG. And (a) a single crystal semiconductor layer having the first and second main surfaces and having a first conductivity type, and (b) the first crystal semiconductor layer in the single crystal semiconductor layer.
Has a source region having a second conductivity type opposite to the first conductivity type and a second conductivity type in which an impurity giving the second conductivity type is introduced at a relatively low concentration from the main surface side of So that the offset areas leave a channel area between them,
A second conductivity type, which is formed to a depth reaching the second main surface and into which impurities imparting the second conductivity type are introduced at a relatively high concentration from the first main surface side, The drain region which is formed is connected to the offset region on the side opposite to the channel region side and is formed to a depth reaching the second main surface, and (c) on the first main surface of the single crystal semiconductor layer. A gate electrode is formed so as to face the channel region via a gate insulating film, and a first insulating film is formed so as to cover the gate electrode and the gate insulating film, and (d) the first insulating film is formed. The surface of the insulating film of the opposite side of the single crystal semiconductor layer side is a flat surface, (e)
The flat surface side of the first insulating film is adhered to a substrate, (f) a second insulating film is formed on a second main surface of the single crystal semiconductor layer, and (g). A source electrode connected to the source region or a source / back gate voltage application electrode connected to the source region and the channel region is formed on the second insulating film.

【0040】しかしながら、本願第1番目の発明による
電界効果型の絶縁ゲート型トランジスタは、このような
構成を有する電界効果型の絶縁ゲート型トランジスタに
おいて、(h)上記基板が、第2の導電型を与える不純
物を比較的高い濃度で導入している第2の導電型を有す
る単結晶半導体基板でなり、(i)上記第1の絶縁膜
に、上記ドレイン領域及び上記単結晶半導体基板間に延
長している窓が形成され、(j)上記窓が、上記ドレイ
ン領域及び上記単結晶半導体基板に連結している導電性
層で埋められている。
However, the field effect type insulated gate transistor according to the first invention of the present application is the same as the field effect type insulated gate transistor having the above structure, in which (h) the substrate is of the second conductivity type. A single-crystal semiconductor substrate having a second conductivity type in which an impurity that gives an impurity is introduced at a relatively high concentration, and (i) extends between the drain region and the single-crystal semiconductor substrate in the first insulating film. A window is formed, and (j) the window is filled with a conductive layer connected to the drain region and the single crystal semiconductor substrate.

【0041】本願第2番目の発明によるバイポーラ型の
絶縁ゲート型トランジスタは、図18及び図19を伴っ
て上述した従来のバイポーラ型の絶縁ゲート型トランジ
スタの場合と同様に、(a)第1及び第2の主面を有し
且つ第1の導電型を有する単結晶半導体層を有し、上記
単結晶半導体層内に、上記第1の主面側から、第1の
導電型とは逆の第2の導電型を有するソース領域と第2
の導電型を与える不純物を比較的低い濃度で導入してい
る第2の導電型を有するオフセット領域とが、それら間
にチャンネル領域を残すように、上記第2の主面に達す
る深さに形成されているとともに、上記第1の主面側
から、第1の導電型を与える不純物を比較的高い濃度で
導入している第1の導電型を有するドレイン領域が、上
記オフセット領域に上記チャンネル領域側とは反対側に
おいて連接して、第2の主面に達する深さに形成され、
(b)上記単結晶半導体層の第1の主面上に、ゲート電
極がゲート絶縁膜を介して上記チャンネル領域と対向す
るように形成されているとともに、第1の絶縁膜が上記
ゲート電極及びゲート絶縁膜を覆って形成され、(c)
上記第1の絶縁膜の上記単結晶半導体層側とは反対側の
面が、平らな面でなり、(d)上記第1の絶縁膜が、そ
の上記平らな面側において、基板に接着され、(e)上
記単結晶半導体層の第2の主面上に、第2の絶縁膜が形
成され、(f)上記第2の絶縁膜上に、上記ソース領域
に連結しているソース電極または上記ソース領域及び上
記チャンネル領域に連結しているソース用兼バックゲー
ト電圧付与用電極が形成されている。
The bipolar insulated gate transistor according to the second invention of the present application is the same as the case of the conventional bipolar insulated gate transistor described above with reference to FIGS. A single crystal semiconductor layer having a second main surface and having a first conductivity type is provided, and in the single crystal semiconductor layer, from the first main surface side, the first conductivity type is opposite to the first conductivity type. A source region having a second conductivity type and a second
And an offset region having a second conductivity type in which an impurity imparting a conductivity type is introduced at a relatively low concentration so as to leave a channel region between them and to a depth reaching the second main surface. The drain region having the first conductivity type in which the impurity imparting the first conductivity type is introduced from the first main surface side at a relatively high concentration is provided in the offset region and the channel region. It is connected to the side opposite to the side and formed to a depth reaching the second main surface,
(B) A gate electrode is formed on the first main surface of the single crystal semiconductor layer so as to face the channel region with a gate insulating film interposed therebetween, and the first insulating film includes the gate electrode and the gate electrode. Formed over the gate insulating film, (c)
The surface of the first insulating film opposite to the single crystal semiconductor layer side is a flat surface, and (d) the first insulating film is bonded to the substrate on the flat surface side. , (E) a second insulating film is formed on the second main surface of the single crystal semiconductor layer, and (f) a source electrode connected to the source region on the second insulating film, or A source / back gate voltage applying electrode connected to the source region and the channel region is formed.

【0042】しかしながら、本願第2番目の発明による
バイポーラ型の絶縁ゲート型トランジスタは、このよう
な構成を有するバイポーラ型の絶縁ゲート型トランジス
タにおいて、(g)上記基板が、第1の導電型を与える
不純物を比較的高い濃度で導入している第1の導電型を
有する単結晶半導体基板でなり、(h)上記第1の絶縁
膜に、上記ドレイン領域及び上記単結晶半導体基板間に
延長している窓が形成され、(i)上記窓が、上記ドレ
イン領域及び上記単結晶半導体基板に連結している導電
性層で埋められている。
However, the bipolar insulated gate transistor according to the second invention of the present application is the same as the bipolar insulated gate transistor having the above-mentioned structure, (g) the substrate gives the first conductivity type. A single crystal semiconductor substrate having a first conductivity type in which impurities are introduced at a relatively high concentration, and (h) extending between the drain region and the single crystal semiconductor substrate in the first insulating film. A window is formed, and (i) the window is filled with a conductive layer connected to the drain region and the single crystal semiconductor substrate.

【0043】本願第3番目の発明による電界効果型の絶
縁ゲート型トランジスタは、図20及び図21を伴って
上述した従来の電界効果型の絶縁ゲート型トランジスタ
の場合と同様に、(a)第1及び第2の主面を有し且つ
第1の導電型を有する単結晶半導体層を有し、(b)上
記単結晶半導体層内に、上記第1の主面側から、第1の
導電型とは逆の第2の導電型を有するソース領域及びレ
イン領域が、それら間にチャンネル領域を残すように、
上記第2の主面に達する深さに形成され、(c)上記単
結晶半導体層の第1の主面上に、ゲート電極がゲート絶
縁膜を介して上記チャンネル領域と対向するように形成
されているとともに、第1の絶縁膜が上記ゲート電極及
びゲート絶縁膜を覆って形成され、(d)上記第1の絶
縁膜の上記単結晶半導体層側とは反対側の面が、平らな
面でなり、(e)上記第1の絶縁膜が、その上記平らな
面側において、基板に接着され、(f)上記単結晶半導
体層の第2の主面上に、第2の絶縁膜が形成され、
(g)上記第2の絶縁膜上に、上記ソース領域に連結し
ているソース電極または上記ソース領域及び上記チャン
ネル領域に連結しているソース用兼バックゲート電圧付
与用電極が形成されている。
The field effect type insulated gate transistor according to the third invention of the present application is the same as the case of the conventional field effect type insulated gate transistor described above with reference to FIGS. 20 and 21. A single crystal semiconductor layer having first and second main surfaces and having a first conductivity type; and (b) a first conductivity type in the single crystal semiconductor layer from the first main surface side. A source region and a rain region having a second conductivity type opposite to the type, leaving a channel region therebetween,
It is formed to a depth reaching the second main surface, and (c) a gate electrode is formed on the first main surface of the single crystal semiconductor layer so as to face the channel region via a gate insulating film. And a first insulating film is formed to cover the gate electrode and the gate insulating film, and (d) a surface of the first insulating film opposite to the single crystal semiconductor layer side is a flat surface. (E) the first insulating film is bonded to the substrate on the flat surface side thereof, and (f) the second insulating film is formed on the second main surface of the single crystal semiconductor layer. Formed,
(G) A source electrode connected to the source region or a source / back gate voltage application electrode connected to the source region and the channel region is formed on the second insulating film.

【0044】しかしながら、本願第3番目の発明による
電界効果型の絶縁ゲート型トランジスタは、このような
構成を有する電界効果型の絶縁ゲート型トランジスタに
おいて、(h)上記基板が、第2の導電型を与える不純
物を比較的高い濃度で導入している第2の導電型を有す
る単結晶半導体基板でなり、(i)上記第1の絶縁膜
に、上記ドレイン領域及び上記単結晶半導体基板間に延
長している窓が形成され、(j)上記窓が、上記ドレイ
ン領域及び上記単結晶半導体基板に連結している導電性
層で埋められている。
However, the field effect type insulated gate transistor according to the third invention of the present application is the same as the field effect type insulated gate transistor having the above structure, in which (h) the substrate is of the second conductivity type. A single-crystal semiconductor substrate having a second conductivity type in which an impurity that gives an impurity is introduced at a relatively high concentration, and (i) extends between the drain region and the single-crystal semiconductor substrate in the first insulating film. A window is formed, and (j) the window is filled with a conductive layer connected to the drain region and the single crystal semiconductor substrate.

【0045】[0045]

【発明の実施の形態1】次に、図1を伴って、本願第1
番目の発明による電界効果型の絶縁ゲート型トランジス
タの第1の実施の形態を述べよう。
BEST MODE FOR CARRYING OUT THE INVENTION Next, referring to FIG.
A first embodiment of a field effect type insulated gate transistor according to the second invention will be described.

【0046】図1に示す本願第1番目の発明による電界
効果型の絶縁ゲート型トランジスタは、図12に示す従
来の電界効果型の絶縁ゲート型トランジスタとの対応部
分には同一符号を付し詳細説明を省略するが、第2の
絶縁膜10に、ドレイン領域4を外部に臨ませる窓14
が形成されているのが省略され、また、これに応じて、
第2の絶縁膜10上に、窓14を通じてドレイン領域4
に連結しているドレイン電極24が形成されているのが
省略され、しかしながら、第1の絶縁膜9を単結晶半導
体層1側とは反対側の平らな面9a側において接着させ
ている基板30が、第1の絶縁膜9を単結晶半導体層1
側とは反対側の平らな面9a側に導電性を有する接着材
を用いて接着されている、第2の導電型としてのn型を
与える不純物を比較的高い濃度で導入している第2の導
電型としてのn型を有する単結晶シリコン基板でなる単
結晶半導体基板30′に代えられ、また、第1の絶縁
膜9に、ドレイン領域4及び単結晶半導体基板30′間
に延長している窓29が形成され、そして、その窓2
9が、例えばタングステンでなり且つドレイン領域4及
び単結晶半導体基板30′に連結している導電性層31
で埋められている、ということを除いて、図12に示す
従来の電界効果型の絶縁ゲート型トランジスタと同様の
構成を有する。
The field effect type insulated gate transistor according to the first invention of the present application shown in FIG. 1 has the same reference numerals as those of the conventional field effect insulated gate transistor shown in FIG. Although not described, the window 14 for exposing the drain region 4 to the outside is formed in the second insulating film 10.
Is omitted, and accordingly,
The drain region 4 is formed on the second insulating film 10 through the window 14.
It is omitted that the drain electrode 24 connected to the substrate 30 is formed. However, the substrate 30 in which the first insulating film 9 is adhered on the flat surface 9a side opposite to the single crystal semiconductor layer 1 side is omitted. However, the first insulating film 9 is formed on the single crystal semiconductor layer 1
A second surface, which is adhered to the flat surface 9a opposite to the first surface using an adhesive having conductivity, and in which an impurity imparting n-type as the second conductivity type is introduced at a relatively high concentration. In place of the single crystal semiconductor substrate 30 'made of a single crystal silicon substrate having n-type conductivity, and extending between the drain region 4 and the single crystal semiconductor substrate 30' on the first insulating film 9. Window 29 is formed, and its window 2
The conductive layer 31 is made of, for example, tungsten and is connected to the drain region 4 and the single crystal semiconductor substrate 30 '.
It has the same structure as that of the conventional field effect type insulated gate transistor shown in FIG.

【0047】以上が、本願第1番目の発明による電界効
果型の絶縁ゲート型トランジスタの第1の実施の形態の
構成である。なお、このような構成を有する本願第1番
目の発明による電界効果型の絶縁ゲート型トランジスタ
の第1の実施の形態は、図2〜図6を伴って次に述べる
製法の実施の形態によって製造し得る。
The above is the configuration of the first embodiment of the field effect type insulated gate transistor according to the first invention of the present application. The field-effect type insulated gate transistor according to the first aspect of the present invention having such a configuration is manufactured by an embodiment of a manufacturing method described below with reference to FIGS. You can

【0048】すなわち、図2〜図6において、図13〜
図16との対応部分には同一符号を付し、詳細説明を省
略するが、図13〜図16に示す従来の絶縁ゲート型ト
ランジスタの場合と同様に、p型を有する単結晶半導体
基板41上に単結晶半導体層42を形成し、その単結晶
半導体層42内に爾後図1で上述した単結晶半導体層1
になるp型を有する半導体領域(ウエル)1′を形成す
る(図2A)。
That is, in FIGS.
16 are denoted by the same reference numerals and detailed description thereof will be omitted, but similar to the case of the conventional insulated gate type transistors shown in FIGS. 13 to 16, on the single crystal semiconductor substrate 41 having p type. A single crystal semiconductor layer 42 is formed on the single crystal semiconductor layer 42, and the single crystal semiconductor layer 1 described above with reference to FIG.
A p-type semiconductor region (well) 1'is formed (FIG. 2A).

【0049】次に、図13〜図16に示す従来の絶縁ゲ
ート型トランジスタの製法の場合と同様に、単結晶半導
体層42の主面43側に、素子分離用絶縁膜44を、半
導体領域(ウエル)1′を取り囲むように形成する(図
3B)。
Next, as in the case of the conventional method of manufacturing an insulated gate transistor shown in FIGS. 13 to 16, an element isolation insulating film 44 is provided on the main surface 43 side of the single crystal semiconductor layer 42 in the semiconductor region ( Well 1) is formed so as to surround it (FIG. 3B).

【0050】次に、図13〜図16に示す従来の絶縁ゲ
ート型トランジスタの製法の場合と同様に、同様の処理
によって、半導体領域(ウエル)1′の主面1a′上
に、図1で上述したゲート電極7が図1で上述したゲー
ト絶縁膜6を介して形成されている構成を、単結晶半導
体基板41側とは反対側からみて、半導体領域(ウエ
ル)1′を2分するように且つゲート電極7が素子分離
用絶縁膜2上に延長するように形成する(図3C)。
Then, in the same manner as in the conventional method for manufacturing the insulated gate type transistor shown in FIGS. 13 to 16, the same process is performed on the main surface 1a 'of the semiconductor region (well) 1'in FIG. The structure in which the gate electrode 7 described above is formed via the gate insulating film 6 described in FIG. 1 is viewed from the side opposite to the single crystal semiconductor substrate 41 side so that the semiconductor region (well) 1 ′ is divided into two. In addition, the gate electrode 7 is formed so as to extend on the element isolation insulating film 2 (FIG. 3C).

【0051】次に、図13〜図16に示す従来の絶縁ゲ
ート型トランジスタの製法の場合と同様に、同様の処理
によって、半導体領域(ウエル)1′内に、爾後図1で
上述したオフセット領域6になる領域6′を形成し、次
で、半導体領域(ウエル)1′及び領域6′内に、爾後
図1で上述したソース領域3及びドレイン領域4になる
領域3′及び4′を、領域3′及び領域6′間に爾後図
1で上述したチャンネル領域5になる領域5′を残すよ
うに、それぞれ形成する(図3D)。
Next, as in the case of the conventional method for manufacturing the insulated gate type transistor shown in FIGS. 13 to 16, the same process is performed in the semiconductor region (well) 1 ′ so that the offset region described above in FIG. A region 6'to be 6 is formed, and next, in the semiconductor region (well) 1'and the region 6 ', regions 3'and 4'to be the source region 3 and the drain region 4 described above in FIG. Between the regions 3'and 6 ', the regions 5'which will become the channel regions 5 described above in FIG. 1 are formed so as to remain (FIG. 3D).

【0052】次に、単結晶半導体層42上に、図13〜
図16に示す従来の絶縁ゲート型トランジスタの製法の
場合と同様に、図1で上述した第1の絶縁膜9になる絶
縁膜を、素子分離用絶縁膜2、ゲート電極7、ゲート絶
縁膜8、領域3′、4′及び6′を覆うように形成し、
次で、図13〜図16に示す従来の絶縁ゲート型トラン
ジスタの製法の場合と同様に、その絶縁膜の単結晶半導
体層42側とは反対側の面を研磨により平坦化して、図
1で上述した平らな面9aを有する第1の絶縁膜9を形
成し、次で、その第1の絶縁膜9に領域4′を外部に臨
ませる、図1で上述した窓29を形成する(図4E)。
Next, on the single crystal semiconductor layer 42, as shown in FIGS.
As in the case of the conventional insulated gate transistor manufacturing method shown in FIG. 16, the insulating film to be the first insulating film 9 described above with reference to FIG. 1 is replaced with the element isolation insulating film 2, the gate electrode 7, and the gate insulating film 8. , Regions 3 ', 4'and 6'to cover
Next, as in the case of the conventional method for manufacturing the insulated gate transistor shown in FIGS. 13 to 16, the surface of the insulating film opposite to the single crystal semiconductor layer 42 side is flattened by polishing, The first insulating film 9 having the above-mentioned flat surface 9a is formed, and then the window 29 described above with reference to FIG. 1 is formed so that the region 4 ′ is exposed to the outside of the first insulating film 9 (FIG. 4E).

【0053】次に、第1の絶縁膜9に形成された窓29
を、例えばタングステンでなり且つ領域4′に連結して
いる導電性層31によって、上面が第1の絶縁膜9の平
らな面9aと同一面になるように埋める(図4F)。
Next, the window 29 formed in the first insulating film 9
Is filled with a conductive layer 31 made of, for example, tungsten and connected to the region 4 ′ so that the upper surface thereof is flush with the flat surface 9a of the first insulating film 9 (FIG. 4F).

【0054】次に、第1の絶縁膜9の平らな面9a上
に、図1で上述した単結晶半導体基板30′を、導電性
接着材を用いて、導電性層31が単結晶半導体基板3
0′と連結している態様に、接着する(図5G)。
Then, on the flat surface 9a of the first insulating film 9, the single crystal semiconductor substrate 30 'described above with reference to FIG. Three
Adhere to the form connected with 0 '(FIG. 5G).

【0055】次に、図13〜図16に示す従来の絶縁ゲ
ート型トランジスタの製法の場合と同様に、単結晶半導
体基板41側から、素子分離用絶縁膜44に達するま
で、単結晶半導体基板41、単結晶半導体層42、半導
体領域1′、領域3′、4′、5′及び6′に対する除
去処理を施すことによって、半導体領域1′、領域
3′、4′、5′及び6′から、図1で上述した第1及
び第2の主面1a及び1bを有する単結晶半導体層1、
ソース領域3、ドレイン領域4、チャンネル領域5及び
オフセット領域6をそれぞれ形成する(図5H)。
Next, as in the case of the conventional method of manufacturing an insulated gate transistor shown in FIGS. 13 to 16, from the single crystal semiconductor substrate 41 side until reaching the element isolation insulating film 44, the single crystal semiconductor substrate 41. , The single crystal semiconductor layer 42, the semiconductor region 1 ', the regions 3', 4 ', 5'and 6'are removed from the semiconductor regions 1', 3 ', 4', 5'and 6 '. , A single crystal semiconductor layer 1 having the first and second major surfaces 1a and 1b described above in FIG.
A source region 3, a drain region 4, a channel region 5 and an offset region 6 are formed (FIG. 5H).

【0056】次に、図13〜図16に示す従来の絶縁ゲ
ート型トランジスタの場合に準じて、単結晶半導体層1
の第2の主面1b上に、図1で上述した第2の絶縁膜1
0を形成し、次に、その第2の絶縁膜10に、ソース領
域3を外部に臨ませる図1で上述した窓13を形成する
(図6I)。
Next, according to the case of the conventional insulated gate type transistor shown in FIGS. 13 to 16, the single crystal semiconductor layer 1 is formed.
On the second main surface 1b of the second insulating film 1 described above with reference to FIG.
0 is formed, and then the window 13 described above in FIG. 1 is formed in the second insulating film 10 to expose the source region 3 to the outside (FIG. 6I).

【0057】次に、図13〜図16に示す従来の絶縁ゲ
ート型トランジスタの製法の場合に準じて、第2の絶縁
膜10上に、窓13を通じてソース領域3に連結してい
る図1で上述したソース電極23を形成する(図6
J)。
Next, in accordance with the conventional method of manufacturing the insulated gate transistor shown in FIGS. 13 to 16, the source region 3 is connected to the source region 3 through the window 13 on the second insulating film 10 in FIG. The source electrode 23 described above is formed (FIG. 6).
J).

【0058】また、図示しないが、第2の絶縁膜10内
に窓13を形成して後または前に、第2の絶縁膜10及
び素子分離用絶縁膜2にそれらを通じてゲート電極7を
外部に臨ませる窓(図示せず)を形成し、そして、ソー
ス電極23を形成して後またはその前に、第2の絶縁膜
10及び素子分離用絶縁膜2を通した窓を通じてゲート
電極7に連結しているゲート電極引出用導電性層を形成
する。
Although not shown, before or after forming the window 13 in the second insulating film 10, the gate electrode 7 is exposed to the outside through the second insulating film 10 and the element isolation insulating film 2. A window (not shown) is formed and a source electrode 23 is formed, and the gate electrode 7 is connected to the gate electrode 7 through the window through the second insulating film 10 and the element isolation insulating film 2. Forming a conductive layer for leading out the gate electrode.

【0059】以上が、図1を伴って上述した本願第1番
目の発明による電界効果型の絶縁ゲート型トランジスタ
の第1の実施の形態の製法の実施の形態である。上述し
たところから、本願第1番目の発明による電界効果型の
絶縁ゲート型トランジスタの第1の実施の形態の構成が
より明らかとなった。
The above is the embodiment of the manufacturing method of the first embodiment of the field effect type insulated gate transistor according to the first invention of the present application described above with reference to FIG. From the above, the configuration of the first embodiment of the field effect type insulated gate transistor according to the first invention of the present application has been clarified.

【0060】このような構成を有する本願第1番目の発
明による電界効果型の絶縁ゲート型トランジスタの第1
の実施の形態によれば、ドレイン領域4が導電性層31
を介して単結晶半導体基板30′に導出されている構成
を有するので、図12に示す従来の電界効果型の絶縁ゲ
ート型トランジスタの場合に準じて、ソース電極23及
び単結晶半導体基板30′間に、負荷(図示せず)を、
正極側を単結晶半導体基板30′側とする電源(図示せ
ず)を介して接続し、また、ゲート電極7に連結してい
るゲート電極引出用導電性層及びソース電極23間に、
制御電圧源(図示せず)を接続すれば、図12に示す従
来の絶縁ゲート型トランジスタの場合と同様に、制御電
圧源からの制御電圧の値に応じて、チャンネル領域5の
ゲート絶縁膜27側にnチャンネルがソース領域3及び
オフセット領域6間に延長して形成されるのを制御する
ことができ、従って、ソース領域3及びドレイン領域4
間をオン状態にするのを制御することができ、よって、
図12に示す従来の絶縁ゲート型トランジスタの場合と
同様に、制御電圧源からの制御電圧の値に応じて、負荷
に電流を供給するのを制御することができる、という電
界効果型の絶縁ゲート型トランジスタとしての機能を得
ることができる。
A first field effect type insulated gate transistor according to the first invention of the present application having such a configuration
According to the embodiment of the present invention, the drain region 4 has the conductive layer 31.
Since it has a structure in which it is led out to the single crystal semiconductor substrate 30 'through the gap, according to the conventional field effect type insulated gate transistor shown in FIG. 12, between the source electrode 23 and the single crystal semiconductor substrate 30'. A load (not shown)
The positive electrode side is connected via a power source (not shown) having the single crystal semiconductor substrate 30 ′ side, and between the gate electrode leading conductive layer and the source electrode 23 connected to the gate electrode 7,
If a control voltage source (not shown) is connected, as in the case of the conventional insulated gate transistor shown in FIG. 12, the gate insulating film 27 in the channel region 5 is formed in accordance with the value of the control voltage from the control voltage source. It is possible to control that an n channel is formed extending between the source region 3 and the offset region 6 on the side, and thus the source region 3 and the drain region 4 are formed.
You can control the turning on of the
As in the case of the conventional insulated gate transistor shown in FIG. 12, it is possible to control the supply of current to the load according to the value of the control voltage from the control voltage source, which is a field effect type insulated gate. The function as a type transistor can be obtained.

【0061】しかしながら、図1に示す本願第1番目の
発明による電界効果型の絶縁ゲート型トランジスタの場
合、ソース領域3及びゲート電極7が、図12に示す従
来の電界効果型の絶縁ゲート型トランジスタの場合と同
様に、単結晶半導体層1の第2の主面1b上の第2の絶
縁膜10上に延長しているソース電極23及びゲート電
極引出用導電性層に導出されているが、ドレイン領域4
が、図12に示す従来の電界効果型の絶縁ゲート型トラ
ンジスタの場合とは異なり、単結晶半導体層1の第1の
主面1a上の第1の絶縁膜9を接着している単結晶半導
体基板30′に導電性層31を介して導出されている構
成を有するので、ソース電極23及びゲート電極引出用
導電性層が第2の絶縁膜10上に延長するのが、図12
に示す従来の電界効果型の絶縁ゲート型トランジスタの
場合のように、第2の絶縁膜10上に延長するドレイン
電極24によって制限を受ける、ということがないとと
もに、図12に示す従来の電界効果型の絶縁ゲート型ト
ランジスタの場合のように、ドレイン領域4を導出して
いるドレイン電極24が単結晶半導体層1の第2の主面
1b上に延長している、ということがない分、絶縁ゲー
ト型トランジスタが占める平面面積を、図12に示す従
来の絶縁ゲート型トランジスタの場合に比し小さくする
ことができ、よって、絶縁ゲート型トランジスタを図1
2に示す従来の絶縁ゲート型トランジスタの場合に比し
小型密実に構成することができる。
However, in the case of the field effect type insulated gate transistor according to the first invention of the present application shown in FIG. 1, the source region 3 and the gate electrode 7 are the conventional field effect type insulated gate transistor shown in FIG. In the same manner as in the above case, the source electrode 23 and the gate electrode lead-out conductive layer extending on the second insulating film 10 on the second main surface 1b of the single crystal semiconductor layer 1 are led out. Drain region 4
However, unlike the case of the conventional field effect type insulated gate transistor shown in FIG. 12, a single crystal semiconductor in which the first insulating film 9 on the first main surface 1a of the single crystal semiconductor layer 1 is adhered Since the substrate 30 ′ has a structure in which it is led out through the conductive layer 31, the source electrode 23 and the gate electrode leading conductive layer extend over the second insulating film 10.
As in the case of the conventional field effect type insulated gate transistor shown in FIG. 1, the conventional field effect shown in FIG. 12 is not limited by the drain electrode 24 extending on the second insulating film 10. Since the drain electrode 24 leading out the drain region 4 does not extend on the second main surface 1b of the single crystal semiconductor layer 1 as in the case of a gate-type insulated gate transistor, insulation is achieved. The plane area occupied by the gate type transistor can be made smaller than that in the case of the conventional insulated gate type transistor shown in FIG.
As compared with the case of the conventional insulated gate transistor shown in FIG. 2, it can be made compact and compact.

【0062】[0062]

【発明の実施の形態2】次に、図7を伴って、本願第1
番目の発明による電界効果型の絶縁ゲート型トランジス
タの第2の実施の形態を述べよう。
Second Embodiment Next, with reference to FIG.
A second embodiment of the field effect type insulated gate transistor according to the second invention will be described.

【0063】図7に示す本願第1番目の発明による電界
効果型の絶縁ゲート型トランジスタは、図17に示す従
来の電界効果型の絶縁ゲート型トランジスタ及び図1に
示す本願第1番目の発明による電界効果型の絶縁ゲート
型トランジスタとの対応部分には同一符号を付し詳細説
明を省略するが、図1に示す本願第1番目の発明による
電界効果型の絶縁ゲート型トランジスタの場合と同様
に、第2の絶縁膜10に、ドレイン領域4を外部に臨
ませる窓14が形成されているのが省略され、また、こ
れに応じて、第2の絶縁膜10上に、窓14を通じてド
レイン領域4に連結しているドレイン電極24が形成さ
れているのが省略され、しかしながら、第1の絶縁膜9
を単結晶半導体層1側とは反対側の平らな面9a側にお
いて接着させている基板30が、第1の絶縁膜9を単結
晶半導体層1側とは反対側の平らな面9a側に導電性を
有する接着材を用いて接着されている、第2の導電型と
してのn型を与える不純物を比較的高い濃度で導入して
いる第2の導電型としてのn型を有する単結晶シリコン
基板でなる単結晶半導体基板30′に代えられ、また、
第1の絶縁膜9に、ドレイン領域4及び単結晶半導体
基板30′間に延長している窓29が形成され、そし
て、その窓29が、ドレイン領域4及び単結晶半導体
基板30′に連結している導電性層31で埋められてい
る、ということを除いて、図17に示す従来の電界効果
型の絶縁ゲート型トランジスタと同様の構成を有する。
The field effect type insulated gate transistor according to the first invention of the present application shown in FIG. 7 is the conventional field effect insulated gate transistor shown in FIG. 17 and the first invention of the present application shown in FIG. The same parts as those of the field effect type insulated gate transistor are denoted by the same reference numerals and detailed description thereof will be omitted, but like the case of the field effect type insulated gate transistor according to the first invention of the present application shown in FIG. It is omitted that the window 14 that exposes the drain region 4 to the outside is formed in the second insulating film 10, and accordingly, the drain region is formed on the second insulating film 10 through the window 14. It is omitted that the drain electrode 24 connected to the first insulating film 9 is omitted.
Is bonded to the flat surface 9a side opposite to the single crystal semiconductor layer 1 side, the first insulating film 9 is bonded to the flat surface 9a side opposite to the single crystal semiconductor layer 1 side. Single-crystal silicon having n-type as the second conductivity type, in which an impurity imparting the n-type as the second conductivity type is introduced at a relatively high concentration, which is bonded using an adhesive having conductivity. It is replaced with a single crystal semiconductor substrate 30 'made of a substrate, and
A window 29 extending between the drain region 4 and the single crystal semiconductor substrate 30 'is formed in the first insulating film 9, and the window 29 is connected to the drain region 4 and the single crystal semiconductor substrate 30'. The structure is similar to that of the conventional field effect type insulated gate transistor shown in FIG. 17, except that it is filled with the conductive layer 31.

【0064】以上が、本願第1番目の発明による電界効
果型の絶縁ゲート型トランジスタの第2の実施の形態の
構成である。このような構成を有する本願第1番目の発
明による電界効果型の絶縁ゲート型トランジスタの第2
の実施の形態によれば、上述した事項を除いて、図17
に示す従来の電界効果型の絶縁ゲート型トランジスタの
場合と同様の構成を有するので、詳細説明は省略する
が、[従来の技術]において、図17に示す従来の電界
効果型の絶縁ゲート型トランジスタで述べたと同様の作
用・効果が得られるとともに、[実施の形態1]におい
て、図1に示す本願第1番目の発明による電界効果型の
絶縁ゲート型トランジスタで、ドレイン領域4が単結晶
半導体基板30′に導電性層31を介して導出されてい
ることに関し述べたと同様の作用・効果が得られること
は明らかである。
The above is the configuration of the second embodiment of the field effect type insulated gate transistor according to the first invention of the present application. A second aspect of the field effect type insulated gate transistor according to the first invention of the present application having such a configuration
According to the embodiment of FIG.
The conventional field effect type insulated gate transistor shown in FIG. 17 has the same configuration as that of the conventional field effect type insulated gate transistor shown in FIG. In addition to the effects and advantages similar to those described above, in the [Embodiment 1], the field effect type insulated gate transistor according to the first invention of the present application shown in FIG. It is obvious that the same action and effect as described above regarding the fact that the layer 30 is led out through the conductive layer 31 can be obtained.

【0065】[0065]

【発明の実施の形態3】次に、図8を伴って、本願第2
番目の発明によるバイポーラ型の絶縁ゲート型トランジ
スタの第1の実施の形態を述べよう。
Third Embodiment Next, with reference to FIG.
A first embodiment of a bipolar insulated gate transistor according to the second invention will be described.

【0066】図8に示す本願第1番目の発明によるバイ
ポーラ型の絶縁ゲート型トランジスタは、図18に示す
従来のバイポーラ型の絶縁ゲート型トランジスタ及び図
1に示す本願第1番目の発明による電界効果型の絶縁ゲ
ート型トランジスタとの対応部分には同一符号を付し詳
細説明を省略するが、図1に示す本願第1番目の発明に
よる電界効果型の絶縁ゲート型トランジスタの場合に準
じて、第2の絶縁膜10に、ドレイン領域4を外部に
臨ませる窓14が形成されているのが省略され、また、
これに応じて、第2の絶縁膜10上に、窓14を通じて
ドレイン領域4に連結しているドレイン電極24が形成
されているのが省略され、しかしながら、第1の絶縁膜
9を単結晶半導体層1側とは反対側の平らな面9a側に
おいて接着させている基板30が、第1の絶縁膜9を単
結晶半導体層1側とは反対側の平らな面9a側に導電性
を有する接着材を用いて接着されている、第1の導電型
としてのp型を与える不純物を比較的高い濃度で導入し
ている第1の導電型としてのp型を有する単結晶シリコ
ン基板でなる単結晶半導体基板30′に代えられ、ま
た、第1の絶縁膜9に、ドレイン領域4及び単結晶半
導体基板30′間に延長している窓29が形成され、そ
して、その窓29が、タングステンでなり且つドレイ
ン領域4及び単結晶半導体基板30′に連結している導
電性層で埋められている、ということを除いて、図18
に示す従来のバイポーラ型の絶縁ゲート型トランジスタ
と同様の構成を有する。
The bipolar insulated gate transistor according to the first invention of the present application shown in FIG. 8 is the conventional bipolar insulated gate transistor shown in FIG. 18 and the field effect according to the first invention of the present application shown in FIG. Parts corresponding to those of the field effect type insulated gate transistor are denoted by the same reference numerals and detailed description thereof will be omitted, but according to the case of the field effect type insulated gate transistor according to the first invention of the present application shown in FIG. It is omitted that the window 14 that exposes the drain region 4 to the outside is formed in the second insulating film 10.
Accordingly, it is omitted that the drain electrode 24 connected to the drain region 4 through the window 14 is formed on the second insulating film 10, however, the first insulating film 9 is formed by the single crystal semiconductor. The substrate 30 adhered to the flat surface 9a side opposite to the layer 1 side has conductivity on the flat surface 9a side opposite to the single crystal semiconductor layer 1 side. A single-crystal silicon substrate having a p-type as the first conductivity type, which is bonded by using an adhesive and into which impurities imparting the p-type as the first conductivity type are introduced at a relatively high concentration. Instead of the crystalline semiconductor substrate 30 ', a window 29 extending between the drain region 4 and the single crystal semiconductor substrate 30' is formed in the first insulating film 9, and the window 29 is made of tungsten. And drain region 4 and single crystal semiconductor It is filled with a conductive layer which is connected to the substrate 30 ', except that, FIG. 18
It has the same structure as the conventional bipolar insulated gate transistor shown in FIG.

【0067】以上が、本願第2番目の発明によるバイポ
ーラ型の絶縁ゲート型トランジスタの第1の実施の形態
の構成である。このような構成を有する本願第2番目の
発明によるバイポーラ型の絶縁ゲート型トランジスタの
第1の実施の形態によれば、上述した事項を除いて、図
18に示す従来のバイポーラ型の絶縁ゲート型トランジ
スタの場合と同様の構成を有するので、詳細説明は省略
するが、[従来の技術]において、図18に示す従来の
バイポーラ型の絶縁ゲート型トランジスタで述べたと同
様の作用・効果が得られるとともに、[実施の形態1]
において、図1に示す本願第1番目の発明による電界効
果型の絶縁ゲート型トランジスタで、ドレイン領域4が
単結晶半導体基板30′に導電性層31を介して導出さ
れていることに関し述べたと同様の作用・効果が得られ
ることは明らかである。
The above is the configuration of the first embodiment of the bipolar insulated gate transistor according to the second invention of the present application. According to the first embodiment of the bipolar insulated gate transistor according to the second invention of the present application having such a structure, the conventional bipolar insulated gate transistor shown in FIG. Since the transistor has the same configuration as that of the transistor, detailed description thereof will be omitted. In [Prior Art], the same action and effect as those of the conventional bipolar insulated gate transistor shown in FIG. 18 can be obtained. [Embodiment 1]
In the field effect type insulated gate transistor according to the first invention of the present application shown in FIG. 1, the drain region 4 is led out to the single crystal semiconductor substrate 30 ′ through the conductive layer 31. It is clear that the action and effect of can be obtained.

【0068】[0068]

【発明の実施の形態4】次に、図9を伴って、本願第2
番目の発明によるバイポーラ型の絶縁ゲート型トランジ
スタの第2の実施の形態を述べよう。
[Fourth Embodiment of the Invention] Next, referring to FIG.
A second embodiment of the bipolar insulated gate transistor according to the second invention will be described.

【0069】図9に示す本願第2番目の発明によるバイ
ポーラ型の絶縁ゲート型トランジスタは、図19に示す
従来のバイポーラ型の絶縁ゲート型トランジスタ及び図
1に示す本願第1番目の発明による電界効果型の絶縁ゲ
ート型トランジスタとの対応部分には同一符号を付し詳
細説明を省略するが、図1に示す本願第1番目の発明に
よる電界効果型の絶縁ゲート型トランジスタの場合と同
様に、第2の絶縁膜10に、ドレイン領域4を外部に
臨ませる窓14が形成されているのが省略され、また、
これに応じて、第2の絶縁膜10上に、窓14を通じて
ドレイン領域4に連結しているドレイン電極24が形成
されているのが省略され、しかしながら、第1の絶縁膜
9を単結晶半導体層1側とは反対側の平らな面9a側に
おいて接着させている基板30が、第1の絶縁膜9を単
結晶半導体層1側とは反対側の平らな面9a側に導電性
を有する接着材を用いて接着されている、第1の導電型
としてのp型を与える不純物を比較的高い濃度で導入し
ている第1の導電型としてのp型を有する単結晶シリコ
ン基板でなる単結晶半導体基板30′に代えられ、ま
た、第1の絶縁膜9に、ドレイン領域4及び単結晶半
導体基板30′間に延長している窓29が形成され、そ
して、その窓29が、タングステンでなり且つドレイ
ン領域4及び単結晶半導体基板30′に連結している導
電性層で埋められている、ということを除いて、図19
に示す従来のバイポーラ型の絶縁ゲート型トランジスタ
と同様の構成を有する。
The bipolar insulated gate transistor according to the second aspect of the present invention shown in FIG. 9 is the conventional bipolar insulated gate transistor shown in FIG. 19 and the field effect according to the first aspect of the present invention shown in FIG. Parts corresponding to those of the field effect type insulated gate transistor are denoted by the same reference numerals and detailed description thereof will be omitted, but like the case of the field effect type insulated gate transistor according to the first invention of the present application shown in FIG. It is omitted that the window 14 that exposes the drain region 4 to the outside is formed in the second insulating film 10.
Accordingly, it is omitted that the drain electrode 24 connected to the drain region 4 through the window 14 is formed on the second insulating film 10, however, the first insulating film 9 is formed by the single crystal semiconductor. The substrate 30 adhered to the flat surface 9a side opposite to the layer 1 side has conductivity on the flat surface 9a side opposite to the single crystal semiconductor layer 1 side. A single-crystal silicon substrate having a p-type as the first conductivity type, which is bonded by using an adhesive and into which impurities imparting the p-type as the first conductivity type are introduced at a relatively high concentration. Instead of the crystalline semiconductor substrate 30 ', a window 29 extending between the drain region 4 and the single crystal semiconductor substrate 30' is formed in the first insulating film 9, and the window 29 is made of tungsten. And drain region 4 and single crystal semiconductor It is filled with a conductive layer which is connected to the substrate 30 ', except that, FIG. 19
It has the same structure as the conventional bipolar insulated gate transistor shown in FIG.

【0070】以上が、本願第2番目の発明によるバイポ
ーラ型の絶縁ゲート型トランジスタの第2の実施の形態
の構成である。このような構成を有する本願第2番目の
発明によるバイポーラ型の絶縁ゲート型トランジスタの
第2の実施の形態によれば、上述した事項を除いて、図
19に示す従来のバイポーラ型の絶縁ゲート型トランジ
スタの場合と同様の構成を有するので、詳細説明は省略
するが、[従来の技術]において、図19に示す従来の
バイポーラ型の絶縁ゲート型トランジスタで述べたと同
様の作用・効果が得られるとともに、[実施の形態1]
において、図1に示す本願第1番目の発明による電界効
果型の絶縁ゲート型トランジスタで、ドレイン領域4が
単結晶半導体基板30′に導電性層31を介して導出さ
れていることに関し述べたと同様の作用・効果が得られ
ることは明らかである。
The above is the configuration of the second embodiment of the bipolar type insulated gate transistor according to the second invention of the present application. According to the second embodiment of the bipolar insulated gate transistor according to the second invention of the present application having such a configuration, the conventional bipolar insulated gate transistor shown in FIG. 19 is provided except for the matters described above. Since the transistor has the same configuration as that of the transistor, detailed description thereof will be omitted, but in [Prior Art], the same operation and effect as those described for the conventional bipolar insulated gate transistor shown in FIG. 19 can be obtained. [Embodiment 1]
In the field effect type insulated gate transistor according to the first invention of the present application shown in FIG. 1, the drain region 4 is led out to the single crystal semiconductor substrate 30 ′ through the conductive layer 31. It is clear that the action and effect of can be obtained.

【0071】[0071]

【発明の実施の形態5】次に、図10を伴って、本願第
3番目の発明による電界効果型の絶縁ゲート型トランジ
スタの第1の実施の形態を述べよう。
Fifth Embodiment of the Invention Next, with reference to FIG. 10, a first embodiment of a field effect type insulated gate transistor according to the third invention of the present application will be described.

【0072】図10に示す本願第3番目の発明による電
界効果型の絶縁ゲート型トランジスタは、図20に示す
従来の電界効果型の絶縁ゲート型トランジスタ及び図1
に示す本願第1番目の発明による電界効果型の絶縁ゲー
ト型トランジスタとの対応部分には同一符号を付し詳細
説明を省略するが、図1に示す本願第1番目の発明によ
る電界効果型の絶縁ゲート型トランジスタの場合と同様
に、第2の絶縁膜10に、ドレイン領域4を外部に臨
ませる窓14が形成されているのが省略され、また、こ
れに応じて、第2の絶縁膜10上に、窓14を通じてド
レイン領域4に連結しているドレイン電極24が形成さ
れているのが省略され、しかしながら、第1の絶縁膜9
を単結晶半導体層1側とは反対側の平らな面9a側にお
いて接着させている基板30が、第1の絶縁膜9を単結
晶半導体層1側とは反対側の平らな面9a側に導電性を
有する接着材を用いて接着されている、第2の導電型と
してのn型を与える不純物を比較的高い濃度で導入して
いる第2の導電型としてのn型を有する単結晶シリコン
基板でなる単結晶半導体基板30′に代えられ、また、
第1の絶縁膜9に、ドレイン領域4及び単結晶半導体
基板30′間に延長している窓29が形成され、そし
て、その窓29が、タングステンでなり且つドレイン
領域4及び単結晶半導体基板30′に連結している導電
性層で埋められている、ということを除いて、図20に
示す従来の電界効果型の絶縁ゲート型トランジスタと同
様の構成を有する。
The field effect type insulated gate transistor according to the third invention of the present application shown in FIG. 10 is the same as the conventional field effect type insulated gate transistor shown in FIG.
The parts corresponding to those of the field effect type insulated gate transistor according to the first invention of the present application shown in FIG. As in the case of the insulated gate type transistor, the window 14 that exposes the drain region 4 to the outside is omitted in the second insulating film 10, and the second insulating film is correspondingly formed. It is omitted that the drain electrode 24 connected to the drain region 4 through the window 14 is formed on the first insulating film 9.
Is bonded to the flat surface 9a side opposite to the single crystal semiconductor layer 1 side, the first insulating film 9 is bonded to the flat surface 9a side opposite to the single crystal semiconductor layer 1 side. Single-crystal silicon having n-type as the second conductivity type, in which an impurity imparting the n-type as the second conductivity type is introduced at a relatively high concentration, which is bonded using an adhesive having conductivity. It is replaced with a single crystal semiconductor substrate 30 'made of a substrate, and
A window 29 extending between the drain region 4 and the single crystal semiconductor substrate 30 'is formed in the first insulating film 9, and the window 29 is made of tungsten and the drain region 4 and the single crystal semiconductor substrate 30 are formed. 20. The structure is similar to that of the conventional field effect type insulated gate transistor shown in FIG. 20 except that it is filled with a conductive layer connected to ′.

【0073】以上が、本願第3番目の発明による電界効
果型の絶縁ゲート型トランジスタの第1の実施の形態の
構成である。このような構成を有する本願第3番目の発
明による電界効果型の絶縁ゲート型トランジスタの第1
の実施の形態によれば、上述した事項を除いて、図20
に示す従来の電界効果型の絶縁ゲート型トランジスタの
場合と同様の構成を有するので、詳細説明は省略する
が、[従来の技術]において、図20に示す従来の電界
効果型の絶縁ゲート型トランジスタで述べたと同様の作
用・効果が得られるとともに、[実施の形態1]におい
て、図1に示す本願第1番目の発明による電界効果型の
絶縁ゲート型トランジスタで、ドレイン領域4が単結晶
半導体基板30′に導電性層31を介して導出されてい
ることに関し述べたと同様の作用・効果が得られること
は明らかである。
The above is the configuration of the first embodiment of the field effect type insulated gate transistor according to the third invention of the present application. A first field effect type insulated gate transistor according to the third aspect of the present invention having such a configuration
According to the embodiment of FIG.
The conventional field effect type insulated gate transistor shown in FIG. 20 has the same configuration as that of the conventional field effect type insulated gate transistor shown in FIG. In addition to the effects and advantages similar to those described above, in the [Embodiment 1], the field effect type insulated gate transistor according to the first invention of the present application shown in FIG. It is obvious that the same action and effect as described above regarding the fact that the layer 30 is led out through the conductive layer 31 can be obtained.

【0074】[0074]

【発明の実施の形態6】次に、図11を伴って、本願第
3番目の発明による電界効果型の絶縁ゲート型トランジ
スタの第2の実施の形態を述べよう。
Sixth Embodiment of the Invention Next, with reference to FIG. 11, a second embodiment of a field effect type insulated gate transistor according to the third invention of the present application will be described.

【0075】図11に示す本願第3番目の発明による電
界効果型の絶縁ゲート型トランジスタは、図21に示す
従来の電界効果型の絶縁ゲート型トランジスタ及び図1
に示す本願第1番目の発明による電界効果型の絶縁ゲー
ト型トランジスタとの対応部分には同一符号を付し詳細
説明を省略するが、図1に示す本願第1番目の発明によ
る電界効果型の絶縁ゲート型トランジスタの場合と同様
に、第2の絶縁膜10に、ドレイン領域4を外部に臨
ませる窓14が形成されているのが省略され、また、こ
れに応じて、第2の絶縁膜10上に、窓14を通じてド
レイン領域4に連結しているドレイン電極24が形成さ
れているのが省略され、しかしながら、第1の絶縁膜9
を単結晶半導体層1側とは反対側の平らな面9a側にお
いて接着させている基板30が、第1の絶縁膜9を単結
晶半導体層1側とは反対側の平らな面9a側に導電性を
有する接着材を用いて接着されている、第2の導電型と
してのn型を与える不純物を比較的高い濃度で導入して
いる第2の導電型としてのn型を有する単結晶シリコン
基板でなる単結晶半導体基板30′に代えられ、また、
第1の絶縁膜9に、ドレイン領域4及び単結晶半導体
基板30′間に延長している窓29が形成され、そし
て、その窓29が、タングステンでなり且つドレイン
領域4及び単結晶半導体基板30′に連結している導電
性層で埋められている、ということを除いて、図21に
示す従来の電界効果型の絶縁ゲート型トランジスタと同
様の構成を有する。
The field effect type insulated gate transistor according to the third invention of the present application shown in FIG. 11 is the same as the conventional field effect type insulated gate transistor shown in FIG.
The parts corresponding to those of the field effect type insulated gate transistor according to the first invention of the present application shown in FIG. As in the case of the insulated gate type transistor, the window 14 that exposes the drain region 4 to the outside is omitted in the second insulating film 10, and the second insulating film is correspondingly formed. It is omitted that the drain electrode 24 connected to the drain region 4 through the window 14 is formed on the first insulating film 9.
Is bonded to the flat surface 9a side opposite to the single crystal semiconductor layer 1 side, the first insulating film 9 is bonded to the flat surface 9a side opposite to the single crystal semiconductor layer 1 side. Single-crystal silicon having n-type as the second conductivity type, in which an impurity imparting the n-type as the second conductivity type is introduced at a relatively high concentration, which is bonded using an adhesive having conductivity. It is replaced with a single crystal semiconductor substrate 30 'made of a substrate, and
A window 29 extending between the drain region 4 and the single crystal semiconductor substrate 30 'is formed in the first insulating film 9, and the window 29 is made of tungsten and the drain region 4 and the single crystal semiconductor substrate 30 are formed. It has the same structure as that of the conventional field effect type insulated gate transistor shown in FIG. 21, except that it is filled with a conductive layer connected to ′.

【0076】以上が、本願第3番目の発明による電界効
果型の絶縁ゲート型トランジスタの第2の実施の形態の
構成である。このような構成を有する本願第3番目の発
明による電界効果型の絶縁ゲート型トランジスタの第2
の実施の形態によれば、上述した事項を除いて、図21
に示す従来の電界効果型の絶縁ゲート型トランジスタの
場合と同様の構成を有するので、詳細説明は省略する
が、[従来の技術]において、図21に示す従来の電界
効果型の絶縁ゲート型トランジスタで述べたと同様の作
用・効果が得られるとともに、[実施の形態1]におい
て、図1に示す本願第1番目の発明による電界効果型の
絶縁ゲート型トランジスタで、ドレイン領域4が単結晶
半導体基板30′に導電性層31を介して導出されてい
ることに関し述べたと同様の作用・効果が得られること
は明らかである。
The above is the configuration of the second embodiment of the field effect type insulated gate transistor according to the third invention of the present application. A second field effect type insulated gate transistor according to the third invention of the present application having such a configuration
21. According to the embodiment of FIG.
The conventional field effect type insulated gate transistor shown in FIG. 21 has the same configuration as that of the conventional field effect type insulated gate transistor shown in FIG. In addition to the effects and advantages similar to those described above, in the [Embodiment 1], the field effect type insulated gate transistor according to the first invention of the present application shown in FIG. It is obvious that the same action and effect as described above regarding the fact that the layer 30 is led out through the conductive layer 31 can be obtained.

【0077】なお、上述においては、本願第1番目の発
明、本願第2番目の発明及び本願第3番目の発明による
絶縁ゲート型トランジスタのそれぞれについて、僅かな
実施の形態を述べたに留まり、本発明の精神を脱するこ
となしに、種々の変型、変更をなし得るであろう。
In the above description, only a few embodiments are described for each of the insulated gate transistors according to the first invention, the second invention, and the third invention of the present application. Various modifications and changes may be made without departing from the spirit of the invention.

【0078】[0078]

【発明の効果】本願第1番目の発明、本願第2番目の発
明及び本願第3番目の発明による絶縁ゲート型トランジ
スタの場合、そのいずれも、ソース領域が、従来の電界
効果型の絶縁ゲート型トランジスタの場合と同様に、単
結晶半導体層の第2の主面上の第2の絶縁膜上に延長し
ているソース電極に導出されているが、ドレイン領域
が、従来の絶縁ゲート型トランジスタの場合とは異な
り、単結晶半導体層の第1の主面上の第1の絶縁膜を接
着している単結晶半導体基板に導電性層を介して導出さ
れている構成を有するので、ソース電極が第2の絶縁膜
上に延長するのが、従来の絶縁ゲート型トランジスタの
場合のように、第2の絶縁膜上に延長するドレイン電極
によって制限を受ける、ということがないとともに、従
来の絶縁ゲート型トランジスタのように、ドレイン領域
を導出しているドレイン電極が、単結晶半導体層の第2
の主面上に延長している、ということがない分、絶縁ゲ
ート型トランジスタが占める平面面積を、従来の絶縁ゲ
ート型トランジスタの場合に比し小さくすることがで
き、よって、絶縁ゲート型トランジスタを従来の絶縁ゲ
ート型トランジスタの場合に比し小型密実に構成するこ
とができる。
In the case of the insulated gate transistor according to the first invention, the second invention and the third invention of the present application, the source region of each of them is a conventional field effect type insulated gate transistor. As in the case of the transistor, the drain region is led to the source electrode extending on the second insulating film on the second main surface of the single crystal semiconductor layer, but the drain region of the conventional insulated gate transistor is formed. Unlike the case, the source electrode has a structure in which it is led out to the single crystal semiconductor substrate to which the first insulating film over the first main surface of the single crystal semiconductor layer is bonded, through a conductive layer. The extension on the second insulating film is not limited by the drain electrode extending on the second insulating film as in the case of the conventional insulated gate transistor, and the conventional insulated gate is not provided. Type tiger Like the register, and a drain electrode that is derived drain region, the single crystal semiconductor layer and the second
Since it does not extend to the main surface of the insulated gate transistor, the planar area occupied by the insulated gate transistor can be made smaller than that of the conventional insulated gate transistor. Compared with the case of the conventional insulated gate type transistor, it can be made compact and compact.

【図面の簡単な説明】[Brief description of drawings]

【図1】本願第1番目の発明による電界効果型の絶縁ゲ
ート型トランジスタの第1の実施の形態を示す略線的断
面図である。
FIG. 1 is a schematic cross-sectional view showing a first embodiment of a field effect insulated gate transistor according to the first invention of the present application.

【図2】図1に示す本願第1番目の発明による電界効果
型の絶縁ゲート型トランジスタの第1の実施の形態の製
法の説明に供する、順次の工程における略線的断面図で
ある。
2A to 2D are schematic cross-sectional views in sequential steps, which are used for explaining the manufacturing method of the first embodiment of the field effect type insulated gate transistor according to the first invention of the present application shown in FIG.

【図3】図1に示す本願第1番目の発明による電界効果
型の絶縁ゲート型トランジスタの第1の実施の形態の製
法の説明に供する、図2に示す順次の工程に続く順次の
工程における略線的断面図である。
FIG. 3 is a diagram illustrating a method for manufacturing the field effect type insulated gate transistor according to the first embodiment of the present invention shown in FIG. It is an approximate line sectional view.

【図4】図1に示す本願第1番目の発明による電界効果
型の絶縁ゲート型トランジスタの第1の実施の形態の製
法の説明に供する、図3に示す順次の工程に続く順次の
工程における略線的断面図である。
FIG. 4 is a diagram illustrating a method of manufacturing the field effect type insulated gate transistor according to the first embodiment of the present invention shown in FIG. It is an approximate line sectional view.

【図5】図1に示す本願第1番目の発明による電界効果
型の絶縁ゲート型トランジスタの第1の実施の形態の製
法の説明に供する、図4に示す順次の工程に続く順次の
工程における略線的断面図である。
5 is a sequential step following the sequential step shown in FIG. 4 for explaining the manufacturing method of the first embodiment of the field effect type insulated gate transistor according to the first invention of the present application shown in FIG. 1; It is an approximate line sectional view.

【図6】図1に示す本願第1番目の発明による電界効果
型の絶縁ゲート型トランジスタの第1の実施の形態の製
法の説明に供する、図5に示す順次の工程に続く順次の
工程における略線的断面図である。
6 is a diagram illustrating a method of manufacturing the field effect type insulated gate transistor according to the first embodiment of the present invention shown in FIG. 1 in a sequential step following the sequential step shown in FIG. It is an approximate line sectional view.

【図7】本願第1番目の発明による電界効果型の絶縁ゲ
ート型トランジスタの第2の実施の形態を示す略線的断
面図である。
FIG. 7 is a schematic cross-sectional view showing a second embodiment of a field effect type insulated gate transistor according to the first invention of the present application.

【図8】本願第2番目の発明によるバイポーラ型の絶縁
ゲート型トランジスタの第1の実施の形態を示す略線的
断面図である。
FIG. 8 is a schematic cross-sectional view showing a first embodiment of a bipolar insulated gate transistor according to the second invention of the present application.

【図9】本願第2番目の発明によるバイポーラ型の絶縁
ゲート型トランジスタの第2の実施の形態を示す略線的
断面図である。
FIG. 9 is a schematic cross-sectional view showing a second embodiment of a bipolar insulated gate transistor according to the second invention of the present application.

【図10】本願第3番目の発明による電界効果型の絶縁
ゲート型トランジスタの第1の実施の形態を示す略線的
断面図である。
FIG. 10 is a schematic cross-sectional view showing a first embodiment of a field effect type insulated gate transistor according to the third invention of the present application.

【図11】本願第3番目の発明による電界効果型の絶縁
ゲート型トランジスタの第2の実施の形態を示す略線的
断面図である。
FIG. 11 is a schematic cross-sectional view showing a second embodiment of a field effect type insulated gate transistor according to the third invention of the present application.

【図12】従来の電界効果型の絶縁ゲート型トランジス
タの1つを示す略線的断面図である。
FIG. 12 is a schematic cross-sectional view showing one of conventional field effect type insulated gate transistors.

【図13】図12に示す従来の電界効果型の絶縁ゲート
型トランジスタの製法の説明に供する、順次の工程にお
ける略線的断面図である。
FIG. 13 is a schematic cross-sectional view in sequential steps, which is used for explaining a method for manufacturing the conventional field effect type insulated gate transistor shown in FIG.

【図14】図12に示す従来の電界効果型の絶縁ゲート
型トランジスタの製法の説明に供する、図13に示す順
次の工程に続く順次の工程における略線的断面図であ
る。
FIG. 14 is a schematic cross-sectional view in a sequential step that follows the sequential step shown in FIG. 13 for explaining the method for manufacturing the conventional field effect type insulated gate transistor shown in FIG.

【図15】図12に示す従来の電界効果型の絶縁ゲート
型トランジスタの製法の説明に供する、図14に示す順
次の工程に続く順次の工程における略線的断面図であ
る。
FIG. 15 is a schematic cross-sectional view in a sequential step that follows the sequential step shown in FIG. 14 for explaining the method for manufacturing the conventional field effect type insulated gate transistor shown in FIG.

【図16】図12に示す従来の電界効果型の絶縁ゲート
型トランジスタの製法の説明に供する、図15に示す順
次の工程に続く順次の工程における略線的断面図であ
る。
16 is a schematic cross-sectional view in a sequential step that follows the sequential step shown in FIG. 15 for explaining the method for manufacturing the conventional field effect type insulated gate transistor shown in FIG.

【図17】従来の電界効果型の絶縁ゲート型トランジス
タの他の1つを示す略線的断面図である。
FIG. 17 is a schematic cross-sectional view showing another one of conventional field effect type insulated gate transistors.

【図18】従来のバイポーラ型の絶縁ゲート型トランジ
スタの1つを示す略線的断面図である。
FIG. 18 is a schematic cross-sectional view showing one of the conventional bipolar insulated gate transistors.

【図19】従来のバイポーラ型の絶縁ゲート型トランジ
スタの他の1つ示す略線的断面図である。
FIG. 19 is a schematic cross-sectional view showing another one of conventional bipolar-type insulated gate transistors.

【図20】従来の電界効果型の絶縁ゲート型トランジス
タのさらに他の1つを示す略線的断面図である。
FIG. 20 is a schematic cross-sectional view showing still another conventional field effect insulated gate transistor.

【図21】従来の電界効果型の絶縁ゲート型トランジス
タのなおさらに他の1つを示す略線的断面図である。
FIG. 21 is a schematic cross-sectional view showing still another conventional field effect insulated gate transistor.

【符号の説明】[Explanation of symbols]

1 単結晶半導体層 1′ 半導体領域(ウエル) 1a、1b 単結晶半導体層1の主面 2 素子分離用絶縁膜 3 ソース領域 4 ドレイン領域 5 チャンネル領域 6 オフセット領域 7 ゲート電極 8 ゲート絶縁膜 9、10 絶縁膜 9a 絶縁膜9の平らな面 13、14 窓 23 ソース電極 23′ ソース用兼バックゲート電圧付
与用電極 24 ドレイン電極 29 窓 30 基板 30′ 単結晶半導体基板 31 導電性層 41 単結晶半導体基板 42 単結晶半導体層 43 単結晶半導体層42の主面
DESCRIPTION OF SYMBOLS 1 single crystal semiconductor layer 1'semiconductor region (well) 1a, 1b main surface of single crystal semiconductor layer 1 isolation insulating film 3 source region 4 drain region 5 channel region 6 offset region 7 gate electrode 8 gate insulating film 9, 10 Insulating Film 9a Flat Surfaces 13 and 14 of Insulating Film 9 Window 23 Source Electrode 23 'Source and Back Gate Voltage Applying Electrode 24 Drain Electrode 29 Window 30 Substrate 30' Single Crystal Semiconductor Substrate 31 Conductive Layer 41 Single Crystal Semiconductor Substrate 42 Single crystal semiconductor layer 43 Main surface of single crystal semiconductor layer 42

───────────────────────────────────────────────────── フロントページの続き (72)発明者 有本 由弘 神奈川県川崎市中原区上小田中4丁目1 番1号 富士通株式会社内 (72)発明者 伊藤 昭男 神奈川県川崎市中原区上小田中4丁目1 番1号 富士通株式会社内 (56)参考文献 特開 平5−267563(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 29/786 H01L 21/336 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Yoshihiro Arimoto 4-1-1 Kamiodanaka, Nakahara-ku, Kawasaki-shi, Kanagawa Within Fujitsu Limited (72) Inventor Akio Ito 4-chome, Ueodaanaka, Nakahara-ku, Kawasaki, Kanagawa No. 1 of 1 within Fujitsu Limited (56) Reference JP-A-5-267563 (JP, A) (58) Fields investigated (Int.Cl. 7 , DB name) H01L 29/786 H01L 21/336

Claims (3)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】第1及び第2の主面を有し且つ第1の導電
型を有する単結晶半導体層を有し、 上記単結晶半導体層内に、上記第1の主面側から、第
1の導電型とは逆の第2の導電型を有するソース領域と
第2の導電型を与える不純物を比較的低い濃度で導入し
ている第2の導電型を有するオフセット領域とが、それ
ら間にチャンネル領域を残すように、上記第2の主面に
達する深さに形成されているとともに、上記第1の主
面側から、第2の導電型を与える不純物を比較的高い濃
度で導入している第2の導電型を有するドレイン領域
が、上記オフセット領域に上記チャンネル領域側とは反
対側において連接して、第2の主面に達する深さに形成
され、 上記単結晶半導体層の第1の主面上に、ゲート電極がゲ
ート絶縁膜を介して上記チャンネル領域と対向するよう
に形成されているとともに、第1の絶縁膜が上記ゲート
電極及びゲート絶縁膜を覆って形成され、 上記第1の絶縁膜の上記単結晶半導体層側とは反対側の
面が、平らな面でなり、 上記第1の絶縁膜が、その上記平らな面側において、基
板に接着され、 上記単結晶半導体層の第2の主面上に、第2の絶縁膜が
形成され、 上記第2の絶縁膜上に、上記ソース領域に連結している
ソース電極または上記ソース領域及び上記チャンネル領
域に連結しているソース用兼バックゲート電圧付与用電
極が形成されている電界効果型の絶縁ゲート型トランジ
スタにおいて、 上記基板が、第2の導電型を与える不純物を比較的高い
濃度で導入している第2の導電型を有する単結晶半導体
基板でなり、 上記第1の絶縁膜に、上記ドレイン領域及び上記単結晶
半導体基板間に延長している窓が形成され、 上記窓が、上記ドレイン領域及び上記単結晶半導体基板
に連結している導電性層で埋められていることを特徴と
する電界効果型の絶縁ゲート型トランジスタ。
1. A single crystal semiconductor layer having first and second main surfaces and having a first conductivity type is provided, wherein a single crystal semiconductor layer is formed in the single crystal semiconductor layer from the first main surface side. A source region having a second conductivity type opposite to the first conductivity type and an offset region having a second conductivity type into which an impurity imparting the second conductivity type is introduced at a relatively low concentration. Is formed to a depth reaching the second main surface so as to leave a channel region therein, and an impurity imparting the second conductivity type is introduced at a relatively high concentration from the first main surface side. A drain region having a second conductivity type that is connected to the offset region on the side opposite to the channel region side and is formed to a depth reaching the second main surface. The gate electrode on the main surface of 1 through the gate insulating film A first insulating film is formed to cover the gate electrode and the gate insulating film, and a surface of the first insulating film opposite to the single crystal semiconductor layer side. Is a flat surface, the first insulating film is bonded to the substrate on the flat surface side, and a second insulating film is formed on the second main surface of the single crystal semiconductor layer. A field effect in which a source electrode connected to the source region or a source / back gate voltage applying electrode connected to the source region and the channel region is formed on the second insulating film Type insulated gate transistor, the substrate is a single crystal semiconductor substrate having a second conductivity type into which an impurity imparting the second conductivity type is introduced at a relatively high concentration, and the first insulating film In the drain region And a window extending between the single crystal semiconductor substrates is formed, and the window is filled with a conductive layer connected to the drain region and the single crystal semiconductor substrate. Type insulated gate transistor.
【請求項2】第1及び第2の主面を有し且つ第1の導電
型を有する単結晶半導体層を有し、上記単結晶半導体層
内に、上記第1の主面側から、第1の導電型とは逆の
第2の導電型を有するソース領域と第2の導電型を与え
る不純物を比較的低い濃度で導入している第2の導電型
を有するオフセット領域とが、それら間にチャンネル領
域を残すように、上記第2の主面に達する深さに形成さ
れているとともに、上記第1の主面側から、第1の導
電型を与える不純物を比較的高い濃度で導入している第
1の導電型を有するドレイン領域が、上記オフセット領
域に上記チャンネル領域側とは反対側において連接し
て、第2の主面に達する深さに形成され、上記単結晶半
導体層の第1の主面上に、ゲート電極がゲート絶縁膜を
介して上記チャンネル領域と対向するように形成されて
いるとともに、第1の絶縁膜が上記ゲート電極及びゲー
ト絶縁膜を覆って形成され、 上記第1の絶縁膜の上記単結晶半導体層側とは反対側の
面が、平らな面でなり、 上記第1の絶縁膜が、その上記平らな面側において、基
板に接着され、 上記単結晶半導体層の第2の主面上に、第2の絶縁膜が
形成され、 上記第2の絶縁膜上に、上記ソース領域に連結している
ソース電極または上記ソース領域及び上記チャンネル領
域に連結しているソース用兼バックゲート電圧付与用電
極が形成されているバイポーラ型の絶縁ゲート型トラン
ジスタにおいて、 上記基板が、第1の導電型を与える不純物を比較的高い
濃度で導入している第1の導電型を有する単結晶半導体
基板でなり、 上記第1の絶縁膜に、上記ドレイン領域及び上記単結晶
半導体基板間に延長している窓が形成され、 上記窓が、上記ドレイン領域及び上記単結晶半導体基板
に連結している導電性層で埋められていることを特徴と
するバイポーラ型の絶縁ゲート型トランジスタ。
2. A single crystal semiconductor layer having first and second main surfaces and having a first conductivity type, wherein a single crystal semiconductor layer is provided in the single crystal semiconductor layer from the first main surface side. A source region having a second conductivity type opposite to the first conductivity type and an offset region having a second conductivity type into which an impurity imparting the second conductivity type is introduced at a relatively low concentration. Is formed to have a depth reaching the second main surface so as to leave a channel region in the second main surface, and an impurity imparting the first conductivity type is introduced at a relatively high concentration from the first main surface side. A drain region having a first conductivity type is formed so as to be connected to the offset region on the side opposite to the channel region side and reach the second main surface. On the main surface of No. 1, the gate electrode has the above-mentioned channel region through the gate insulating film. A first insulating film is formed to cover the gate electrode and the gate insulating film, and a surface of the first insulating film opposite to the single crystal semiconductor layer side is formed. A flat surface, the first insulating film is bonded to the substrate on the flat surface side, and the second insulating film is formed on the second main surface of the single crystal semiconductor layer. A bipolar type in which a source electrode connected to the source region or a source / back gate voltage applying electrode connected to the source region and the channel region is formed on the second insulating film. In the insulated gate transistor, the substrate is a single crystal semiconductor substrate having a first conductivity type in which an impurity imparting a first conductivity type is introduced at a relatively high concentration, and the first insulating film is Above drain area And a window extending between the single crystal semiconductor substrates is formed, and the window is filled with a conductive layer connected to the drain region and the single crystal semiconductor substrate. Insulated gate transistor.
【請求項3】第1及び第2の主面を有し且つ第1の導電
型を有する単結晶半導体層を有し、 上記単結晶半導体層内に、上記第1の主面側から、第1
の導電型とは逆の第2の導電型を有するソース領域及び
レイン領域が、それら間にチャンネル領域を残すよう
に、上記第2の主面に達する深さに形成され、 上記単結晶半導体層の第1の主面上に、ゲート電極がゲ
ート絶縁膜を介して上記チャンネル領域と対向するよう
に形成されているとともに、第1の絶縁膜が上記ゲート
電極及びゲート絶縁膜を覆って形成され、 上記第1の絶縁膜の上記単結晶半導体層側とは反対側の
面が、平らな面でなり、 上記第1の絶縁膜が、その上記平らな面側において、基
板に接着され、 上記単結晶半導体層の第2の主面上に、第2の絶縁膜が
形成され、 上記第2の絶縁膜上に、上記ソース領域に連結している
ソース電極または上記ソース領域及び上記チャンネル領
域に連結しているソース用兼バックゲート電圧付与用電
極が形成されている電界効果型の絶縁ゲート型トランジ
スタにおいて、上記基板が、第2の導電型を与える不純
物を比較的高い濃度で導入している第2の導電型を有す
る単結晶半導体基板でなり、 上記第1の絶縁膜に、上記ドレイン領域及び上記単結晶
半導体基板間に延長している窓が形成され、 上記窓が、上記ドレイン領域及び上記単結晶半導体基板
に連結している導電性層で埋められていることを特徴と
する電界効果型の絶縁ゲート型トランジスタ。
3. A single crystal semiconductor layer having first and second main surfaces and having a first conductivity type is provided, wherein a single crystal semiconductor layer is formed in the single crystal semiconductor layer from the first main surface side. 1
A source region and a rain region having a second conductivity type opposite to the second conductivity type are formed to a depth reaching the second main surface so as to leave a channel region therebetween. A gate electrode is formed on the first main surface so as to face the channel region via a gate insulating film, and a first insulating film is formed to cover the gate electrode and the gate insulating film. A surface of the first insulating film opposite to the single crystal semiconductor layer side is a flat surface, and the first insulating film is bonded to a substrate on the flat surface side, A second insulating film is formed on the second main surface of the single crystal semiconductor layer, and the source electrode connected to the source region or the source region and the channel region is formed on the second insulating film. Combined source and back gate In a field effect type insulated gate transistor in which a pressure applying electrode is formed, the substrate has a second conductivity type in which an impurity imparting the second conductivity type is introduced at a relatively high concentration. A window extending between the drain region and the single crystal semiconductor substrate is formed in the first insulating film, and the window is connected to the drain region and the single crystal semiconductor substrate. A field effect type insulated gate transistor, characterized in that it is filled with a conductive layer.
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