JP3368862B2 - 回転子供給装置、回転子供給方法及びａｄｓｌモデム - Google Patents
回転子供給装置、回転子供給方法及びａｄｓｌモデムInfo
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- JP3368862B2 JP3368862B2 JP02557899A JP2557899A JP3368862B2 JP 3368862 B2 JP3368862 B2 JP 3368862B2 JP 02557899 A JP02557899 A JP 02557899A JP 2557899 A JP2557899 A JP 2557899A JP 3368862 B2 JP3368862 B2 JP 3368862B2
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Description
【０００１】
【発明の属する技術分野】本発明はＤＭＴ（Discrete M
ultitone）変調方式を採用するＡＤＳＬ（Asymmetric D
igital Subscriber Line：非対称型ディジタル加入者回
線）モデムに好適な回転子供給装置及び回転子供給方法
に関し、特に、装置の構成の簡素化を図った回転子供給
装置及び回転子供給方法に関する。
ultitone）変調方式を採用するＡＤＳＬ（Asymmetric D
igital Subscriber Line：非対称型ディジタル加入者回
線）モデムに好適な回転子供給装置及び回転子供給方法
に関し、特に、装置の構成の簡素化を図った回転子供給
装置及び回転子供給方法に関する。
【０００２】
【従来の技術】近時、マルチメディア通信にＡＤＳＬ
（Asymmetric Digital Subscriber Line：非対称型ディ
ジタル加入者回線）の導入が検討されている。そして、
ＡＤＳＬに使用されるＡＤＳＬモデムには、例えばＤＭ
Ｔ（Discrete Multitone）変調方式が採用されている。
ＤＭＴ変調方式では、送信時の変調にフーリエ逆変換が
行われ、受信時の復調にフーリエ変換が行われる。ま
た、ＤＭＴ変調方式を回路で実現する場合には、一般に
回転子を用いた高速フーリエ変換（ＦＦＴ）及び回転子
を用いた高速フーリエ逆変換（ＩＦＦＴ）が採用され
る。図４は従来のＡＤＳＬモデムを示すブロック図であ
る。
（Asymmetric Digital Subscriber Line：非対称型ディ
ジタル加入者回線）の導入が検討されている。そして、
ＡＤＳＬに使用されるＡＤＳＬモデムには、例えばＤＭ
Ｔ（Discrete Multitone）変調方式が採用されている。
ＤＭＴ変調方式では、送信時の変調にフーリエ逆変換が
行われ、受信時の復調にフーリエ変換が行われる。ま
た、ＤＭＴ変調方式を回路で実現する場合には、一般に
回転子を用いた高速フーリエ変換（ＦＦＴ）及び回転子
を用いた高速フーリエ逆変換（ＩＦＦＴ）が採用され
る。図４は従来のＡＤＳＬモデムを示すブロック図であ
る。
【０００３】従来のＡＤＳＬモデム１１には、送信され
るデータが供給され高速フーリエ逆変換を行うＩＦＦＴ
回路１２が設けられている。そして、このＩＦＦＴ回路
１２に供給される送信用回転子Ｗt（ｘt）を記憶した送
信用回転子メモリ１３が設けられている。また、受信さ
れたデータが供給され高速フーリエ変換を行うＦＦＴ回
路１４が設けられており、このＦＦＴ回路１４に供給さ
れる受信用回転子Ｗr（ｘr）を記憶した受信用回転子メ
モリ１５が設けられている。
るデータが供給され高速フーリエ逆変換を行うＩＦＦＴ
回路１２が設けられている。そして、このＩＦＦＴ回路
１２に供給される送信用回転子Ｗt（ｘt）を記憶した送
信用回転子メモリ１３が設けられている。また、受信さ
れたデータが供給され高速フーリエ変換を行うＦＦＴ回
路１４が設けられており、このＦＦＴ回路１４に供給さ
れる受信用回転子Ｗr（ｘr）を記憶した受信用回転子メ
モリ１５が設けられている。
【０００４】なお、回転子Ｗt（ｘt）及びＷr（ｘr）は
下記数式１で表される。
下記数式１で表される。
【０００５】
【数１】
【０００６】但し、Ｎt及びＮrは高速フーリエ変換又は
高速フーリエ逆変換におけるポイント数であって、ＡＤ
ＳＬ送受信におけるキャリア数に該当する整数値であ
り、ｊは虚数単位である。なお、整数ｘt及びｘrは、夫
々０乃至（Ｎt−１）及び０乃至（Ｎr−１）の値をと
る。また、ポイント数Ｎt及びＮrは、夫々段数ｒt及び
ｒ rを使用して下記数式２で表される。
高速フーリエ逆変換におけるポイント数であって、ＡＤ
ＳＬ送受信におけるキャリア数に該当する整数値であ
り、ｊは虚数単位である。なお、整数ｘt及びｘrは、夫
々０乃至（Ｎt−１）及び０乃至（Ｎr−１）の値をと
る。また、ポイント数Ｎt及びＮrは、夫々段数ｒt及び
ｒ rを使用して下記数式２で表される。
【０００７】
【数２】
【０００８】このように、回転子Ｗt（ｘt）及びＷ
r（ｘr）には、三角関数が含まれているので、これを加
算回路等の回路を使用して求めることは困難である。こ
のため、従来、前述のようにＮ個の複素数を記憶可能な
メモリ１３及び１５が設けられ、これらのメモリ１３及
び１５に予め計算された回転子Ｗt（ｘt）及びＷ
r（ｘr）が夫々記憶され、必要に応じてメモリ１３及び
１５から回転子Ｗt（ｘt）及びＷ r（ｘr）が夫々読み出
されている。
r（ｘr）には、三角関数が含まれているので、これを加
算回路等の回路を使用して求めることは困難である。こ
のため、従来、前述のようにＮ個の複素数を記憶可能な
メモリ１３及び１５が設けられ、これらのメモリ１３及
び１５に予め計算された回転子Ｗt（ｘt）及びＷ
r（ｘr）が夫々記憶され、必要に応じてメモリ１３及び
１５から回転子Ｗt（ｘt）及びＷ r（ｘr）が夫々読み出
されている。
【０００９】そして、このような送信用回転子メモリ１
３が送信用回転子供給装置として機能し、受信用回転子
メモリ１５が受信用回転子供給装置として機能してい
る。従って、送信用回転子メモリ１３及び受信用回転子
メモリ１５に、夫々アドレスｘ t及びｘrを供給すると、
そのアドレスｘt及びｘrに相当する複素数の値が夫々回
転子Ｗt（ｘt）及びＷr（ｘr）としてＩＦＦＴ回路１２
又はＦＦＴ回路１４に供給されて、そこで高速フーリエ
逆変換又は高速フーリエ変換が行われる。
３が送信用回転子供給装置として機能し、受信用回転子
メモリ１５が受信用回転子供給装置として機能してい
る。従って、送信用回転子メモリ１３及び受信用回転子
メモリ１５に、夫々アドレスｘ t及びｘrを供給すると、
そのアドレスｘt及びｘrに相当する複素数の値が夫々回
転子Ｗt（ｘt）及びＷr（ｘr）としてＩＦＦＴ回路１２
又はＦＦＴ回路１４に供給されて、そこで高速フーリエ
逆変換又は高速フーリエ変換が行われる。
【００１０】しかし、従来の回転子供給装置として機能
しているメモリには、ポイント数と同数の複素数が記憶
可能であることが必要とされるため、その容量が極めて
大きいものとなるという欠点があった。
しているメモリには、ポイント数と同数の複素数が記憶
可能であることが必要とされるため、その容量が極めて
大きいものとなるという欠点があった。
【００１１】そこで、数式１に示す回転子の周期性を利
用してポイント数Ｎに対してメモリに記憶される複素数
をＮ／２程度まで低減したものも使用されていた。
用してポイント数Ｎに対してメモリに記憶される複素数
をＮ／２程度まで低減したものも使用されていた。
【００１２】
【発明が解決しようとする課題】しかしながら、ＤＭＴ
変調方式を採用したＡＤＳＬにおいては、上りの伝送速
度と下りの伝送速度とが相違しているため、伝送容量
（キャリア数に相当）が相違している。このため、ＤＭ
Ｔ変調方式を採用したＡＤＳＬモデムを回路で実現する
場合には、送信用と受信用とで異なる回転子が必要とさ
れ、従来は送信用及び受信用のメモリが別個に必要とさ
れていた。従って、前述のように高速フーリエ逆変換の
ポイント数Ｎtを、高速フーリエ変換のポイント数をＮr
とした場合、少なくともＮtワード記憶可能なメモリと
Ｎrワード記憶可能なメモリとが必要なことになってい
た。
変調方式を採用したＡＤＳＬにおいては、上りの伝送速
度と下りの伝送速度とが相違しているため、伝送容量
（キャリア数に相当）が相違している。このため、ＤＭ
Ｔ変調方式を採用したＡＤＳＬモデムを回路で実現する
場合には、送信用と受信用とで異なる回転子が必要とさ
れ、従来は送信用及び受信用のメモリが別個に必要とさ
れていた。従って、前述のように高速フーリエ逆変換の
ポイント数Ｎtを、高速フーリエ変換のポイント数をＮr
とした場合、少なくともＮtワード記憶可能なメモリと
Ｎrワード記憶可能なメモリとが必要なことになってい
た。
【００１３】本発明はかかる問題点に鑑みてなされたも
のであって、記憶装置の容量の低減により装置の構成を
簡素化することができる回転子供給装置、回転子供給方
法及びＡＤＳＬモデムを提供することを目的とする。
のであって、記憶装置の容量の低減により装置の構成を
簡素化することができる回転子供給装置、回転子供給方
法及びＡＤＳＬモデムを提供することを目的とする。
【００１４】
【課題を解決するための手段】本発明に係る回転子供給
装置は、ＡＤＳＬモデムに設けられ段数に応じた数の回
転子を用いて高速フーリエ変換を行う高速フーリエ変換
器に前記高速フーリエ変換で使用される回転子を供給す
ると共に、前記ＡＤＳＬモデムに設けられ前記高速フー
リエ変換の段数とは異なる段数に応じた数の回転子を用
いて高速フーリエ逆変換を行う高速フーリエ逆変換器に
前記高速フーリエ逆変換で使用される回転子を供給する
回転子供給装置において、前記高速フーリエ変換又は前
記高速フーリエ逆変換の段数である第１の段数ｒに応じ
たｒビットの回転子の第１のアドレスと、前記第１の段
数ｒと、前記高速フーリエ変換と前記高速フーリエ逆変
換のうちで最大の段数ｓとを入力とし、前記第１のアド
レスの下位に（ｓ−ｒ）個の０を追加配置することによ
って、前記第１のアドレスのビット数を前記第１の段数
ｒから前記最大の段数ｓに拡張した第２のアドレスを出
力とするビット幅変換装置と、２ｓ−ｎ個の基本回転子
データを格納し、前記第２のアドレスの下位（ｓ−ｎ）
ビットから構成される第３のアドレスが入力されたとき
に、前記第３のアドレスに対応した基本回転子データを
出力する記憶装置と、前記第２のアドレスの上位ｎビッ
トから構成される第４のアドレス及び前記基本回転子デ
ータを入力とし、前記第４のアドレスに応じて前記基本
回転子データを演算した回転子を出力とする演算装置
と、を含むことを特徴とする。
装置は、ＡＤＳＬモデムに設けられ段数に応じた数の回
転子を用いて高速フーリエ変換を行う高速フーリエ変換
器に前記高速フーリエ変換で使用される回転子を供給す
ると共に、前記ＡＤＳＬモデムに設けられ前記高速フー
リエ変換の段数とは異なる段数に応じた数の回転子を用
いて高速フーリエ逆変換を行う高速フーリエ逆変換器に
前記高速フーリエ逆変換で使用される回転子を供給する
回転子供給装置において、前記高速フーリエ変換又は前
記高速フーリエ逆変換の段数である第１の段数ｒに応じ
たｒビットの回転子の第１のアドレスと、前記第１の段
数ｒと、前記高速フーリエ変換と前記高速フーリエ逆変
換のうちで最大の段数ｓとを入力とし、前記第１のアド
レスの下位に（ｓ−ｒ）個の０を追加配置することによ
って、前記第１のアドレスのビット数を前記第１の段数
ｒから前記最大の段数ｓに拡張した第２のアドレスを出
力とするビット幅変換装置と、２ｓ−ｎ個の基本回転子
データを格納し、前記第２のアドレスの下位（ｓ−ｎ）
ビットから構成される第３のアドレスが入力されたとき
に、前記第３のアドレスに対応した基本回転子データを
出力する記憶装置と、前記第２のアドレスの上位ｎビッ
トから構成される第４のアドレス及び前記基本回転子デ
ータを入力とし、前記第４のアドレスに応じて前記基本
回転子データを演算した回転子を出力とする演算装置
と、を含むことを特徴とする。
【００１５】本発明においては、回転子の周期性に着目
し（ｓ−ｎ）ビットから構成される第３のアドレスを入
力とし、前記第３のアドレスに対応した基本回転子デー
タを出力とする記憶装置を１個使用して高速フーリエ変
換器及び高速フーリエ逆変換器の両方に回転子を供給す
ることができるので、記憶装置の容量を著しく低減する
ことが可能である。従って、装置全体を簡素化すること
ができる。
し（ｓ−ｎ）ビットから構成される第３のアドレスを入
力とし、前記第３のアドレスに対応した基本回転子デー
タを出力とする記憶装置を１個使用して高速フーリエ変
換器及び高速フーリエ逆変換器の両方に回転子を供給す
ることができるので、記憶装置の容量を著しく低減する
ことが可能である。従って、装置全体を簡素化すること
ができる。
【００１６】
【００１７】更に、前記ｎが２であることが望ましい。
【００１８】更にまた、前記基本回転子データは複素数
であり、前記演算装置は、前記第４のアドレスに応じて
前記複素数の実部と虚部の入れ替え並びに前記実部及び
前記虚部の符号反転を行うものであってもよい。
であり、前記演算装置は、前記第４のアドレスに応じて
前記複素数の実部と虚部の入れ替え並びに前記実部及び
前記虚部の符号反転を行うものであってもよい。
【００１９】本発明に係る回転子供給方法は、ＡＤＳＬ
モデムに設けられ段数に応じた数の回転子を用いて高速
フーリエ変換を行う高速フーリエ変換器に前記高速フー
リエ変換で使用される回転子を供給すると共に、前記Ａ
ＤＳＬモデムに設けられ前記高速フーリエ変換の段数と
は異なる段数に応じた数の回転子を用いて高速フーリエ
逆変換を行う高速フーリエ逆変換器に前記高速フーリエ
逆変換で使用される回転子を供給する回転子供給方法に
おいて、前記高速フーリエ変換又は前記高速フーリエ逆
変換の段数である第１の段数ｒに応じたｒビットの回転
子の第１のアドレスと、前記第１の段数ｒと、前記高速
フーリエ変換と前記高速フーリエ逆変換のうちで最大の
段数ｓとから前記第１のアドレスの下位に（ｓ−ｒ）個
の０を追加配置することによって、前記第１のアドレス
のビット数を前記第１の段数ｒから前記最大の段数ｓに
拡張した第２のアドレスを生成する工程と、２ｓ−ｎ個
の基本回転子データを格納した記憶装置から、前記第２
のアドレスの下位（ｓ−ｎ）ビットから構成される第３
のアドレスから前記第３のアドレスに対応した基本回転
子データを読み出す工程と、前記第２のアドレスの上位
ｎビットから構成される第４のアドレスに応じて前記基
本回転子データを演算して回転子を生成する工程と、を
含むことを特徴とする。
モデムに設けられ段数に応じた数の回転子を用いて高速
フーリエ変換を行う高速フーリエ変換器に前記高速フー
リエ変換で使用される回転子を供給すると共に、前記Ａ
ＤＳＬモデムに設けられ前記高速フーリエ変換の段数と
は異なる段数に応じた数の回転子を用いて高速フーリエ
逆変換を行う高速フーリエ逆変換器に前記高速フーリエ
逆変換で使用される回転子を供給する回転子供給方法に
おいて、前記高速フーリエ変換又は前記高速フーリエ逆
変換の段数である第１の段数ｒに応じたｒビットの回転
子の第１のアドレスと、前記第１の段数ｒと、前記高速
フーリエ変換と前記高速フーリエ逆変換のうちで最大の
段数ｓとから前記第１のアドレスの下位に（ｓ−ｒ）個
の０を追加配置することによって、前記第１のアドレス
のビット数を前記第１の段数ｒから前記最大の段数ｓに
拡張した第２のアドレスを生成する工程と、２ｓ−ｎ個
の基本回転子データを格納した記憶装置から、前記第２
のアドレスの下位（ｓ−ｎ）ビットから構成される第３
のアドレスから前記第３のアドレスに対応した基本回転
子データを読み出す工程と、前記第２のアドレスの上位
ｎビットから構成される第４のアドレスに応じて前記基
本回転子データを演算して回転子を生成する工程と、を
含むことを特徴とする。
【００２０】本発明においては、前述の回転子供給装置
の発明と同様に、回転子の周期性に着目し（ｓ−ｎ）ビ
ットから構成される第３のアドレスを入力とし、前記第
３のアドレスに対応した基本回転子データを出力とする
記憶装置を１個使用して高速フーリエ変換器及び高速フ
ーリエ逆変換器の双方に回転子を供給することができる
ので、記憶装置の容量を著しく低減し、装置全体を簡素
化することができる。
の発明と同様に、回転子の周期性に着目し（ｓ−ｎ）ビ
ットから構成される第３のアドレスを入力とし、前記第
３のアドレスに対応した基本回転子データを出力とする
記憶装置を１個使用して高速フーリエ変換器及び高速フ
ーリエ逆変換器の双方に回転子を供給することができる
ので、記憶装置の容量を著しく低減し、装置全体を簡素
化することができる。
【００２１】
【００２２】更に、前記ｎが２であることが望ましい。
【００２３】更にまた、前記基本回転子データは複素数
であり、前記回転子を生成する工程は、前記第４のアド
レスに応じて前記複素数の実部と虚部の入れ替え並びに
前記実部及び前記虚部の符号反転を行う工程であっても
よい。
であり、前記回転子を生成する工程は、前記第４のアド
レスに応じて前記複素数の実部と虚部の入れ替え並びに
前記実部及び前記虚部の符号反転を行う工程であっても
よい。
【００２４】本発明に係るＡＤＳＬモデムは、受信部の
ＤＭＴ復調に使われる高速フーリエ変換器と、送信部の
ＤＭＴ変調に使われる高速フーリエ逆変換器と、段数に
応じた数の回転子を用いて高速フーリエ変換を行う前記
高速フーリエ変換器に前記高速フーリエ変換で使用され
る回転子を供給すると共に、段数に応じた数の回転子を
用いて高速フーリエ逆変換を行う前記高速フーリエ逆変
換器に前記高速フーリエ逆変換で使用される回転子を供
給する回転子供給装置と、を備え、前記高速フーリエ変
換と前記高速フーリエ逆変換とで段数の異なるＡＤＳＬ
モデムにおいて、前記回転子供給装置は、前記高速フー
リエ変換又は前記高速フーリエ逆変換の段数である第１
の段数ｒに応じたｒビットの回転子の第１のアドレス
と、前記第１の段数ｒと、前記高速フーリエ変換と前記
高速フーリエ逆変換のうちで最大の段数ｓとを入力と
し、前記第１のアドレスの下位に（ｓ−ｒ）個の０を追
加配置することによって、前記第１のアドレスのビット
数を前記第１の段数ｒから前記最大の段数ｓに拡張した
第２のアドレスを出力とするビット幅変換装置と、２
ｓ−ｎ個の基本回転子データを格納し、前記第２のアド
レスの下位（ｓ−ｎ）ビットから構成される第３のアド
レスが入力されたときに、前記第３のアドレスに対応し
た基本回転子データを出力する記憶装置と、前記第２の
アドレスの上位ｎビットから構成される第４のアドレス
及び前記基本回転子データを入力とし、前記第４のアド
レスに応じて前記基本回転子データを演算した回転子を
出力とする演算装置と、を含むことを特徴とする。
ＤＭＴ復調に使われる高速フーリエ変換器と、送信部の
ＤＭＴ変調に使われる高速フーリエ逆変換器と、段数に
応じた数の回転子を用いて高速フーリエ変換を行う前記
高速フーリエ変換器に前記高速フーリエ変換で使用され
る回転子を供給すると共に、段数に応じた数の回転子を
用いて高速フーリエ逆変換を行う前記高速フーリエ逆変
換器に前記高速フーリエ逆変換で使用される回転子を供
給する回転子供給装置と、を備え、前記高速フーリエ変
換と前記高速フーリエ逆変換とで段数の異なるＡＤＳＬ
モデムにおいて、前記回転子供給装置は、前記高速フー
リエ変換又は前記高速フーリエ逆変換の段数である第１
の段数ｒに応じたｒビットの回転子の第１のアドレス
と、前記第１の段数ｒと、前記高速フーリエ変換と前記
高速フーリエ逆変換のうちで最大の段数ｓとを入力と
し、前記第１のアドレスの下位に（ｓ−ｒ）個の０を追
加配置することによって、前記第１のアドレスのビット
数を前記第１の段数ｒから前記最大の段数ｓに拡張した
第２のアドレスを出力とするビット幅変換装置と、２
ｓ−ｎ個の基本回転子データを格納し、前記第２のアド
レスの下位（ｓ−ｎ）ビットから構成される第３のアド
レスが入力されたときに、前記第３のアドレスに対応し
た基本回転子データを出力する記憶装置と、前記第２の
アドレスの上位ｎビットから構成される第４のアドレス
及び前記基本回転子データを入力とし、前記第４のアド
レスに応じて前記基本回転子データを演算した回転子を
出力とする演算装置と、を含むことを特徴とする。
【００２５】本発明においては、前述のような記憶装置
の容量の低減により、装置全体を簡素化することが可能
である。
の容量の低減により、装置全体を簡素化することが可能
である。
【００２６】
【発明の実施の形態】以下、本発明の実施例に係る回転
子供給装置について、添付の図面を参照して具体的に説
明する。図１は本発明の第１の実施例に係る回転子供給
装置を示すブロック図である。
子供給装置について、添付の図面を参照して具体的に説
明する。図１は本発明の第１の実施例に係る回転子供給
装置を示すブロック図である。
【００２７】第１の実施例は、段数に応じた数の回転子
を用いて高速フーリエ逆変換を行うＩＦＦＴ回路４及び
高速フーリエ変換を行うＦＦＴ回路５の双方に回転子Ｗ
（ｘ）を供給する装置である。なお、ＩＦＦＴ回路４及
びＦＦＴ回路５中の最大の段数はｓである。
を用いて高速フーリエ逆変換を行うＩＦＦＴ回路４及び
高速フーリエ変換を行うＦＦＴ回路５の双方に回転子Ｗ
（ｘ）を供給する装置である。なお、ＩＦＦＴ回路４及
びＦＦＴ回路５中の最大の段数はｓである。
【００２８】第１の実施例には、ＩＦＦＴ回路４又はＦ
ＦＴ回路５に供給すべき回転子Ｗ（ｘ）を選択する回転
子アドレスｘ、高速フーリエ逆変換又は高速フーリエ変
換の段数ｒ及び最大の段数ｓが入力されるビット幅変換
装置１が設けられている。段数ｒは、回転子アドレスｘ
のビット数に相当する値であり、回転子アドレスｘは、
０乃至（２r−１）の整数値をとり得る。また、ビット
幅変換装置１においては、段数ｒが最大段数ｓよりも小
さい場合、上位ｒビットに回転子アドレスｘが配置さ
れ、下位（ｓ−ｒ）ビットに全て０が追加配置されるこ
とにより、ビット数がｓであるビット列ｙが生成され
る。即ち、回転子アドレスｘのビット幅が変換される。
例えば、最大の段数ｓが６である場合に、段数ｒが３で
「０１１」の回転データｘが入力されたときには、ビッ
ト列ｙは、「０１１０００」となる。
ＦＴ回路５に供給すべき回転子Ｗ（ｘ）を選択する回転
子アドレスｘ、高速フーリエ逆変換又は高速フーリエ変
換の段数ｒ及び最大の段数ｓが入力されるビット幅変換
装置１が設けられている。段数ｒは、回転子アドレスｘ
のビット数に相当する値であり、回転子アドレスｘは、
０乃至（２r−１）の整数値をとり得る。また、ビット
幅変換装置１においては、段数ｒが最大段数ｓよりも小
さい場合、上位ｒビットに回転子アドレスｘが配置さ
れ、下位（ｓ−ｒ）ビットに全て０が追加配置されるこ
とにより、ビット数がｓであるビット列ｙが生成され
る。即ち、回転子アドレスｘのビット幅が変換される。
例えば、最大の段数ｓが６である場合に、段数ｒが３で
「０１１」の回転データｘが入力されたときには、ビッ
ト列ｙは、「０１１０００」となる。
【００２９】また、第１の実施例には、容量が２s-2ワ
ードであり２s-2個の回転子が記憶される記憶装置２が
設けられている。記憶装置２には、ｓビット回転子の第
２のアドレスｙの下位（ｓ−２）ビットからなる第３の
アドレスＲＡが入力される。そして、第３のアドレスＲ
Ａに該当する複素数である基本回転子データＷ１が出力
される。例えば、前述のようにビット列ｙが「０１１０
００」である場合には、第３のアドレスＲＡは、「１０
００」となる。
ードであり２s-2個の回転子が記憶される記憶装置２が
設けられている。記憶装置２には、ｓビット回転子の第
２のアドレスｙの下位（ｓ−２）ビットからなる第３の
アドレスＲＡが入力される。そして、第３のアドレスＲ
Ａに該当する複素数である基本回転子データＷ１が出力
される。例えば、前述のようにビット列ｙが「０１１０
００」である場合には、第３のアドレスＲＡは、「１０
００」となる。
【００３０】更に、第１の実施例には、ビット列ｙの上
位２ビットからなる第４のアドレスＣに応じて記憶装置
２から出力された基本回転子データＷ１を演算すること
により、回転子Ｗを算出するという機能を備えた演算装
置３が設けられている。そして、回転子ＷがＩＦＦＴ回
路４又はＦＦＴ回路５に供給される。例えば、前述のよ
うにビット列ｙが「０１１０００」である場合には、第
４のアドレスＣは、その上位２ビットの「０１」とな
る。
位２ビットからなる第４のアドレスＣに応じて記憶装置
２から出力された基本回転子データＷ１を演算すること
により、回転子Ｗを算出するという機能を備えた演算装
置３が設けられている。そして、回転子ＷがＩＦＦＴ回
路４又はＦＦＴ回路５に供給される。例えば、前述のよ
うにビット列ｙが「０１１０００」である場合には、第
４のアドレスＣは、その上位２ビットの「０１」とな
る。
【００３１】次に、上述のように構成された第１の実施
例の動作について説明する。図２はビット幅変換装置１
の動作を示すフローチャートであり、図３は演算装置３
の動作を示すフローチャートである。
例の動作について説明する。図２はビット幅変換装置１
の動作を示すフローチャートであり、図３は演算装置３
の動作を示すフローチャートである。
【００３２】先ず、図２に示すように、ビット幅変換装
置１に回転子のアドレスｘ、段数ｒ及び最大段数ｓを入
力する（ステップＳ１）。
置１に回転子のアドレスｘ、段数ｒ及び最大段数ｓを入
力する（ステップＳ１）。
【００３３】すると、ビット幅変換装置１は、上位ｒビ
ットに回転子アドレスｘを配置し、残りの下位（ｓ−
ｒ）ビットに全て０を追加配置することにより、ビット
幅がｓのビット列ｙを生成する（ステップＳ２）。
ットに回転子アドレスｘを配置し、残りの下位（ｓ−
ｒ）ビットに全て０を追加配置することにより、ビット
幅がｓのビット列ｙを生成する（ステップＳ２）。
【００３４】そして、ビット幅変換装置１は、ビット列
ｙを出力する（ステップＳ３）。
ｙを出力する（ステップＳ３）。
【００３５】なお、図２には示していないが、回転子の
アドレスｘのビット数が最大段数ｓと等しい場合には、
回転子のアドレスｘをそのままビット列ｙとして出力す
る。
アドレスｘのビット数が最大段数ｓと等しい場合には、
回転子のアドレスｘをそのままビット列ｙとして出力す
る。
【００３６】次いで、ビット列ｙのうち下位（ｓ−２）
ビットからなる第３のアドレスＲＡが記憶装置２に入力
される。
ビットからなる第３のアドレスＲＡが記憶装置２に入力
される。
【００３７】すると、記憶装置２は、第３のアドレスＲ
Ａに該当する複素数を基本回転子データＷ１として出力
する。
Ａに該当する複素数を基本回転子データＷ１として出力
する。
【００３８】その後、図３に示すように、ビット列ｙの
上位２ビットからなる第４のアドレスＣ及び基本回転子
データＷ１が演算装置３に入力される（ステップＳ１
１）。
上位２ビットからなる第４のアドレスＣ及び基本回転子
データＷ１が演算装置３に入力される（ステップＳ１
１）。
【００３９】すると、演算装置３は、基本回転子データ
Ｗ１の実部をＷｒ１、虚部をＷｉ１と定義する（ステッ
プＳ１２）。
Ｗ１の実部をＷｒ１、虚部をＷｉ１と定義する（ステッ
プＳ１２）。
【００４０】更に、実際の回転子Ｗの実部をＷｒ、虚部
をＷｉと定義する（ステップＳ１３）。
をＷｉと定義する（ステップＳ１３）。
【００４１】次いで、第４のアドレスＣの２ビットが
「００」であるかを判断する（ステップＳ１４）。
「００」であるかを判断する（ステップＳ１４）。
【００４２】この結果、第４のアドレスＣの２ビットが
「００」である場合、回転子Ｗを基本回転子データＷ１
と同一のものとし（ステップＳ１５）、この回転子Ｗを
出力する（ステップＳ２１）。
「００」である場合、回転子Ｗを基本回転子データＷ１
と同一のものとし（ステップＳ１５）、この回転子Ｗを
出力する（ステップＳ２１）。
【００４３】一方、第４のアドレスＣの２ビットが「０
０」ではない場合、第４のアドレスＣの２ビットが「０
１」であるかを判断する（ステップＳ１６）。
０」ではない場合、第４のアドレスＣの２ビットが「０
１」であるかを判断する（ステップＳ１６）。
【００４４】この結果、第４のアドレスＣの２ビットが
「０１」である場合、実部ＷｒをＷｉ１、虚部Ｗｉを−
Ｗｒ１とし（ステップＳ１７）、この回転子Ｗを出力す
る（ステップＳ２１）。即ち、基本回転子データＷ１の
実部の符号を反転し、更に実部と虚部とを入れ替えたも
のを回転子Ｗとして出力する。
「０１」である場合、実部ＷｒをＷｉ１、虚部Ｗｉを−
Ｗｒ１とし（ステップＳ１７）、この回転子Ｗを出力す
る（ステップＳ２１）。即ち、基本回転子データＷ１の
実部の符号を反転し、更に実部と虚部とを入れ替えたも
のを回転子Ｗとして出力する。
【００４５】一方、第４のアドレスＣの２ビットが「０
１」ではない場合、第４のアドレスＣの２ビットが「１
０」であるかを判断する（ステップＳ１８）。
１」ではない場合、第４のアドレスＣの２ビットが「１
０」であるかを判断する（ステップＳ１８）。
【００４６】この結果、第４のアドレスＣの２ビットが
「１０」である場合、実部Ｗｒを−Ｗｒ１、虚部Ｗｉを
−Ｗｉ１とし（ステップＳ１９）、この回転子Ｗを出力
する（ステップＳ２１）。即ち、基本回転子データＷ１
の実部及び虚部の両方の符号を反転したものを回転子Ｗ
として出力する。
「１０」である場合、実部Ｗｒを−Ｗｒ１、虚部Ｗｉを
−Ｗｉ１とし（ステップＳ１９）、この回転子Ｗを出力
する（ステップＳ２１）。即ち、基本回転子データＷ１
の実部及び虚部の両方の符号を反転したものを回転子Ｗ
として出力する。
【００４７】一方、第４のアドレスＣの２ビットが「１
０」ではない場合、即ち、第４のアドレスＣの２ビット
が「１１」である場合、実部Ｗｒを−Ｗｉ１、虚部Ｗｉ
をＷｒ１とし（ステップＳ２０）、この回転子Ｗを出力
する（ステップＳ２１）。即ち、基本回転子データＷ１
の虚部の符号を反転し、更に実部と虚部とを入れ替えた
ものを回転子Ｗとして出力する。
０」ではない場合、即ち、第４のアドレスＣの２ビット
が「１１」である場合、実部Ｗｒを−Ｗｉ１、虚部Ｗｉ
をＷｒ１とし（ステップＳ２０）、この回転子Ｗを出力
する（ステップＳ２１）。即ち、基本回転子データＷ１
の虚部の符号を反転し、更に実部と虚部とを入れ替えた
ものを回転子Ｗとして出力する。
【００４８】このように、第１の実施例によれば、回転
子が正弦関数及び余弦関数の三角関数から構成され、最
大の段数ｓの場合に供給される回転子には、段数ｓ以下
の場合に供給される全ての回転子の要素が含まれている
ことに着目し、その周期性を利用している。即ち、横軸
に実部をとり、縦軸に虚部をとったときに、あるひとつ
の象現にプロットとされる回転子が分かれば、他の３象
現にプロットされる回転子は前記ひとつの象現にプロッ
トとされる回転子の写像として容易に求められることを
利用している。このため、記憶装置２の容量が最大の段
数ｓに対して２ s-2ワードであっても、必要な回転子を
全て供給することができる。また、ビット幅変換装置１
により、入力された回転子のアドレスｘに所定のビット
幅の変換を行っているので、段数がｓ以下であれば、ど
のような回転子のアドレスｘについてもそれに相当する
回転子を供給することができる。従って、１個の記憶装
置２のみでＩＦＦＴ回路４及びＦＦＴ回路５のいずれに
も回転子を供給することができる。
子が正弦関数及び余弦関数の三角関数から構成され、最
大の段数ｓの場合に供給される回転子には、段数ｓ以下
の場合に供給される全ての回転子の要素が含まれている
ことに着目し、その周期性を利用している。即ち、横軸
に実部をとり、縦軸に虚部をとったときに、あるひとつ
の象現にプロットとされる回転子が分かれば、他の３象
現にプロットされる回転子は前記ひとつの象現にプロッ
トとされる回転子の写像として容易に求められることを
利用している。このため、記憶装置２の容量が最大の段
数ｓに対して２ s-2ワードであっても、必要な回転子を
全て供給することができる。また、ビット幅変換装置１
により、入力された回転子のアドレスｘに所定のビット
幅の変換を行っているので、段数がｓ以下であれば、ど
のような回転子のアドレスｘについてもそれに相当する
回転子を供給することができる。従って、１個の記憶装
置２のみでＩＦＦＴ回路４及びＦＦＴ回路５のいずれに
も回転子を供給することができる。
【００４９】例えば、高速フーリエ逆変換の段数が４、
高速フーリエ変換の段数が６である場合、図４に示す従
来の構成では、２4ワード分の容量が送信用回転子メモ
リ１３に必要とされ、２6ワード分の容量が受信用回転
子メモリ１５に必要とされるが、本実施例においては、
２6-2ワード分の容量が記憶装置２に備えられていれば
よい。このように、記憶装置の容量の著しい低減が可能
である。
高速フーリエ変換の段数が６である場合、図４に示す従
来の構成では、２4ワード分の容量が送信用回転子メモ
リ１３に必要とされ、２6ワード分の容量が受信用回転
子メモリ１５に必要とされるが、本実施例においては、
２6-2ワード分の容量が記憶装置２に備えられていれば
よい。このように、記憶装置の容量の著しい低減が可能
である。
【００５０】但し、本実施例には、ビット幅変換装置１
及び演算回路３が必要となるが、これらは、図２又は３
に示す動作を行うものであるので、その構成は簡易なも
のとなる。従って、これらの回路の付加による装置の複
雑化は、前述の記憶容量の低減効果と比して極めて小さ
いものといえる。
及び演算回路３が必要となるが、これらは、図２又は３
に示す動作を行うものであるので、その構成は簡易なも
のとなる。従って、これらの回路の付加による装置の複
雑化は、前述の記憶容量の低減効果と比して極めて小さ
いものといえる。
【００５１】なお、前述の第１の実施例においては、第
４のアドレスＣをビット列ｙの上位２ビットとしたが、
これを上位３ビット以上としてもよい。この場合、第３
のアドレスＲＡのビット数は、それに伴って減少する。
このため、記憶装置の容量は、第４のアドレスのビット
数をｃとした場合、２s-cワードで済むことになり、第
４のアドレスＣのビット数が高いほど記憶装置の容量は
小さくてよい。但し、これに伴って、演算装置での演算
が複雑化するため、その回路構成も複雑なものとなる。
４のアドレスＣをビット列ｙの上位２ビットとしたが、
これを上位３ビット以上としてもよい。この場合、第３
のアドレスＲＡのビット数は、それに伴って減少する。
このため、記憶装置の容量は、第４のアドレスのビット
数をｃとした場合、２s-cワードで済むことになり、第
４のアドレスＣのビット数が高いほど記憶装置の容量は
小さくてよい。但し、これに伴って、演算装置での演算
が複雑化するため、その回路構成も複雑なものとなる。
【００５２】一方、第４のアドレスＣのビット数が１で
ある場合には、前述の実施例よりも記憶装置の容量低減
効果は小さいが、従来のものと比して送受信のための記
憶装置を１個とすることによる回路の簡素化の効果は得
られる。
ある場合には、前述の実施例よりも記憶装置の容量低減
効果は小さいが、従来のものと比して送受信のための記
憶装置を１個とすることによる回路の簡素化の効果は得
られる。
【００５３】そして、記憶装置の容量低減効果及び演算
装置の複雑化の双方を考慮すると、前述の実施例のよう
に、第４のアドレスＣのビット数は２であることが望ま
しい。
装置の複雑化の双方を考慮すると、前述の実施例のよう
に、第４のアドレスＣのビット数は２であることが望ま
しい。
【００５４】図５は本発明の第２の実施例に係るＡＤＳ
Ｌモデムを示すブロック図である。第２の実施例は本発
明に係る回転子供給装置をＡＤＳＬモデムに適用した場
合の実施例である。
Ｌモデムを示すブロック図である。第２の実施例は本発
明に係る回転子供給装置をＡＤＳＬモデムに適用した場
合の実施例である。
【００５５】第１の実施例と第２の実施例とで異なる点
は、演算装置３により回転子Ｗｒ（ｘｒ）を供給された
ＦＦＴ回路５がＡＤＳＬモデム２１内でＤＭＴ変調され
た受信データを復調する一方で、演算装置３により回転
子Ｗｔ（ｘｔ）を供給されたＩＦＦＴ回路４がＡＤＳＬ
モデム２１内で送信データをＤＭＴ変調していることで
ある。
は、演算装置３により回転子Ｗｒ（ｘｒ）を供給された
ＦＦＴ回路５がＡＤＳＬモデム２１内でＤＭＴ変調され
た受信データを復調する一方で、演算装置３により回転
子Ｗｔ（ｘｔ）を供給されたＩＦＦＴ回路４がＡＤＳＬ
モデム２１内で送信データをＤＭＴ変調していることで
ある。
【００５６】第２の実施例においても、第１の実施例と
同様に、ＡＤＳＬモデムの回路構成を簡素化することが
可能である。
同様に、ＡＤＳＬモデムの回路構成を簡素化することが
可能である。
【００５７】
【発明の効果】以上詳述したように、本発明によれば、
少なくとも２s-n種類の基本回転子データが記憶されて
いる記憶装置を１個使用して高速フーリエ変換器及び高
速フーリエ逆変換器の双方に回転子を供給することがで
きる。このため、記憶装置の容量を著しく低減すること
ができ、回転子供給装置及びＡＤＳＬモデム装置を簡素
化することができる。
少なくとも２s-n種類の基本回転子データが記憶されて
いる記憶装置を１個使用して高速フーリエ変換器及び高
速フーリエ逆変換器の双方に回転子を供給することがで
きる。このため、記憶装置の容量を著しく低減すること
ができ、回転子供給装置及びＡＤＳＬモデム装置を簡素
化することができる。
【図１】本発明の実施例に係る回転子供給装置を示すブ
ロック図である。
ロック図である。
【図２】ビット幅変換装置１の動作を示すフローチャー
トである。
トである。
【図３】演算装置３の動作を示すフローチャートであ
る。
る。
【図４】従来のＡＤＳＬモデムを示すブロック図であ
る。
る。
【図５】本発明の第２の実施例に係るＡＤＳＬモデムを
示すブロック図である。
示すブロック図である。
１；ビット幅変換装置
２；記憶装置
３；演算装置
４、１２；ＩＦＦＴ回路
５、１４；ＦＦＴ回路
１１、２１；ＡＤＳＬモデム
１３；送信用回転子メモリ
１５；受信用回転子メモリ
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 17/00 - 17/18
H04J 1/00 - 1/20
H04J 4/00 - 15/00
H04B 13/00
H04L 5/00 - 5/12
Claims (9)
- 【請求項１】 ＡＤＳＬモデムに設けられ段数に応じた
数の回転子を用いて高速フーリエ変換を行う高速フーリ
エ変換器に前記高速フーリエ変換で使用される回転子を
供給すると共に、前記ＡＤＳＬモデムに設けられ前記高
速フーリエ変換の段数とは異なる段数に応じた数の回転
子を用いて高速フーリエ逆変換を行う高速フーリエ逆変
換器に前記高速フーリエ逆変換で使用される回転子を供
給する回転子供給装置において、 前記高速フーリエ変換又は前記高速フーリエ逆変換の段
数である第１の段数ｒに応じたｒビットの回転子の第１
のアドレスと、前記第１の段数ｒと、前記高速フーリエ
変換と前記高速フーリエ逆変換のうちで最大の段数ｓと
を入力とし、前記第１のアドレスの下位に（ｓ−ｒ）個
の０を追加配置することによって、前記第１のアドレス
のビット数を前記第１の段数ｒから前記最大の段数ｓに
拡張した第２のアドレスを出力とするビット幅変換装置
と、 ２ｓ−ｎ個の基本回転子データを格納し、前記第２のア
ドレスの下位（ｓ−ｎ）ビットから構成される第３のア
ドレスが入力されたときに、前記第３のアドレスに対応
した基本回転子データを出力する記憶装置と、 前記第２のアドレスの上位ｎビットから構成される第４
のアドレス及び前記基本回転子データを入力とし、前記
第４のアドレスに応じて前記基本回転子データを演算し
た回転子を出力とする演算装置と、 を含むことを特徴とする回転子供給装置。 - 【請求項２】 前記ｎが２であることを特徴とする請求
項１に記載の回転子供給装置。 - 【請求項３】 前記基本回転子データは複素数であり、
前記演算装置は、前記第４のアドレスに応じて前記複素
数の実部と虚部の入れ替え並びに前記実部及び前記虚部
の符号反転を行うものであることを特徴とする請求項２
に記載の回転子供給装置。 - 【請求項４】 ＡＤＳＬモデムに設けられ段数に応じた
数の回転子を用いて高速フーリエ変換を行う高速フーリ
エ変換器に前記高速フーリエ変換で使用される回転子を
供給すると共に、前記ＡＤＳＬモデムに設けられ前記高
速フーリエ変 換の段数とは異なる段数に応じた数の回転
子を用いて高速フーリエ逆変換を行う高速フーリエ逆変
換器に前記高速フーリエ逆変換で使用される回転子を供
給する回転子供給方法において、 前記高速フーリエ変換又は前記高速フーリエ逆変換の段
数である第１の段数ｒに応じたｒビットの回転子の第１
のアドレスと、前記第１の段数ｒと、前記高速フーリエ
変換と前記高速フーリエ逆変換のうちで最大の段数ｓと
から前記第１のアドレスの下位に（ｓ−ｒ）個の０を追
加配置することによって、前記第１のアドレスのビット
数を前記第１の段数ｒから前記最大の段数ｓに拡張した
第２のアドレスを生成する工程と、 ２ｓ−ｎ個の基本回転子データを格納した記憶装置か
ら、前記第２のアドレスの下位（ｓ−ｎ）ビットから構
成される第３のアドレスから前記第３のアドレスに対応
した基本回転子データを読み出す工程と、 前記第２のアドレスの上位ｎビットから構成される第４
のアドレスに応じて前記基本回転子データを演算して回
転子を生成する工程と、 を含むことを特徴とする回転子供給方法。 - 【請求項５】 前記ｎが２であることを特徴とする請求
項４に記載の回転子供給方法。 - 【請求項６】 前記基本回転子データは複素数であり、
前記回転子を生成する工程は、前記第４のアドレスに応
じて前記複素数の実部と虚部の入れ替え並びに前記実部
及び前記虚部の符号反転を行う工程であることを特徴と
する請求項５に記載の回転子供給方法。 - 【請求項７】 受信部のＤＭＴ復調に使われる高速フー
リエ変換器と、 送信部のＤＭＴ変調に使われる高速フーリエ逆変換器
と、 段数に応じた数の回転子を用いて高速フーリエ変換を行
う前記高速フーリエ変換器に前記高速フーリエ変換で使
用される回転子を供給すると共に、段数に応じた数の回
転子を用いて高速フーリエ逆変換を行う前記高速フーリ
エ逆変換器に前記高速フーリエ逆変換で使用される回転
子を供給する回転子供給装置と、 を備え、 前記高速フーリエ変換と前記高速フーリエ逆変換とで段
数の異なるＡＤＳＬモデムにおいて、前記回転子供給装
置は、 前記高速フーリエ変換又は前記高速フーリエ逆変換の段
数である第１の段数ｒに応じたｒビットの回転子の第１
のアドレスと、前記第１の段数ｒと、前記高速フーリエ
変換と前記高速フーリエ逆変換のうちで最大の段数ｓと
を入力とし、前記第１のアドレスの下位に（ｓ−ｒ）個
の０を追加配置することによって、前記第１のアドレス
のビット数を前記第１の段数ｒから前記最大の段数ｓに
拡張した第２のアドレスを出力とするビット幅変換装置
と、 ２ｓ−ｎ個の基本回転子データを格納し、前記第２のア
ドレスの下位（ｓ−ｎ）ビットから構成される第３のア
ドレスが入力されたときに、前記第３のアドレスに対応
した基本回転子データを出力する記憶装置と、 前記第２のアドレスの上位ｎビットから構成される第４
のアドレス及び前記基本回転子データを入力とし、前記
第４のアドレスに応じて前記基本回転子データを演算し
た回転子を出力とする演算装置と、 を含むことを特徴とするＡＤＳＬモデム。 - 【請求項８】 前記ｎが２であることを特徴とする請求
項７に記載のＡＤＳＬモデム。 - 【請求項９】 前記基本回転子データは複素数であり、
前記演算装置は、前記第４のアドレスに応じて前記複素
数の実部と虚部の入れ替え並びに前記実部及び前記虚部
の符号反転を行うものであることを特徴とする請求項８
に記載のＡＤＳＬモデム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02557899A JP3368862B2 (ja) | 1999-02-02 | 1999-02-02 | 回転子供給装置、回転子供給方法及びａｄｓｌモデム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02557899A JP3368862B2 (ja) | 1999-02-02 | 1999-02-02 | 回転子供給装置、回転子供給方法及びａｄｓｌモデム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000222388A JP2000222388A (ja) | 2000-08-11 |
| JP3368862B2 true JP3368862B2 (ja) | 2003-01-20 |
Family
ID=12169811
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02557899A Expired - Fee Related JP3368862B2 (ja) | 1999-02-02 | 1999-02-02 | 回転子供給装置、回転子供給方法及びａｄｓｌモデム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3368862B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004068365A1 (ja) * | 2003-01-29 | 2004-08-12 | Fujitsu Limited | フーリェ変換装置 |
| US7774398B2 (en) * | 2005-05-10 | 2010-08-10 | Adaptive Spectrum And Signal Alignment, Inc. | Tonal rotors |
| CN112255455A (zh) * | 2020-11-06 | 2021-01-22 | Oppo广东移动通信有限公司 | 信号处理方法、信号处理器、设备及存储介质 |
-
1999
- 1999-02-02 JP JP02557899A patent/JP3368862B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| 社団法人計測自動制御学会編，自動制御ハンドブック 基礎編，日本，株式会社オーム社，１９８３年１０月３０日，第１版，ｐ．６５５ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000222388A (ja) | 2000-08-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |