JP3366278B2 - パイプライン処理の実行メモリエリア制御回路 - Google Patents
パイプライン処理の実行メモリエリア制御回路Info
- Publication number
- JP3366278B2 JP3366278B2 JP08616399A JP8616399A JP3366278B2 JP 3366278 B2 JP3366278 B2 JP 3366278B2 JP 08616399 A JP08616399 A JP 08616399A JP 8616399 A JP8616399 A JP 8616399A JP 3366278 B2 JP3366278 B2 JP 3366278B2
- Authority
- JP
- Japan
- Prior art keywords
- area
- signal
- instruction
- execution
- stage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Advance Control (AREA)
- Storage Device Security (AREA)
- Executing Machine-Instructions (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、パイプライン処理
の実行メモリエリア制御回路に関し、特に、シングルチ
ップマイコンのパイプライン処理の実行メモリエリア制
御回路に関する。
の実行メモリエリア制御回路に関し、特に、シングルチ
ップマイコンのパイプライン処理の実行メモリエリア制
御回路に関する。
【０００２】
【従来の技術】シングルチップマイコンでは、複数の異
なる種類のメモリ回路が混在する。それぞれのメモリ回
路内で実行させたくない領域と実行可能な領域を作った
り、ある領域からある領域への命令フェッチを許可した
り禁止したりすることが、データの安全性を高め、更
に、暴走を防ぐために必要になった。それらを個別に制
御する場合、各メモリ回路毎にアドレスバスやメモリ制
御信号が異なり、あるメモリ空間から別のメモリ空間へ
移った場合などの制御が複雑となる。そのため、大本と
なっているＣＰＵ内部のパイプライン回路内の信号を使
って、１つの制御回路で実現することが必要になった。
パイプライン処理回路をもったシングルチップマイコン
では、分岐条件が成立すると次に実行すべき命令は次の
メモリ・アドレスではなく分岐先のアドレスになり、分
岐先のアドレスの命令を実行するまでの間、すでにフェ
ッチした命令やデコードした命令を破棄する必要があ
り、その場合の処理には注意が必要である。
なる種類のメモリ回路が混在する。それぞれのメモリ回
路内で実行させたくない領域と実行可能な領域を作った
り、ある領域からある領域への命令フェッチを許可した
り禁止したりすることが、データの安全性を高め、更
に、暴走を防ぐために必要になった。それらを個別に制
御する場合、各メモリ回路毎にアドレスバスやメモリ制
御信号が異なり、あるメモリ空間から別のメモリ空間へ
移った場合などの制御が複雑となる。そのため、大本と
なっているＣＰＵ内部のパイプライン回路内の信号を使
って、１つの制御回路で実現することが必要になった。
パイプライン処理回路をもったシングルチップマイコン
では、分岐条件が成立すると次に実行すべき命令は次の
メモリ・アドレスではなく分岐先のアドレスになり、分
岐先のアドレスの命令を実行するまでの間、すでにフェ
ッチした命令やデコードした命令を破棄する必要があ
り、その場合の処理には注意が必要である。
【０００３】パイプライン回路内の信号を使って１つの
制御回路でパイプライン処理を実現し、更には、分岐時
の制御を考慮することによってパイプライン処理におけ
る実行メモリエリアの制御を可能にすることが望まれ
る。
制御回路でパイプライン処理を実現し、更には、分岐時
の制御を考慮することによってパイプライン処理におけ
る実行メモリエリアの制御を可能にすることが望まれ
る。
【０００４】
【発明が解決しようとする課題】本発明の課題は、パイ
プライン回路内の信号を使って１つの制御回路でパイプ
ライン処理を実現することができるパイプライン処理の
実行メモリエリア制御回路を提供することにある。本発
明の他の課題は、分岐時の制御を考慮することによって
パイプライン処理における実行メモリエリアの制御を可
能にすることができるパイプライン処理の実行メモリエ
リア制御回路を提供することにある。本発明の更に他の
課題は、実行させたくない領域を定めて実行させないよ
うに制御する回路、又は、知られたくないデータ領域の
コードを実行させないように制御する回路をパイプライ
ンを有する回路で実現することができるパイプライン処
理の実行メモリエリア制御回路を提供することにある。
プライン回路内の信号を使って１つの制御回路でパイプ
ライン処理を実現することができるパイプライン処理の
実行メモリエリア制御回路を提供することにある。本発
明の他の課題は、分岐時の制御を考慮することによって
パイプライン処理における実行メモリエリアの制御を可
能にすることができるパイプライン処理の実行メモリエ
リア制御回路を提供することにある。本発明の更に他の
課題は、実行させたくない領域を定めて実行させないよ
うに制御する回路、又は、知られたくないデータ領域の
コードを実行させないように制御する回路をパイプライ
ンを有する回路で実現することができるパイプライン処
理の実行メモリエリア制御回路を提供することにある。
【０００５】
【課題を解決するための手段】その課題を解決するため
の手段が、下記のように表現される。その表現中の請求
項対応の技術的事項には、括弧（）つきで、番号、記号
等が添記されている。その番号、記号等は、請求項対応
の技術的事項と実施の複数・形態のうちの少なくとも１
つの形態の技術的事項との一致・対応関係を明白にして
いるが、その請求項対応の技術的事項が実施の形態の技
術的事項に限定されることを示すためのものではない。
の手段が、下記のように表現される。その表現中の請求
項対応の技術的事項には、括弧（）つきで、番号、記号
等が添記されている。その番号、記号等は、請求項対応
の技術的事項と実施の複数・形態のうちの少なくとも１
つの形態の技術的事項との一致・対応関係を明白にして
いるが、その請求項対応の技術的事項が実施の形態の技
術的事項に限定されることを示すためのものではない。
【０００６】本発明によるパイプライン処理の実行メモ
リエリア制御回路は、１ステージ前の命令の実行の後の
次のステージの現行命令の実行が許可されているか禁止
されているかを検出することにより、許可されていない
現行命令を実行させない実行禁止回路からなる。本来実
行したくない領域、又は、知られたくないデータ領域の
コードを実行させないので、マイコンの暴走を防ぐこと
ができる。
リエリア制御回路は、１ステージ前の命令の実行の後の
次のステージの現行命令の実行が許可されているか禁止
されているかを検出することにより、許可されていない
現行命令を実行させない実行禁止回路からなる。本来実
行したくない領域、又は、知られたくないデータ領域の
コードを実行させないので、マイコンの暴走を防ぐこと
ができる。
【０００７】実行禁止回路は、パイプライン（Ｐ）のＥ
Ｘステージのアドレスを抽出するための抽出回路（１）
と、１ステージ前エリアの値に対応する信号を保持する
ための１ステージ前エリア信号保持回路（２）と、１ス
テージ前エリアの値（４，信号）と現行エリアの値
（５，信号）とを比較して、１ステージ前エリアと現行
エリアの組合せが禁止アクセスであり現行命令の実行が
許可されいなければ、現行命令を実行させないリセット
要求信号を出力するためのリセット信号出力回路（６）
とを備え、このような回路により、不適切な実行の禁止
が実現されている。
Ｘステージのアドレスを抽出するための抽出回路（１）
と、１ステージ前エリアの値に対応する信号を保持する
ための１ステージ前エリア信号保持回路（２）と、１ス
テージ前エリアの値（４，信号）と現行エリアの値
（５，信号）とを比較して、１ステージ前エリアと現行
エリアの組合せが禁止アクセスであり現行命令の実行が
許可されいなければ、現行命令を実行させないリセット
要求信号を出力するためのリセット信号出力回路（６）
とを備え、このような回路により、不適切な実行の禁止
が実現されている。
【０００８】リセット信号出力回路（６）は、複数エリ
アの間のアクセスが禁止アクセスであるか許可アクセス
であるかの表（２１）を有していることが好ましい。実
行禁止回路は、更に、現行命令が分岐命令である時、そ
の現行命令が実行され次の命令が実行されるまでの間ア
クティブになる無効信号（１２）を生成するための無効
信号発生回路を備えている。複数・ステージで構成され
ているパイプラインにおいては、このように、実行する
命令のアドレスを抜き出し、命令実行が許可されている
アドレスか禁止されているアドレスかを判断し、命令を
実行させないためのリセット要求の信号を発生させる回
路が設けられ、パイプライン処理回路では分岐条件が成
立すると次に実行すべき命令は次のメモリ・アドレスで
はなく分岐先のアドレスになり、既にＥＸステージの前
のステージであるＩＦステージでフェッチした命令、又
はＩＤステージで命令デコードした命令を破棄し、次の
命令を分岐先のアドレスからフェッチし直す必要があ
る。このような必要性を満たすために、分岐命令実行時
に分岐先のアドレスの命令をフェッチし、命令デコード
する間の２ステージの間は命令実行をおこなわないよう
にするためのリセット要求の信号は出力しないようにし
ている。
アの間のアクセスが禁止アクセスであるか許可アクセス
であるかの表（２１）を有していることが好ましい。実
行禁止回路は、更に、現行命令が分岐命令である時、そ
の現行命令が実行され次の命令が実行されるまでの間ア
クティブになる無効信号（１２）を生成するための無効
信号発生回路を備えている。複数・ステージで構成され
ているパイプラインにおいては、このように、実行する
命令のアドレスを抜き出し、命令実行が許可されている
アドレスか禁止されているアドレスかを判断し、命令を
実行させないためのリセット要求の信号を発生させる回
路が設けられ、パイプライン処理回路では分岐条件が成
立すると次に実行すべき命令は次のメモリ・アドレスで
はなく分岐先のアドレスになり、既にＥＸステージの前
のステージであるＩＦステージでフェッチした命令、又
はＩＤステージで命令デコードした命令を破棄し、次の
命令を分岐先のアドレスからフェッチし直す必要があ
る。このような必要性を満たすために、分岐命令実行時
に分岐先のアドレスの命令をフェッチし、命令デコード
する間の２ステージの間は命令実行をおこなわないよう
にするためのリセット要求の信号は出力しないようにし
ている。
【０００９】無効信号（１２）は、分岐前のＥＸステー
ジの現行エリア信号４を１ステージ前エリア信号保持回
路（２）に保持しつづけさせるためのマスク信号として
使用される。無効信号（１２）は、更に、リセット信号
出力回路が１ステージ前エリアの値と現行エリアの値と
を比較している間に出力される意図しないリセット要求
信号（８）をマスクするための信号としても使用され
る。実行禁止回路は、更に、リセット直後の最初の命令
実行までの間のリセット要求信号をマスクする信号を生
成するためのイニシャルマスク信号発生回路１３を備え
ることが好ましい。
ジの現行エリア信号４を１ステージ前エリア信号保持回
路（２）に保持しつづけさせるためのマスク信号として
使用される。無効信号（１２）は、更に、リセット信号
出力回路が１ステージ前エリアの値と現行エリアの値と
を比較している間に出力される意図しないリセット要求
信号（８）をマスクするための信号としても使用され
る。実行禁止回路は、更に、リセット直後の最初の命令
実行までの間のリセット要求信号をマスクする信号を生
成するためのイニシャルマスク信号発生回路１３を備え
ることが好ましい。
【００１０】実行禁止回路は、シングルチップ内に含ま
れ、アドレスはシングルチップ内に含まれている。パイ
プライン回路内のアドレス信号を使用して制御回路を構
成しているので、全てのメモリエリアに対して個別に制
御用の回路を設ける必要がなく、１つの制御回路で制御
できる。
れ、アドレスはシングルチップ内に含まれている。パイ
プライン回路内のアドレス信号を使用して制御回路を構
成しているので、全てのメモリエリアに対して個別に制
御用の回路を設ける必要がなく、１つの制御回路で制御
できる。
【００１１】
【発明の実施の形態】図に一致対応して、本発明による
パイプライン処理の実行メモリエリア制御回路の実施の
形態は、パイプラインが設けられている。そのパイプラ
インＰは、図１に示されるように、５つのステージを備
えている。その５つのステージは、ＩＦ：命令フェッ
チ、ＩＤ：命令コード、ＥＸ：命令実行、ＭＥＭ：メモ
リアクセス、ＷＢ：実行結果の書き込み、とから形成さ
れている。図２は、メモリマップと命令フェッチのアク
セス制御を行うためのアクセス制御一覧表２１を示して
いる。図１に示される回路は、アクセス制御一覧表２１
で示される制御をパイプライン処理により実現するため
の回路である。
パイプライン処理の実行メモリエリア制御回路の実施の
形態は、パイプラインが設けられている。そのパイプラ
インＰは、図１に示されるように、５つのステージを備
えている。その５つのステージは、ＩＦ：命令フェッ
チ、ＩＤ：命令コード、ＥＸ：命令実行、ＭＥＭ：メモ
リアクセス、ＷＢ：実行結果の書き込み、とから形成さ
れている。図２は、メモリマップと命令フェッチのアク
セス制御を行うためのアクセス制御一覧表２１を示して
いる。図１に示される回路は、アクセス制御一覧表２１
で示される制御をパイプライン処理により実現するため
の回路である。
【００１２】エリア信号デコード回路１は、パイプライ
ンＰのＥＸステージでのアドレス７を抽出し、アドレス
７を図２のメモリマップ２３で示す現行エリア信号２４
（図１の４）にデコードしている回路である。エリア信
号２４に代えてアドレスをそのまま使用することもでき
る。エリア信号として、エリアＡ，Ｂ，Ｃ，Ｄが例示さ
れている。
ンＰのＥＸステージでのアドレス７を抽出し、アドレス
７を図２のメモリマップ２３で示す現行エリア信号２４
（図１の４）にデコードしている回路である。エリア信
号２４に代えてアドレスをそのまま使用することもでき
る。エリア信号として、エリアＡ，Ｂ，Ｃ，Ｄが例示さ
れている。
【００１３】エリア信号保持回路２は、現行エリア信号
４を入力とし、１ステージ前の実行エリアとしてその値
を保持するための回路である。リセット信号デコード回
路６は、エリア信号保持回路２が出力する１ステージ前
の１ステージ前エリア信号５と現実行エリアの値である
現行エリア信号４を比較検出して、図２に示される禁止
アクセスの組合せである場合に、リセット要求信号８を
発生させるための回路である。
４を入力とし、１ステージ前の実行エリアとしてその値
を保持するための回路である。リセット信号デコード回
路６は、エリア信号保持回路２が出力する１ステージ前
の１ステージ前エリア信号５と現実行エリアの値である
現行エリア信号４を比較検出して、図２に示される禁止
アクセスの組合せである場合に、リセット要求信号８を
発生させるための回路である。
【００１４】プログラムカウンタがインクリメントして
自動的に次の命令を実行するようなパイプラインＰの乱
れがない通常命令実行時には、既述のこれらの回路構成
だけで問題はない。しかし、分岐命令実行時には、分岐
先の命令を実行するまでの間に実際には実行されずに破
棄されてしまう命令が発生するため、更に、無効信号発
生回路９が必要になる。
自動的に次の命令を実行するようなパイプラインＰの乱
れがない通常命令実行時には、既述のこれらの回路構成
だけで問題はない。しかし、分岐命令実行時には、分岐
先の命令を実行するまでの間に実際には実行されずに破
棄されてしまう命令が発生するため、更に、無効信号発
生回路９が必要になる。
【００１５】無効信号発生回路９は、分岐命令が実行さ
れた時に発生する分岐命令実行フラグ信号１１を用い
て、次の命令が実行されるまでの間アクティブになる無
効信号１２を生成するための回路である。エリア信号保
持回路２は、クロックをマスクしてラッチクロックを生
成している。無効信号１２は、分岐前のＥＸステージの
現行エリア信号４を保持しつづけさせるためのマスク信
号として使用される。
れた時に発生する分岐命令実行フラグ信号１１を用い
て、次の命令が実行されるまでの間アクティブになる無
効信号１２を生成するための回路である。エリア信号保
持回路２は、クロックをマスクしてラッチクロックを生
成している。無効信号１２は、分岐前のＥＸステージの
現行エリア信号４を保持しつづけさせるためのマスク信
号として使用される。
【００１６】リセット信号デコード回路６では、分岐命
令が実行され次の命令が実行されるまでの間もエリア信
号保持回路２で保持されている１ステージ前の１ステー
ジ前エリア信号５と、実際には実行されないＥＸステー
ジのアドレスをデコードした現行エリア信号４との比較
検出を行っているため、その間は意図しないリセット要
求信号８が出力される場合がある。無効信号１２は、こ
のような出力をマスクするための信号としても使用され
る。
令が実行され次の命令が実行されるまでの間もエリア信
号保持回路２で保持されている１ステージ前の１ステー
ジ前エリア信号５と、実際には実行されないＥＸステー
ジのアドレスをデコードした現行エリア信号４との比較
検出を行っているため、その間は意図しないリセット要
求信号８が出力される場合がある。無効信号１２は、こ
のような出力をマスクするための信号としても使用され
る。
【００１７】イニシャルマスク信号発生回路１３は、リ
セット直後の最初の命令実行までの３ステージ（３クロ
ック分）はＥＸレジスタの値とエリア信号保持レジスタ
の値が不定であるため、この間のリセット要求信号をマ
スクする信号を生成するための回路である。
セット直後の最初の命令実行までの３ステージ（３クロ
ック分）はＥＸレジスタの値とエリア信号保持レジスタ
の値が不定であるため、この間のリセット要求信号をマ
スクする信号を生成するための回路である。
【００１８】エリア信号デコード回路１は、現在実行し
ているアドレスを図２のメモリマップ２３で示す現行エ
リア信号４にデコードしている組み合わせ回路になって
いる。現行エリア信号４を保持するためのエリア信号保
持回路２は、マスククロック付きのＦ／Ｆ１４を備えて
いる。クロックをマスクするのは、分岐命令実行時に次
の命令が実行されるまでの間の実行エリアを保持させな
いようにするための処置であり、無効信号発生回路９で
生成する無効信号１２をマスク信号として使っている。
エリア信号デコード回路１でアドレスをエリアにデコー
ドしているが、このデコード回路を使わない場合はアド
レスをそのまま保持させ、リセット信号デコード回路６
でアドレスどうしを比較してデコードすることになる。
その場合、エリア信号保持回路２では全アドレス信号の
ビット分のＦ／Ｆ１４が必要になる。
ているアドレスを図２のメモリマップ２３で示す現行エ
リア信号４にデコードしている組み合わせ回路になって
いる。現行エリア信号４を保持するためのエリア信号保
持回路２は、マスククロック付きのＦ／Ｆ１４を備えて
いる。クロックをマスクするのは、分岐命令実行時に次
の命令が実行されるまでの間の実行エリアを保持させな
いようにするための処置であり、無効信号発生回路９で
生成する無効信号１２をマスク信号として使っている。
エリア信号デコード回路１でアドレスをエリアにデコー
ドしているが、このデコード回路を使わない場合はアド
レスをそのまま保持させ、リセット信号デコード回路６
でアドレスどうしを比較してデコードすることになる。
その場合、エリア信号保持回路２では全アドレス信号の
ビット分のＦ／Ｆ１４が必要になる。
【００１９】リセット信号デコード回路６は、図２の命
令フェッチアクセス制御一覧に従い、現行エリア信号４
と１ステージ前エリア信号５を比較し、又は、デコード
して、フェッチアクセス禁止の条件のときにリセット要
求信号８を出力する組み合わせ回路になっている。
令フェッチアクセス制御一覧に従い、現行エリア信号４
と１ステージ前エリア信号５を比較し、又は、デコード
して、フェッチアクセス禁止の条件のときにリセット要
求信号８を出力する組み合わせ回路になっている。
【００２０】無効信号発生回路９は、図１で示すよう
に、分岐命令実行で分岐が成立したときに立つ分岐命令
実行フラグ１１の値を次の命令が実行されるまでの間ア
クティブにするための回路になっている。無効信号発生
回路９は、図１の例では、無効となる命令が２ステージ
なので２クロック間無効信号１２が出力される回路にな
っている。無効信号発生回路９は、分岐がおこなわれた
時に立つ分岐命令実行フラグ１１を入力としたＦ／Ｆ１
５とその出力を入力としたＦ／Ｆ１６の２段で構成され
ている。同等の信号を生成できればどのような構成でも
良い。
に、分岐命令実行で分岐が成立したときに立つ分岐命令
実行フラグ１１の値を次の命令が実行されるまでの間ア
クティブにするための回路になっている。無効信号発生
回路９は、図１の例では、無効となる命令が２ステージ
なので２クロック間無効信号１２が出力される回路にな
っている。無効信号発生回路９は、分岐がおこなわれた
時に立つ分岐命令実行フラグ１１を入力としたＦ／Ｆ１
５とその出力を入力としたＦ／Ｆ１６の２段で構成され
ている。同等の信号を生成できればどのような構成でも
良い。
【００２１】イニシャルマスク信号発生回路１３は、リ
セット直後の３ステージ間、リセット信号デコード回路
６の組み合わせ回路の入力となるエリア信号保持回路２
の出力が不定であるため、リセット信号デコード回路６
の出力をマスクするための信号１７を生成している。イ
ニシャルマスク信号発生回路１３は、リセット直後のＥ
Ｘステージの値が不定でない場合には必要はない。
セット直後の３ステージ間、リセット信号デコード回路
６の組み合わせ回路の入力となるエリア信号保持回路２
の出力が不定であるため、リセット信号デコード回路６
の出力をマスクするための信号１７を生成している。イ
ニシャルマスク信号発生回路１３は、リセット直後のＥ
Ｘステージの値が不定でない場合には必要はない。
【００２２】プログラムカウンタがインクリメントして
自動的に次のアドレスの命令を実行するようなパイプラ
インＰに乱れがない通常命令実行時の動作が、図３に示
されている。図３は、図２に示されるアクセス制御一覧
表２１に基く動作を示している。ステージＮｏ．１〜３
までの間は、リセット直後でありエリア信号保持回路２
の出力が不定のため、リセット信号デコード回路６の不
定値出力をマスクするための信号１７がイニシャルマス
ク信号発生回路１３から出力される。この出力により、
リセット回路へリセット信号１８は出力されない。
自動的に次のアドレスの命令を実行するようなパイプラ
インＰに乱れがない通常命令実行時の動作が、図３に示
されている。図３は、図２に示されるアクセス制御一覧
表２１に基く動作を示している。ステージＮｏ．１〜３
までの間は、リセット直後でありエリア信号保持回路２
の出力が不定のため、リセット信号デコード回路６の不
定値出力をマスクするための信号１７がイニシャルマス
ク信号発生回路１３から出力される。この出力により、
リセット回路へリセット信号１８は出力されない。
【００２３】ステージＮｏ．４〜６の間はエリアＡから
エリアＡに、又は、エリアＡからエリアＢへ実行アドレ
スが移っており、図２のアクセス制御一覧表２１では”
許可”になっているので、現行エリア信号４と１ステー
ジ前エリア信号５を比較するリセット信号デコード回路
６からリセット要求信号８は出力されていない。ステー
ジＮｏ．８ではエリアＢからエリアＣへ実行アドレスが
移っており、この場合、図２のアクセス制御一覧表２１
で［禁止］となっているのでリセット要求信号８が出力
されている。
エリアＡに、又は、エリアＡからエリアＢへ実行アドレ
スが移っており、図２のアクセス制御一覧表２１では”
許可”になっているので、現行エリア信号４と１ステー
ジ前エリア信号５を比較するリセット信号デコード回路
６からリセット要求信号８は出力されていない。ステー
ジＮｏ．８ではエリアＢからエリアＣへ実行アドレスが
移っており、この場合、図２のアクセス制御一覧表２１
で［禁止］となっているのでリセット要求信号８が出力
されている。
【００２４】図４は、分岐命令実行時の動作について示
している。命令１でＪｍｐ（ジャンプ）命令が実行され
る。命令１は実行ステージＮｏ．３で実行される。この
時、ＣＰＵ回路から分岐命令実行フラグ１１が出力さ
れ、分岐命令実行フラグ１１を入力信号とする無効信号
発生回路９で実行ステージＮｏ．４と５の間、無効信号
１２を出力している。エリア信号保持回路２ではこの無
効信号１２を１ステージ前のエリア信号保持レジスタの
クロックマスク信号としているため、実行ステージＮ
ｏ．４とＮｏ．５の現行エリア信号４は保持されず、実
行ステージＮｏ．３の分岐命令実行時の現行エリア信号
４であるＢが保持されたままになる。
している。命令１でＪｍｐ（ジャンプ）命令が実行され
る。命令１は実行ステージＮｏ．３で実行される。この
時、ＣＰＵ回路から分岐命令実行フラグ１１が出力さ
れ、分岐命令実行フラグ１１を入力信号とする無効信号
発生回路９で実行ステージＮｏ．４と５の間、無効信号
１２を出力している。エリア信号保持回路２ではこの無
効信号１２を１ステージ前のエリア信号保持レジスタの
クロックマスク信号としているため、実行ステージＮ
ｏ．４とＮｏ．５の現行エリア信号４は保持されず、実
行ステージＮｏ．３の分岐命令実行時の現行エリア信号
４であるＢが保持されたままになる。
【００２５】また、無効信号１２は実行ステージＮｏ．
４とＮｏ．５の間、リセット信号デコード回路６の出力
をマスクする信号としても使われており、例えば、図４
の実行ステージＮｏ．５の時のように、分岐命令実行時
に次の命令が実行するまでの間は実際には実行されない
アドレスがＥＸステージに乗るが、そのエリアが次のエ
リアに移ってしまった場合などに発生するリセット要求
信号８をマスクするために必要である。実行ステージＮ
ｏ．６では分岐前の実行エリアＢと現実行エリアのＡと
が比較され、図２のアクセス制御一覧表２１で示すよう
に、アクセス許可となっているため、リセット要求信号
８は出力されていない。
４とＮｏ．５の間、リセット信号デコード回路６の出力
をマスクする信号としても使われており、例えば、図４
の実行ステージＮｏ．５の時のように、分岐命令実行時
に次の命令が実行するまでの間は実際には実行されない
アドレスがＥＸステージに乗るが、そのエリアが次のエ
リアに移ってしまった場合などに発生するリセット要求
信号８をマスクするために必要である。実行ステージＮ
ｏ．６では分岐前の実行エリアＢと現実行エリアのＡと
が比較され、図２のアクセス制御一覧表２１で示すよう
に、アクセス許可となっているため、リセット要求信号
８は出力されていない。
【００２６】次に、命令４で実行しているＪｍｐ命令の
動作について説明する。命令１の時と同様、命令４を実
行している実行ステージＮｏ．６では、分岐命令実行フ
ラグ１１が出力されている。これにより、次の２ステー
ジで、無効信号１２が出力され、実行ステージＮｏ．９
では分岐前の実行エリアＡと現実行エリアＤとが比較さ
れることになる。図２のアクセス制御一覧表２１に示さ
れるように、禁止アクセスとなるため、リセット信号デ
コード回路６よりリセット要求信号８が出力されてい
る。
動作について説明する。命令１の時と同様、命令４を実
行している実行ステージＮｏ．６では、分岐命令実行フ
ラグ１１が出力されている。これにより、次の２ステー
ジで、無効信号１２が出力され、実行ステージＮｏ．９
では分岐前の実行エリアＡと現実行エリアＤとが比較さ
れることになる。図２のアクセス制御一覧表２１に示さ
れるように、禁止アクセスとなるため、リセット信号デ
コード回路６よりリセット要求信号８が出力されてい
る。
【００２７】実行するアドレスの比較対照とするデータ
を、現実行アドレスのＥＸステージのデータと１ステー
ジ前のアドレスが格納されているＭＥＭステージのアド
レスとを比較して制御することも可能である。その場
合、分岐命令実行時には現実行アドレスと分岐先のアド
レスとを比較するように切り替える必要がある。既述の
実施の形態は、命令実行するアドレスが許可されている
領域かどうかを判断し、命令実行を中断させるためのリ
セット信号を生成しているが、データアクセスを許可す
るかどうかを判定し、命令実行を中断させるためのリセ
ット信号を生成する制御回路も同等の回路で実現するこ
とができる。この場合は、比較対照となるデータは現実
行アドレスとデータアクセスを行うアドレスを比較すれ
ばよい。
を、現実行アドレスのＥＸステージのデータと１ステー
ジ前のアドレスが格納されているＭＥＭステージのアド
レスとを比較して制御することも可能である。その場
合、分岐命令実行時には現実行アドレスと分岐先のアド
レスとを比較するように切り替える必要がある。既述の
実施の形態は、命令実行するアドレスが許可されている
領域かどうかを判断し、命令実行を中断させるためのリ
セット信号を生成しているが、データアクセスを許可す
るかどうかを判定し、命令実行を中断させるためのリセ
ット信号を生成する制御回路も同等の回路で実現するこ
とができる。この場合は、比較対照となるデータは現実
行アドレスとデータアクセスを行うアドレスを比較すれ
ばよい。
【００２８】
【発明の効果】本発明によるパイプライン処理の実行メ
モリエリア制御回路は、メモリエリアが複数であり複雑
に分かれている場合でも、パイプライン上で使用してい
るアドレスデータを用いて実行の禁止・許可を制御して
おり、各メモリに対して個別に制御用の回路を設けなく
てすみ、同じ制御回路で実行させたくない領域とフェッ
チさせたくない領域の両方を制御することができる。
モリエリア制御回路は、メモリエリアが複数であり複雑
に分かれている場合でも、パイプライン上で使用してい
るアドレスデータを用いて実行の禁止・許可を制御して
おり、各メモリに対して個別に制御用の回路を設けなく
てすみ、同じ制御回路で実行させたくない領域とフェッ
チさせたくない領域の両方を制御することができる。
【００２９】更に、シングルチップマイコンである場
合、通常動作時と分岐命令実行時の両方を考慮すること
により、パイプラインを有する回路の中で、分岐を行う
場合に無効になる命令実行を自己執行的に処理すること
ができる。この執行により、データ、ソフトウエアの安
全性を高めることができ、マイコンの暴走を防ぐことが
できる。
合、通常動作時と分岐命令実行時の両方を考慮すること
により、パイプラインを有する回路の中で、分岐を行う
場合に無効になる命令実行を自己執行的に処理すること
ができる。この執行により、データ、ソフトウエアの安
全性を高めることができ、マイコンの暴走を防ぐことが
できる。
【００３０】重要なデータ領域では、実行又はフェッチ
させないようにすることにより、無理矢理に実行させて
実行結果からデータ内容を解析することなどができなく
なるので、データの安全性を高めることができる。
させないようにすることにより、無理矢理に実行させて
実行結果からデータ内容を解析することなどができなく
なるので、データの安全性を高めることができる。
【図１】図１は、本発明によるパイプライン処理の実行
メモリエリア制御回路の実施の形態を示す回路ブロック
図である。
メモリエリア制御回路の実施の形態を示す回路ブロック
図である。
【図２】図２は、エリア移行の許可・禁止の対応を示す
表である。
表である。
【図３】図３は、通常時の動作を示すタイムチャートで
ある。
ある。
【図４】図４は、ジャンプ命令実行時の動作を示すタイ
ムチャートである。
ムチャートである。
Ｐ…パイプライン
１…抽出回路（エリア信号デコード回路）
２…１ステージ前エリア信号保持回路
４…１ステージ前エリア信号（その値）
５…現行エリア信号（その値）
６…リセット信号出力回路
１２…無効信号
２１…表（アクセス制御一覧表）
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 9/38
G06F 12/14
Claims (7)
- 【請求項１】命令フェッチステージと、命令デコードス
テージと、命令実行ステージと、メモリアクセスステー
ジと、実行結果書き込みステージとから形成される命令
のパイプライン処理を実行するパイプライン処理の実行
メモリエリア制御回路であり、 前記命令実行ステージの命令アドレスが存在するエリア
を示すエリア信号を抽出する抽出回路と、現行エリア信号を入力とし１ステージ前の命令実行ステ
ージの命令アドレスが存在するエリアを示す第１エリア
信号を保持する エリア信号保持回路と、 前記エリア信号保持回路に保持されている第１エリア信
号と、現在実行されている命令の命令実行ステージの命
令アドレスが存在するエリアを示す第２エリア信号とを
比較して、前記第１エリア信号により示される前記エリ
アから前記第２エリア信号により示される前記エリアへ
遷移するアクセスが禁止である場合に現行命令を実行さ
せないリセット要求信号を生成するリセット信号出力回
路とを含むパイプライン処理の実行メモリエリア制御回
路。 - 【請求項２】前記リセット信号出力回路は、複数エリア
間の遷移するアクセスが禁止アクセスであるか許可アク
セスであるかの表を有している請求項１のパイプライン
処理の実行メモリエリア制御回路。 - 【請求項３】前記第１エリア信号に対応する第１命令が
分岐命令である場合、前記第１命令に対応する第１命令
実行ステージが実行された後に、前記分岐命令により分
岐された第２命令実行ステージが実行されるまでの期間
アクティブになる無効信号を生成する無効信号生成回路
を更に含み、 前記無効信号は、前記第１エリア信号を前記エリア信号
保持回路に保持し続けさせるマスク信号として使用され
る請求項１又は２のパイプライン処理の実行メモリエリ
ア制御回路。 - 【請求項４】前記無効信号がアクティブである期間は、
前記リセット要求信号はマスクされる請求項３のパイプ
ライン処理の実行メモリエリア制御回路。 - 【請求項５】前記リセット要求信号に基づいてリセット
された直後の命令の命令実行ステージまでの期間、前記
リセット要求信号をマスクするイニシャルマスク信号発
生回路を更に含む請求項４のパイプライン処理の実行メ
モリエリア制御回路。 - 【請求項６】シングルチップ内に設けられている請求項
１〜５から選択される１請求項のパイプライン処理の実
行メモリエリア制御回路。 - 【請求項７】命令フェッチステージと、命令デコードス
テージと、命令実行ステージと、メモリアクセスステー
ジと、実行結果書き込みステージとから形成される命令
のパイプライン処理を実行するパイプライン処理の実行
メモリエリア制御方法であり、 前記命令実行ステージの命令アドレスが存在するエリア
を示すエリア信号を抽出するステップと、 現行エリア信号を入力とし１ステージ前の命令実行ステ
ージの命令アドレスが存在するエリアを示す第１エリア
信号を保持するステップと、 前記第１エリア信号と現在実行されている命令の命令実
行ステージの命令アドレスが存在するエリアを示す第２
エリア信号とを比較するステップと、 前記第１エリア信号により示される前記エリアから前記
第２エリア信号により示される前記エリアへ遷移するア
クセスが禁止されているか否かを検出するステップと、 前記アクセスが禁止されている場合に現行命令を実行さ
せないリセット要求信号を生成するステップ とを含む パ
イプライン処理の実行メモリエリア制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08616399A JP3366278B2 (ja) | 1999-03-29 | 1999-03-29 | パイプライン処理の実行メモリエリア制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08616399A JP3366278B2 (ja) | 1999-03-29 | 1999-03-29 | パイプライン処理の実行メモリエリア制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000284963A JP2000284963A (ja) | 2000-10-13 |
| JP3366278B2 true JP3366278B2 (ja) | 2003-01-14 |
Family
ID=13879091
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08616399A Expired - Fee Related JP3366278B2 (ja) | 1999-03-29 | 1999-03-29 | パイプライン処理の実行メモリエリア制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3366278B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007052481A (ja) * | 2005-08-15 | 2007-03-01 | Matsushita Electric Ind Co Ltd | Ｉｃカード用ｌｓｉ |
-
1999
- 1999-03-29 JP JP08616399A patent/JP3366278B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000284963A (ja) | 2000-10-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8386788B2 (en) | Method and apparatus for loading a trustable operating system | |
| US5551051A (en) | Isolated multiprocessing system having tracking circuit for verifyng only that the processor is executing set of entry instructions upon initiation of the system controller program | |
| US6070218A (en) | Interrupt capture and hold mechanism | |
| JP2004280801A (ja) | プロセッサおよびこのプロセッサ用のプログラムを生成するコンパイラ装置 | |
| JP3366278B2 (ja) | パイプライン処理の実行メモリエリア制御回路 | |
| JPS6250934A (ja) | 処理装置の割込制御方式 | |
| KR100521110B1 (ko) | 이벤트 처리 방법 및 장치 | |
| JP2010267064A (ja) | コンピュータ・システム及びコンピュータ・システムの制御方法 | |
| US20030037227A1 (en) | Processor enabling exception handling to be set by program | |
| JP2009157808A (ja) | データ処理装置及びデータ処理装置におけるバスアクセス制御方法 | |
| JPH05216721A (ja) | 電子計算機 | |
| JPH05257815A (ja) | 中央処理装置 | |
| JP3404354B2 (ja) | インサーキットエミュレータ及び不正アクセス検出方法 | |
| JPH08185360A (ja) | 内蔵ｒｏｍ読み出し禁止装置 | |
| JP2903601B2 (ja) | Ｒｏｍ内蔵マイクロコンピュータ | |
| JPS623345A (ja) | 割込方式 | |
| JP2023151592A (ja) | 情報処理装置、及び情報処理装置の動作制御方法 | |
| JP3129227B2 (ja) | マイクロプロセッサ | |
| JPH087679B2 (ja) | マイクロプロセッサ | |
| JP3585940B2 (ja) | 計算機 | |
| JP2009205351A (ja) | マイクロコンピュータ | |
| JPS59103146A (ja) | 動作モ−ド表示装置 | |
| JPH10143364A (ja) | 処理装置 | |
| JPH11242613A (ja) | マイクロプロセッサ | |
| JPH0784781A (ja) | 情報処理装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20021007 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081101 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081101 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091101 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091101 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101101 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101101 Year of fee payment: 8 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101101 Year of fee payment: 8 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111101 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111101 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121101 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121101 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131101 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |