JP3352840B2 - Reverse parallel connection type bidirectional semiconductor switch - Google Patents
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Description
【0001】[0001]
【産業上の利用分野】本発明は、絶縁ゲート・バイポー
ラトランジスタ(IGBT)等の絶縁ゲートで電流を制
御する半導体装置に関し、特に直流、交流電流の両方の
制御を行うことが可能な双方向性スイッチとしての半導
体装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device in which current is controlled by an insulated gate such as an insulated gate bipolar transistor (IGBT), and more particularly, to a bidirectional device capable of controlling both direct current and alternating current. The present invention relates to a semiconductor device as a switch.
【0002】[0002]
【従来の技術】ゲート電極に印加される比較的低いバイ
アス電圧によって大きな電流を制御し得る絶縁ゲート・
バイポーラトランジスタ(IGBT)は、MOS・バイ
ポーラ複合機能素子の一種で電力制御や電流スイッチン
グ等各種のパワーエレクトロニクスの用途に特に有用な
半導体装置として改良が進められている。2. Description of the Related Art An insulated gate capable of controlling a large current by a relatively low bias voltage applied to a gate electrode.
Bipolar transistors (IGBTs) are a type of MOS / bipolar composite function element and are being improved as semiconductor devices particularly useful for various power electronics applications such as power control and current switching.
【0003】図20は従来のIGBTを1個使用した半
導体スイッチを示す回路図、及び図21(a)〜(d)
は従来のIGBTの製造方法の一例を示す製造工程図で
ある。FIG. 20 is a circuit diagram showing a conventional semiconductor switch using one IGBT, and FIGS. 21 (a) to 21 (d).
FIG. 2 is a manufacturing process diagram showing an example of a conventional IGBT manufacturing method.
【0004】図20において、この半導体スイッチは、
出力端子101にコレクタが、出力端子102にエミッ
タが接続されたIGBT103を有し、そのゲート電極
がゲート制御回路104でバイアスされるように構成さ
れている。In FIG. 20, this semiconductor switch is
The IGBT 103 has a collector connected to the output terminal 101 and an emitter connected to the output terminal 102, and its gate electrode is biased by the gate control circuit 104.
【0005】図20のIGBT103のチップを製造す
るには、まず、図21(a)に示すように予め用意され
たn- ベース層となるn- 基板131の裏面側にp+ ア
ノード層132を裏面からボロン(B)等を拡散して形
成する。あるいはp+ 基板の上にn- エピタキシャル層
を形成してもよい。この場合はp+ 基板がp+ アノード
層132に、n- エピタキシャル層がn- ベース層13
1となる。次に、図21(b)に示すようにn- 基板1
31の表面側にゲート酸化膜となるSiO2 膜133お
よびゲート酸化膜の上の絶縁ゲート電極となるポリシリ
コン層139を成膜して、n- 基板131の表面側ポリ
シリコン層139の中央部の窓を通してn- 基板131
の表面側の中にボロン(B)等の拡散を行ってp型ベー
ス層134を形成する。次に、図21(c)に示すよう
にゲート電極136となる部分のポリシリコン層を残し
て、新たにSiO2 膜133をn- 基板131の表面上
に成膜した後、このSiO2 膜133の中央部分の2つ
の窓を通してp型ベース層134の中に砒素(As)等
の拡散を行ってn+ エミッタ層135を形成する。いわ
ゆる二重拡散技術である。その後、所定のフォトリソグ
ラフィーおよびRIE法等の手法でゲート電極136の
形状にポリシリコン膜をパターニングし、さらにこのポ
リシリコン膜およびn- 基板131の上にSiO2 膜を
形成する。そして、図21(d)に示すようにSiO2
膜133を覆うようにして、n- 基板131の表面中央
部にエミッタ電極137を形成し、またチップ裏面側の
p+ アノード層132にコレクタ電極138を形成すれ
ば、図20に用いるIGBT103のチップが得られ
る。In order to manufacture the chip of the IGBT 103 shown in FIG. 20, first, as shown in FIG. 21A, ap + anode layer 132 is formed on the back side of an n − substrate 131 serving as an n − base layer prepared in advance. Boron (B) or the like is diffused from the back surface and formed. Alternatively, an n - epitaxial layer may be formed on the p + substrate. In this case, the p + substrate is the p + anode layer 132 and the n − epitaxial layer is the n − base layer 13.
It becomes 1. Next, as shown in FIG. 21 (b) n - substrate 1
A SiO 2 film 133 serving as a gate oxide film and a polysilicon layer 139 serving as an insulated gate electrode on the gate oxide film are formed on the front surface side of the substrate 31, and a central portion of the polysilicon layer 139 on the front surface of the n − substrate 131 is formed. Through the window of the n - substrate 131
Is diffused into the surface of the substrate to form a p-type base layer. Next, as shown in FIG. 21C, a new SiO 2 film 133 is formed on the surface of the n − substrate 131 while leaving a portion of the polysilicon layer to be the gate electrode 136, and then this SiO 2 film is formed. The n + emitter layer 135 is formed by diffusing arsenic (As) or the like into the p-type base layer 134 through the two windows at the center of 133. This is a so-called double diffusion technique. After that, the polysilicon film is patterned into the shape of the gate electrode 136 by a predetermined photolithography, RIE method or the like, and an SiO 2 film is formed on the polysilicon film and the n − substrate 131. Then, SiO 2 as shown in FIG. 21 (d)
If an emitter electrode 137 is formed in the center of the surface of the n − substrate 131 so as to cover the film 133 and a collector electrode 138 is formed on the p + anode layer 132 on the back surface of the chip, the chip of the IGBT 103 used in FIG. Is obtained.
【0006】次にIGBTの動作原理について説明す
る。IGBTのターンオンは、たとえばエミッタ電極1
37が接地され、コレクタ電極138に正電圧が印加さ
れた状態でゲート電極136にエミッタ電極137に対
して正電圧を印加することにより実現される。ゲート電
極136に正電圧が印加されると、MOSFET同様p
型ベース層134の表面に反転チャンネルが形成されn
+ エミッタ層135から反転チャンネル層を通してn-
ベース層131内に電子が注入されp+ アノード層に到
達する。これに対し、p+ アノード層132からn- ベ
ース層131内にホールの注入が起こり、p+ アノード
層132とn- ベース層131との間に形成されるpn
接合は順バイアス状態となり、n- ベース層131が伝
導度変調を起こし、素子を導通状態に導く。IGBTの
オン状態は、以上のように高抵抗であるn- ベース層1
31が伝導度変調により、その抵抗成分が極めて小さく
なるため、n- ベース層131の不純物密度が低く、そ
の厚さの厚い高耐圧素子であってもオン抵抗RONの極め
て小さい特性が得られる。一方、IGBTのターンオフ
は、ゲート電極136にエミッタ電極137に対してゼ
ロバイアスにするか、あるいは負電圧を印加することに
より実現される。ゲート電極136がゼロバイアスにな
るか、ゲート電極136に負電圧が印加されると、ポリ
シリコンゲート電極136直下の反転チャンネルは消滅
し、n+ エミッタ層135からの電子の注入は止まる。
しかし、n- ベース層131内には依然として電子が存
在する。n- ベース層131内に蓄積したホールの大部
分はp型ベース層134を通り、エミッタ電極137へ
流入するが一部は、n- ベース層131内に存在する電
子と再結合して消滅する。n- ベース層131内に蓄積
したホールがすべて消滅した時点で素子は阻止状態とな
り、ターンオフが完了する。Next, the operation principle of the IGBT will be described. The turn-on of the IGBT is performed, for example, using the emitter electrode 1
This is realized by applying a positive voltage to the emitter electrode 137 to the gate electrode 136 in a state in which a positive voltage is applied to the collector electrode 138 while the positive electrode 37 is grounded. When a positive voltage is applied to the gate electrode 136, p
An inversion channel is formed on the surface of the mold base layer 134 and n
+ N − from the emitter layer 135 through the inversion channel layer
Electrons are injected into the base layer 131 and reach the p + anode layer. In contrast, p n from + anode layer 132 - to occur injection of holes into the base layer 131, p + anode layer 132 and the n - pn formed between the base layer 131
The junction becomes forward-biased, causing n − base layer 131 to conduct conductivity modulation, leading to a conductive state of the device. The ON state of the IGBT is based on the n − base layer 1 having a high resistance as described above.
31 by conductivity modulation, since the resistance component is very small, n - impurity density of the base layer 131 is low, a very small characteristic of a thick high-voltage element thicknesses even on-resistance R ON is obtained . On the other hand, the IGBT is turned off by applying a zero bias to the gate electrode 136 with respect to the emitter electrode 137 or applying a negative voltage. When the gate electrode 136 becomes zero bias or a negative voltage is applied to the gate electrode 136, the inversion channel immediately below the polysilicon gate electrode 136 disappears, and the injection of electrons from the n + emitter layer 135 stops.
However, electrons still exist in n − base layer 131. Most of the holes accumulated in the n - base layer 131 pass through the p-type base layer 134 and flow into the emitter electrode 137, but a part of the holes recombine with electrons existing in the n - base layer 131 and disappear. . When all the holes accumulated in the n - base layer 131 have disappeared, the device enters the blocking state, and the turn-off is completed.
【0007】しかし、図1に示すような1個のIGBT
を用いた半導体スイッチでは、コレクタ電極138に接
続される出力端子101からエミッタ電極137に接続
される出力端子102に流れる電流を制御することはで
きるが、逆方向の電流は流すことができないため、交流
電流の制御を行うことはできない。そこで、直流、交流
電流の両方を制御し得る双方向性半導体スイッチの従来
例を図22及び図23に示す。図22は、MOS−FE
Tを使用した従来の双方向性半導体スイッチを示す回路
図である。この双方向性半導体スイッチは、出力端子1
11,112間に逆直列接続された2個のMOS−FE
T113,114を有し、これらのゲート電極がゲート
制御回路115でバイアスされるように構成されてい
る。この回路によれば、出力端子111,112間のい
ずれの方向にも電流を流すことができ、直流、交流電流
の両方の制御を行うことができる。However, one IGBT as shown in FIG.
Can control the current flowing from the output terminal 101 connected to the collector electrode 138 to the output terminal 102 connected to the emitter electrode 137, but cannot flow the current in the reverse direction. It cannot control the alternating current. Accordingly, FIGS. 22 and 23 show a conventional example of a bidirectional semiconductor switch capable of controlling both direct current and alternating current. FIG. 22 shows a MOS-FE
FIG. 9 is a circuit diagram showing a conventional bidirectional semiconductor switch using T. This bidirectional semiconductor switch has an output terminal 1
Two MOS-FEs connected in reverse series between 11 and 112
T113 and 114, and these gate electrodes are configured to be biased by the gate control circuit 115. According to this circuit, a current can flow in any direction between the output terminals 111 and 112, and both direct current and alternating current can be controlled.
【0008】図23は、従来のIGBTを2個使用した
双方向性半導体スイッチを示す回路図である。この双方
向性半導体スイッチは、出力端子121,122間に逆
直列接続された2個のIGBT123,124を有し、
このIGBT123,124の各コレクタ・エミッタ間
には高耐圧を実現するためのリバースダイオード12
5,126がそれぞれ接続されている。そして、IGB
T123,124の各々のゲート電極がゲート制御回路
116でバイアスされるように構成されている。なお、
本従来例のIGBT123,124も、図21(a)〜
(d)に示す方法で製造される。図23のように構成す
れば、出力端子121,122間のいずれの方向にも電
流を流すことができ、直流、交流電流の両方の制御を行
うことができる。FIG. 23 is a circuit diagram showing a conventional bidirectional semiconductor switch using two IGBTs. This bidirectional semiconductor switch has two IGBTs 123 and 124 connected in reverse series between output terminals 121 and 122,
A reverse diode 12 for realizing a high breakdown voltage is provided between each collector and emitter of the IGBTs 123 and 124.
5, 126 are connected respectively. And IGB
The gate electrodes of T123 and T124 are configured to be biased by the gate control circuit 116. In addition,
The IGBTs 123 and 124 of this conventional example are also shown in FIGS.
It is manufactured by the method shown in (d). With the configuration as shown in FIG. 23, current can flow in any direction between the output terminals 121 and 122, and both DC and AC current can be controlled.
【0009】[0009]
【発明が解決しようとする課題】しかしながら、図22
に示す半導体スイッチでは、MOS−FETで構成して
いるためにIGBTと比較してオン電圧Vonが高く、そ
の上、このMOS−FETを2個逆直列接続しているた
め、オン電圧Vonはさらに高くなるという問題があっ
た。例えば、500v程度の耐圧の素子では、同一チッ
プ面積で比較した場合MOS−FETはIGBTの約3
倍のオン電圧となり、このMOS−FETを2個逆直列
接続しているためオン電圧はさらにその2倍となる。However, FIG.
In the semiconductor switch shown in (1), the on-voltage V on is higher than that of the IGBT because the switch is constituted by a MOS-FET. In addition, since the two MOS-FETs are connected in anti-series, the on-voltage V on Had the problem of becoming even higher. For example, in an element with a withstand voltage of about 500 V, when compared with the same chip area, the MOS-FET is about 3% of the IGBT.
The on-voltage is doubled, and the on-voltage is further doubled because two MOS-FETs are connected in anti-series.
【0010】また、図4に示す半導体スイッチでは、リ
バースダイオード125,126のいずれか一方が電流
経路に直列に入るため、このオン電圧VONがIGBTの
オン電圧VONに加えられる結果、全体のオン電圧VONが
高くなる。さらに、リバースダイオードは耐圧・電流容
量が使用するIGBTと同等であることが必要となるた
め、コスト高となるという問題があった。In the semiconductor switch shown in FIG. 4, since one of the reverse diodes 125 and 126 enters the current path in series, the ON voltage V ON is added to the ON voltage V ON of the IGBT. The ON voltage V ON increases. Furthermore, since the reverse diode needs to have the same withstand voltage and current capacity as the IGBT to be used, there is a problem that the cost increases.
【0011】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、直流、交流電
流の両方を低オン電圧で制御でき且つ高耐圧、低コスト
の半導体装置を提供することである。SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned conventional problems, and an object of the present invention is to provide a semiconductor device capable of controlling both direct current and alternating current with a low on-voltage and having a high withstand voltage and low cost. It is to provide.
【0012】[0012]
【課題を解決するための手段】上記目的を達成するため
に、本発明の第1の特徴は、図1に示すように、第1,
および第2の主電極、およびゲート電極を有する第1の
絶縁ゲート型半導体装置1と、該第1の絶縁ゲート型半
導体装置の第2の主電極と接続された第1の主電極,該
第1の絶縁ゲート型半導体装置の第1の主電極と接続さ
れた第2の主電極、およびゲート電極を有する第2の絶
縁ゲート型半導体装置2と、該第1の絶縁ゲート型半導
体装置1のゲート電極に接続された第1のゲート制御回
路5と、該第2の絶縁ゲート型半導体装置2のゲート電
極に接続され、第1のゲート制御回路5とは電位的に独
立した第2のゲート制御回路6とを備える逆並列接続型
双方向性半導体スイッチであることである。好ましく
は、この第1および第2の絶縁ゲート型半導体装置は、
それぞれ第1および第2のIGBTであることである。In order to achieve the above object, a first feature of the present invention is as shown in FIG.
A first insulated gate semiconductor device 1 having a second main electrode, a second main electrode, and a gate electrode; a first main electrode connected to a second main electrode of the first insulated gate semiconductor device; A second insulated gate semiconductor device 2 having a second main electrode connected to the first main electrode of the first insulated gate semiconductor device, and a gate electrode; The first gate control circuit 5 connected to the gate electrode and the first gate control circuit 5 connected to the gate electrode of the second insulated gate semiconductor device 2 are electrically independent from each other.
Antiparallel-connected and a second gate control circuit 6 which is standing
That is, it is a bidirectional semiconductor switch . Preferably, the first and second insulated gate semiconductor devices include:
The first and second IGBTs respectively.
【0013】より好ましくは、第1のIGBT1および
第2のIGBT2を構成するそれぞれのエミッタ層,そ
れぞれのベース層,それぞれのアノード層はそれぞれ互
いに同一導電型であり、第1および第2のIGBTの第
1の主電極はエミッタ電極であり、第2の主電極はコレ
クタ電極であり、第1のゲート制御回路5および第2の
ゲート制御回路6はそれぞれ、第1および第2のIGB
Tのエミッタ電極とゲート電極の間に接続されているこ
とである。つまり第1および第2のIGBTは共にnチ
ャンネル型IGBTであるか、共にpチャンネル型IG
BTであることである。More preferably, the respective emitter layers, the respective base layers, and the respective anode layers constituting the first IGBT 1 and the second IGBT 2 are of the same conductivity type, and the first and second IGBTs have the same conductivity type. The first main electrode is an emitter electrode, the second main electrode is a collector electrode, and the first gate control circuit 5 and the second gate control circuit 6 are a first and a second IGB, respectively.
It is connected between the emitter electrode and the gate electrode of T. That is, the first and second IGBTs are both n-channel IGBTs or both are p-channel IGBTs.
BT.
【0014】本発明の第2の特徴は図13の等価回路に
示すように、第1のIGBTはnチャンネルIGBT9
1であり、第2のIGBTはpチャンネルIGBT92
であり、第1のIGBT91の第1および第2の主電極
はそれぞれエミッタ電極およびコレクタ電極であり、前
記第2のIGBT92の第1および第2の主電極は、そ
れぞれ、コレクタ電極およびエミッタ電極であり、nチ
ャンネルIGBT91のエミッタ電極とpチャンネルI
GBT92のエミッタ電極とが互いに接続され、nチャ
ンネルIGBT91のコレクタ電極とpチャンネルIG
BT92のコレクタ電極とが互いに接続され、第1のゲ
ート制御回路95および第2のゲート制御回路96はそ
れぞれ、第1および第2のIGBTのエミッタ電極とゲ
ート電極の間に接続されていることである。A second feature of the present invention is that the first IGBT is an n-channel IGBT 9 as shown in the equivalent circuit of FIG.
1 and the second IGBT is a p-channel IGBT 92
Wherein the first and second main electrodes of the first IGBT 91 are an emitter electrode and a collector electrode, respectively, and the first and second main electrodes of the second IGBT 92 are a collector electrode and an emitter electrode, respectively. Yes, the emitter electrode of the n-channel IGBT 91 and the p-channel I
The emitter electrode of the GBT 92 is connected to the collector electrode of the n-channel IGBT 91 and the p-channel IGBT 91.
The collector electrode of the BT 92 is connected to each other, and the first gate control circuit 95 and the second gate control circuit 96 are connected between the emitter electrode and the gate electrode of the first and second IGBTs, respectively. is there.
【0015】本発明の第3の特徴は図2および図14に
示すように、第1のゲート制御回路5,95および第2
のゲート制御回路6,96は、発光素子が発光した光に
より駆動されることである。好ましくは第1および第2
のゲート制御回路はそれぞれフォトダイオードアレイ5
a,6a,85a,86aを少なく共含むことである。A third feature of the present invention is that, as shown in FIG. 2 and FIG.
The gate control circuits 6 and 96 are driven by the light emitted from the light emitting elements. Preferably the first and second
The gate control circuits of the photodiode arrays 5
a, 6a, 85a, and 86a.
【0016】本発明の第4の特徴は図7に示すように、
第1のIGBTは第1のリードフレーム4上に、第2の
IGBTは第2のリードフレーム3上に、第1および第
2のゲート制御回路は第3のリードフレーム902上
に、発光素子7は第4のリードフレーム8上にマウント
され、第1および第2のゲート制御回路はフォトダイオ
ードアレイ5a,6aを含み、発光素子7の光がフォト
ダイオードアレイ5a,6aに照射されるべく配置さ
れ、第1,第2,第3および第4のリードフレームは樹
脂991で樹脂モールドされ、同一パッケージを構成し
ていることである。好ましくは、発光素子7と前記フォ
トダイオードアレイ5a,6aは図7(b)に示すよう
に透明ゴム又はゲル状のシリコーン樹脂901でモール
ドされていることである。さらに好ましくは、図11に
示すように発光素子7と前記フォトダイオードアレイ5
a/6aは対向して配置され、発光素子7の出力光が直
接前記フォトダイオードアレイ5a/6aに照射される
ことである。A fourth feature of the present invention is as shown in FIG.
The first IGBT is on the first lead frame 4, the second IGBT is on the second lead frame 3, the first and second gate control circuits are on the third lead frame 902, Is mounted on a fourth lead frame 8, the first and second gate control circuits include photodiode arrays 5a and 6a, and are arranged so that light of the light emitting element 7 is irradiated to the photodiode arrays 5a and 6a. , The first, second, third and fourth lead frames are resin-molded with resin 991 to constitute the same package. Preferably, the light emitting element 7 and the photodiode arrays 5a and 6a are molded with a transparent rubber or gel silicone resin 901 as shown in FIG. 7B. More preferably, as shown in FIG.
a / 6a is disposed so as to oppose, and the output light of the light emitting element 7 is directly radiated to the photodiode array 5a / 6a.
【0017】本発明の第5の特徴は図12,図15〜図
19に示すように第1のIGBT1,91および第2の
IGBT2,92が同一半導体チップ上に集積化されて
いることである。A fifth feature of the present invention is that, as shown in FIGS. 12, 15 to 19, the first IGBT 1, 91 and the second IGBT 2, 92 are integrated on the same semiconductor chip. .
【0018】好ましくは図12に示すようにnチャンネ
ルIGBT91は高比抵抗半導体基板211の表面に形
成されたp型ベース層13と、p型ベース層13の内部
に形成されたn+ エミッタ層14と、p型ベース層14
の表面の一部にゲート絶縁膜を介して形成されたゲート
電極16と、半導体基板211の裏面に形成されたp+
アノード層12とから少なくとも構成され、pチャンネ
ルIGBT92は半導体基板211の表面に形成された
n型ベース層231と、n型ベース層231の内部に形
成されたp+ エミッタ層141と、n型ベース層231
の表面の一部にゲート絶縁膜を介して形成されたゲート
電極161と、半導体基板の裏面に形成されたn+ アノ
ード層221とから少なくとも構成されていることであ
る。より好ましくは、p+ アノード層12は電子の拡散
長をLn としたときにL<2Lnの関係を満足するピッ
チLを有して、半導体基板211の裏面に周期的に複数
個配列されていることである。Preferably, as shown in FIG. 12, n-channel IGBT 91 includes a p-type base layer 13 formed on the surface of high resistivity semiconductor substrate 211 and an n + emitter layer 14 formed inside p-type base layer 13. And the p-type base layer 14
A gate electrode 16 formed on a part of the front surface of the semiconductor substrate via a gate insulating film, and p +
The p-channel IGBT 92 includes at least an anode layer 12, an n-type base layer 231 formed on the surface of the semiconductor substrate 211, a p + emitter layer 141 formed inside the n-type base layer 231, and an n-type base layer 231. Layer 231
At least a gate electrode 161 formed on a part of the surface of the semiconductor substrate via a gate insulating film, and an n + anode layer 221 formed on the back surface of the semiconductor substrate. More preferably, a plurality of p + anode layers 12 are periodically arranged on the back surface of semiconductor substrate 211 with a pitch L that satisfies the relationship of L <2L n when the diffusion length of electrons is L n. That is.
【0019】本発明の第5の特徴の他の構成としては図
17,図18に示すように、第1導電型の半導体基体1
1と、半導体基体11の第1の主表面上に形成された第
2導電型の第1の半導体領域13および、第1の半導体
領域13の内部に形成された第1導電型の第1のエミッ
タ領域14と、半導体基体11の第1の主表面とは反対
側の第2の主表面上に形成された第2導電型の第2の半
導体領域332および第2の半導体領域の内部に形成さ
れた第1導電型の第2のエミッタ領域142と、第1の
半導体領域13の表面にゲート酸化膜を介して形成され
た第1のゲート電極16と、第2の半導体領域332の
表面にゲート酸化膜を介して形成された第2のゲート電
極162と、第1の半導体領域13および第1のエミッ
タ領域14と電気的に接続する第1の共通の金属電極1
72と、第2の半導体領域332および第2のエミッタ
領域142と電気的に接続する第2の共通の金属電極1
82と、第1の共通の金属電極172と第1のゲート電
極16との間に電気的に接続された第1のゲート制御回
路と、第2の共通の金属電極182と第2のゲート電極
162との間に電気的に接続され、第1のゲート制御回
路とは電位的に独立した第2のゲート制御回路とを備え
る逆並列接続型双方向性半導体スイッチであることであ
る。より好ましくは、図18に示すように第2の半導体
領域332に接して形成された第2導電型で第2の半導
体領域332よりも高不純物密度の第1のアノード領域
334と、第1の半導体領域13に接して形成された第
2導電型で第1の半導体領域よりも高不純物密度の第2
のアノード領域334とを具備することである。As another structure of the fifth feature of the present invention, as shown in FIGS.
1, a first semiconductor region 13 of the second conductivity type formed on the first main surface of the semiconductor substrate 11, and a first semiconductor region 13 of the first conductivity type formed inside the first semiconductor region 13. Emitter region 14, second semiconductor region 332 of the second conductivity type formed on the second main surface opposite to the first main surface of semiconductor base 11, and formed inside second semiconductor region The second emitter region 142 of the first conductivity type, the first gate electrode 16 formed on the surface of the first semiconductor region 13 via a gate oxide film, and the second semiconductor region 332 on the surface of the second semiconductor region 332. A second gate electrode 162 formed via a gate oxide film, and a first common metal electrode 1 electrically connected to first semiconductor region 13 and first emitter region 14
72 and a second common metal electrode 1 electrically connected to the second semiconductor region 332 and the second emitter region 142.
82, a first gate control circuit electrically connected between the first common metal electrode 172 and the first gate electrode 16, a second common metal electrode 182 and a second gate electrode 162 and a first gate control circuit.
The road and a second gate control circuit independent potentially
That is , an anti-parallel connection type bidirectional semiconductor switch . More preferably, as shown in FIG. 18, a first anode region 334 having a second conductivity type and a higher impurity density than the second semiconductor region 332 formed in contact with the second semiconductor region 332, A second conductive type second impurity type formed in contact with the semiconductor region 13 and having a higher impurity density than the first semiconductor region.
And the anode region 334 of FIG.
【0020】本発明の第5の特徴のさらに他の構成とし
ては、図19に示すようにラテラルIGBT(LIGB
T)を同一基板129上に集積化したことである。すな
わち、第1導電型半導体基体129の上部に形成された
第2導電型の第1の半導体領域11と、第1の半導体領
域11の表面に形成された第1導電型の第2の半導体領
域13、および第3の半導体領域332と、第2および
第3の半導体領域のそれぞれの内部に形成された第2導
電型の第1のエミッタ領域14および第2のエミッタ領
域142と、第2および第3の半導体領域の表面にそれ
ぞれゲート酸化膜を介して形成された第1のゲート電極
16および第2のゲート電極162と、第2の半導体領
域13および第1のエミッタ領域14と電気的に接続す
る第1の共通の金属電極172と、第3の半導体領域3
32および第2のエミッタ領域142と電気的に接続す
る第2の共通の金属電極182と、第1の共通の金属電
極172と第1のゲート電極16の間に電気的に接続さ
れた第1のゲート制御回路5と、第2の共通の金属電極
182と第2のゲート電極162の間に電気的に接続さ
れ、第1のゲート制御回路5とは電位的に独立した第2
のゲート制御回路6とを備える逆並列接続型双方向性半
導体スイッチであることである。As still another configuration of the fifth feature of the present invention, a lateral IGBT (LIGB) as shown in FIG.
T) is integrated on the same substrate 129. That is, the first semiconductor region 11 of the second conductivity type formed on the semiconductor substrate 129 of the first conductivity type, and the second semiconductor region of the first conductivity type formed on the surface of the first semiconductor region 11 13, a third semiconductor region 332, a first emitter region 14 and a second emitter region 142 of a second conductivity type formed inside each of the second and third semiconductor regions, The first gate electrode 16 and the second gate electrode 162 formed on the surface of the third semiconductor region via a gate oxide film, respectively, and the second semiconductor region 13 and the first emitter region 14 are electrically connected. The first common metal electrode 172 to be connected and the third semiconductor region 3
32 and a second common metal electrode 182 electrically connected to the second emitter region 142 and a first common metal electrode.
A first gate control circuit 5 electrically connected between the pole 172 and the first gate electrode 16 and an electrical connection between the second common metal electrode 182 and the second gate electrode 162;
And a second gate control circuit 5 which is electrically independent of the first gate control circuit 5 .
Anti-parallel connection type bidirectional half with gate control circuit 6
It is a conductor switch .
【0021】本発明の第6の特徴は図4,図5,図6に
示したように各IGBT1,2はアイソレーション拡散
法またはグラスパッシベーション法を用いて形成したこ
とである。A sixth feature of the present invention is that the IGBTs 1 and 2 are formed by the isolation diffusion method or the glass passivation method as shown in FIGS.
【0022】[0022]
【作用】上述の如き構成によれば、各IGBTのゲート
をそれぞれ独立したゲート制御回路5,6でバイアスす
ることにより、一方のコレクタ・エミッタ接続点3と他
方のコレクタ・エミッタ接続点4との間において交流、
直流両方の電流制御を低オン電圧VONで行うことができ
る。すなわち、図1の構成の半導体スイッチによれば、
ゲート制御回路5,6によってIGBT1,2がそれぞ
れドライブされ、出力端子3から出力端子4の方向へ電
流が流れるときにはIGBT1が電流を流し、逆に出力
端子4から出力端子3の方向へ電流が流れるときにはI
GBT2が電流を流すので、交流電流を制御することが
できる。さらに、従来例として示した図22に示すMO
S−FETで構成した例では、IGBTの約3倍のオン
電圧となり、逆直列接続しているためオン電圧はさらに
その2倍となるが、本実施例では、逆並列接続したIG
BTで構成しているためオン電圧を低く抑えることがで
き、同一チップ面積の各MOSFETおよび各IGBT
で構成した場合で比較すれば、制御電流が増大し、導通
ロスが減少する。したがって、変換効率が向上する。According to the above construction, the gates of the respective IGBTs are biased by the independent gate control circuits 5 and 6, so that the connection between one collector-emitter connection point 3 and the other collector-emitter connection point 4 is established. Exchange between,
Both DC current control can be performed with the low ON voltage V ON . That is, according to the semiconductor switch having the configuration shown in FIG.
The IGBTs 1 and 2 are driven by the gate control circuits 5 and 6, respectively. When a current flows from the output terminal 3 to the output terminal 4, the IGBT 1 flows a current, and conversely, a current flows from the output terminal 4 to the output terminal 3. Sometimes I
Since the GBT 2 allows a current to flow, an alternating current can be controlled. Further, the MO shown in FIG.
In the example constituted by the S-FET, the on-state voltage is about three times that of the IGBT, and the on-state voltage is further doubled because of the anti-series connection.
Since the IGBT is constituted by the BT, the ON voltage can be suppressed low, and each MOSFET and each IGBT having the same chip area can be used.
Comparing with the case of the above configuration, the control current increases and the conduction loss decreases. Therefore, conversion efficiency is improved.
【0023】また、ゲート制御回路をフォトダイオード
アレイで構成することにより、入力側と出力側とが光結
合されているだけで電気的には絶縁されているため、パ
ワー系(主電流系)と制御系のノイズが分離され、安定
なスイッチング動作ができる。また入力(LED)側の
電圧と出力側の電圧が分離された、いわゆるフォトカプ
ラーとして、より低オン電圧で交流・直流両方の電流制
御を行うことができる。Further, since the gate control circuit is constituted by a photodiode array, the input side and the output side are only optically coupled and are electrically insulated. Noise of the control system is separated, and a stable switching operation can be performed. Further, as a so-called photocoupler in which the voltage on the input (LED) side and the voltage on the output side are separated, both AC and DC current control can be performed with a lower ON voltage.
【0024】さらに、IGBT等の主なるスイッチング
素子をアイソレーション拡散法またはグラスパッシベー
ション法を用いて形成することにより、コレクタを負に
しエミッタを正にしたチップ耐圧(逆耐圧)を、コレク
タを正としエミッタを負とした耐圧と同程度まで高める
ことができる。Further, by forming a main switching element such as an IGBT by using an isolation diffusion method or a glass passivation method, the chip withstand voltage (reverse withstand voltage) in which the collector is negative and the emitter is positive, and the collector is positive. The breakdown voltage can be increased to the same level as the withstand voltage when the emitter is negative.
【0025】[0025]
【実施例】以下、図面を参照して本発明の実施例を具体
的に説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of the present invention will be specifically described below with reference to the drawings.
【0026】図1は、本発明の第1の実施例に係る半導
体スイッチの回路図である。この半導体スイッチは2個
のIGBT1,2を備え、これらIGBT1,2が出力
端子3,4間に逆並列接続されている。すなわち、IG
BT1のコレクタとIGBT2のエミッタとが出力端子
3に共通接続される一方、IGBT1のエミッタとIG
BT2のコレクタとが出力端子4に共通接続されてい
る。そして、IGBT1,2の各ゲート電極がゲート制
御回路5,6でそれぞれバイアスされるように構成され
ている。図1の構成の半導体スイッチによれば、ゲート
制御回路5,6によってIGBT1,2がそれぞれドラ
イブされ、出力端子3から出力端子4の方向へ電流が流
れるときにはIGBT1が電流を流し、逆に出力端子4
から出力端子3の方向へ電流が流れるときにはIGBT
2が電流を流すので、交流電流を制御することができ
る。MOS−FETで構成した図22に示す従来例で
は、MOS−FET自身がIGBTの約3倍のオン電圧
を有する上にこのMOS−FETを2個逆直列接続して
いるためオン電圧はさらにその2倍となるが、本実施例
では、逆並列接続したIGBTで構成しているためオン
電圧を低く抑えることができる。したがって、同一チッ
プ面積の各MOSFETおよび各IGBTで図22の回
路および図1の回路を構成した場合で比較すれば、本発
明の図1の構成の方が制御電流が増大し、導通ロスが減
少する。その結果、変換効率が向上する。FIG. 1 is a circuit diagram of a semiconductor switch according to a first embodiment of the present invention. This semiconductor switch includes two IGBTs 1 and 2, which are connected in anti-parallel between output terminals 3 and 4. That is, IG
The collector of BT1 and the emitter of IGBT2 are commonly connected to output terminal 3, while the emitter of IGBT1 and IGBT2
The collector of the BT 2 is commonly connected to the output terminal 4. The gate electrodes of the IGBTs 1 and 2 are configured to be biased by the gate control circuits 5 and 6, respectively. According to the semiconductor switch having the configuration of FIG. 1, the IGBTs 1 and 2 are driven by the gate control circuits 5 and 6, respectively. When a current flows from the output terminal 3 to the output terminal 4, the IGBT 1 flows the current, and conversely, the output terminal 4
When a current flows from the output terminal 3 to the output terminal 3, the IGBT
Since the current flows through 2, the alternating current can be controlled. In the conventional example shown in FIG. 22 constituted by MOS-FETs, the MOS-FET itself has an on-voltage approximately three times that of the IGBT, and furthermore, since two MOS-FETs are connected in anti-series, the on-voltage further increases. In this embodiment, the ON voltage can be suppressed to a low level because the IGBT is configured by the IGBTs connected in antiparallel. Therefore, comparing the circuit of FIG. 22 and the circuit of FIG. 1 with each MOSFET and each IGBT having the same chip area, the configuration of FIG. 1 of the present invention increases the control current and reduces the conduction loss. I do. As a result, the conversion efficiency is improved.
【0027】図2は、本発明の第2の実施例に係る半導
体スイッチの回路図であり、図1と共通する要素には同
一の符号が付されている。本発明の第2の実施例の半導
体スイッチは、本発明の第1の実施例のIGBT1,2
のゲート制御回路5,6としてフォトダイオードアレイ
を使用した例である。すなわち、IGBT1,2の各ゲ
ート電極をそれぞれバイアスするフォトダイオードアレ
イ5a,6aが設けられ、このフォトダイオードアレイ
5a,6aに抵抗5b,6bがそれぞれ並列接続されて
いる。さらに、フォトダイオードアレイ5a,6aに光
を照射するためのLED(発光ダイオード)7が入力端
子8,9の間に接続されている。この構成の半導体スイ
ッチによれば、LED7の入力端子8,9間に電流を流
して、LED7を発光させ、フォトダイオードアレイ5
a,6aに交互又は同時に光を照射すれば、フォトダイ
オードアレイ5a,6aが交互又は同時に光起電力を発
生する。この電圧により、IGBT1,2の各ゲート電
極が交互又は同時にバイアスされ、出力端子3,4間が
上記第1の実施例と同様にオン状態となる。このように
本発明の第2の実施例では、入力側と出力側とが光結合
されているだけで電気的には絶縁されているため、パワ
ー系(主電力系)のノイズとゲート制御回路系のノイズ
とが分離されているので、安定なスイッチング動作が可
能となる。さらに、ゲート制御回路における電力損失は
ほとんどなく極めて交換効率の高い交流・直流兼用の半
導体スイッチが実現される。FIG. 2 is a circuit diagram of a semiconductor switch according to a second embodiment of the present invention. Elements common to FIG. 1 are denoted by the same reference numerals. The semiconductor switch according to the second embodiment of the present invention includes the IGBTs 1 and 2 according to the first embodiment of the present invention.
This is an example in which a photodiode array is used as the gate control circuits 5, 6. That is, photodiode arrays 5a and 6a for biasing the respective gate electrodes of the IGBTs 1 and 2 are provided, and resistors 5b and 6b are connected in parallel to the photodiode arrays 5a and 6a, respectively. Further, an LED (light emitting diode) 7 for irradiating the photodiode arrays 5 a and 6 a with light is connected between the input terminals 8 and 9. According to the semiconductor switch having this configuration, a current flows between the input terminals 8 and 9 of the LED 7 to cause the LED 7 to emit light and the photodiode array 5 to emit light.
When the light is radiated alternately or simultaneously to the light emitting elements a and 6a, the photodiode arrays 5a and 6a generate the photovoltaic power alternately or simultaneously. The gate electrodes of the IGBTs 1 and 2 are alternately or simultaneously biased by this voltage, and the output terminals 3 and 4 are turned on similarly to the first embodiment. As described above, in the second embodiment of the present invention, since the input side and the output side are only optically coupled and are electrically insulated, noise in the power system (main power system) and the gate control circuit Since the system noise is separated, a stable switching operation can be performed. Further, a semiconductor switch for both AC and DC with extremely high exchange efficiency with little power loss in the gate control circuit is realized.
【0028】図3は、本発明の第1または第2実施例の
半導体スイッチの構成要素であるIGBT1,2の各チ
ップを高耐圧化するための構造を示したものである。図
3に示すように本発明の第1または第2の実施例のIG
BTチップは不純物密度5×1012〜2×1014cm-3
のn- 基板11を有し、そのn- 基板11の裏面全面に
は不純物密度5×1018〜2×1019cm-3のp+ 拡散
層(p+ 型アノード層)12が形成され、さらにチップ
側面にもアイソレーション拡散(素子分離拡散)法によ
ってp+ 拡散層12が形成されている。また、n- 基板
11内のチップ表面側には不純物密度5×1015〜2×
1017cm-3のp型ベース層13が形成され、p型ベー
ス層13内のチップ表面側には一対の不純物密度5×1
018〜2×1021cm-3のn+ エミッタ層14が形成さ
れている。また、チップ表面の両サイドに各々現れたp
+ 拡散層12、n- 基板11、p型ベース層13、及び
n+ エミッタ層14に亘るチップ表面上にSiO2 膜1
5がそれぞれ形成されており、該各SiO2 膜15内に
はそれぞれポリシリコン膜からなるゲート電極16が形
成されている。すなわち、ゲート電極16は、p型ベー
ス層13に対応するチップ表面上に設けられ、その周囲
をゲート酸化膜等のSiO2 膜15によってチップ表面
側から絶縁した状態の絶縁ゲート構造を成している。な
おゲート電極16はWやTi等の高融点金属、あるいは
WSi2 ,TiSi2 ,MoSi2 等のシリサイド膜も
しくはポリサイド膜でもよい。そして、SiO2 膜15
を覆うようにして、p型ベース層13及びn+ エミッタ
層14に対応するチップ表面中央部にはAl,Ti/A
l,Al−Si等のエミッタ電極17が形成され、また
チップ裏面側のp+ 拡散層12にはTi/Al,W,あ
るいはMo等のコレクタ電極18が形成されている。さ
らに、ゲート電極16、エミッタ電極17及びコレクタ
電極18にはそれぞれゲート端子16A、エミッタ端子
17A及びコレクタ端子18Aが接続されている。この
ように構成される本実施例のIGBTチップは、ゲート
電極16にバイアス電圧が印加され、このバイアス電圧
が閾値レベルを越えたときにp型ベース層13に電界が
生じ、その結果、p型ベース層13の表面にチャンネル
が誘起されるものである。さらに、コレクタを負にしエ
ミッタを正にした逆耐圧時においては、p+ 拡散層12
がn- 基板11に対して負バイアスとなり、n- 基板1
1とp+ 拡散層12との間で寄生ダイオードが逆方向接
続された状態となる。これにより、チップの逆耐圧が向
上する。FIG. 3 shows a structure for increasing the breakdown voltage of each of the chips of the IGBTs 1 and 2 which are components of the semiconductor switch according to the first or second embodiment of the present invention. As shown in FIG. 3, the IG of the first or second embodiment of the present invention
The BT chip has an impurity density of 5 × 10 12 to 2 × 10 14 cm -3
Has a substrate 11, the n - - for n on the entire back surface of the substrate 11 p + diffusion layer of an impurity density 5 × 10 18 ~2 × 10 19 cm -3 (p + -type anode layer) 12 are formed, Further, ap + diffusion layer 12 is also formed on the side surface of the chip by an isolation diffusion (element isolation diffusion) method. The impurity density of 5 × 10 15 to 2 × is set on the chip surface side in the n − substrate 11.
A p-type base layer 13 of 10 17 cm -3 is formed, and a pair of impurity densities of 5 × 1 is formed on the chip surface side in the p-type base layer 13.
An n + emitter layer 14 of 0 18 to 2 × 10 21 cm −3 is formed. In addition, p appears on both sides of the chip surface.
SiO 2 film 1 on the chip surface over the + diffusion layer 12, the n − substrate 11, the p-type base layer 13, and the n + emitter layer 14.
5 are formed, and a gate electrode 16 made of a polysilicon film is formed in each of the SiO 2 films 15. That is, the gate electrode 16 is provided on the chip surface corresponding to the p-type base layer 13, and forms an insulated gate structure in which the periphery thereof is insulated from the chip surface side by the SiO 2 film 15 such as a gate oxide film. I have. The gate electrode 16 may be a refractory metal such as W or Ti, or a silicide film or a polycide film such as WSi 2 , TiSi 2 or MoSi 2 . Then, the SiO 2 film 15
And Al, Ti / A at the center of the chip surface corresponding to the p-type base layer 13 and the n + emitter layer 14.
An emitter electrode 17 of 1, Al-Si or the like is formed, and a collector electrode 18 of Ti / Al, W, or Mo is formed on the p + diffusion layer 12 on the back surface of the chip. Further, a gate terminal 16A, an emitter terminal 17A, and a collector terminal 18A are connected to the gate electrode 16, the emitter electrode 17, and the collector electrode 18, respectively. In the IGBT chip of this embodiment thus configured, a bias voltage is applied to the gate electrode 16, and when the bias voltage exceeds a threshold level, an electric field is generated in the p-type base layer 13, and as a result, the p-type A channel is induced on the surface of the base layer 13. Further, at the time of reverse withstand voltage when the collector is negative and the emitter is positive, the p + diffusion layer 12
Becomes a negative bias with respect to the n − substrate 11, and the n − substrate 1
Parasitic diode is connected in the reverse direction between 1 and p + diffusion layer 12. Thereby, the reverse breakdown voltage of the chip is improved.
【0029】図4(a)〜(e)は、図3に示したIG
BTチップの製造方法を示す工程図である。まず、図4
(a)に示すように予め用意された厚さ150〜450
μm,不純物密度5×1012〜2×1014cm-3のn-
基板11の表面及び裏面に厚さ400〜700nmのS
iO2 膜15を熱酸化法等により成膜しておき、次に図
4(b)に示すようにn- 基板11の側面全体にボロン
(B),アルミニウム(Al)あるいはガリウム(G
a)等の不純物を用いたアイソレーション拡散法により
不純物密度1×1017〜5×1018cm-3のp+ 拡散層
12を形成する。続いて、図4(c)に示すようにn-
基板11の裏面に深く,たとえば20μm〜50μm,
不純物密度2×1018〜2×1019cm-3のボロン等の
不純物の拡散を行い、p型アノード層12を形成した
後、先に拡散用マスクとして用いたSiO2 膜15を除
去し、新たにゲート酸化膜となる50〜100nmのS
iO2膜15を熱酸化法等によりn- 基板11の表面側
に形成し、その上に厚さ350〜500nmのポリシリ
コン膜19を成膜し、その中央部に窓を形成し、その窓
を通してn- 基板11の表面側の中に不純物1×1015
〜5×1017cm-3,深さ10〜30μmでボロン等の
不純物の拡散を行ってp型ベース層13を形成する。次
に、図4(d)に示すようにゲート電極16となる部分
のポリシリコン層を残して、厚さ350〜500nmの
新たなSiO2 膜15をn- 基板11の表面上に形成し
た後、p型ベース層13上のSiO2 膜15の中央部分
近傍に2つの拡散窓を形成する。そして、この2つの拡
散窓を通してp型ベース層13の中に深さ0.5〜5μ
m,不純物密度5×1018〜1×1021cm-3の砒素等
の不純物の拡散を行ってn+ エミッタ層14を形成す
る。いわゆる二重拡散技術によりp型ベース層13の内
にn+ エミッタ層14を形成するのである。その後、図
4(e)に示すように、n- 基板11の表面上に新たに
厚さ350〜500nmSiO2 膜15AをCVD法等
により形成し、そして、SiO2 層15A中に新たに形
成されたコンタクトホールを介してp型ベース層13及
びn+ エミッタ層14に対応するn- 基板11の表面中
央部の上に厚さ0.5〜3μmのAl,Ti/Al,A
l−Si等の金属のエミッタ電極17を形成し、またチ
ップ裏面側のp+ 拡散層12にAl,Ti/Al,W,
あるいはMo等のコレクタ電極18を形成すれば、図3
に示す構造のIGBTチップが得られる。FIGS. 4A to 4E illustrate the IG shown in FIG.
It is a flowchart showing the manufacturing method of the BT chip. First, FIG.
(A) thickness 150 to 450 prepared in advance
μm, n − with an impurity density of 5 × 10 12 to 2 × 10 14 cm -3
400 to 700 nm thick S on the front and back surfaces of the substrate 11
An iO 2 film 15 is formed by a thermal oxidation method or the like, and then boron (B), aluminum (Al) or gallium (G) is formed on the entire side surface of the n − substrate 11 as shown in FIG.
The p + diffusion layer 12 having an impurity density of 1 × 10 17 to 5 × 10 18 cm −3 is formed by an isolation diffusion method using an impurity such as a). Subsequently, as shown in FIG. 4 (c) n -
Deep on the back surface of the substrate 11, for example, 20 μm to 50 μm,
After diffusing impurities such as boron having an impurity density of 2 × 10 18 to 2 × 10 19 cm −3 to form the p-type anode layer 12, the SiO 2 film 15 previously used as a diffusion mask is removed. 50 to 100 nm of S to become a new gate oxide film
An iO 2 film 15 is formed on the surface of the n − substrate 11 by a thermal oxidation method or the like, a polysilicon film 19 having a thickness of 350 to 500 nm is formed thereon, and a window is formed at the center thereof. 1 × 10 15 in the surface side of n − substrate 11 through
The p-type base layer 13 is formed by diffusing impurities such as boron at a depth of about 5 × 10 17 cm −3 and a depth of 10 to 30 μm. Next, as shown in FIG. 4D, a new SiO 2 film 15 having a thickness of 350 to 500 nm is formed on the surface of the n − substrate 11 while leaving a portion of the polysilicon layer to be the gate electrode 16. , Two diffusion windows are formed near the central portion of the SiO 2 film 15 on the p-type base layer 13. Then, through these two diffusion windows, a depth of 0.5 to 5 μm is formed in the p-type base layer 13.
The n + emitter layer 14 is formed by diffusing impurities such as arsenic having an impurity density of 5 × 10 18 to 1 × 10 21 cm -3 . The n + emitter layer 14 is formed in the p-type base layer 13 by a so-called double diffusion technique. Thereafter, as shown in FIG. 4E, a new SiO 2 film 15A having a thickness of 350 to 500 nm is formed on the surface of the n − substrate 11 by a CVD method or the like, and is newly formed in the SiO 2 layer 15A. Al, Ti / Al, A having a thickness of 0.5 to 3 μm are formed on the central portion of the surface of the n − substrate 11 corresponding to the p-type base layer 13 and the n + emitter layer 14 through the contact hole.
forming a metal emitter electrode 17, such as l-Si, also Al to the p + diffusion layer 12 of the chip backside, Ti / Al, W,
Alternatively, if a collector electrode 18 of Mo or the like is formed, FIG.
An IGBT chip having the structure shown in FIG.
【0030】図5(a)〜(e)は、本発明の第1また
は第2の実施例に用いる、他の構造のIGBTチップの
製造方法を示す工程図である。図5(a)〜(e)に示
すIGBTチップは、逆耐圧を向上させるためにアイソ
レーション拡散法を用いた場合の他の例を示すものであ
る。まず、不純物密度1×1018〜3×1018cm-3,
厚さ150〜300μmのp+ 基板21上に不純物密度
5×1012cm-3〜2×1014cm-3,厚さ50〜15
0μmのn- エピタキシャル層22を図5(a)に示す
ように形成する。次にそのn- エピタキシャル層22の
表面上に熱酸化法等により厚さ400nm〜700nm
のSiO2 膜23を成膜し、図5(b)に示すようにn
- エピタキシャル層22の側面全体にアイソレーション
拡散法によりp+ 拡散層24を形成する。その後、前述
した図4(c)と同様の方法を用いて、厚さ50〜10
0nmのゲート酸化膜を形成し、その上にポリシリコン
膜30をCVD法等により形成し、図5(c)に示すよ
うにn- エピタキシャル層22内にp型ベース層25を
形成すると共に、図5(d)に示すようにそのp型ベー
ス層25内にn+ エミッタ層26を形成し、さらに、厚
さ350〜500nmのSiO2 層23Aをn- エピタ
キシャル層22の上にCVD法等により形成する。そし
て、SiO2 層23A中のコンタクトホールを介してエ
ミッタ電極28を形成し、またチップ裏面側のp+ 基板
21にコレクタ電極29を形成すれば、図5(e)に示
す構造のIGBTチップが得られる。FIGS. 5A to 5E are process diagrams showing a method of manufacturing an IGBT chip having another structure used in the first or second embodiment of the present invention. The IGBT chips shown in FIGS. 5A to 5E show another example in which the isolation diffusion method is used to improve the reverse breakdown voltage. First, an impurity density of 1 × 10 18 to 3 × 10 18 cm −3 ,
An impurity density of 5 × 10 12 cm −3 to 2 × 10 14 cm −3 and a thickness of 50 to 15 on a p + substrate 21 having a thickness of 150 to 300 μm.
A 0 μm n − epitaxial layer 22 is formed as shown in FIG. Next, a thickness of 400 nm to 700 nm is formed on the surface of the n - epitaxial layer 22 by a thermal oxidation method or the like.
The SiO 2 film 23 is formed as shown in FIG.
A p + diffusion layer 24 is formed on the entire side surface of the epitaxial layer 22 by the isolation diffusion method; Thereafter, using the same method as that of FIG.
A 0 nm gate oxide film is formed, a polysilicon film 30 is formed thereon by a CVD method or the like, and a p-type base layer 25 is formed in the n − epitaxial layer 22 as shown in FIG. As shown in FIG. 5D, an n + emitter layer 26 is formed in the p-type base layer 25, and a SiO 2 layer 23A having a thickness of 350 to 500 nm is formed on the n − epitaxial layer 22 by a CVD method or the like. Is formed. Then, if an emitter electrode 28 is formed through a contact hole in the SiO 2 layer 23A and a collector electrode 29 is formed on the p + substrate 21 on the back surface of the chip, an IGBT chip having the structure shown in FIG. can get.
【0031】また、逆耐圧を向上させるためには、上記
図4(a)〜(e),および図5(a)〜(e)に示し
たアイソレーション拡散法を用いて製造するほか、例え
ば以下に示すようなグラスパッシベーション法を用いて
IGBTチップを製造してもよい。すなわち、図6
(a)〜(e)は、本発明の第1または第2の実施例に
用いるさらに他の構造のIGBTチップの製造方法を示
す工程図である。まず、図6(a)に示すような予め用
意された不純物密度3×1012〜1×1014cm-3,厚
さ250〜600μmのn- 基板31の裏面側に図6
(b)に示すように拡散深さ30〜50μmのp+ 型ア
ノード層32を形成すると共に、n- 基板31の表面側
に図4(c),図5(c)と同様の方法で、SiO2 膜
33およびポリシリコン層37を成膜して前記n- 基板
31内にp型ベース層34を形成すると共に、そのp型
ベース層34内にn+ エミッタ層35を形成し、さら
に、SiO2 膜33中にポリシリコン層からなるゲート
電極37を図6(b)に示すように形成する。その後、
n- 基板31の表面及び裏面側に新たにSiO2 膜33
をCVD法等を用いて成膜した後、n- 基板31の表面
側及び裏面側の周辺部に対してその側面中央部分を残す
ような形で図6(c)に示すようなエッチング処理を施
す。さらに、図6(d)に示すようにエッチングされた
n- 基板31の表面側及び裏面側の傾斜側面部に対して
グラスパッシベーション法を用いてガラス層36を被着
する。そして、n- 基板31の表面側のガラス層36お
よび裏面側のガラス層36上にSiO2 膜33Aを成膜
する。その後、n- 基板31の表面側にエミッタ電極3
8を形成し、またチップ裏面側のp+ 型アノード層32
にコレクタ電極39を形成すれば、図6(e)に示す構
造のIGBTチップが得られる。なお、グラスパッシベ
ーションのかわりにSIPOS(Semi Insulating Poly
-Silicon)や、SinSiN(Semi Insulating Silico
n Nitride )等を用いてもよい。Further, in order to improve the reverse breakdown voltage, in addition to using the isolation diffusion method shown in FIGS. 4 (a) to 4 (e) and 5 (a) to 5 (e), for example, An IGBT chip may be manufactured using a glass passivation method as described below. That is, FIG.
(A)-(e) is process drawing which shows the manufacturing method of the IGBT chip of further another structure used for the 1st or 2nd Example of this invention. First, as shown in FIG. 6A, the n - substrate 31 having an impurity density of 3 × 10 12 to 1 × 10 14 cm -3 and a thickness of 250 to 600 μm prepared in advance as shown in FIG.
As shown in FIG. 4B, a p + -type anode layer 32 having a diffusion depth of 30 to 50 μm is formed, and a surface of the n − substrate 31 is formed in the same manner as in FIGS. 4C and 5C. Forming a SiO 2 film 33 and a polysilicon layer 37 to form a p-type base layer 34 in the n − substrate 31 and forming an n + emitter layer 35 in the p-type base layer 34; A gate electrode 37 made of a polysilicon layer is formed in the SiO 2 film 33 as shown in FIG. afterwards,
A new SiO 2 film 33 is formed on the front and back sides of the n − substrate 31.
After forming by CVD or the like, n - the etching process as shown in FIG. 6 (c) in a manner to leave the side surface center portion to the peripheral portion of the first surface and the second surface of the substrate 31 Apply. Further, as shown in FIG. 6 (d), a glass layer 36 is applied to the inclined side surfaces on the front side and the back side of the etched n − substrate 31 by using the glass passivation method. Then, an SiO 2 film 33A is formed on the glass layer 36 on the front side and the glass layer 36 on the back side of the n − substrate 31. Thereafter, the emitter electrode 3 is formed on the surface side of the n − substrate 31.
8 and the p + -type anode layer 32 on the back side of the chip.
If the collector electrode 39 is formed on the IGBT chip, an IGBT chip having the structure shown in FIG. In addition, instead of glass passivation, SIPOS (Semi Insulating Poly
-Silicon) and SinSiN (Semi Insulating Silico)
n Nitride) may be used.
【0032】図1および図2に示した本発明の第1およ
び第2の実施例に示した双方向性半導体スイッチはアル
ミナ(Al2 O3 )や窒化アルミ(AlN)等のセラミ
ック基板や絶縁金属基板(Insulated Metal Substrate
)等あるいは各種リードフレームの上に、図3,図4
(e),図5(e)および図6(e)に示したIGBT
1,2,やゲート制御回路5,6等の構成要素をハンダ
付け等により実装して、いわゆるパワーモジュール(Po
wer Module)やパワーハイブリッドIC(HybridIntegr
ated Circuit )等のパッケージとすればよい。The bidirectional semiconductor switch shown in the first and second embodiments of the present invention shown in FIGS. 1 and 2 is a ceramic substrate such as alumina (Al 2 O 3 ) or aluminum nitride (AlN) or an insulating substrate. Insulated Metal Substrate
3) and 4) on a lead frame or the like.
(E), IGBT shown in FIG. 5 (e) and FIG. 6 (e)
The components such as 1, 2, and the gate control circuits 5, 6 are mounted by soldering or the like, and a so-called power module (Po
wer Module) and power hybrid IC (HybridIntegr)
ated Circuit).
【0033】そのようなパッケージの一例として、図7
に本発明の第3の実施例を示す。図7(a)は図7
(a)のI−I線に沿った模式断面図である。IGBT
1,2はリードフレーム4,3の上にそれぞれマウント
されている。フォトダイオードアレイ5a,6aと抵抗
5b,6bとが集積化された半導体チップ651がリー
ドフレーム902の上にマウントされている。GaAs
LEDもしくはGaAs/AlGaAsヘテロ接合LE
D等の発光素子7がリードフレーム8にマウントされて
いる。LEDの他方の電極はリードフレーム9に接続さ
れたボンディングワイヤ937に接続されている。LE
D7とフォトダイオードアレイ5a,6aの集積化され
た半導体チップ651は透明ゴム又はゲル状のシリコー
ン樹脂901でモールドされ、LED7の光がモールド
パッケージ991との界面で反射され、有効にフォトダ
イオードアレイ5a,6aに達するようにされている。
フォトダイオードアレイ5aのカソードボンディングパ
ッド527とIGBT1のエミッタボンディングパッド
177とはボンディングワイヤ932で、アノードボン
ディングパッド528とゲートボンディングパッド16
8とはボンディングワイヤ931とで接続されている。
またフォトダイオードアレイ6aのカソードボンディン
グパッド517,アノードボンディングパッド518は
それぞれ、IGBT2のエミッタボンディングパッド1
79,ゲートボンディングパッド169に、ボンディン
グワイヤ934,933で接続されている。IGBT1
のエミッタボンディングパッド176はボンディングワ
イヤ936でリードフレーム3に接続され、IGBT1
のエミッタとIGBT2のコレクタが接続されている。
またIGBT2のエミッタボンディングパッド178と
リードフレーム4とがボンディングワイヤ935で接続
され、IGBT2のエミッタとIGBT1のコレクタが
接続されている。ボンディングワイヤ931〜936は
たとえば100〜650μmφのAl線又はAu線等を
用いればよい。FIG. 7 shows an example of such a package.
FIG. 9 shows a third embodiment of the present invention. FIG. 7A shows FIG.
FIG. 3A is a schematic cross-sectional view taken along the line II of FIG. IGBT
Reference numerals 1 and 2 are mounted on lead frames 4 and 3, respectively. A semiconductor chip 651 in which photodiode arrays 5a and 6a and resistors 5b and 6b are integrated is mounted on a lead frame 902. GaAs
LED or GaAs / AlGaAs heterojunction LE
A light emitting element 7 such as D is mounted on the lead frame 8. The other electrode of the LED is connected to a bonding wire 937 connected to the lead frame 9. LE
The semiconductor chip 651 in which the D7 and the photodiode arrays 5a and 6a are integrated is molded with a transparent rubber or gel-like silicone resin 901 and the light of the LED 7 is reflected at the interface with the mold package 991 and effectively the photodiode array 5a. , 6a.
The cathode bonding pad 527 of the photodiode array 5a and the emitter bonding pad 177 of the IGBT1 are connected by bonding wires 932, and the anode bonding pad 528 and the gate bonding pad 16 are connected.
8 is connected to a bonding wire 931.
The cathode bonding pad 517 and the anode bonding pad 518 of the photodiode array 6a are respectively connected to the emitter bonding pad 1 of the IGBT2.
79 and a gate bonding pad 169 by bonding wires 934 and 933. IGBT1
Of the IGBT 1 is connected to the lead frame 3 by a bonding wire 936.
And the collector of the IGBT 2 are connected.
The emitter bonding pad 178 of the IGBT2 and the lead frame 4 are connected by a bonding wire 935, and the emitter of the IGBT2 and the collector of the IGBT1 are connected. As the bonding wires 931 to 936, for example, an Al wire or an Au wire of 100 to 650 μmφ may be used.
【0034】図8(a)は本発明の第3の実施例に用い
たフォトダイオードアレイ5a,6aを集積化した半導
体チップ651の断面図で図8(b)はその等価回路を
示す。いわゆる絶縁分離(DI:Dielectric Isolatio
n)によりn型カソード領域514,524、p型アノ
ード領域512,522からなるフォトダイオードを分
離した構造のフォトダイオードアレイの模式的な断面図
である。図8(a)でフォトダイオードアレイ6aはn
型カソード領域514、p型アノード領域512からな
るフォトダイオードで構成され、フォトダイオードアレ
イ5aはn型カソード領域524、p型アノード領域5
22からなるフォトダイオードで構成されている。各フ
ォトダイオードは酸化膜15の上に形成されたAl配線
536で相互に接続されている。またAl配線537
は、図7(a)に示したフォトダイオードアレイ6aの
カソードボンディングパッド517に接続され、Al配
線538は、アノードボンディングパッド518に接続
されている。同様にAl配線547,548は図7
(a)に示したフォトダイオードアレイ5aのカソード
ボンディングパッド527、アノードボンディングパッ
ド528にそれぞれ接続されている。図8(a)におい
て半導体基板651はp型でもn型でもよい。各フォト
ダイオードは酸化膜615およびポリシリコン616で
分離されている。図8(a)の構造はたとえば、シリコ
ン直接接合(SDB:Silicon Direct Bonding)法など
を用いてシリコン基板651とカソード領域となるn層
514,524の間に酸化膜615をはさんだSOIウ
ェハを用いて製造すればよい。すなわち、このSOIウ
ェハのn層514,524の表面から酸化膜615に達
する溝をRIE法やECRイオンエッチング法等あるい
はKOH等を用いたウェットエッチング法等のエッチン
グにより形成し、その表面にさらに0.5〜2μmの酸
化膜を熱酸化等の手法により形成し、さらにその酸化膜
の表面に、溝を埋めるようにポリシリコン616を減圧
CVD法等により堆積すれば図8(a)の絶縁分離領域
が形成できる。このポリシリコン616の堆積後、表面
に凹凸が生じフォトリソグラフィー上で問題となる場合
にはSOIウェハの表面をポリッシングし、図8(a)
に示すようにn層514,524の表面と、ポリシリコ
ン616の表面とが同一平面になるようにしてから、p
型アノード層512,522の拡散工程等を行なえばよ
い。図8(a)の各フォトダイオードアレイ5a,6a
は、各3個のフォトダイオードで構成された場合を示し
ているが、これは図示の都合上の一例であって、フォト
ダイオードの数はIGBTの特性に合わせて選定すれば
よい。たとえば、シリコンフォトダイオードを16個直
列接続すれば約8Vのゲート制御電圧を得ることができ
る。なお抵抗5b,6bは図8(a)では図示を省略し
ているが、ポリシリコン層を用いた抵抗体、あるいはn
型シリコン中にp型シリコンを拡散した抵抗体等を半導
体チップ651上に形成すればよい。FIG. 8A is a sectional view of a semiconductor chip 651 in which the photodiode arrays 5a and 6a used in the third embodiment of the present invention are integrated, and FIG. 8B shows an equivalent circuit thereof. So-called insulation isolation (DI)
FIG. 11 is a schematic cross-sectional view of a photodiode array having a structure in which photodiodes including n-type cathode regions 514 and 524 and p-type anode regions 512 and 522 are separated by n). In FIG. 8A, the photodiode array 6a is n
The photodiode array 5a includes an n-type cathode region 524, a p-type anode region 5 and a p-type anode region 512.
22. Each photodiode is connected to each other by an Al wiring 536 formed on the oxide film 15. Al wiring 537
Is connected to the cathode bonding pad 517 of the photodiode array 6a shown in FIG. 7A, and the Al wiring 538 is connected to the anode bonding pad 518. Similarly, Al wirings 547 and 548 are shown in FIG.
(A) are connected to the cathode bonding pad 527 and the anode bonding pad 528 of the photodiode array 5a, respectively. In FIG. 8A, the semiconductor substrate 651 may be p-type or n-type. Each photodiode is separated by an oxide film 615 and polysilicon 616. The structure in FIG. 8A is, for example, a SOI wafer having an oxide film 615 interposed between a silicon substrate 651 and n layers 514 and 524 serving as cathode regions by using a silicon direct bonding (SDB) method or the like. What is necessary is just to manufacture using it. That is, a groove reaching the oxide film 615 from the surface of the n-layers 514, 524 of this SOI wafer is formed by etching such as RIE, ECR ion etching, or wet etching using KOH or the like, and a further 0% is formed on the surface. An oxide film of 0.5 to 2 μm is formed by a method such as thermal oxidation, and polysilicon 616 is deposited on the surface of the oxide film by a low pressure CVD method or the like so as to fill the grooves. An area can be formed. After the deposition of the polysilicon 616, if unevenness occurs on the surface and causes a problem in photolithography, the surface of the SOI wafer is polished, and FIG.
After the surfaces of the n-layers 514 and 524 and the surface of the polysilicon 616 are made coplanar as shown in FIG.
The diffusion step of the mold anode layers 512 and 522 may be performed. Each of the photodiode arrays 5a and 6a shown in FIG.
Shows a case where each of the photodiodes is constituted by three photodiodes. However, this is an example for convenience of illustration, and the number of photodiodes may be selected according to the characteristics of the IGBT. For example, if 16 silicon photodiodes are connected in series, a gate control voltage of about 8 V can be obtained. Although the resistors 5b and 6b are not shown in FIG. 8A, a resistor using a polysilicon layer or n
A resistor or the like in which p-type silicon is diffused in type silicon may be formed on the semiconductor chip 651.
【0035】図9(a)は本発明の第4の実施例に係る
双方向性半導体スイッチの平面図で、図9(b)はその
模式断面図である。本発明の第3の実施例と異なる点
は、フォトダイオードアレイ6aが半導体チップ652
上に形成され、フォトダイオードアレイ5aが半導体チ
ップ653上に形成されている点である。したがって、
半導体チップ652はリードフレーム904上に、半導
体チップ653はリードフレーム903上に形成されて
いる。半導体チップ652,653,LED7が透明ゴ
ム又はゲル状のシリコーン樹脂901でモールドされ、
LED7の光がフォトダイオードアレイ5a,6aに有
効に照射されるように構成されている点等は本発明の第
3の実施例と同様であり説明を省略する。FIG. 9A is a plan view of a bidirectional semiconductor switch according to a fourth embodiment of the present invention, and FIG. 9B is a schematic sectional view thereof. The difference from the third embodiment of the present invention is that the photodiode array 6a is
This is the point that the photodiode array 5a is formed on the semiconductor chip 653. Therefore,
The semiconductor chip 652 is formed on the lead frame 904, and the semiconductor chip 653 is formed on the lead frame 903. The semiconductor chips 652, 653, and the LED 7 are molded with a transparent rubber or gel-like silicone resin 901;
The point that the light of the LED 7 is effectively irradiated to the photodiode arrays 5a and 6a is the same as the third embodiment of the present invention, and the description is omitted.
【0036】図10(a)は本発明の第5の実施例に係
る双方向性半導体スイッチの平面図で10(b)はその
断面図で、LEDを2個用いてIGBTを駆動してい
る。すなわち、本発明の第5の実施例においてはフォト
ダイオードアレイ6aが形成された半導体チップ652
はLED71により照射され、フォトダイオードアレイ
5aが形成された半導体チップ653はLED72によ
り照射されるように構成されている。LED71はリー
ドフレーム8上にマウントされ、LED72はリードフ
レーム908上に形成されている。本発明の第5の実施
例においてはIGBT1およびIGBT2のゲートを独
立に制御することも、同時に制御することも可能で、回
路応用上の汎用性が増大する。FIG. 10A is a plan view of a bidirectional semiconductor switch according to a fifth embodiment of the present invention, and FIG. 10B is a cross-sectional view of the same, in which an IGBT is driven by using two LEDs. . That is, in the fifth embodiment of the present invention, the semiconductor chip 652 on which the photodiode array 6a is formed
Is irradiated by the LED 71, and the semiconductor chip 653 on which the photodiode array 5 a is formed is irradiated by the LED 72. The LED 71 is mounted on the lead frame 8, and the LED 72 is formed on the lead frame 908. In the fifth embodiment of the present invention, the gates of IGBT1 and IGBT2 can be controlled independently or simultaneously, which increases the versatility in circuit application.
【0037】図11(a)は本発明の第6の実施例に係
る双方向性半導体スイッチの平面図で図11(b)はそ
の模式断面図である。本発明の第6の実施例においては
LED7とフォトダイオードアレイ5a,6aおよび抵
抗5b,6bが集積化された半導体チップ651は透明
ゴム又はゲル状のシリコーン樹脂901中で対向するよ
うに配置され、LED7の光は直接フォトダイオードア
レイ5a,6aに入射するので高効率である。したがっ
て、LEDの出力およびLEDに入力するパワーは少な
くてよい。LED7はリードフレーム9にマウントさ
れ、このリードフレームに対向するように配置されたリ
ードフレーム905にフォトダイオードアレイ5a,6
a等が集積化された半導体チップ651がマウントされ
ている。FIG. 11A is a plan view of a bidirectional semiconductor switch according to a sixth embodiment of the present invention, and FIG. 11B is a schematic sectional view thereof. In the sixth embodiment of the present invention, the LED 7 and the semiconductor chip 651 on which the photodiode arrays 5a and 6a and the resistors 5b and 6b are integrated are disposed so as to face each other in a transparent rubber or gel silicone resin 901. Since the light of the LED 7 is directly incident on the photodiode arrays 5a and 6a, the efficiency is high. Therefore, the output of the LED and the power input to the LED may be small. The LED 7 is mounted on a lead frame 9, and the photodiode arrays 5 a and 6 are mounted on a lead frame 905 arranged so as to face the lead frame.
A semiconductor chip 651 on which a and the like are integrated is mounted.
【0038】図12は本発明の第7の実施例に係り、双
方向性半導体スイッチを構成するIGBT1,2,を同
一チップ上に集積化した、いわゆるワンチップ双方向性
半導体スイッチの断面構造の一部を示す。図13は図1
2の構造の一ユニットに対応する等価回路を示す図で、
nチャンネルIGBT91とpチャンネルIGBT92
が並列接続され、それぞれゲート制御回路95,96に
より端子3−4間の交流が制御されることを示す。図1
2においてn+ エミッタ層14,p型ベース層13,i
層211,p+ アノード層12によりnチャンネルIG
BT91が構成され、p+ エミッタ層141,n型ベー
ス層231,i層211,n+ アノード層221により
pチャンネルIGBT92が構成されている。nチャン
ネルIGBT91とpチャンネルIGBT92の共通ベ
ース領域となるi層211は不純物密度1×1011〜2
×1013cm-3程度のp--層又はn--層でもよい。この
領域は注入された電子又は正孔が高電界で加速されてい
わゆるドリフト走行する領域であるのでn--層,p
--層,i層のいずれであっても同様な動作となる。つま
り、n--層,p--層,i層はほぼ完全に空乏化した領域
としておけばよい。p型ベース層13の表面の一部には
ゲート酸化膜を介してポリシリコンゲート電極16がn
チャンネルIGBT91のゲート電極として形成され、
n型ベース層231の表面の一部には、ゲート酸化膜を
介してポリシリコンゲート電極161がpチャンネルI
GBT92のゲート電極として形成されている。平面図
を省略しているがポリシリコンゲート電極16とポリシ
リコンゲート電極161とは互いに独立となるような平
面パターンを有しており、それぞれゲート制御回路9
5,96によりドライブされる。ゲート電極16,16
1はポリシリコンのかわりにW,Mo,Ti,Co等の
高融点金属又はこれらのシリサイド、すなわちWS
i2,TiSi2 ,CoSi2 等あるいはさらにポリシ
リコンとの複合膜であるポリサイドでもよい。各IGB
T91,92は共通のエミッタ電極171,コレクタ電
極181を有している。図13の等価回路で明らかであ
ろうが、端子3から端子4方向へ電流が流れるときはn
チャンネルIGBTが電流を流し、端子4から端子3方
向へ電流が流れるときはpチャンネルIGBTが電流を
流すこととなる。ただし、これは等価回路上の議論であ
り、実際にはp+ アノード層12とn+アノード層22
1とはいわゆるコレクタショート構造として動作するの
でもう少し複雑な動作となる。すなわちnチャンネルI
GBT91のターンオフ時にはi層211のp+ アノー
ド層12の近傍に蓄積された電子はn+ アノード層22
1を介して引き抜かれ、IGBT92のターンオフ時に
はi層211のn+ アノード層221の近傍に蓄積され
た正孔はp+ アノード層12を介して引き抜かれるよう
な動作となる。したがって、ターンオフ時のテイル電流
の少ない高速スイッチングが可能となる。図21(d)
等に示したIGBTの構造の場合は、p+ アノード層1
32の前面に蓄積された電子はn- ベース層131中の
正孔と再結合して、消滅するまでテイル電流が流れるの
で高速ターンオフはできない。FIG. 12 is a sectional view of a so-called one-chip bidirectional semiconductor switch according to a seventh embodiment of the present invention, in which IGBTs 1, 2, constituting a bidirectional semiconductor switch are integrated on the same chip. Show some. FIG. 13 shows FIG.
2 is a diagram showing an equivalent circuit corresponding to one unit of the structure of FIG.
n-channel IGBT91 and p-channel IGBT92
Are connected in parallel, and the alternating current between the terminals 3-4 is controlled by the gate control circuits 95 and 96, respectively. FIG.
2, n + emitter layer 14, p-type base layer 13, i
N channel IG by layer 211 and p + anode layer 12
A BT 91 is configured, and a p-channel IGBT 92 is configured by the p + emitter layer 141, the n-type base layer 231, the i-layer 211, and the n + anode layer 221. The i-layer 211 serving as a common base region for the n-channel IGBT 91 and the p-channel IGBT 92 has an impurity density of 1 × 10 11 to 2
A p − layer or an n − layer of about × 10 13 cm −3 may be used. This region is a region which is injected electrons or holes are called drifting are accelerated by a high electric field n - layer, p
The same operation is performed for both the-layer and the i layer. That is, the n − layer, the p − layer, and the i layer may be almost completely depleted regions. A polysilicon gate electrode 16 is formed on a part of the surface of the p-type base layer 13 via a gate oxide film.
Formed as a gate electrode of the channel IGBT 91,
On a part of the surface of the n-type base layer 231, a polysilicon gate electrode 161 is provided with a p-channel I
It is formed as a gate electrode of the GBT 92. Although the plan view is omitted, the polysilicon gate electrode 16 and the polysilicon gate electrode 161 have plane patterns that are independent of each other, and the gate control circuit 9
Driven by 5,96. Gate electrodes 16, 16
Reference numeral 1 denotes a high-melting point metal such as W, Mo, Ti, or Co or a silicide thereof, ie, WS instead of polysilicon.
i 2, TiSi 2, may be a polycide is a composite film of CoSi 2 or the like, or even polysilicon. Each IGB
T91 and T92 have a common emitter electrode 171 and a collector electrode 181. As is apparent from the equivalent circuit of FIG. 13, when a current flows from the terminal 3 to the terminal 4, n
When a current flows in the channel IGBT and a current flows from the terminal 4 to the terminal 3, the p-channel IGBT flows the current. However, this is a discussion on an equivalent circuit, and in fact, the p + anode layer 12 and the n + anode layer 22
Since 1 operates as a so-called collector short structure, the operation becomes slightly more complicated. That is, n channel I
When the GBT 91 is turned off, the electrons accumulated near the p + anode layer 12 of the i layer 211 are converted to the n + anode layer 22.
1 and the holes accumulated near the n + anode layer 221 of the i-layer 211 are pulled out through the p + anode layer 12 when the IGBT 92 is turned off. Therefore, high-speed switching with a small tail current at the time of turn-off becomes possible. FIG. 21 (d)
For the structure of the IGBT shown in equal, p + anode layer 1
Electrons accumulated on the front surface of 32 recombine with holes in n − base layer 131 and a tail current flows until they disappear, so that high-speed turn-off cannot be performed.
【0039】なお、図12でp+ アノード層12相互の
間のピッチを電子の拡散長Ln =(Dn τn )1/2 の2
倍程度以下、n+ アノード層221相互のピッチを正孔
の拡散長Lp =(Dp τp )1/2 の2倍程度にすること
が望ましい。ここでDn ,Dp はそれぞれ電子および正
孔の拡散係数、τn ,τp はそれぞれ電子および正孔の
ライフタイムである。なお、図12は本発明の第7の実
施例のワンチップ双方向性半導体スイッチの断面図の一
部を示した図であり、実際にはnチャンネルIGBT9
1,pチャンネルIGBT92からなるユニットが多数
並列接続された、いわゆるマルチチャンネル構造になっ
ており、たとえばp型ベース層13とn型ベース層23
1とはi層211の表面に交互に繰り返して配置されて
いる。このようにマルチチャンネル構造とすることによ
り、大電流が制御可能となる。並列接続するユニットの
数は所望の電流に応じて選べばよいことはもちろんであ
り、場合によってはユニットの数は1でもよい。In FIG. 12, the pitch between the p + anode layers 12 is defined as the electron diffusion length L n = (D n τ n ) 1/2 .
It is desirable that the pitch between the n + anode layers 221 is about twice as large as the hole diffusion length L p = (D p τ p ) 1/2 . Here, D n and D p are the diffusion coefficients of electrons and holes, respectively, and τ n and τ p are the lifetimes of electrons and holes, respectively. FIG. 12 is a diagram showing a part of a cross-sectional view of a one-chip bidirectional semiconductor switch according to a seventh embodiment of the present invention.
It has a so-called multi-channel structure in which a number of units each composed of a 1, p-channel IGBT 92 are connected in parallel. For example, a p-type base layer 13 and an n-type base layer 23
1 is alternately and repeatedly arranged on the surface of the i-layer 211. With such a multi-channel structure, a large current can be controlled. Needless to say, the number of units connected in parallel may be selected according to a desired current. In some cases, the number of units may be one.
【0040】図14は本発明の第8の実施例に係り図1
2に示したワンチップ双方向性半導体スイッチをLED
で駆動する場合の等価回路である。すなわち図12のゲ
ート電極16に接続するゲート制御回路をフォトダイオ
ードアレイ85aと抵抗85bとで構成し、ゲート電極
161に接続するゲート制御回路をフォトダイオードア
レイ86aと抵抗86bとで構成している。さらに、フ
ォトダイオードアレイ85a,86bと光結合されたL
ED(発光ダイオード)7が入力端子8,9の間に接続
されている。この構成の半導体スイッチによれば、LE
D7の入力端子8,9間に電流を流すと、LED7が発
光し、フォトダイオードアレイ85a,86aに交互に
光を照射すればフォトダイオードアレイ85a,86a
が交互に光起電力を発生する。この電圧により、IGB
T91,92の各ゲート電極が交互にバイアスされ、出
力端子3,4間が上記第3の実施例の同様にオン状態と
なる。また、フォトダイオードアレイ85a,86aに
同時に光を照射して、IGBT91,92を同時にオン
状態としてもよい。このように本発明の第8の実施例で
は、第2〜第6の実施例と同様入力側と出力側とが光結
合されているだけで電気的には絶縁されているため、ゲ
ート制御回路における電力損失はほとんどなく極めて変
換効率の高い交流・直流兼用の半導体スイッチが実現さ
れる。FIG. 14 shows an eighth embodiment of the present invention.
LED one-way bidirectional semiconductor switch shown in 2
5 is an equivalent circuit when driven by. That is, the gate control circuit connected to the gate electrode 16 in FIG. 12 is constituted by the photodiode array 85a and the resistor 85b, and the gate control circuit connected to the gate electrode 161 is constituted by the photodiode array 86a and the resistor 86b. Further, L which is optically coupled to the photodiode arrays 85a and 86b.
An ED (light emitting diode) 7 is connected between the input terminals 8 and 9. According to the semiconductor switch having this configuration, LE
When a current flows between the input terminals 8 and 9 of the D7, the LED 7 emits light, and when the photodiodes 85a and 86a are alternately irradiated with light, the photodiode arrays 85a and 86a
Generate photovoltaic power alternately. With this voltage, IGB
The gate electrodes of T91 and T92 are alternately biased, and the output terminals 3 and 4 are turned on as in the third embodiment. Alternatively, the photodiode arrays 85a and 86a may be simultaneously irradiated with light, and the IGBTs 91 and 92 may be simultaneously turned on. As described above, in the eighth embodiment of the present invention, as in the second to sixth embodiments, the input side and the output side are only optically coupled and are electrically insulated. And a semiconductor switch for both AC and DC with extremely high conversion efficiency is realized.
【0041】なお、図13におけるゲート制御回路9
5,96,図14におけるフォトダイオードアレイ85
a,86a,抵抗85b,86b等も同一チップ上に集
積化して、いわゆるスマートパワーIC(SMART
POWER IC)としてもよく、また、ゲート制御回
路95,96等は別個にセラミック基板や種々のリード
フレーム上等に実装してハイブリッドIC等としてもよ
い。いずれの構造とするかは、制御する電力や製造コス
トに応じて適宜選べばよい。ハイブリットICの場合に
は図14に示したLED7の回路も組み込んでよいこと
はもちろんである。The gate control circuit 9 shown in FIG.
5, 96, photodiode array 85 in FIG.
a, 86a, resistors 85b, 86b, etc. are also integrated on the same chip to form a so-called smart power IC (SMART).
POWER IC), and the gate control circuits 95, 96, etc. may be separately mounted on a ceramic substrate, various lead frames, or the like to form a hybrid IC. Which structure to use may be appropriately selected depending on the power to be controlled and the manufacturing cost. Of course, in the case of a hybrid IC, the circuit of the LED 7 shown in FIG. 14 may be incorporated.
【0042】図15は本発明の第9の実施例に係わり、
いわゆるラテラルIGBT(LIGBT:Latera
l IGBT)でワンチップ双方向性半導体スイッチを
構成した場合の模式的断面図である。図15はnチャン
ネルLIGBTで図1,あるいは図2の等価回路に示し
た構造を実現したものである。すなわちp基板129上
に形成された各LIGBTのn- ベース層11がp+ 拡
散領域128により相互にpn接合分離されている。す
なわち、LIGBT1,LIGBT2はそれぞれn+ エ
ミッタ層14,p型ベース層13,n- ベース層11,
p+ アノード層12,エミッタ電極17,コレクタ電極
18,ゲート電極16とにより構成され、LIGBT1
のエミッタ電極17とLIGBT2のコレクタ電極18
とが共に端子4に接続され、LIGBT1のコレクタ電
極18とLIGBT2のエミッタ電極17とが端子3に
接続されている。図示は省略しているが、LIGBT1
のゲート電極16はゲート制御回路5に、LIGBT2
のゲート電極16はゲート制御回路6に接続されてい
る。これらのゲート制御回路5,6をも同一チップ上に
集積化してSMART POWER ICとするか、外
付けとしたハイブリッドICにするかは、取り扱う電
力、応用分野、製造コスト等に応じて選べばよい。図1
5の構成のワンチップ双方向性半導体スイッチによれ
ば、ゲート制御回路5,6によってLIGBT1,2が
それぞれドライブされ、出力端子3から出力端子4の方
向へ電流が流れるときにはLIGBT1が電流を流し、
逆に出力端子4から出力端子3の方向へ電流が流れると
きにはLIGBT2が電流を流すので、交流電流を制御
することができる。本発明の第9の実施例では、逆並列
接続したnチャンネルLIGBTで構成しているためオ
ン電圧を低く抑えることができ、同一チップ面積の各M
OSFETおよび各IGBTで構成した場合で比較すれ
ば、制御電流が増大し、導通ロスが減少する。また変換
効率が向上する。なお、LIGBT1をnチャンネルI
GBTとして、LIGBT2をpチャンネルIGBTと
して図13,あるいは図14の回路構成としてもよいこ
とはもちろんである。FIG. 15 relates to a ninth embodiment of the present invention.
So-called lateral IGBT (LIGBT: Latera)
1 (IGBT) is a schematic cross-sectional view when a one-chip bidirectional semiconductor switch is configured. FIG. 15 shows an n-channel LIGBT in which the structure shown in the equivalent circuit of FIG. 1 or FIG. 2 is realized. That is, the n − base layers 11 of the respective LIGBTs formed on the p substrate 129 are separated from each other by the pn junction by the p + diffusion region 128. That is, LIGBT1 and LIGBT2 are each composed of n + emitter layer 14, p-type base layer 13, n − base layer 11,
The LIGBT 1 includes a p + anode layer 12, an emitter electrode 17, a collector electrode 18, and a gate electrode 16.
Emitter electrode 17 and collector electrode 18 of LIGBT2
Are connected to the terminal 4, and the collector electrode 18 of the LIGBT 1 and the emitter electrode 17 of the LIGBT 2 are connected to the terminal 3. Although illustration is omitted, LIGBT1
The gate electrode 16 of the LIGBT2
Are connected to the gate control circuit 6. Whether these gate control circuits 5 and 6 are integrated on the same chip to form a SMART POWER IC or an external hybrid IC may be selected according to the power to be handled, application fields, manufacturing costs, and the like. . FIG.
According to the one-chip bidirectional semiconductor switch having the configuration of 5, the LIGBTs 1 and 2 are driven by the gate control circuits 5 and 6, respectively, and when the current flows from the output terminal 3 to the output terminal 4, the LIGBT 1 flows the current.
Conversely, when a current flows from the output terminal 4 to the output terminal 3, the LIGBT 2 flows the current, so that the AC current can be controlled. In the ninth embodiment of the present invention, since the ninth embodiment is configured by n-channel LIGBTs connected in anti-parallel, the on-voltage can be suppressed low, and each M of the same chip area
When compared in the case of the configuration using the OSFET and each IGBT, the control current increases and the conduction loss decreases. Further, the conversion efficiency is improved. Note that LIGBT1 is connected to n-channel I
As a GBT, it is needless to say that LIGBT2 may be a p-channel IGBT and the circuit configuration shown in FIG. 13 or FIG. 14 may be used.
【0043】図16は、本発明の第10の実施例に係
り、いわゆる絶縁分離(DI:Dielectric Isolation)
によりLIGBT1とLIGBT2とを相互に分離して
ワンチップ双方向性半導体スイッチを構成した場合の模
式的断面図である。図16において半導体基板629は
p型でもn型でもよい。各LIGBT1,2は酸化膜6
15およびポリシリコン616で分離されている点を除
けば本発明の第9の実施例と同様な構造である。図16
の構造はSDB法等を用いて作製された基板629とn
- 層11の間に酸化膜615をはさんだ構造のSOIウ
ェハを用いて製造すればよい。すなわち、このSOIウ
ェハのn- 層11の表面から酸化膜615に達する溝を
RIEやECRイオンエッチングあるいはKOHを用い
た異方性エッチング等のエッチング法により形成し、そ
の表面にさらに0.5〜2μmの酸化膜を熱酸化法等の
手法により形成し、さらにその酸化膜の表面に、溝を埋
めるようにポリシリコン616を減圧CVD法等により
堆積すれば図16の絶縁分離領域が形成できる。このポ
リシリコン616の堆積後、表面に凹凸が生じフォトリ
ソグラフィー上で問題となる場合にはSOIウェハの表
面をポリッシングし、図16に示すようにn- 層11の
表面と、ポリシリコン616の表面とが同一平面になる
ようにしてから、LIGBTのp型ベース層13の拡散
工程等を行なえばよい。図16では、LIGBT1のエ
ミッタ電極17とLIGBT2のコレクタ電極18とが
共に端子4に接続され、LIGBT1のコレクタ電極1
8とLIGBT2のエミッタ電極17とが端子3に接続
されている。図示は省略しているが、LIGBT1のゲ
ート電極16はゲート制御回路5に、LIGBT2のゲ
ート電極16はゲート制御回路6に接続されている。ま
た図2に示すようにフォトダイオードアレイ5a,5b
でゲート制御回路を構成してもよい。これらのゲート制
御回路5,6、フォトダイオードアレイ5a,5b等を
も同一チップ上に集積化してSMART POWER
ICとするか、外付けとしたハイブリッドIC、あるい
は図9〜図11に示したような樹脂モールドの構造にす
るかは、取り扱う電力、応用分野、製造コスト等に応じ
て選べばよい。図16の構成のワンチップ双方向性半導
体スイッチによれば、ゲート制御回路5,6によってL
IGBT1,2がそれぞれドライブされ、出力端子3か
ら出力端子4の方向へ電流が流れるときにはLIGBT
1が電流を流し、逆に出力端子4から出力端子3の方向
へ電流が流れるときにはLIGBT2が電流を流すの
で、交流電流を制御することができる。本発明の第10
の実施例では、逆並列接続したnチャンネルLIGBT
で構成しているためオン電圧を低く抑えることができ、
同一チップ面積の各MOSFETおよび各IGBTで構
成した場合で比較すれば、制御電流が増大し、導通ロス
が減少する。また変換効率が向上する。なお、LIGB
T1をnチャンネルIGBT1,LIGBT2をpチャ
ンネルIGBTとして図13,あるいは図14の回路構
成としてもよいことはもちろんである。FIG. 16 relates to a so-called dielectric isolation (DI) according to a tenth embodiment of the present invention.
FIG. 3 is a schematic cross-sectional view of a case where a LIGBT1 and a LIGBT2 are separated from each other to form a one-chip bidirectional semiconductor switch. In FIG. 16, the semiconductor substrate 629 may be p-type or n-type. Each of the LIGBTs 1 and 2 has an oxide film 6
The structure is the same as that of the ninth embodiment of the present invention except that the structure is separated by a polysilicon 15 and a polysilicon 616. FIG.
Is composed of a substrate 629 manufactured using the SDB method or the like and n
- it may be manufactured using an SOI wafer sandwiched between the oxide film 615 between the layers 11. That is, a groove reaching the oxide film 615 from the surface of the n − layer 11 of the SOI wafer is formed by an etching method such as RIE, ECR ion etching, or anisotropic etching using KOH, and the surface is further formed by 0.5 to If an oxide film of 2 μm is formed by a method such as a thermal oxidation method, and polysilicon 616 is deposited on the surface of the oxide film by a low-pressure CVD method or the like so as to fill a groove, the insulating isolation region of FIG. 16 can be formed. After the deposition of the polysilicon 616, if the surface becomes uneven and poses a problem in photolithography, the surface of the SOI wafer is polished, and the surface of the n − layer 11 and the surface of the polysilicon 616 are polished as shown in FIG. Then, the diffusion step of the p-type base layer 13 of the LIGBT may be performed after making the same plane. In FIG. 16, the emitter electrode 17 of the LIGBT1 and the collector electrode 18 of the LIGBT2 are both connected to the terminal 4, and the collector electrode 1 of the LIGBT1 is connected.
8 and the emitter electrode 17 of the LIGBT 2 are connected to the terminal 3. Although not shown, the gate electrode 16 of the LIGBT 1 is connected to the gate control circuit 5, and the gate electrode 16 of the LIGBT 2 is connected to the gate control circuit 6. Also, as shown in FIG. 2, the photodiode arrays 5a and 5b
May constitute a gate control circuit. These gate control circuits 5, 6 and photodiode arrays 5a, 5b are also integrated on the same chip to form a SMART POWER.
Whether to use an IC, an externally mounted hybrid IC, or a resin mold structure as shown in FIGS. 9 to 11 may be selected according to the power to be handled, the application field, the manufacturing cost, and the like. According to the one-chip bidirectional semiconductor switch having the configuration shown in FIG.
When IGBTs 1 and 2 are driven and a current flows from output terminal 3 to output terminal 4, LIGBT
When the current flows in the direction from the output terminal 4 to the output terminal 3, the LIGBT 2 flows the current, so that the alternating current can be controlled. Tenth aspect of the present invention
In the embodiment, n-channel LIGBTs connected in anti-parallel are
, The ON voltage can be kept low,
As compared with the case where the MOSFETs and the IGBTs have the same chip area, the control current increases and the conduction loss decreases. Further, the conversion efficiency is improved. LIGB
T1 may be an n-channel IGBT1 and LIGBT2 may be a p-channel IGBT, and the circuit configuration of FIG. 13 or FIG.
【0044】図17は本発明の第11の実施例に係るワ
ンチップ双方向性半導体スイッチの模式断面図である。
図17においてn+ エミッタ層14,p型ベース層1
3,n- 基板11,pアノード層332により第1のn
チャンネルIGBT1が構成され、n+ エミッタ層14
2,p型ベース層332,n- 基板11,pアノード層
13により倒立動作となる第2のnチャンネルIGBT
2が構成されている。すなわち第1のIGBT1のp型
ベース層13と第2のIGBT2のpアノード層13と
は共通領域であり、第1のIGBT1のpアノード層3
32と第2のIGBT2のp型ベース層332とは共通
領域として形成されている。n- 基板11の表側のp型
ベース層13の表面の一部にはゲート酸化膜を介してポ
リシリコンゲート電極16が第1のnチャンネルIGB
T1のゲート電極として形成され、n- 基板11の裏面
側のp型ベース層332の表面の一部には、ゲート酸化
膜を介してポリシリコンゲート電極162が第2のチャ
ンネルIGBT2のゲート電極として形成されている。
平面図を省略しているがポリシリコンゲート電極16と
ポリシリコンゲート電極162とはそれぞれゲート制御
回路5,6によりドライブされる。ゲート電極16,1
62はポリシリコンのかわりにW,Mo,Ti,Co等
の高融点金属又はこれらのシリサイド、すなわちWSi
2 ,TiSi2,CoSi2 等あるいはさらにポリシリ
コンとの複合膜であるポリサイドでもよい。第1のIG
BT1のn+ エミッタ層14と第2のIGBT2のpア
ノード層13とは共通の金属電極172に接続され、第
1のIGBT1のpアノード層332と第2のIGBT
2のn+ エミッタ層142とは共通の金属電極182に
接続されている。すなわち、図17に示された本発明の
第11の実施例の構造の等価回路は図1又は図2と同一
であり、端子3から端子4方向へ電流が流れるときは第
1のnチャンネルIGBT1が電流を流し、端子4から
端子3方向へ電流が流れるときは第2のnチャンネルI
GBT2が電流を流すこととなる。FIG. 17 is a schematic sectional view of a one-chip bidirectional semiconductor switch according to an eleventh embodiment of the present invention.
In FIG. 17, n + emitter layer 14, p-type base layer 1
3, n − substrate 11 and p anode layer 332 form a first n
A channel IGBT 1 is formed, and n + emitter layer 14
2, p-type base layer 332, n − substrate 11, and p-anode layer 13, the second n-channel IGBT having an inverted operation
2 are configured. That is, the p-type base layer 13 of the first IGBT 1 and the p-type anode layer 13 of the second IGBT 2 are common regions, and the p-type anode layer 3 of the first IGBT 1
32 and the p-type base layer 332 of the second IGBT 2 are formed as a common region. On a part of the surface of the p-type base layer 13 on the front side of the n - substrate 11, a polysilicon gate electrode 16 is provided with a first n-channel IGB via a gate oxide film.
A polysilicon gate electrode 162 is formed as a gate electrode of the second channel IGBT 2 via a gate oxide film on a part of the surface of the p-type base layer 332 on the back side of the n − substrate 11. Is formed.
Although not shown in a plan view, the polysilicon gate electrode 16 and the polysilicon gate electrode 162 are driven by gate control circuits 5 and 6, respectively. Gate electrode 16, 1
Reference numeral 62 denotes a high-melting point metal such as W, Mo, Ti, or Co or a silicide thereof, ie, WSi, instead of polysilicon.
2 , TiSi 2 , CoSi 2 or the like, or polycide which is a composite film with polysilicon may be used. First IG
The n + emitter layer 14 of the BT1 and the p anode layer 13 of the second IGBT 2 are connected to a common metal electrode 172, and the p anode layer 332 of the first IGBT 1 and the second IGBT
The second n + emitter layer 142 is connected to a common metal electrode 182. That is, the equivalent circuit of the structure of the eleventh embodiment of the present invention shown in FIG. 17 is the same as that of FIG. 1 or FIG. 2, and when a current flows from the terminal 3 to the terminal 4, the first n-channel IGBT 1 When the current flows from the terminal 4 to the terminal 3 when the second n-channel I
The GBT 2 causes a current to flow.
【0045】図18は本発明の第12の実施例に係るワ
ンチップ双方向性半導体スイッチの模式断面図である。
図17に示した構造では第1のIGBT1のp型ベース
層13と第2のIGBT2のpアノード層13とが共通
領域となっているので、pアノード層13の不純物密度
をあまり高くすることは好ましくなく、不純物密度は5
×1016〜1×1018cm-3程度に選ばれる。これ以上
高濃度にするとp型ベース層13に形成されるnMOS
FETのしきい値が高くなりすぎるからであるが、この
ことは第2のIGBT2のpアノード層13からの正孔
の注入効率が低下することとなる。同様に第1のIGB
T2のpアノード層332の不純物密度もあまり高くで
きないのでpアノード層332からの正孔の注入効率も
低下することとなり伝導度変調が不十分で、オン抵抗が
十分下げられないこととなる。図22は本発明の第11
の実施例におけるこれらの欠点を改善するもので、第1
のIGBT1のp+ アノード層をp+ 領域334で形成
し、第2のIGBT2のp+ アノード層をp+ 領域33
3で形成した点が特徴である。基本的な動作は第11の
実施例と同様であり、説明は省略するが、本発明の第1
2の実施例によれば、p+ アノード層333,334か
らの正孔の注入効率が増大するため、n- 基板11にお
ける伝導度変調が大きくなり、その結果、オン抵抗が低
減する。したがって導通ロスの小さな双方向性スイッチ
が実現できる。FIG. 18 is a schematic sectional view of a one-chip bidirectional semiconductor switch according to a twelfth embodiment of the present invention.
In the structure shown in FIG. 17, since the p-type base layer 13 of the first IGBT 1 and the p-anode layer 13 of the second IGBT 2 form a common region, it is not possible to make the impurity density of the p-anode layer 13 too high. Undesirably, the impurity density is 5
It is selected to be about × 10 16 to 1 × 10 18 cm −3 . If the concentration is higher than this, an nMOS formed on the p-type base layer 13 is formed.
This is because the threshold value of the FET becomes too high, but this lowers the efficiency of hole injection from the p anode layer 13 of the second IGBT 2. Similarly, the first IGB
Since the impurity density of the p-anode layer 332 at T2 cannot be too high, the efficiency of hole injection from the p-anode layer 332 also decreases, so that the conductivity modulation is insufficient and the on-resistance cannot be sufficiently reduced. FIG. 22 shows an eleventh embodiment of the present invention.
In order to improve these disadvantages in the embodiment of the present invention, the first embodiment
The p + anode layer of IGBT1 of formed by p + region 334, the p + anode layer of the second IGBT 2 p + region 33
3 is characterized. The basic operation is the same as that of the eleventh embodiment, and the description is omitted.
According to the second embodiment, since the efficiency of hole injection from the p + anode layers 333 and 334 increases, the conductivity modulation in the n − substrate 11 increases, and as a result, the on-resistance decreases. Therefore, a bidirectional switch with small conduction loss can be realized.
【0046】図19は本発明の第13の実施例に係り、
いわゆるLIGBTでワンチップ双方向性半導体スイッ
チを構成した場合の模式的断面図である。p基板129
上にエピタキシャル成長等により形成された各LIGB
Tのn- ベース層11となるn- 層が、それぞれp+ 拡
散領域128により相互にpn接合分離されたマルチチ
ャンネル構造の一ユニット分を示している。すなわち、
LIGBT1はn+ エミッタ層14,p型ベース層1
3,n- ベース層11,pアノード層332,エミッタ
電極172,コレクタ電極182,ゲート電極16とに
より構成され、LIGBT2がn+ エミッタ層142,
p型ベース層332,n- ベース層11,pアノード層
13,エミッタ電極182,コレクタ電極172,ゲー
ト電極162とにより構成されている。図17と同様に
LIGBT1のp型ベース層13とLIGBT2のpア
ノード層13とが共通領域となり、LIGBT2のpア
ノード層332とLIGBT2のp型ベース層332と
が共通領域となっている。またLIGBT1のエミッタ
電極とLIGBT2のコレクタ電極は共通の金属電極1
72となり端子4に接続され、LIGBT1のコレクタ
電極とLIGBT2のエミッタ電極は共通の金属電極1
82となり端子3に接続されている。端子4とゲート電
極16との間にはゲート制御回路5が、端子3とゲート
電極162との間にはゲート制御回路6が接続されてい
る。図19の構成のワンチップ双方向性半導体スイッチ
によれば、ゲート制御回路5,6によってLIGBT
1,2がそれぞれドライブされ、出力端子3から出力端
子4の方向へ電流が流れるときにはLIGBT1が電流
を流し、逆に出力端子4から出力端子3の方向へ電流が
流れるときにはLIGBT2が電流を流すので、交流電
流を制御することができる。本発明の第13の実施例で
は、逆並列接続したnチャンネルLIGBTで構成して
いるためオン電圧を低く押さえることができ、同一チッ
プ面積の各MOSFETおよび各IGBTで構成した場
合で比較すれば、制御電流が増大し、導通ロスが減少す
る。また変換効率が向上する。また、本発明の第13の
実施例の構造は本発明の第11および第12の実施例に
比して、両面のマスク合わせ工程等は不要となるので、
製造が容易であり、生産性が高くなる。なお、図18と
同様にp型ベース層13,332中にn+ エミッタ層1
4,142と接続させてp+ アノード層333,334
を形成すれば、p+ アノード層からの正孔の注入効率が
改善され、オン抵抗が低減する。FIG. 19 relates to a thirteenth embodiment of the present invention.
FIG. 4 is a schematic cross-sectional view when a one-chip bidirectional semiconductor switch is configured by a so-called LIGBT. p substrate 129
Each LIGB formed by epitaxial growth or the like
T of the n - base layer 11 n - layer shows an unit amount of the multichannel structure is a pn junction separated from each other by p + diffusion region 128, respectively. That is,
LIGBT1 has n + emitter layer 14, p-type base layer 1
3, n - base layer 11, p anode layer 332, an emitter electrode 172, a collector electrode 182 is constituted by a gate electrode 16, LIGBT2 is n + emitter layer 142,
It is composed of a p-type base layer 332, an n − base layer 11, a p anode layer 13, an emitter electrode 182, a collector electrode 172, and a gate electrode 162. As in FIG. 17, the p-type base layer 13 of LIGBT1 and the p-anode layer 13 of LIGBT2 are a common region, and the p-anode layer 332 of LIGBT2 and the p-type base layer 332 of LIGBT2 are a common region. The emitter electrode of LIGBT1 and the collector electrode of LIGBT2 share a common metal electrode 1.
72, which is connected to the terminal 4. The collector electrode of the LIGBT1 and the emitter electrode of the LIGBT2 are connected to the common metal electrode 1.
It becomes 82 and is connected to the terminal 3. A gate control circuit 5 is connected between the terminal 4 and the gate electrode 16, and a gate control circuit 6 is connected between the terminal 3 and the gate electrode 162. According to the one-chip bidirectional semiconductor switch having the configuration of FIG. 19, the LIGBT is controlled by the gate control circuits 5 and 6.
When the current flows from the output terminal 3 to the output terminal 4, the LIGBT 1 flows. When the current flows from the output terminal 4 to the output terminal 3, the LIGBT 2 flows. , AC current can be controlled. In the thirteenth embodiment of the present invention, the on-voltage can be kept low because the n-channel LIGBTs are connected in anti-parallel, and when compared with the case where the MOSFETs and the IGBTs have the same chip area, The control current increases and the conduction loss decreases. Further, the conversion efficiency is improved. Further, the structure of the thirteenth embodiment of the present invention does not require a mask alignment step on both sides as compared with the eleventh and twelfth embodiments of the present invention.
It is easy to manufacture and increases productivity. Note that the n + emitter layer 1 is provided in the p-type base layers 13 and 332 as in FIG.
4,142 to form p + anode layers 333,334
Is formed, the efficiency of hole injection from the p + anode layer is improved, and the on-resistance is reduced.
【0047】特に本発明の第1〜第13の実施例のIG
BTは、nバッファ付IGBT、コレクタショート型I
GBT,ショットキードレインコンタクトIGBT等他
のIGBでも良く、さらにIGBT以外のEST(Emit
ter Switched Thyristor)、BRT(Base Resistance
Controlled Thyristor)、MCSITH(MOS Controll
ed SI Thyristor )、MCT(MOS Controlled Thyrist
or)等の他の絶縁ゲート型半導体装置へ適用できること
はもちろんである。In particular, the IG of the first to thirteenth embodiments of the present invention
BT is IGBT with n-buffer, collector short type I
Other IGBs such as a GBT and a Schottky drain contact IGBT may be used, and an EST (Emit) other than the IGBT may be used.
ter Switched Thyristor), BRT (Base Resistance)
Controlled Thyristor), MCSITH (MOS Controll
ed SI Thyristor), MCT (MOS Controlled Thyrist)
Of course, it can be applied to other insulated gate semiconductor devices such as (or).
【0048】なお、本発明の第1〜第6,第9〜第13
の実施例ではnチャンネル型IGBTについて主に説明
したが、導電型を逆にしpチャンネル型としてもよいこ
とはもちろんである。 またSiデバイスに限定する必
要はなく、SiCで双方向性半導体スイッチを構成すれ
ば、特に600℃以上での高温においても高効率で、交
流、直流が共にスイッチ可能なパワーデバイスが実現さ
れる。またGaAs−GaA1Asヘテロ接合による絶
縁ゲート構造の化合物半導体装置やInPの表面に形成
したSiO2 膜によるMOS型化合物半導体装置等他の
絶縁ゲート型半導体装置に適用できることはもちろんで
ある。本発明の双方向性半導体スイッチはプログラマブ
ルコントローラーや電話回線用等種々の高効率スイッチ
として簡便に用いることが可能である。The first to sixth, ninth to thirteenth aspects of the present invention
In this embodiment, an n-channel type IGBT is mainly described, but it is needless to say that the conductivity type may be reversed and a p-channel type may be used. It is not necessary to limit to a Si device, and if a bidirectional semiconductor switch is made of SiC, a power device that can switch both AC and DC with high efficiency especially at a high temperature of 600 ° C. or more is realized. Of course, the present invention can be applied to other insulated gate semiconductor devices such as a compound semiconductor device having an insulated gate structure using a GaAs-GaAsAs heterojunction and a MOS compound semiconductor device using an SiO2 film formed on the surface of InP. The bidirectional semiconductor switch of the present invention can be easily used as various high-efficiency switches such as programmable controllers and telephone lines.
【0049】[0049]
【発明の効果】以上詳細に説明したように本発明によれ
ば、逆並列接続された2個のIGBT等の絶縁ゲート型
半導体装置を設け、この各絶縁ゲート型半導体装置のゲ
ートをそれぞれ電位的に独立したゲート制御回路でバイ
アスしたので、低オン電圧で交流、直流両方の電流制御
を行うことができる。As described above in detail, according to the present invention, two insulated gate type semiconductor devices such as IGBTs connected in anti-parallel are provided, and the gates of the respective insulated gate type semiconductor devices are electrically connected. Since the bias is controlled by an independent gate control circuit, both AC and DC current control can be performed with a low ON voltage.
【0050】また、本発明によればゲート制御回路を発
光素子が発光した光によって光起電力を発生するフォト
ダイオードアレイで構成しているので、より低オン電圧
で交流、直流両方の電流制御を行うことができる。すな
わち本発明によれば入力側と出力側とが光結合されてい
るだけで電気的には絶縁されているため、パワー系(主
電力系)のノイズとゲート制御回路系のノイズとが分離
されているので、安定なスイッチング動作が可能とな
る。さらに、ゲート制御回路における電力損失はほとん
どなく極めて交換効率の高い交流・直流兼用の半導体ス
イッチが実現される。Further, according to the present invention, since the gate control circuit is constituted by a photodiode array that generates a photoelectromotive force by the light emitted from the light emitting element, it is possible to control both the AC and DC current with a lower ON voltage. It can be carried out. That is, according to the present invention, since the input side and the output side are only optically coupled and are electrically insulated, noise of the power system (main power system) and noise of the gate control circuit system are separated. Therefore, a stable switching operation can be performed. Further, a semiconductor switch for both AC and DC with extremely high exchange efficiency with little power loss in the gate control circuit is realized.
【0051】さらに、本発明によれば、IGBT等の絶
縁ゲート型半導体装置をアイソレーション拡散法または
グラスパッシベーション法によって形成するので、逆阻
止耐圧が高まり、直流、交流電流の両方を低オン電圧で
且つ高耐圧で制御可能で、しかも低コストの半導体装置
を実現することができる。Further, according to the present invention, an insulated gate semiconductor device such as an IGBT is formed by the isolation diffusion method or the glass passivation method, so that the reverse blocking withstand voltage is increased, and both DC and AC current can be reduced with a low ON voltage. In addition, a semiconductor device which can be controlled at a high withstand voltage and is low in cost can be realized.
【図1】本発明の半導体装置の第1の実施例に係る双方
向性半導体スイッチの回路図である。FIG. 1 is a circuit diagram of a bidirectional semiconductor switch according to a first embodiment of a semiconductor device of the present invention.
【図2】本発明の半導体装置の第2の実施例に係る双方
向性半導体スイッチの回路図である。FIG. 2 is a circuit diagram of a bidirectional semiconductor switch according to a second embodiment of the semiconductor device of the present invention.
【図3】本発明の第1および第2の実施例に用いるIG
BTチップの断面構造図である。FIG. 3 is an IG used in the first and second embodiments of the present invention.
It is sectional drawing of a BT chip.
【図4】図3に示したIGBTチップの製造方法を示す
工程図である。FIG. 4 is a process chart showing a method of manufacturing the IGBT chip shown in FIG.
【図5】本発明の第1および第2の実施例に用いる他の
IGBTチップの製造方法を示す工程図である。FIG. 5 is a process chart showing another method of manufacturing an IGBT chip used in the first and second embodiments of the present invention.
【図6】本発明の第1および第2の実施例に用いるさら
に別のIGBTチップの製造方法を示す工程図である。FIG. 6 is a process chart showing still another method of manufacturing an IGBT chip used in the first and second embodiments of the present invention.
【図7】本発明の第3の実施例に係る、IGBT1,
2、フォトダイオードアレイ5a,6a、抵抗5b,6
b、LED7をリードフレームにそれぞれマウントし、
樹脂モールドした場合の平面図(a)および模式断面図
(b)である。FIG. 7 shows IGBT1 and IGBT1 according to a third embodiment of the present invention.
2, photodiode arrays 5a, 6a, resistors 5b, 6
b, mount the LED 7 on the lead frame,
FIG. 3A is a plan view (a) and a schematic cross-sectional view (b) when resin molding is performed.
【図8】本発明の第3の実施例に用いるフォトダイオー
ドアレイの断面図の一例(a)およびその等価回路
(b)である。FIG. 8 is an example (a) of a sectional view of a photodiode array used in a third embodiment of the present invention, and an equivalent circuit (b) thereof.
【図9】本発明の第4の実施例に係る双方向性半導体ス
イッチの平面図(a)およびその断面図である。9A is a plan view of a bidirectional semiconductor switch according to a fourth embodiment of the present invention, and FIG.
【図10】本発明の第5の実施例に係る双方向性半導体
スイッチの平面図(a)およびその断面図である。FIG. 10A is a plan view of a bidirectional semiconductor switch according to a fifth embodiment of the present invention, and FIG.
【図11】本発明の第6の実施例に係る双方向性半導体
スイッチの平面図(a)およびその断面図である。11A is a plan view of a bidirectional semiconductor switch according to a sixth embodiment of the present invention, and FIG.
【図12】本発明の第7の実施例に係り、nチャンネル
IGBTとpチャンネルIGBTを同一チップ上に集積
化したワンチップ双方向性半導体スイッチの断面の一部
を示す構造図である。FIG. 12 is a structural diagram showing a part of a cross section of a one-chip bidirectional semiconductor switch in which an n-channel IGBT and a p-channel IGBT are integrated on the same chip according to a seventh embodiment of the present invention.
【図13】本発明の第7の実施例の等価回路を示す図で
ある。FIG. 13 is a diagram showing an equivalent circuit of a seventh embodiment of the present invention.
【図14】本発明の第8の実施例に係り、LEDで駆動
するワンチップ双方向性半導体スイッチの等価回路図で
ある。FIG. 14 is an equivalent circuit diagram of a one-chip bidirectional semiconductor switch driven by an LED according to an eighth embodiment of the present invention.
【図15】本発明の第9の実施例に係り、nチャンネル
ラテラルIGBT(LIGBT)とpチャンネルLIG
BTとを同一チップ上で、逆並列接続した場合の断面の
模式構造図である。FIG. 15 relates to an n-channel lateral IGBT (LIGBT) and a p-channel LIG according to a ninth embodiment of the present invention.
FIG. 6 is a schematic structural view of a cross section when BT and BT are connected in antiparallel on the same chip.
【図16】本発明の第10の実施例に係り、SOIウェ
ハ上に、絶縁分離技術を用いて、逆並列接続されたnチ
ャンネルLIGBTを集積化した場合の模式断面図であ
る。FIG. 16 is a schematic cross-sectional view showing a case where n-channel LIGBTs connected in anti-parallel are integrated on an SOI wafer using an insulation isolation technique according to a tenth embodiment of the present invention.
【図17】本発明の第11の実施例に係る、ワンチップ
双方向性半導体スイッチの断面図である。FIG. 17 is a sectional view of a one-chip bidirectional semiconductor switch according to an eleventh embodiment of the present invention.
【図18】本発明の第12の実施例に係る、ワンチップ
双方向性半導体スイッチの断面図である。FIG. 18 is a sectional view of a one-chip bidirectional semiconductor switch according to a twelfth embodiment of the present invention.
【図19】本発明の第13の実施例に係る、LIGBT
で構成したワンチップ双方向性半導体スイッチの断面図
である。FIG. 19 shows a LIGBT according to a thirteenth embodiment of the present invention.
FIG. 2 is a cross-sectional view of a one-chip bidirectional semiconductor switch constituted by.
【図20】従来のIGBTを1個使用した半導体スイッ
チを示す図である。FIG. 20 is a diagram showing a conventional semiconductor switch using one IGBT.
【図21】従来のIGBTの製造方法を示す製造工程図
である。FIG. 21 is a manufacturing process diagram showing a conventional IGBT manufacturing method.
【図22】MOS−FETを使用した従来の半導体スイ
ッチを示す図である。FIG. 22 is a diagram showing a conventional semiconductor switch using a MOS-FET.
【図23】従来のIGBTを2個使用した半導体スイッ
チを示す図である。FIG. 23 is a diagram showing a conventional semiconductor switch using two IGBTs.
1,2,91,92,123,124 IGBT 3,4,101,102,111,112,121,1
22 出力端子(リードフレーム) 5,6,95,96,104,115,116 ゲート
制御回路 5a,6a,85a,86a フォトダイオードアレイ 5b,6b,85b,86b 抵抗 7,71,72 LED(発光素子) 8,9,902,903,904,908 リードフレ
ーム 11,31,131 n- 基板(n- ベース層) 12,32,132,333,334 p+ アノード層
(p+ 拡散層) 13,25,34,134 p型ベース層 14,26,35,135,142 n+ エミッタ層 15,23,23A,33,33A,133,615
SiO2 膜 16,27,30,37,136,161,162 ゲ
ート電極 16A ゲート端子 17,28,38,137,171 エミッタ電極 17A エミッタ端子 18,29,39,138,181 コレクタ電極 18A コレクタ端子 21 p+ 基板 22 n- エピタキシャル層 24 p+ 拡散層 36 ガラス層 113,114 MOS−FET 125,126 リバースダイオード 128 p+ 拡散領域 129 p基板 139 ポリシリコン層 141 p+ エミッタ層 168,169 ゲートボンディングパッド 172,182 金属電極 176,177,178,179 エミッタボンディン
グパッド 211 i層 221 n+ アノード層 231 n型ベース層 332 pアノード層 512,522 p型アノード領域 514,524 n型カソード領域 517,527 カソードボンディングパッド 518,528 アノードボンディングパッド 536,537,538,546,547,548 A
l配線 616 ポリシリコン 629 半導体基板(シリコン基板) 651,652,653 半導体チップ 901 透明ゴム又はゲル状のシリコーン樹脂 931,932,933,934,935,936,9
37 ボンディングワイヤ 991 モールドパッケージ1,2,91,92,123,124 IGBT 3,4,101,102,111,112,121,1
22 Output terminal (lead frame) 5, 6, 95, 96, 104, 115, 116 Gate control circuit 5a, 6a, 85a, 86a Photodiode array 5b, 6b, 85b, 86b Resistance 7, 71, 72 LED (light emitting element) 8, 9, 902, 903, 904, 908 Lead frame 11, 31, 131 n - substrate (n - base layer) 12, 32, 132, 333, 334 p + anode layer (p + diffusion layer) 13, 25 , 34, 134 p-type base layer 14, 26, 35, 135, 142 n + emitter layer 15, 23, 23A, 33, 33A, 133, 615
SiO 2 film 16, 27, 30, 37, 136, 161, 162 Gate electrode 16A Gate terminal 17, 28, 38, 137, 171 Emitter electrode 17A Emitter terminal 18, 29, 39, 138, 181 Collector electrode 18A Collector terminal 21 p + substrate 22 n − epitaxial layer 24 p + diffusion layer 36 glass layer 113, 114 MOS-FET 125, 126 reverse diode 128 p + diffusion region 129 p substrate 139 polysilicon layer 141 p + emitter layer 168, 169 gate bonding pad 172, 182 Metal electrode 176, 177, 178, 179 Emitter bonding pad 211 i layer 221 n + anode layer 231 n type base layer 332 p anode layer 512, 522 p type anode region 514, 524 n type cathode region Area 517,527 Cathode bonding pad 518,528 Anode bonding pad 536,537,538,546,547,548 A
1 Wiring 616 Polysilicon 629 Semiconductor substrate (silicon substrate) 651, 652, 653 Semiconductor chip 901 Transparent rubber or gel-like silicone resin 931, 932, 933, 934, 935, 936, 9
37 Bonding wire 991 Mold package
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI H01L 23/48 H01L 31/12 G 25/07 H03K 17/68 25/18 H01L 29/78 301J 31/12 H03K 17/56 Z H03K 17/56 H01L 25/04 C 17/68 (56)参考文献 特開 平4−229715(JP,A) 特開 平5−90933(JP,A) 特開 平4−63475(JP,A) 特開 昭62−217667(JP,A) 特開 平1−302753(JP,A) 特開 昭63−206166(JP,A) 特開 平5−299576(JP,A) 特開 昭63−232378(JP,A) 特開 平6−5866(JP,A) 特開 平11−298073(JP,A) 特開 平1−146366(JP,A) 実開 平5−33546(JP,U) (58)調査した分野(Int.Cl.7,DB名) H01L 29/78 H01L 23/48 H01L 25/07 H01L 25/18 H01L 31/12 H03K 17/56 H03K 17/68 ──────────────────────────────────────────────────の Continued on the front page (51) Int.Cl. 7 Identification code FI H01L 23/48 H01L 31/12 G 25/07 H03K 17/68 25/18 H01L 29/78 301J 31/12 H03K 17/56 Z H03K 17/56 H01L 25/04 C 17/68 (56) References JP-A-4-229715 (JP, A) JP-A-5-90933 (JP, A) JP-A-4-63475 (JP, A) JP-A-62-217667 (JP, A) JP-A-1-302575 (JP, A) JP-A-63-206166 (JP, A) JP-A-5-299576 (JP, A) JP-A-63-232732 (JP, A) JP-A-6-5866 (JP, A) JP-A-11-298073 (JP, A) JP-A-1-146366 (JP, A) JP-A-5-33546 (JP, U) ( 58) Field surveyed (Int.Cl. 7 , DB name) H01L 29/78 H01L 23/48 H01L 25/07 H01L 25/18 H01L 31/12 H03K 17/56 H03K 17/68
Claims (27)
を有する第1の絶縁ゲート型半導体装置と、 該第1の絶縁ゲート型半導体装置の第2の主電極と接続
された第1の主電極,前記第1の絶縁ゲート型半導体装
置の第1の主電極と接続された第2の主電極、およびゲ
ート電極を有する第2の絶縁ゲート型半導体装置と、前記 第1の絶縁ゲート型半導体装置のゲート電極に接続
された第1のゲート制御回路と、前記 第2の絶縁ゲート型半導体装置のゲート電極に接続
され、前記第1のゲート制御回路とは電位的に独立した
第2のゲート制御回路とを備えることを特徴とする逆並
列接続型双方向性半導体スイッチ。1. A first, first connected to the second main electrode, and the first and the insulated gate semiconductor device, the second main electrode of said first insulated gate semiconductor device having a gate electrode the main electrodes, the first of the first of the second main electrode connected to the main electrode of the insulated gate semiconductor device, and a second insulated gate semiconductor device having a gate electrode, said first insulated gate of type first gate control circuit connected to the gate electrode of the semiconductor device, is connected <br/> to the gate electrode of said second insulated gate semiconductor device, potentially from the first gate control circuit characterized in that it comprises a separate <br/> second gate control circuit Gyakunami
Column connection type bidirectional semiconductor switch .
体装置はそれぞれ第1および第2のIGBTであること
を特徴とする請求項1記載の逆並列接続型双方向性半導
体スイッチ。2. The anti-parallel connection type bidirectional semiconductor device according to claim 1, wherein said first and second insulated gate semiconductor devices are first and second IGBTs, respectively.
Body switch .
るそれぞれのエミッタ層,それぞれのベース層,それぞ
れのアノード層はそれぞれ互いに同一導電型であり、前
記第1および第2のIGBTの第1の主電極はエミッタ
電極であり、前記第1および第2のIGBTの第2の主
電極はコレクタ電極であり、 前記第1および第2のゲート制御回路はそれぞれ、前記
第1および第2のIGBTのエミッタ電極とゲート電極
の間に接続されていることを特徴とする請求項2記載の
逆並列接続型双方向性半導体スイッチ。3. The first and second IGBTs have respective emitter layers, respective base layers, and respective anode layers of the same conductivity type, and the first and second IGBTs have the same conductivity type. the main electrode is the emitter electrode, the second main electrode of the first and second IGBT is a collector electrode, each of said first and second gate control circuit, the <br/> first and 3. The semiconductor device according to claim 2, wherein the second IGBT is connected between the emitter electrode and the gate electrode.
Reverse parallel connection type bidirectional semiconductor switch .
BTであり、前記第2のIGBTはpチャンネルIGB
Tであり、 前記第1のIGBTの第1および第2の主電極はそれぞ
れエミッタ電極およびコレクタ電極であり、前記第2の
IGBTの第1および第2の主電極は、それぞれ、コレ
クタ電極およびエミッタ電極であり、 前記第1および第2のゲート制御回路はそれぞれ、前記
第1および第2のIGBTのエミッタ電極とゲート電極
の間に接続されていることを特徴とする請求項2記載の
逆並列接続型双方向性半導体スイッチ。4. The first IGBT is an n-channel IG.
BT, and the second IGBT is a p-channel IGB
T, the first and second main electrodes of the first IGBT are an emitter electrode and a collector electrode, respectively, and the first and second main electrodes of the second IGBT are a collector electrode and an emitter, respectively. an electrode, according to claim 2, characterized in that connected between the first and each second the gate control circuit, the <br/> first and second IGBT emitter electrode and the gate electrode of the Stated
Reverse parallel connection type bidirectional semiconductor switch .
は、発光素子が発光した光により駆動されることを特徴
とする請求項1記載の逆並列接続型双方向性半導体スイ
ッチ。5. The anti-parallel connection type bidirectional semiconductor switch according to claim 1, wherein the first and second gate control circuits are driven by light emitted from a light emitting element.
Switch .
それぞれフォトダイオードアレイを含むことを特徴とす
る請求項5記載の逆並列接続型双方向性半導体スイッ
チ。6. The antiparallel-connected bidirectional semiconductor switch according to claim 5, wherein each of said first and second gate control circuits includes a photodiode array.
Ji .
導体基板上に集積化されていることを特徴とする請求項
2記載の逆並列接続型双方向性半導体スイッチ。7. The anti-parallel connection type bidirectional semiconductor switch according to claim 2, wherein said first and second IGBTs are integrated on the same semiconductor substrate.
よび第2のゲート制御回路は同一セラミック基板もしく
は同一半絶縁性金属基板に実装されていることを特徴と
する請求項2記載の逆並列接続型双方向性半導体スイッ
チ。Wherein said first, second IGBT, according to claim 2, wherein said first and second gate control circuits, which are mounted on the same ceramic substrate or identical semi-insulating metal substrate Inverted parallel connected bidirectional semiconductor switch
Ji .
ーム上に、 前記第2のIGBTは第2のリードフレーム上に、 前記第1および第2のゲート制御回路は第3のリードフ
レーム上にマウントされ、前記 第1,第2,第3のリードフレームは樹脂モールド
され同一パッケージを構成していることを特徴とする請
求項2記載の逆並列接続型双方向性半導体スイッチ。9. The first IGBT is on a first lead frame, the second IGBT is on a second lead frame, and the first and second gate control circuits are on a third lead frame. 3. The bidirectional semiconductor switch according to claim 2, wherein the first, second, and third lead frames are resin-molded to form the same package.
レーム上に、 前記第2のIGBTは第2のリードフレーム上に、 前記第1および第2のゲート制御回路は第3のリードフ
レーム上に、 前記発光素子は第4のリードフレーム上にマウントさ
れ、 前記第1および第2のゲート制御回路は前記フォトダイ
オードアレイを含み、前記発光素子の光が前記フォトダ
イオードアレイに照射されるべく配置され、 前記第1,第2,第3および第4のリードフレームは樹
脂モールドされ、同一パッケージを構成していることを
特徴とする請求項6記載の逆並列接続型双方向性半導体
スイッチ。10. The first IGBT is on a first lead frame, the second IGBT is on a second lead frame, and the first and second gate control circuits are on a third lead frame. The light emitting device is mounted on a fourth lead frame, the first and second gate control circuits include the photodiode array, and are arranged so that light of the light emitting device is irradiated on the photodiode array. 7. The anti-parallel connection type bidirectional semiconductor according to claim 6, wherein the first, second, third, and fourth lead frames are resin-molded to form the same package.
Switch .
アレイは透明ゴム又はゲル状のシリコーン樹脂でモール
ドされていることを特徴とする請求項10記載の逆並列
接続型双方向性半導体スイッチ。11. The anti-parallel arrangement according to claim 10, wherein said light emitting element and said photodiode array are molded with transparent rubber or gel silicone resin.
Connection type bidirectional semiconductor switch .
アレイは対向して配置され、前記発光素子の出力光が直
接前記フォトダイオードアレイに照射されることを特徴
とする請求項11記載の逆並列接続型双方向性半導体ス
イッチ。12. The anti-parallel connection type according to claim 11, wherein the light emitting element and the photodiode array are arranged to face each other, and output light of the light emitting element is directly applied to the photodiode array. Bidirectional semiconductors
Itch .
レーム上に、 前記第2のIGBTは第2のリードフレーム上に、 前記第1のゲート制御回路は第3のリードフレーム上
に、 前記第2のゲート制御回路は第4のリードフレーム上に
マウントされ、前記 第1,第2,第3および第4のリードフレームは樹
脂モールドされ、同一パッケージを構成していることを
特徴とする請求項2記載の逆並列接続型双方向性半導体
スイッチ。13. The first IGBT is on a first lead frame, the second IGBT is on a second lead frame, the first gate control circuit is on a third lead frame, the second gate control circuit is mounted on the fourth lead frame, the first, wherein the second, third and fourth lead frame is resin-molded, characterized in that constitute the same package Item 2. An anti-parallel connection type bidirectional semiconductor according to item 2.
Switch .
レーム上に、 前記第2のIGBTは第2のリードフレーム上に、 前記第1のゲート制御回路は第3のリードフレーム上
に、 前記第2のゲート制御回路は第4のリードフレーム上
に、 前記発光素子は第5のリードフレーム上にマウントさ
れ、 前記第1,第2のゲート制御回路は前記フォトダイオー
ドアレイを含み、前記発光素子の出力光が前記フォトダ
イオードアレイに照射されるべく配置され、 前記第1〜第5のリードフレームは樹脂モールドされ、
同一パッケージを構成していることを特徴とする請求項
6記載の逆並列接続型双方向性半導体スイッチ。14. The first IGBT is on a first lead frame, the second IGBT is on a second lead frame, the first gate control circuit is on a third lead frame, A second gate control circuit mounted on a fourth lead frame; the light emitting element mounted on a fifth lead frame; the first and second gate control circuits including the photodiode array; And the first to fifth lead frames are resin-molded.
The anti-parallel connection type bidirectional semiconductor switch according to claim 6, wherein the same package is formed.
アレイは透明ゴム又はゲル状のシリコーン樹脂でモール
ドされていることを特徴とする請求項14記載の逆並列
接続型双方向性半導体スイッチ。15. The anti-parallel device according to claim 14, wherein the light emitting element and the photodiode array are molded with a transparent rubber or a gel-like silicone resin.
Connection type bidirectional semiconductor switch .
レーム上に、 前記第2のIGBTは第2のリードフレーム上に、 前記第1のゲート制御回路は第3のリードフレーム上
に、 前記第2のゲート制御回路は第4のリードフレーム上
に、 前記発光素子は第1および第2の発光素子から成り、前
記第1の発光素子は第5のリードフレーム上にマウント
され、前記 第2の発光素子は第6のリードフレーム上にマウン
トされ、前記 第1の発光素子と前記第1のゲート制御回路は第1
の透明ゴム又は第1のゲル状のシリコーン樹脂でモール
ドされ、前記 第2の発光素子と前記第2のゲート制御回路は第2
の透明ゴム又は第2のゲル状のシリコーン樹脂でモール
ドされ、前記 第1および第2の透明ゴム又は前記第1および第2
のゲル状のシリコーン樹脂がさらに他の樹脂によりモー
ルドされ、 前記第1〜第6のリードフレームが同一パッケージを構
成していることを特徴とする請求項6記載の逆並列接続
型双方向性半導体スイッチ。16. The first IGBT is on a first lead frame, the second IGBT is on a second lead frame, the first gate control circuit is on a third lead frame, the second gate control circuit on the fourth lead frame, the light emitting device comprises a first and a second light emitting element, before
Serial first light emitting element is mounted on the fifth lead frame, said second light emitting element is mounted on the sixth lead frame, the first light emitting element and the first gate control circuit first 1
Are molded with the transparent rubber or the first gel-like silicone resin, wherein the second light emitting element and the second gate control circuit and the second
Are molded with the transparent rubber or second gel-like silicone resin, said first and second transparent rubber or the first and second
Gel silicone resin is further molded with other resins, reverse parallel connection of claim 6, wherein said first to sixth lead frame is characterized in that it constitutes a same package
Type bidirectional semiconductor switch .
ラルIGBT(LIGBT)であり、両者は同一半導体
基板上に集積化されていることを特徴とする請求項2記
載の逆並列接続型双方向性半導体スイッチ。17. The anti-parallel connection type bidirectional device according to claim 2, wherein said first and second IGBTs are lateral IGBTs (LIGBTs), and both are integrated on the same semiconductor substrate. Semiconductor switch .
半導体基板の表面に形成されたp型ベース層と、該p型
ベース層の内部に形成されたn+ エミッタ層と、前記p
型ベース層の表面の一部にゲート絶縁膜を介して形成さ
れたゲート電極と、前記半導体基板の裏面に形成された
p+ アノード層とから少なくとも構成され、 前記pチャンネルIGBTは前記半導体基板の表面に形
成されたn型ベース層と、該n型ベース層の内部に形成
されたp+ エミッタ層と、前記n型ベース層の表面の一
部にゲート絶縁膜を介して形成されたゲート電極と、前
記半導体基板の裏面に形成されたn+ アノード層とから
少なくとも構成されていることを特徴とする請求項4記
載の逆並列接続型双方向性半導体スイッチ。18. The n-channel IGBT has a p-type base layer formed on the high resistivity semiconductor substrate surface, and the n + emitter layer formed inside of the p-type base layer, the p
A gate electrode formed through a gate insulating film on a part of the surface of the mold base layer, at least composed of the p + anode layer formed on the back surface of the semiconductor substrate, the p-channel IGBT is of the semiconductor substrate and the n-type base layer formed on the surface, the n-type base layer inside the p + emitter layer formed, the n-type base layer gate electrode formed through a gate insulating film on a part of the surface of the And before
Antiparallel-connected bidirectional semiconductor switch according to claim 4, characterized in that it is at least composed of a serial n + anode layer formed on the back surface of the semiconductor substrate.
Ln としたときにL<2Ln の関係を満足するピッチL
を有して、前記半導体基板の裏面に周期的に複数個配列
されていることを特徴とする請求項18記載の逆並列接
続型双方向性半導体スイッチ。19. pitch L the p + anode layer satisfying the relationship of L <2L n when the diffusion length of electrons and L n
19. The anti-parallel connection according to claim 18, wherein a plurality of semiconductor elements are periodically arranged on the back surface of the semiconductor substrate.
Continuous bidirectional semiconductor switch .
されている半導体チップの側面は高不純物密度拡散層で
覆われていることを特徴とする請求項2記載の逆並列接
続型双方向性半導体スイッチ。20. The antiparallel connection according to claim 2, wherein a side surface of the semiconductor chip on which the first and second IGBTs are formed is covered with a high impurity density diffusion layer.
Continuous bidirectional semiconductor switch .
および裏面の周辺部はベベルエッチされ、そのベベルエ
ッチされた表面にガラス層が形成されていることを特徴
とする請求項2記載の逆並列接続型双方向性半導体スイ
ッチ。21. The surface and the rear surface of the peripheral portion of the first and second IGBT is bevel etched, opposite claim 2, wherein the glass layer is formed on the bevel etched surface Parallel connection type bidirectional semiconductor switch
Switch .
の第1の半導体領域および、該第1の半導体領域の内部
に形成された前記第1導電型の第1のエミッタ領域と、前記 半導体基体の第1の主表面とは反対側の第2の主表
面上に形成された前記第2導電型の第2の半導体領域お
よび該第2の半導体領域の内部に形成された前記第1導
電型の第2のエミッタ領域と、前記 第1の半導体領域の表面にゲート酸化膜を介して形
成された第1のゲート電極と、前記 第2の半導体領域の表面にゲート酸化膜を介して形
成された第2のゲート電極と、前記 第1の半導体領域および前記第1のエミッタ領域と
電気的に接続する第1の共通の金属電極と、前記 第2の半導体領域および前記第2のエミッタ領域と
電気的に接続する第2の共通の金属電極と、前記 第1の共通の金属電極と前記第1のゲート電極との
間に電気的に接続された第1のゲート制御回路と、前記 第2の共通の金属電極と前記第2のゲート電極との
間に電気的に接続され、前記第1のゲート制御回路とは
電位的に独立した第2のゲート制御回路とを備えること
を特徴とする逆並列接続型双方向性半導体スイッチ。22. A semiconductor substrate of a first conductivity type, a first semiconductor region of a second conductivity type formed on a first main surface of the semiconductor substrate, and formed inside the first semiconductor region. a first emitter region of said first conductivity type, said first second semiconductor region of the second conductivity type formed on a second main surface opposite to the main surface of the semiconductor substrate and a second emitter region formed in the interior of the first conductivity type of the second semiconductor region, said first first gate electrode formed via a gate oxide film on the surface of the semiconductor region the second gate electrode formed over the second gate oxide film on the surface of the semiconductor region, a first common connecting said first semiconductor region and the first emitter region and electrically a metal electrode, and said second semiconductor region and the second emitter region A second common metal electrode for gas connected, a first gate control circuit electrically connected between said first common metal electrode and the first gate electrode, the second It is electrically connected between the common metal electrode and the second gate electrode of said first gate control circuit
Antiparallel-connected bidirectional semiconductor switches, characterized in that it comprises a second gate control circuit separate potentially.
いて、さらに前記第2の半導体領域に接して形成された
前記第2導電型で前記第2の半導体領域よりも高不純物
密度の第1のアノード領域と、 前記第1の半導体領域に接して形成された前記第2導電
型で前記第1の半導体領域よりも高不純物密度の第2の
アノード領域とを具備することを特徴とする逆並列接続
型双方向性半導体スイッチ。23. The semiconductor device according to claim 22, further formed in contact with said second semiconductor region.
Higher impurities than said second semiconductor region in the second conductivity type
A first anode region of the density, that comprises a first second anode region of high impurity concentration than said first semiconductor region in the second conductivity type formed in contact with the semiconductor region Characteristic anti-parallel connection
Type bidirectional semiconductor switch .
れた第2導電型の第1の半導体領域と、 該第1の半導体領域の表面に形成された前記第1導電型
の第2、および第3の半導体領域と、 該第2および第3の半導体領域のそれぞれの内部に形成
された前記第2導電型の第1および第2のエミッタ領域
と、前記 第2および第3の半導体領域の表面にそれぞれゲー
ト酸化膜を介して形成された第1および第2のゲート電
極と、前記 第2の半導体領域および前記第1のエミッタ領域と
電気的に接続する第1の共通の金属電極と、前記 第3の半導体領域および前記第2のエミッタ領域と
電気的に接続する第2の共通の金属電極と、前記 第1の共通の金属電極と前記第1のゲート電極の間
に電気的に接続された第1のゲート制御回路と、前記 第2の共通の金属電極と前記第2のゲート電極の間
に電気的に接続され、前記第1のゲート制御回路とは電
位的に独立した第2のゲート制御回路とを備えることを
特徴とする逆並列接続型双方向性半導体スイッチ。24. a first semiconductor region of a second conductivity type formed on the first conductivity type semiconductor substrate, a second of the formed on the surface of the first semiconductor region a first conductivity type, and a third semiconductor region, and the first and second emitter regions of said second conductivity type formed in the interior of each of said second and third semiconductor regions, said second and third semiconductor regions first and second gate electrodes respectively on the surfaces is formed via a gate oxide film of the first common metal electrode connected said second semiconductor region and the first emitter region and electrically , said third semiconductor region and the second second common metal electrode for connecting the emitter region and electrically electrically between said first common metal electrode and the first gate electrode a first gate control circuit connected, the second co It is connected between the metal electrode and the second gate electrode electrically, and the first gate control circuit electrostatic
Antiparallel-connected bidirectional semiconductor switches, characterized in that it comprises a position to separate the second gate control circuit.
は発光素子が発光した光により駆動されることを特徴と
する請求項22記載の逆並列接続型双方向性半導体スイ
ッチ。25. The anti-parallel connection type bidirectional semiconductor switch according to claim 22, wherein the first and second gate control circuits are driven by light emitted from a light emitting element.
Switch .
は発光素子が発光した光により駆動されることを特徴と
する請求項24記載の逆並列接続型双方向性半導体スイ
ッチ。26. The bidirectional semiconductor switch according to claim 24, wherein the first and second gate control circuits are driven by light emitted from a light emitting element.
Switch .
は、それぞれ、フォトダイオードアレイを備えることを
特徴とする請求項25記載の逆並列接続型双方向性半導
体スイッチ。27. The first and second gate control circuits, respectively, connected in antiparallel type bidirectional semiconductive according to claim 25, characterized in that it comprises a photodiode array
Body switch .
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