JP4781616B2 - Semiconductor substrate manufacturing method and semiconductor device manufacturing method - Google Patents

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    • H01L29/7395—Vertical transistors, e.g. vertical IGBT

Description

【０００１】
【発明の属する技術分野】
この発明は、パワー半導体装置に用いられる半導体基板の製造方法及び、該半導体基板を用いた半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
近年、三相電圧源が双方向スイッチによって直接スイッチングされる方式の、いわゆるＡＣマトリクスコンバータと呼ばれる電力回路が提案されている。そして、ＡＣマトリクスコンバータに用いられる双方向スイッチとして、双方向に耐圧を有するパワーデバイスが要求されている。その一つとして、双方向に耐圧を保持できるＩＧＢＴが発表された（非特許文献１参照）。
【０００３】
また、ヘリウム又はプロトンを照射することによって局所ライフタイム領域を形成する技術が、下記特許文献１に開示されている。
【０００４】
【非特許文献１】
M.Takei,Y.Harada,and K.Ueno、600V-IGBT with Reverse Blocking Capability、Proceedings of 2001 International Symposium on Power Semiconductor Devices & ICs,Osaka
【特許文献１】
特開２００２−７６０１７号公報
【０００５】
【発明が解決しようとする課題】
しかし、上記文献１に記載されたＩＧＢＴでは、メサ構造と呼ばれる溝を基板表面からコレクタＰ層まで掘り、電界を緩和するための物質を溝の内部に形成することで、耐圧が保持されている。この方法は既存のトライアック等でも採用されているが、信頼性が低いという問題がある。
【０００６】
また、上記文献２ではヘリウム及びプロトンが同等に扱われているが、基板内へのプロトンの注入深さ次第では、プロトンのドナー化に起因して逆方向耐圧が低下するという問題がある。
【０００７】
本発明はかかる問題を解決するために成されたものであり、双方向に耐圧を保持でき、かつ信頼性の高い半導体装置の製造方法を得ること、及び、該半導体装置に用いられる半導体基板の製造方法を得ることを目的とするものである。
【００１１】
【課題を解決するための手段】
第１の発明に係る半導体基板の製造方法は、（ａ）互いに対向する第１主面及び第２主面を有する、第１導電型の基板を準備する工程と、（ｂ）第１主面から基板内に第１の不純物を拡散することによって、第１導電型とは異なる第２導電型の不純物拡散層を形成する工程と、（ｃ）第２主面の一部から基板内に第２の不純物を拡散することによって、不純物拡散層に達する底面を有し、平面視上基板の第１導電型の部分を取り囲む、第２導電型の不純物拡散領域を形成する工程とを備え、不純物拡散領域によって取り囲まれた部分が素子形成領域として規定され、前記工程（ｂ）は、（ｂ−１）前記第１の不純物を含有する第１の膜を、前記第１主面上に形成する工程と、（ｂ−２）前記第１の不純物を前記第１の膜から前記基板内に拡散させる工程と有し、前記工程（ｃ）は、（ｃ−１）前記第２主面上に第２の膜を部分的に形成する工程と、（ｃ−２）前記第２の不純物を含有する第３の膜を、前記第２の膜を覆って前記第２主面上に形成する工程と、（ｃ−３）前記第２の不純物を前記第３の膜から前記基板内に拡散させる工程と有し、前記工程（ｂ−２）と前記工程（ｃ−３）とは、同一の工程によって実行されるものである。
【００１２】
第２の発明に係る半導体装置の製造方法は、（ａ）互いに対向する第１主面及び第２主面を有する、第１導電型の基板を準備する工程と、（ｂ）第１主面から基板内に第１の不純物を拡散することによって、第１導電型とは異なる第２導電型の不純物拡散層を形成する工程と、（ｃ）第２主面の一部から基板内に第２の不純物を拡散することによって、不純物拡散層に達する底面を有し、平面視上基板の第１導電型の部分を取り囲む、第２導電型の不純物拡散領域を形成する工程とを備え、不純物拡散領域によって取り囲まれた部分が素子形成領域として規定され、（ｄ）素子形成領域内において、第２導電型の第１の不純物領域を第２主面内に部分的に形成する工程と、（ｅ）第１の不純物領域内において、第１導電型の第２の不純物領域を、第２主面内に部分的に形成する工程と、（ｆ）第２の不純物領域と基板の第１導電型の部分との間に位置する第１の不純物領域の上方において、ゲート絶縁膜を挟んで第２主面上にゲート電極を形成する工程とをさらに備え、前記工程（ｂ）は、（ｂ−１）前記第１の不純物を含有する第１の膜を、前記第１主面上に形成する工程と、（ｂ−２）前記第１の不純物を前記第１の膜から前記基板内に拡散させる工程と有し、前記工程（ｃ）は、（ｃ−１）前記第２主面上に第２の膜を部分的に形成する工程と、（ｃ−２）前記第２の不純物を含有する第３の膜を、前記第２の膜を覆って前記第２主面上に形成する工程と、（ｃ−３）前記第２の不純物を前記第３の膜から前記基板内に拡散させる工程と有し、前記工程（ｂ−２）と前記工程（ｃ−３）とは、同一の工程によって実行され、第１の不純物領域は、トランジスタのベースとして機能し、第２の不純物領域は、トランジスタのエミッタとして機能し、不純物拡散層は、トランジスタのコレクタとして機能し、前記第１主面から前記基板の内部方向に向かっての前記不純物拡散層の不純物濃度分布は、前記第２主面から前記基板の内部方向に向かっての前記不純物拡散領域の不純物濃度分布に略等しいものである。
【００１３】
第３の発明に係る半導体装置の製造方法は、（ａ）互いに対向する第１主面及び第２主面を有する、第１導電型の基板を準備する工程と、（ｂ）トランジスタのコレクタとして機能し、第１導電型とは異なる第２導電型の不純物拡散層を、第１主面内に形成する工程と、（ｃ）不純物拡散層に達する底面を有し、平面視上基板の第１導電型の部分を取り囲む、第２導電型の不純物拡散領域を、第２主面内に部分的に形成する工程とを備え、不純物拡散領域によって取り囲まれた部分が素子形成領域として規定され、（ｄ）素子形成領域内において、トランジスタのベースとして機能し、第２導電型の第１の不純物領域を、第２主面内に部分的に形成する工程と、（ｅ）第１の不純物領域内において、トランジスタのエミッタとして機能し、第１導電型の第２の不純物領域を、第２主面内に部分的に形成する工程と、（ｆ）第２の不純物領域と基板の第１導電型の部分との間に位置する第１の不純物領域の上方において、ゲート絶縁膜を挟んで第２主面上にゲート電極を形成する工程と、（ｇ）第１主面側から不純物拡散層を通過して、基板の第１導電型の部分の膜厚方向に関する略中央領域にプロトンを注入することによって、第１の局所ライフタイム領域を形成する工程とをさらに備え、前記工程（ｂ）は、（ｂ−１）前記第１の不純物を含有する第１の膜を、前記第１主面上に形成する工程と、（ｂ−２）前記第１の不純物を前記第１の膜から前記基板内に拡散させる工程と有し、前記工程（ｃ）は、（ｃ−１）前記第２主面上に第２の膜を部分的に形成する工程と、（ｃ−２）前記第２の不純物を含有する第３の膜を、前記第２の膜を覆って前記第２主面上に形成する工程と、（ｃ−３）前記第２の不純物を前記第３の膜から前記基板内に拡散させる工程と有し、前記工程（ｂ−２）と前記工程（ｃ−３）とは、同一の工程によって実行され、前記第１主面から前記基板の内部方向に向かっての前記不純物拡散層の不純物濃度分布は、前記第２主面から前記基板の内部方向に向かっての前記不純物拡散領域の不純物濃度分布に略等しいものである。
【００１４】
【発明の実施の形態】
実施の形態１．
図１は、本発明の実施の形態１に係る半導体基板の構造を示す上面図であり、図２は、図１に示したラインＸ１−Ｘ１に沿った位置に関する断面構造を示す断面図である。図２を参照して、Ｎ-型シリコン基板１は、互いに対向する底面及び上面を有している。Ｎ-型シリコン基板１の底面内には、Ｐ型不純物の拡散によって、高濃度のＰ型不純物拡散層３が全面的に形成されている。また、Ｎ-型シリコン基板１の上面内には、Ｐ型不純物の拡散によって、Ｐ型分離領域２が部分的に形成されている。Ｐ型分離領域２は、Ｐ型不純物拡散層３の上面に達する底面を有している。また、図１を参照して、Ｎ-型シリコン基板１の上面側から眺めた場合、Ｐ型分離領域２は、Ｎ-型シリコン基板１の一部分であるＮ-領域１ａを取り囲んで形成されている。そして、Ｐ型分離領域２によって取り囲まれた上記Ｎ-領域１ａが、Ｎ-型シリコン基板１の素子形成領域として規定される。
【００１５】
図３〜６は、本実施の形態１に係る半導体基板の製造方法を工程順に示す断面図である。図３を参照して、まず、Ｎ-型シリコン基板１を準備する。次に、熱酸化法によって、シリコン酸化膜４を、Ｎ-型シリコン基板１の上面上に全面的に形成する。
【００１６】
図４を参照して、次に、ボロン等のＰ型不純物を含有する物質（例えば絶縁膜）４９を、Ｎ-型シリコン基板１の底面上に全面的に塗布する。その後、熱処理を行うことにより、物質４９に含まれているＰ型不純物をＮ-型シリコン基板１内に導入及び熱拡散させる。これによって、Ｎ-型シリコン基板１の底面内にＰ型不純物拡散層３が形成される。その後、シリコン酸化膜４及び物質４９を除去する。なお、Ｐ型不純物を熱拡散する際の熱処理の温度や時間を調整することにより、Ｎ-型シリコン基板１の底面からのＰ型不純物拡散層３の深さを任意に設定することができる。
【００１７】
図５を参照して、次に、熱酸化法によって、シリコン酸化膜５を、Ｎ-型シリコン基板１の上面上及び底面上に全面的に形成する。次に、Ｎ-型シリコン基板１の上面上に形成されているシリコン酸化膜５を、写真製版法及びエッチング法によって部分的に除去する。これにより、開孔部５ａが形成されてＮ-型シリコン基板１の上面の一部が露出する。
【００１８】
図６を参照して、次に、ボロン等のＰ型不純物を含有する物質（例えば絶縁膜）５０を、シリコン酸化膜５を覆ってＮ-型シリコン基板１の上面上に塗布する。開孔部５ａが形成されている部分において、物質５０はＮ-型シリコン基板１の上面に接触する。その後、熱処理を行うことにより、物質５０とＮ-型シリコン基板１とが互いに接触している部分において、物質５０に含まれているＰ型不純物をＮ-型シリコン基板１内に導入及び熱拡散させる。これによって、Ｎ-型シリコン基板１の上面内にＰ型分離領域２が形成される。その後、シリコン酸化膜５及び物質５０を除去することにより、図２に示した半導体基板が得られる。
【００１９】
このように本実施の形態１に係る半導体基板及びその製造方法によると、Ｎ-型シリコン基板１の底面内に高濃度のＰ型不純物拡散層３を形成した後に、Ｎ-型シリコン基板１の上面内にＰ型分離領域２が形成される。従って、Ｐ型不純物拡散層３が、Ｐ型分離領域２を形成する際のダメージに対するゲッタリングサイトとして機能するため、Ｐ型分離領域２の形成に起因する欠陥が低減又は除去された半導体基板を得ることができる。
【００２０】
以下、この効果について具体的に検証する。図７，８は、本実施の形態１に係る半導体基板及びその製造方法の効果を説明するための図である。図７は、Ｐ型不純物拡散層３を形成することなくＰ型分離領域２を形成した場合の例であり、図８は、Ｐ型不純物拡散層３を形成した後にＰ型分離領域２を形成した場合の例である。
【００２１】
膜厚８００μｍのＦＺウェハの上面内に、Ｐ型分離領域２を深さ約２５０μｍで形成する。次に、１１００℃以上で６０分程度の熱処理を行う。次に、ウェハをへき開した後、ジルトル液を用いたエッチングによって欠陥を顕在化する。このようにして得られた試料を顕微鏡を用いて観察した結果が、図７に示されている。図７に示すように、ウェハ内には、ＯＳＦ（Oxide Stacking Fault）と思われる欠陥１０が多数発生している。また、このウェハを用いてＩＧＢＴを作成したところ、耐圧測定時の漏れ電流が非常に大きく、特に高温（１２５℃）状態では漏れ電流がさらに大きくなって、ＩＧＢＴは正常に動作しなかった。
【００２２】
一方、ＦＺウェハの底面内にＰ型不純物拡散層３を形成した後に、Ｐ型分離領域２を深さ約１８０μｍで形成し、上記と同様の観察を行った結果が、図８に示されている。図８に示すように、ウェハ内に欠陥１０は発生していない。また、このウェハを用いてＩＧＢＴを作成したところ、耐圧測定時の漏れ電流は、Ｐ型不純物拡散層３を形成しない場合と比較して大幅に低減された。
【００２３】
実施の形態２．
図９〜１１は、本発明の実施の形態２に係る半導体基板の製造方法を工程順に示す断面図である。図９を参照して、まず、Ｎ-型シリコン基板１を準備する。次に、熱酸化法によって、シリコン酸化膜１５を、Ｎ-型シリコン基板１の上面上及び底面上に全面的に形成する。
【００２４】
図１０を参照して、次に、Ｎ-型シリコン基板１の上面上に形成されているシリコン酸化膜１５を、写真製版法及びエッチング法によって部分的に除去する。これにより、開孔部１５ａが形成されてＮ-型シリコン基板１の上面の一部が露出する。また、Ｎ-型シリコン基板１の底面上に形成されているシリコン酸化膜１５を、エッチング法によって全面的に除去する。これにより、Ｎ-型シリコン基板１の底面が露出する。
【００２５】
図１１を参照して、次に、ボロン等のＰ型不純物を含有する物質５０を、シリコン酸化膜１５を覆ってＮ-型シリコン基板１の上面上に、及び、Ｎ-型シリコン基板１の底面上に、それぞれ塗布する。その後、熱処理を行うことにより、物質５０とＮ-型シリコン基板１とが互いに接触している部分において、物質５０に含まれているＰ型不純物をＮ-型シリコン基板１内に導入及び熱拡散させる。これによって、Ｎ-型シリコン基板１の上面内にＰ型分離領域２が形成されるとともに、Ｎ-型シリコン基板１の底面内にＰ型不純物拡散層３が形成される。その後、シリコン酸化膜１５及び物質５０を除去することにより、図２に示した半導体基板が得られる。
【００２６】
図１２は、本実施の形態２に係る半導体基板の製造方法によって作成された半導体基板を対象とした、ＳＲ（Spreading Resistance）評価の結果を示す図である。横軸はＮ-型シリコン基板１の上面からの深さＤ（μｍ）であり、縦軸は、濃度Ｎ（ｃｍ-3）、比抵抗ρ（Ω・ｃｍ）、及び抵抗Ｒ（Ω）である。図１２では、膜厚３５０μｍの半導体基板のうち、Ｎ-型シリコン基板１の上面から深さ２４０μｍまでの領域を抽出して、ＳＲ評価の結果を示している。
【００２７】
図１２を参照すると、半導体基板の膜厚の中央付近の深さ（１７５μｍ）を中心として、濃度Ｎ、比抵抗ρ、及び抵抗Ｒの各特性がほぼ左右対称となっていることが分かる。即ち、本実施の形態２に係る半導体基板では、Ｐ型不純物拡散層３の厚みは、Ｎ-型シリコン基板１の上面からのＰ型分離領域２の深さに略等しい（ともに１７５μｍ）ことが分かる。また、濃度Ｎの特性に着目すれば、Ｎ-型シリコン基板１の底面から基板内部方向に向かってのＰ型不純物拡散層３の不純物濃度分布は、Ｎ-型シリコン基板１の上面から基板内部方向に向かってのＰ型分離領域２の不純物濃度分布に略等しくなっている。
【００２８】
このように本実施の形態２に係る半導体基板及びその製造方法によると、図１１に示したように、Ｐ型分離領域２を形成するためのＰ型不純物の熱拡散と、Ｐ型不純物拡散層３を形成するためのＰ型不純物の熱拡散とが、同一の工程によって実行される。その結果、上記実施の形態１と比較すると、製造工程数を削減することが可能となる。
【００２９】
図１３は、上記実施の形態１，２の変形例を示す断面図である。上記実施の形態１，２に係る製造方法によって図２に示した半導体基板を得た後、Ｎ-型シリコン基板１を底面側から所望の膜厚だけ研磨することにより、Ｐ型不純物拡散層３を薄膜化する。これにより、Ｐ型不純物拡散層３の表面（Ｎ-型シリコン基板１の底面）における不純物濃度を調整することが可能となる。
【００３０】
なお、特開平７−３０７４６９号公報の図４には、（ａ）Ｎ-型基板の上面及び底面からＰ型不純物を部分的に拡散することにより、Ｎ-型基板の上面と底面との間を部分的に貫通するＰ型不純物拡散領域を形成する工程と、（ｂ）Ｎ-型基板の底面内にＰ型不純物を全面的に拡散することにより、上記Ｐ型不純物拡散領域に繋がるＰ型不純物拡散層を形成する工程とがこの順に実行される半導体装置の製造方法が開示されている。しかし、この方法によると、上記工程（ａ）で、Ｎ-型基板の上面及び底面の同一箇所にマスクを位置合わせして形成する必要があり、製造工程が複雑になるという問題がある。一方、本発明の実施の形態１，２に係る半導体基板の製造方法では、かかる問題は生じない。
【００３１】
また、上記公報の図５には、（ａ）Ｐ+型基板の上面上にＮ-型エピタキシャル層を形成する工程と、（ｂ）Ｎ-型エピタキシャル層の上面内にＰ型不純物を部分的に拡散することにより、上記Ｐ+型基板に繋がるＰ+型不純物拡散層を形成する工程とがこの順に実行される半導体装置の製造方法が開示されている。しかし、この方法によると、Ｐ+型基板上にＮ-型エピタキシャル層を形成する工程が必要となるために製造コストが高くなり、製造工程数も多くなるという問題がある。一方、本発明の実施の形態１，２に係る半導体基板の製造方法では、かかる問題は生じない。
【００３２】
実施の形態３．
図１４は、上記実施の形態１，２に係る半導体基板を用いた、本発明の実施の形態３に係る半導体装置（ＩＧＢＴ）の構造を示す断面図である。素子形成領域内において、Ｎ-型シリコン基板１の上面内には、Ｐ型不純物領域２０が部分的に形成されている。Ｐ型不純物領域２０内において、Ｎ-型シリコン基板１の上面内には、Ｎ+型不純物領域２１が部分的に形成されている。Ｐ型不純物領域２０はＩＧＢＴのベースとして機能し、Ｎ+型不純物領域２１はＩＧＢＴのエミッタとして機能し、Ｐ型不純物拡散層３はＩＧＢＴのコレクタとして機能する。また、Ｎ-型シリコン基板１の上面内において、Ｎ+型不純物領域２１とＮ-領域１ａとの間に位置する部分のＰ型不純物領域２０は、チャネル領域として機能する。チャネル領域上には、絶縁膜２２の一部を挟んでゲート電極２３が形成されている。ゲート電極２３の材質は、例えばポリシリコンである。Ｎ-型シリコン基板１の底面上には、Ｐ型不純物拡散層３に接触するコレクタ電極２７が形成されている。Ｎ-型シリコン基板１の上面上には、Ｐ型不純物領域２０及びＮ+型不純物領域２１に接触するエミッタ電極２４が形成されている。Ｐ型分離領域２には、電極２５が接続されている。また、本実施の形態３に係るＩＧＢＴは、Ｐ型不純物領域２６ａ、電極２６ｂ、及び絶縁膜２６ｃを有するガードリング構造２６を備えている。
【００３３】
図１５〜２１は、本実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。図１５を参照して、まず、上記実施の形態１，２に係る半導体基板を準備する。
【００３４】
図１６を参照して、次に、熱酸化法によって、Ｎ-型シリコン基板１の上面上にシリコン酸化膜を全面的に形成する。次に、写真製版法及びエッチング法によってこのシリコン酸化膜をパターニングすることにより、シリコン酸化膜２２ａ，２６ｃを形成する。次に、イオン注入法によって、シリコン酸化膜２２ａ，２６ｃから露出している部分のＮ-型シリコン基板１の上面内にＰ型不純物を導入することにより、Ｐ型不純物領域２０ａ，２６ａを形成する。
【００３５】
図１７を参照して、次に、シリコン酸化膜２２ａをパターニングすることによりシリコン酸化膜２２ｂを形成した後、熱酸化法によって、Ｎ-型シリコン基板１の上面上に、シリコン酸化膜２２ｂ，２６ｃよりも薄いシリコン酸化膜２２ｃを形成する。
【００３６】
図１８を参照して、次に、ＣＶＤ法によって、ポリシリコン膜を全面的に形成する。次に、写真製版法及びエッチング法によってこのポリシリコン膜をパターニングすることにより、ゲート電極２３を形成する。
【００３７】
図１９を参照して、次に、写真製版法及びイオン注入法によって、Ｎ-型シリコン基板１の上面内にＰ型不純物を部分的に導入することにより、Ｐ型不純物領域２０ａよりも浅いＰ型不純物領域２０ｂを形成する。Ｐ型不純物領域２０ａ，２０ｂによって、図１４に示したＰ型不純物領域２０が構成される。
【００３８】
図２０を参照して、次に、エッチング法によって、ゲート電極２３から露出している部分のシリコン酸化膜２２ｃを除去する。除去されずに残った部分のシリコン酸化膜２２ｃは、ゲート絶縁膜として機能する。次に、写真製版法及びイオン注入法によって、Ｐ型不純物領域２０の上面内にＮ型不純物を部分的に導入することにより、Ｎ+型不純物領域２１を形成する。
【００３９】
図２１を参照して、次に、ＣＶＤ法によって、シリコン酸化膜を全面的に形成する。次に、写真製版法及びエッチング法によってこのシリコン酸化膜をパターニングすることにより、ゲート電極２３の側面及び上面を覆ってシリコン酸化膜２２ｄを形成する。シリコン酸化膜２２ｂ〜２２ｄによって、図１４に示した絶縁膜２２が構成される。その後、Ｎ-型シリコン基板１の上面上にエミッタ電極２４及び電極２５，２６ｂを形成する。また、Ｎ-型シリコン基板１の底面上にコレクタ電極２７を形成する。これにより、図１４に示した半導体装置が得られる。
【００４０】
さて次に、本実施の形態３に係る半導体装置の耐圧について検討する。以下の説明では、ベースとして機能するＰ型不純物領域２０に印加される電圧を「Ｖ20」と表記し、コレクタとして機能するＰ型不純物拡散層３に印加される電圧を「Ｖ3」と表記する。
【００４１】
ベース−コレクタ間にＶ20＜Ｖ3なる順方向電圧を印加すると、Ｐ型不純物領域２０から空乏層が伸びることで、順方向耐圧を保持できる。このとき、Ｐ型不純物領域２０の端部はカーブ形状がきつく、この付近で電界が強くなるが、ガードリング構造２６が形成されているために、この付近での電界集中を緩和できる。その結果、Ｐ型不純物領域２０、Ｎ-領域１ａ、及びＰ型不純物拡散層３の各不純物濃度や形状等によって決定される順方向耐圧を、適切に保持することができる。
【００４２】
一方、ベース−コレクタ間にＶ20＞Ｖ3なる逆方向電圧を印加すると、Ｐ型不純物拡散層３及びＰ型分離領域２から空乏層が伸びることで、逆方向耐圧を保持できる。このとき、Ｐ型分離領域２の端部はカーブ形状が緩いため、ガードリング等の耐圧保持構造を付加することなく、Ｐ型不純物領域２０、Ｎ-領域１ａ、Ｐ型不純物拡散層３、及びＰ型分離領域２の各不純物濃度や形状等によって決定される逆方向耐圧を、適切に保持することができる。
【００４３】
ここで、Ｎ-領域１ａの不純物濃度を様々に変化させて、Ｎ-領域１ａの厚みと耐圧ＶＣＥＳとの関係をシミュレーションによって調査した。図２２は、そのシミュレーションの結果を示す図である。Ｎ-領域１ａの不純物濃度と膜厚を調整することで、任意の耐圧を得ることができることが分かる。
【００４４】
また、Ｐ型不純物拡散層３を形成せずにＰ型分離領域２を形成した場合と、Ｐ型不純物拡散層３を形成した後にＰ型分離領域２を形成した場合とのそれぞれに関して、耐圧測定時の漏れ電流を測定した。図２３は、その測定の結果を示す図である。特性Ｋ１は、Ｐ型不純物拡散層３を形成した後にＰ型分離領域２を形成した場合の測定結果であり、特性Ｋ２は、Ｐ型不純物拡散層３を形成せずにＰ型分離領域２を形成した場合の測定結果である。Ｐ型不純物拡散層３を形成した後にＰ型分離領域２を形成することにより、漏れ電流ＩＣＥＳを大幅に低減できることが分かる。
【００４５】
さて次に、図１４に示した半導体装置（ＩＧＢＴ）のターンオン動作について説明する。エミッタ−コレクタ間に所定のコレクタ電圧ＶＣＥを印加するとともに、エミッタ−ゲート間に所定のゲート電圧ＶＧＥを印加すると、ゲート絶縁膜２２の下方のＰ型不純物領域２０がＮ型に反転して、チャネル領域が形成される。すると、Ｎ型不純物領域２１からチャネル領域を通って、電子がＮ-領域１ａに注入される。この注入された電子によって、Ｎ-領域１ａとＰ型不純物拡散層３との間が順バイアスされる。すると、Ｐ型不純物拡散層３からＮ-領域１ａにホールが注入されることによってＮ-領域１ａの抵抗値が大幅に下がり、電流容量が上がる。このように、ＩＧＢＴでは、Ｐ型不純物拡散層３からのホールの注入によって、Ｎ-領域１ａの抵抗を下げている。
【００４６】
次に、ターンオフ動作について説明する。ゲート電圧ＶＧＥをゼロ又は逆バイアスにすると、Ｎ型のチャネル領域がＰ型に戻り、Ｎ型不純物領域２１からＮ-領域１ａへの電子の注入が止まる。これに伴って、Ｐ型不純物拡散層３からＮ-領域１ａへのホールの注入も止まる。Ｎ-領域１ａ内に蓄積されていた電子及びホールは、Ｐ型不純物領域２０から広がった空乏層の電界によってＮ型不純物領域２１又はＰ型不純物拡散層３に排出されていくか、あるいは、互いに再結合して消滅する。
【００４７】
上記の通り本実施の形態３に係る半導体装置では、Ｐ型不純物拡散層３及びＰ型分離領域２から空乏層が伸びることで、逆方向耐圧が保持される。従って、既存のＩＧＢＴのようにＰ型不純物拡散層３とＮ-領域１ａとの間にＮ+型バッファ層を形成することができないため、Ｎ-領域１ａの膜厚をある程度厚くする必要がある。Ｎ-領域１ａの膜厚は、必要な耐圧及びＮ-領域１ａの不純物濃度との関係で、図２２に示したグラフに基づいて決定すればよい。
【００４８】
このように本実施の形態３に係る半導体装置及びその製造方法によれば、ＩＧＢＴの順方向耐圧及び逆方向耐圧をともに保持できる。そのため、本実施の形態３に係る半導体装置は、双方向の耐圧が要求されるパワーデバイス、例えばＡＣマトリクスコンバータに用いられる双方向スイッチに適用することが可能である。
【００４９】
実施の形態４．
図２４は、本発明の実施の形態４に係る半導体装置の構造を示す断面図である。上記実施の形態３に係る半導体装置を基礎として、Ｎ-領域１ａ内に局所ライフタイム領域３０が形成されている。局所ライフタイム領域３０は、例えば図２１に示した構造を得た後、プロトンやヘリウム等の不純物を、Ｎ-型シリコン基板１の底面側からＰ型不純物拡散層３を通してＮ-領域１ａ内にイオン注入することにより、形成することができる。もちろん、Ｎ-型シリコン基板１の上面側からイオン注入してもよい。
【００５０】
前述の通り、上記実施の形態３に係る半導体装置ではＮ-領域１ａの膜厚をある程度厚くする必要がある。そのため、ターンオンに際しては、Ｎ型不純物領域２１からＮ-領域１ａに、より多くの電子を注入する必要がある。また、ターンオフに際しては、Ｐ型不純物拡散層３の近辺のＮ-領域１ａの部分において、空乏層が形成されない領域が残る。そして、この空乏層が形成されない領域においては、ターンオフ時のキャリアの消滅要因は、電界による排出ではなく再結合が支配的となるため、ターンオフの所要時間が比較的長くなる。
【００５１】
従って、Ｎ-領域１ａのうち、特に上記空乏層が形成されない領域内に局所ライフタイム領域３０を形成することにより、この領域でのキャリアの再結合が促進され、ターンオフの所要時間の短縮化を図ることができる。
【００５２】
実施の形態５．
図２５は、本発明の実施の形態５に係る半導体装置の構造を示す断面図である。また、図２６は、本実施の形態５に係る半導体装置の製造方法の一工程を示す断面図である。図２１に示した構造を得た後、図２６を参照して、Ｎ-型シリコン基板１を底面側から所望の膜厚だけ研磨することにより、Ｐ型不純物拡散層３が薄膜化されている。その後、上記実施の形態４と同様に、所定の不純物をＮ-型シリコン基板１の底面側からＰ型不純物拡散層３を通してＮ-領域１ａ内にイオン注入することにより、局所ライフタイム領域３０を形成する。これにより、図２５に示した半導体装置が得られる。
【００５３】
このように本実施の形態５に係る半導体装置及びその製造方法によれば、Ｐ型不純物拡散層３を薄膜化した後に、Ｎ-型シリコン基板１の底面側から所定の不純物をイオン注入することによってＮ-領域１ａ内に局所ライフタイム領域３０を形成する。従って、上記実施の形態４と比較すると、Ｎ-型シリコン基板１の上面近くに局所ライフタイム領域３０を形成することが可能となる。即ち、局所ライフタイム領域３０を形成する深さを設定する際に、その設定の自由度が大きくなる。
【００５４】
実施の形態６．
プロトンの注入によってＮ-領域１ａ内に局所ライフタイム領域３０を形成する場合、注入後のアニールによってプロトンはドナー化し、その結果、プロトンが注入された部分のＮ-領域１ａの不純物濃度が高くなる。
【００５５】
図２７は、所定のモニタウェハを対象としたＳＲ評価の結果を示す図である。モニタウェハは、１５０μｍの膜厚を有するＮ-型シリコン基板の、膜厚方向に関する中央領域付近（即ち深さ７５μｍ付近）に、プロトンをイオン注入した後、アニールすることによって作製されている。図２７の横軸はＮ-型シリコン基板の上面からの深さＤ（μｍ）であり、縦軸は、濃度Ｎ（ｃｍ-3）、比抵抗ρ（Ω・ｃｍ）、及び抵抗Ｒ（Ω）である。図２７を参照すると、アニールによってプロトンがドナー化した結果、深さ７５μｍ付近においてＮ-領域１ａの濃度Ｎが高くなっていることが分かる。
【００５６】
次に、上記実施の形態３に係る半導体装置において、Ｎ-領域１ａの膜厚を１７０μｍとして、Ｎ-領域１ａへのプロトンの注入深さによって半導体装置の順方向耐圧及び逆方向耐圧の各絶対値がどのように変化するかを調査した。図２８は、その調査の結果を示すグラフである。グラフの横軸は、Ｎ-領域１ａとＰ型不純物拡散層３との界面から、プロトンの注入箇所までの距離Ｌ（μｍ）である。グラフの縦軸は、順方向耐圧及び逆方向耐圧の各絶対値（Ｖ）である。図２８を参照すると、距離Ｌが長いほど逆方向耐圧の絶対値は大きくなり、逆に、距離Ｌが短いほど順方向耐圧の絶対値は大きくなることが分かる。距離Ｌが短いと逆方向耐圧の絶対値が小さくなるのは、プロトンのドナー化に起因して、プロトンが注入された部分のＮ-領域１ａの不純物濃度が高くなるためである。
【００５７】
図２８から分かるように、距離Ｌが短すぎたのでは逆方向耐圧の絶対値が小さくなり、一方、距離Ｌが長すぎたのでは順方向耐圧の絶対値が小さくなる。よって、プロトンの注入によって局所ライフタイム領域を形成する場合には、Ｎ-領域１ａの膜厚方向に関する中央領域付近にプロトンをイオン注入するのが望ましい。図２８に示した例では、距離Ｌを８０〜１００μｍ程度に設定することにより、順方向耐圧及び逆方向耐圧の各絶対値がいずれも１２００（Ｖ）を超える半導体装置を得ることができる。
【００５８】
図２９は、図２４に示した半導体装置を基礎として、本実施の形態６に係る半導体装置の構造を示す断面図である。図２４に示した局所ライフタイム領域３０の代わりに、局所ライフタイム領域３０ｐが形成されている。局所ライフタイム領域３０ｐは、Ｎ-型シリコン基板１の底面側からＰ型不純物拡散層３を通して、Ｎ-領域１ａの膜厚方向に関する中央領域付近にプロトンをイオン注入することによって形成されている。
【００５９】
図３０は、図２５に示した半導体装置を基礎として、本実施の形態６に係る半導体装置の構造を示す断面図である。図２５に示した局所ライフタイム領域３０の代わりに、局所ライフタイム領域３０ｐが形成されている。図２９に示した半導体装置と同様に、局所ライフタイム領域３０ｐは、Ｎ-型シリコン基板１の底面側からＰ型不純物拡散層３を通して、Ｎ-領域１ａの膜厚方向に関する中央領域付近にプロトンをイオン注入することによって形成されている。
【００６０】
図３１は、本実施の形態６の第１の変形例に係る半導体装置の構造を示す断面図である。図２９に示した半導体装置を基礎として、Ｎ-領域１ａ内に局所ライフタイム領域３０ｈが追加されている。局所ライフタイム領域３０ｈは、Ｎ-型シリコン基板１の底面側からＰ型不純物拡散層３を通して、局所ライフタイム領域３０ｐよりもＰ型不純物拡散層３側にヘリウムをイオン注入することによって形成されている。
【００６１】
図３２は、本実施の形態６の第２の変形例に係る半導体装置の構造を示す断面図である。図３０に示した半導体装置を基礎として、Ｎ-領域１ａ内に局所ライフタイム領域３０ｈが追加されている。図３１に示した半導体装置と同様に、局所ライフタイム領域３０ｈは、Ｎ-型シリコン基板１の底面側からＰ型不純物拡散層３を通して、局所ライフタイム領域３０ｐよりもＰ型不純物拡散層３側にヘリウムをイオン注入することによって形成されている。
【００６２】
プロトンとは異なり、ヘリウムはドナー化を起こさない。従って、Ｎ-領域１ａとＰ型不純物拡散層３との界面付近に局所ライフタイム領域３０ｈを形成しても、逆方向耐圧の絶対値が低下することはない。局所ライフタイム領域３０ｐのみならず局所ライフタイム領域３０ｈをも形成することにより、キャリアの再結合がさらに促進され、ターンオフの所要時間のさらなる短縮化を図ることができる。
【００６３】
このように本実施の形態６に係る半導体装置及びその製造方法によれば、Ｎ-領域１ａの膜厚方向に関する中央領域付近にプロトンをイオン注入することによって、局所ライフタイム領域３０ｐが形成されている。従って、順方向耐圧及び逆方向耐圧の各絶対値の一方が極端に低下することはなく、ＩＧＢＴの順方向耐圧及び逆方向耐圧をともに高レベルに保持できる。そのため、本実施の形態６に係る半導体装置は、双方向の耐圧が要求されるパワーデバイス、例えばＡＣマトリクスコンバータに用いられる双方向スイッチに適用することが可能である。
【００６４】
なお、上記実施の形態１〜６では、ＮチャネルのＩＧＢＴについて述べたが、ＰチャネルのＩＧＢＴにも本発明は適用できる。また、ゲートがシリコン基板上に形成されたタイプのＩＧＢＴについて述べたが、シリコン基板内に形成されたトレンチ内にゲートが埋め込まれたタイプのＩＧＢＴ（トレンチゲート型ＩＧＢＴ）にも本発明は適用できる。
【００６８】
【発明の効果】
第１の発明に係る半導体基板の製造方法によれば、不純物拡散層が、不純物拡散領域を形成する際のダメージに対するゲッタリングサイトとして機能するため、不純物拡散領域の形成に起因する欠陥が低減又は除去された半導体基板を得ることができる。
【００６９】
第２の発明に係る半導体装置の製造方法によれば、第１の不純物領域から空乏層が伸びることで順方向耐圧を保持できる。また、不純物拡散層及び不純物拡散領域から空乏層が伸びることで、逆方向耐圧を保持できる。即ち、順方向耐圧及び逆方向耐圧がともに保持されたＩＧＢＴを得ることができる。
【００７０】
第３の発明に係る半導体装置の製造方法によれば、順方向耐圧及び逆方向耐圧をともに高レベルに保持することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１に係る半導体基板の構造を示す上面図である。
【図２】 図１に示したラインＸ１−Ｘ１に沿った位置に関する断面構造を示す断面図である。
【図３】 本発明の実施の形態１に係る半導体基板の製造方法を工程順に示す断面図である。
【図４】 本発明の実施の形態１に係る半導体基板の製造方法を工程順に示す断面図である。
【図５】 本発明の実施の形態１に係る半導体基板の製造方法を工程順に示す断面図である。
【図６】 本発明の実施の形態１に係る半導体基板の製造方法を工程順に示す断面図である。
【図７】 本発明の実施の形態１に係る半導体基板及びその製造方法の効果を説明するための図である。
【図８】 本発明の実施の形態１に係る半導体基板及びその製造方法の効果を説明するための図である。
【図９】 本発明の実施の形態２に係る半導体基板の製造方法を工程順に示す断面図である。
【図１０】 本発明の実施の形態２に係る半導体基板の製造方法を工程順に示す断面図である。
【図１１】 本発明の実施の形態２に係る半導体基板の製造方法を工程順に示す断面図である。
【図１２】 本発明の実施の形態２に係る半導体基板の製造方法によって作成された半導体基板を対象とした、ＳＲ評価の結果を示す図である。
【図１３】 実施の形態１，２の変形例を示す断面図である。
【図１４】 本発明の実施の形態３に係る半導体装置の構造を示す断面図である。
【図１５】 本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図１６】 本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図１７】 本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図１８】 本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図１９】 本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図２０】 本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図２１】 本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図２２】 Ｎ-領域の厚みと耐圧との関係についてのシミュレーションの結果を示す図である。
【図２３】 耐圧測定時の漏れ電流の測定の結果を示す図である。
【図２４】 本発明の実施の形態４に係る半導体装置の構造を示す断面図である。
【図２５】 本発明の実施の形態５に係る半導体装置の構造を示す断面図である。
【図２６】 本発明の実施の形態５に係る半導体装置の製造方法の一工程を示す断面図である。
【図２７】 所定のモニタウェハを対象としたＳＲ評価の結果を示す図である。
【図２８】 プロトンの注入深さと耐圧との関係を調査した結果を示すグラフである。
【図２９】 図２４に示した半導体装置を基礎として、本発明の実施の形態６に係る半導体装置の構造を示す断面図である。
【図３０】 図２５に示した半導体装置を基礎として、本発明の実施の形態６に係る半導体装置の構造を示す断面図である。
【図３１】 本発明の実施の形態６の第１の変形例に係る半導体装置の構造を示す断面図である。
【図３２】 本発明の実施の形態６の第２の変形例に係る半導体装置の構造を示す断面図である。
【符号の説明】
１ Ｎ-型シリコン基板、２ Ｐ型分離領域、３ Ｐ型不純物拡散層、５，１５ シリコン酸化膜、２０ Ｐ型不純物領域、２１ Ｎ型不純物領域、２３ ゲート電極、２４ エミッタ電極、２７ コレクタ電極、３０，３０ｐ，３０ｈ 局所ライフタイム領域、４９，５０ 物質。[0001]
BACKGROUND OF THE INVENTION
  The present invention relates to a semiconductor substrate used in a power semiconductor device.PlankProduction methodas well as, Semiconductor device using the semiconductor substrateSetIt relates to a manufacturing method.
[0002]
[Prior art]
In recent years, a so-called AC matrix converter power circuit in which a three-phase voltage source is directly switched by a bidirectional switch has been proposed. As a bidirectional switch used in an AC matrix converter, a power device having a bidirectional breakdown voltage is required. As one of them, an IGBT capable of holding a withstand voltage in both directions has been announced (see Non-Patent Document 1).
[0003]
Moreover, the technique which forms a local lifetime area | region by irradiating helium or a proton is disclosed by the following patent document 1. FIG.
[0004]
[Non-Patent Document 1]
M. Takei, Y. Harada, and K. Ueno, 600V-IGBT with Reverse Blocking Capability, Proceedings of 2001 International Symposium on Power Semiconductor Devices & ICs, Osaka
[Patent Document 1]
JP 2002-76017 A
[0005]
[Problems to be solved by the invention]
However, in the IGBT described in Document 1, the withstand voltage is maintained by digging a groove called a mesa structure from the substrate surface to the collector P layer and forming a substance for relaxing the electric field inside the groove. . This method is also used in existing triacs and the like, but has a problem of low reliability.
[0006]
Further, in the above document 2, helium and proton are treated equally, but depending on the proton implantation depth into the substrate, there is a problem that the reverse breakdown voltage is reduced due to the proton donor.
[0007]
  The present invention has been made to solve such a problem, and can maintain a withstand voltage in both directions and has high reliability.SetObtaining a manufacturing method,as well as, Semiconductor substrate used in the semiconductor devicePlankThe object is to obtain a manufacturing method.
[0011]
[Means for Solving the Problems]
  First1The manufacturing method of a semiconductor substrate according to the invention includes: (a) preparing a first conductivity type substrate having a first main surface and a second main surface facing each other; and (b) starting from the first main surface. A step of forming an impurity diffusion layer of a second conductivity type different from the first conductivity type by diffusing the first impurity therein; and (c) a second portion of the second main surface into the substrate from the second main surface. Forming a second conductivity type impurity diffusion region having a bottom surface reaching the impurity diffusion layer by diffusing the impurity and surrounding the first conductivity type portion of the substrate in plan view. And the step (b) includes the step (b-1) of forming a first film containing the first impurity on the first main surface. (B-2) diffusing the first impurity from the first film into the substrate. The step (c) includes (c-1) a step of partially forming a second film on the second main surface, and (c-2) containing the second impurity. Forming a third film on the second main surface so as to cover the second film; and (c-3) diffusing the second impurity from the third film into the substrate. The step (b-2) and the step (c-3) are executed by the same step.
[0012]
  First2The manufacturing method of a semiconductor device according to the invention includes: (a) preparing a first conductivity type substrate having a first main surface and a second main surface facing each other; and (b) starting from the first main surface to the substrate. A step of forming an impurity diffusion layer of a second conductivity type different from the first conductivity type by diffusing the first impurity therein; and (c) a second portion of the second main surface into the substrate from the second main surface. Forming a second conductivity type impurity diffusion region having a bottom surface reaching the impurity diffusion layer by diffusing the impurity and surrounding the first conductivity type portion of the substrate in plan view. (D) a step of partially forming a first impurity region of the second conductivity type in the second main surface in the element formation region; and (e) In the first impurity region, the second impurity region of the first conductivity type is (2) a step of partially forming in the main surface; and (f) sandwiching a gate insulating film above the first impurity region located between the second impurity region and the first conductivity type portion of the substrate. Forming a gate electrode on the second main surface, wherein the step (b) includes (b-1) forming the first film containing the first impurity on the first main surface. And (b-2) diffusing the first impurity from the first film into the substrate, wherein the step (c) includes (c-1) the second main A step of partially forming a second film on the surface; and (c-2) a third film containing the second impurity covering the second film on the second main surface. And (c-3) diffusing the second impurity from the third film into the substrate, and including the step (b-2) and the step (c 3) is executed by the same process, the first impurity region functions as the base of the transistor, the second impurity region functions as the emitter of the transistor, and the impurity diffusion layer functions as the collector of the transistor. The impurity concentration distribution of the impurity diffusion layer from the first main surface toward the inner direction of the substrate is the impurity concentration distribution of the impurity diffusion region from the second main surface toward the inner direction of the substrate. Is approximately equal to
[0013]
  First3The method of manufacturing a semiconductor device according to the invention includes (a) a step of preparing a first conductivity type substrate having a first main surface and a second main surface facing each other, and (b) functioning as a collector of the transistor. A step of forming an impurity diffusion layer of a second conductivity type different from the first conductivity type in the first main surface; and (c) a first conductivity of the substrate in plan view having a bottom surface reaching the impurity diffusion layer. Forming a second conductivity type impurity diffusion region surrounding the mold portion in the second main surface, wherein the portion surrounded by the impurity diffusion region is defined as an element formation region, A step of partially forming a second conductivity type first impurity region in the second main surface, which functions as a base of the transistor in the element formation region; and (e) in the first impurity region. Functions as the emitter of the transistor, the first conductor A step of partially forming a second impurity region of the type in the second main surface; and (f) a first impurity located between the second impurity region and the first conductivity type portion of the substrate. A step of forming a gate electrode on the second main surface above the region with the gate insulating film interposed therebetween, and (g) a portion of the first conductivity type of the substrate passing through the impurity diffusion layer from the first main surface side. And a step of forming a first local lifetime region by injecting protons in a substantially central region in the film thickness direction, wherein the step (b) includes (b-1) the first impurity. Forming the first film to be contained on the first main surface; and (b-2) diffusing the first impurity from the first film into the substrate. (C) includes (c-1) a step of partially forming a second film on the second main surface, and (c-2) before Forming a third film containing a second impurity on the second main surface so as to cover the second film; and (c-3) removing the second impurity from the third film. And the step (b-2) and the step (c-3) are performed by the same step, and are directed from the first main surface toward the inside of the substrate. The impurity concentration distribution of the impurity diffusion layer is substantially equal to the impurity concentration distribution of the impurity diffusion region from the second main surface toward the inside of the substrate.
[0014]
DETAILED DESCRIPTION OF THE INVENTION
Embodiment 1 FIG.
FIG. 1 is a top view showing a structure of a semiconductor substrate according to Embodiment 1 of the present invention, and FIG. 2 is a cross-sectional view showing a cross-sectional structure relating to a position along line X1-X1 shown in FIG. . Referring to FIG.-The mold silicon substrate 1 has a bottom surface and a top surface facing each other. N-A high-concentration P-type impurity diffusion layer 3 is entirely formed in the bottom surface of the silicon substrate 1 by diffusion of P-type impurities. N-A P-type isolation region 2 is partially formed in the upper surface of the type silicon substrate 1 by diffusion of P-type impurities. P-type isolation region 2 has a bottom surface that reaches the upper surface of P-type impurity diffusion layer 3. In addition, referring to FIG.-When viewed from the upper surface side of the silicon substrate 1, the P-type isolation region 2 is N-N which is a part of the silicon substrate 1-It is formed surrounding the region 1a. Then, the N surrounded by the P-type isolation region 2-Region 1a is N-Is defined as an element formation region of the silicon substrate 1.
[0015]
3 to 6 are cross-sectional views showing the method of manufacturing the semiconductor substrate according to the first embodiment in the order of steps. Referring to FIG. 3, first, N-A mold silicon substrate 1 is prepared. Next, the silicon oxide film 4 is made N by thermal oxidation.-It is formed entirely on the upper surface of the mold silicon substrate 1.
[0016]
Referring to FIG. 4, next, a substance (for example, an insulating film) 49 containing a P-type impurity such as boron is added to N-It is applied over the entire bottom surface of the mold silicon substrate 1. After that, by performing heat treatment, the P-type impurity contained in the substance 49 is changed to N.-It is introduced into the mold silicon substrate 1 and thermally diffused. As a result, N-P-type impurity diffusion layer 3 is formed in the bottom surface of type silicon substrate 1. Thereafter, the silicon oxide film 4 and the substance 49 are removed. By adjusting the temperature and time of the heat treatment when thermally diffusing the P-type impurity, N-The depth of the P-type impurity diffusion layer 3 from the bottom surface of the silicon substrate 1 can be arbitrarily set.
[0017]
Referring to FIG. 5, next, the silicon oxide film 5 is made to be N by thermal oxidation.-It is formed on the entire top surface and bottom surface of the mold silicon substrate 1. Next, N-The silicon oxide film 5 formed on the upper surface of the mold silicon substrate 1 is partially removed by photolithography and etching. Thereby, the opening 5a is formed and N-A part of the upper surface of the mold silicon substrate 1 is exposed.
[0018]
Referring to FIG. 6, next, a substance (for example, an insulating film) 50 containing a P-type impurity such as boron is covered with the silicon oxide film 5 and N.-It is applied on the upper surface of the mold silicon substrate 1. In the portion where the opening 5a is formed, the substance 50 is N-It contacts the upper surface of the mold silicon substrate 1. After that, by performing heat treatment, the substance 50 and N-The P-type impurity contained in the substance 50 is N in the portion where the silicon substrate 1 is in contact with each other.-It is introduced into the mold silicon substrate 1 and thermally diffused. As a result, N-A P-type isolation region 2 is formed in the upper surface of the type silicon substrate 1. Thereafter, the silicon oxide film 5 and the substance 50 are removed to obtain the semiconductor substrate shown in FIG.
[0019]
Thus, according to the semiconductor substrate and the manufacturing method thereof according to the first embodiment, N-After forming high-concentration P-type impurity diffusion layer 3 in the bottom surface of type silicon substrate 1, N-A P-type isolation region 2 is formed in the upper surface of the type silicon substrate 1. Therefore, since the P-type impurity diffusion layer 3 functions as a gettering site for damage when the P-type isolation region 2 is formed, a semiconductor substrate in which defects due to the formation of the P-type isolation region 2 are reduced or removed can be obtained. Obtainable.
[0020]
Hereinafter, this effect will be specifically verified. 7 and 8 are diagrams for explaining the effects of the semiconductor substrate and the manufacturing method thereof according to the first embodiment. FIG. 7 shows an example in which the P-type isolation region 2 is formed without forming the P-type impurity diffusion layer 3, and FIG. 8 shows the formation of the P-type isolation region 2 after the P-type impurity diffusion layer 3 is formed. This is an example.
[0021]
A P-type isolation region 2 is formed with a depth of about 250 μm in the upper surface of an FZ wafer having a thickness of 800 μm. Next, heat treatment is performed at 1100 ° C. or higher for about 60 minutes. Next, after cleaving the wafer, defects are revealed by etching using a Zirtor solution. The result of observing the sample thus obtained using a microscope is shown in FIG. As shown in FIG. 7, a large number of defects 10 that are considered to be OSF (Oxide Stacking Fault) have occurred in the wafer. Further, when an IGBT was produced using this wafer, the leakage current at the time of withstand voltage measurement was very large, and the leakage current was further increased particularly at a high temperature (125 ° C.), and the IGBT did not operate normally.
[0022]
On the other hand, after the P-type impurity diffusion layer 3 is formed in the bottom surface of the FZ wafer, the P-type isolation region 2 is formed with a depth of about 180 μm, and the same observation as described above is performed. Yes. As shown in FIG. 8, no defect 10 has occurred in the wafer. Moreover, when an IGBT was produced using this wafer, the leakage current at the time of withstand voltage measurement was significantly reduced as compared with the case where the P-type impurity diffusion layer 3 was not formed.
[0023]
Embodiment 2. FIG.
9 to 11 are cross-sectional views showing a method of manufacturing a semiconductor substrate according to the second embodiment of the present invention in the order of steps. Referring to FIG. 9, first, N-A mold silicon substrate 1 is prepared. Next, the silicon oxide film 15 is made to be N by thermal oxidation.-It is formed on the entire top surface and bottom surface of the mold silicon substrate 1.
[0024]
Referring to FIG.-The silicon oxide film 15 formed on the upper surface of the mold silicon substrate 1 is partially removed by photolithography and etching. Thereby, the opening 15a is formed and N-A part of the upper surface of the mold silicon substrate 1 is exposed. N-The silicon oxide film 15 formed on the bottom surface of the mold silicon substrate 1 is completely removed by etching. As a result, N-The bottom surface of the mold silicon substrate 1 is exposed.
[0025]
Referring to FIG. 11, next, a substance 50 containing a P-type impurity such as boron is covered with the silicon oxide film 15 and N-On the upper surface of the silicon substrate 1 and N-Each is applied on the bottom surface of the mold silicon substrate 1. After that, by performing heat treatment, the substance 50 and N-The P-type impurity contained in the substance 50 is N in the portion where the silicon substrate 1 is in contact with each other.-It is introduced into the mold silicon substrate 1 and thermally diffused. As a result, N-P-type isolation region 2 is formed in the upper surface of type silicon substrate 1 and N-P-type impurity diffusion layer 3 is formed in the bottom surface of type silicon substrate 1. Thereafter, the silicon oxide film 15 and the substance 50 are removed to obtain the semiconductor substrate shown in FIG.
[0026]
FIG. 12 is a diagram showing the results of SR (Spreading Resistance) evaluation for a semiconductor substrate created by the semiconductor substrate manufacturing method according to the second embodiment. The horizontal axis is N-Is the depth D (μm) from the upper surface of the silicon substrate 1, and the vertical axis represents the concentration N (cm-3), Specific resistance ρ (Ω · cm), and resistance R (Ω). In FIG. 12, among the semiconductor substrates having a film thickness of 350 μm, N-A region from the upper surface of the silicon substrate 1 to a depth of 240 μm is extracted, and the results of SR evaluation are shown.
[0027]
Referring to FIG. 12, it can be seen that the characteristics of the concentration N, the specific resistance ρ, and the resistance R are almost symmetrical about the depth (175 μm) near the center of the film thickness of the semiconductor substrate. That is, in the semiconductor substrate according to the second embodiment, the thickness of the P-type impurity diffusion layer 3 is N-It can be seen that the depth of the P-type isolation region 2 from the upper surface of the type silicon substrate 1 is substantially equal (both 175 μm). If attention is paid to the characteristics of the density N, N-The impurity concentration distribution of the P-type impurity diffusion layer 3 from the bottom surface of the silicon substrate 1 toward the inside of the substrate is N-It is substantially equal to the impurity concentration distribution of the P-type isolation region 2 from the upper surface of the silicon substrate 1 toward the inside of the substrate.
[0028]
As described above, according to the semiconductor substrate and the manufacturing method thereof according to the second embodiment, as shown in FIG. 11, the thermal diffusion of the P-type impurity and the P-type impurity diffusion layer for forming the P-type isolation region 2 The thermal diffusion of P-type impurities for forming 3 is performed by the same process. As a result, the number of manufacturing steps can be reduced as compared with the first embodiment.
[0029]
FIG. 13 is a cross-sectional view showing a modification of the first and second embodiments. After obtaining the semiconductor substrate shown in FIG. 2 by the manufacturing method according to the first and second embodiments, N-The P-type impurity diffusion layer 3 is thinned by polishing the type silicon substrate 1 by a desired thickness from the bottom side. As a result, the surface of the P-type impurity diffusion layer 3 (N-The impurity concentration in the bottom surface of the mold silicon substrate 1 can be adjusted.
[0030]
In FIG. 4 of Japanese Patent Laid-Open No. 7-307469, (a) N-By partially diffusing P-type impurities from the top and bottom surfaces of the mold substrate, N-Forming a P-type impurity diffusion region partially penetrating between the upper surface and the bottom surface of the mold substrate; and (b) N-Disclosed is a method for manufacturing a semiconductor device in which a P-type impurity diffusion layer connected to the P-type impurity diffusion region is formed in this order by diffusing P-type impurities entirely in the bottom surface of the mold substrate. ing. However, according to this method, in the step (a), N-There is a problem that the mask needs to be aligned and formed at the same location on the top and bottom surfaces of the mold substrate, which complicates the manufacturing process. On the other hand, such a problem does not occur in the method for manufacturing a semiconductor substrate according to the first and second embodiments of the present invention.
[0031]
Further, FIG. 5 of the above publication includes (a) P+N on the top surface of the mold substrate-Forming a type epitaxial layer; and (b) N-By partially diffusing P-type impurities in the upper surface of the epitaxial layer,+P connected to the mold substrate+A method of manufacturing a semiconductor device is disclosed in which the step of forming a type impurity diffusion layer is executed in this order. However, according to this method, P+N on mold substrate-Since a process for forming the type epitaxial layer is required, there is a problem that the manufacturing cost increases and the number of manufacturing processes increases. On the other hand, such a problem does not occur in the method for manufacturing a semiconductor substrate according to the first and second embodiments of the present invention.
[0032]
Embodiment 3 FIG.
FIG. 14 is a cross-sectional view showing the structure of the semiconductor device (IGBT) according to the third embodiment of the present invention using the semiconductor substrate according to the first and second embodiments. In the element formation region, N-A P-type impurity region 20 is partially formed in the upper surface of the silicon substrate 1. In the P-type impurity region 20, N-In the upper surface of the mold silicon substrate 1, N+A type impurity region 21 is partially formed. The P-type impurity region 20 functions as the base of the IGBT, and N+The type impurity region 21 functions as an emitter of the IGBT, and the P-type impurity diffusion layer 3 functions as a collector of the IGBT. N-In the upper surface of the silicon substrate 1, N+Type impurity region 21 and N-A portion of the P-type impurity region 20 located between the region 1a functions as a channel region. A gate electrode 23 is formed on the channel region with a part of the insulating film 22 interposed therebetween. The material of the gate electrode 23 is, for example, polysilicon. N-A collector electrode 27 in contact with the P-type impurity diffusion layer 3 is formed on the bottom surface of the type silicon substrate 1. N-On the upper surface of the silicon substrate 1, the P-type impurity region 20 and N+An emitter electrode 24 in contact with the type impurity region 21 is formed. An electrode 25 is connected to the P-type isolation region 2. The IGBT according to the third embodiment includes a guard ring structure 26 having a P-type impurity region 26a, an electrode 26b, and an insulating film 26c.
[0033]
15 to 21 are cross-sectional views showing the method of manufacturing the semiconductor device according to the third embodiment in the order of steps. Referring to FIG. 15, first, the semiconductor substrate according to the first and second embodiments is prepared.
[0034]
Referring to FIG. 16, next, N is performed by thermal oxidation.-A silicon oxide film is entirely formed on the upper surface of the mold silicon substrate 1. Next, the silicon oxide films 22a and 26c are formed by patterning the silicon oxide film by photolithography and etching. Next, portions of N exposed from the silicon oxide films 22a and 26c are formed by ion implantation.-By introducing P-type impurities into the upper surface of the silicon substrate 1, P-type impurity regions 20a and 26a are formed.
[0035]
Referring to FIG. 17, next, after silicon oxide film 22b is formed by patterning silicon oxide film 22a, N is formed by thermal oxidation.-A silicon oxide film 22 c thinner than the silicon oxide films 22 b and 26 c is formed on the upper surface of the mold silicon substrate 1.
[0036]
Next, referring to FIG. 18, a polysilicon film is formed on the entire surface by CVD. Next, the polysilicon film is patterned by photolithography and etching to form the gate electrode 23.
[0037]
Next, referring to FIG. 19, N is performed by photolithography and ion implantation.-A P-type impurity region 20b shallower than the P-type impurity region 20a is formed by partially introducing P-type impurities into the upper surface of the silicon substrate 1. The P-type impurity regions 20a and 20b constitute the P-type impurity region 20 shown in FIG.
[0038]
Referring to FIG. 20, next, the silicon oxide film 22c exposed from the gate electrode 23 is removed by an etching method. The portion of the silicon oxide film 22c remaining without being removed functions as a gate insulating film. Next, N-type impurities are partially introduced into the upper surface of the P-type impurity region 20 by photolithography and ion implantation, so that N+A type impurity region 21 is formed.
[0039]
Referring to FIG. 21, next, a silicon oxide film is entirely formed by a CVD method. Next, this silicon oxide film is patterned by a photoengraving method and an etching method to form a silicon oxide film 22d so as to cover the side surface and the upper surface of the gate electrode 23. The insulating film 22 shown in FIG. 14 is configured by the silicon oxide films 22b to 22d. Then N-An emitter electrode 24 and electrodes 25 and 26 b are formed on the upper surface of the mold silicon substrate 1. N-A collector electrode 27 is formed on the bottom surface of the mold silicon substrate 1. Thereby, the semiconductor device shown in FIG. 14 is obtained.
[0040]
Next, the breakdown voltage of the semiconductor device according to the third embodiment will be examined. In the following description, the voltage applied to the P-type impurity region 20 functioning as a base is expressed as “V20”And the voltage applied to the P-type impurity diffusion layer 3 functioning as a collector is represented by“ VThree".
[0041]
V between base and collector20<VThreeWhen a forward voltage is applied, the depletion layer extends from the P-type impurity region 20, so that the forward breakdown voltage can be maintained. At this time, the end of the P-type impurity region 20 has a tight curve shape, and the electric field becomes strong in this vicinity. However, since the guard ring structure 26 is formed, the electric field concentration in this vicinity can be relaxed. As a result, the P-type impurity region 20, N-The forward breakdown voltage determined by the impurity concentration and shape of the region 1a and the P-type impurity diffusion layer 3 can be appropriately maintained.
[0042]
On the other hand, V-between the base and collector20> VThreeWhen the reverse voltage is applied, the depletion layer extends from the P-type impurity diffusion layer 3 and the P-type isolation region 2, so that the reverse breakdown voltage can be maintained. At this time, since the end of the P-type isolation region 2 has a loose curve shape, the P-type impurity regions 20 and N are not added without adding a breakdown voltage holding structure such as a guard ring.-The reverse breakdown voltage determined by the impurity concentration and shape of the region 1a, the P-type impurity diffusion layer 3, and the P-type isolation region 2 can be appropriately maintained.
[0043]
Where N-The impurity concentration in the region 1a is changed variously to change N-The relationship between the thickness of the region 1a and the withstand voltage VCES was investigated by simulation. FIG. 22 shows the result of the simulation. N-It can be seen that an arbitrary breakdown voltage can be obtained by adjusting the impurity concentration and the film thickness of the region 1a.
[0044]
In addition, withstand voltage measurement for each of the case where the P-type isolation region 2 is formed without forming the P-type impurity diffusion layer 3 and the case where the P-type isolation region 2 is formed after the P-type impurity diffusion layer 3 is formed. The leakage current was measured. FIG. 23 is a diagram showing the results of the measurement. The characteristic K1 is a measurement result when the P-type isolation region 2 is formed after the P-type impurity diffusion layer 3 is formed. The characteristic K2 indicates that the P-type isolation region 2 is formed without forming the P-type impurity diffusion layer 3. It is a measurement result at the time of forming. It can be seen that the leakage current ICES can be significantly reduced by forming the P-type isolation region 2 after the P-type impurity diffusion layer 3 is formed.
[0045]
Next, a turn-on operation of the semiconductor device (IGBT) shown in FIG. 14 will be described. When a predetermined collector voltage VCE is applied between the emitter and the collector and a predetermined gate voltage VGE is applied between the emitter and the gate, the P-type impurity region 20 below the gate insulating film 22 is inverted to the N-type, and the channel A region is formed. Then, electrons are transferred from the N-type impurity region 21 through the channel region to N-It is injected into the region 1a. By this injected electron, N-A forward bias is applied between the region 1 a and the P-type impurity diffusion layer 3. Then, the P-type impurity diffusion layer 3 to N-By injecting holes into the region 1a, N-The resistance value of the region 1a is greatly reduced, and the current capacity is increased. As described above, in the IGBT, N is injected by injecting holes from the P-type impurity diffusion layer 3.-The resistance of the region 1a is lowered.
[0046]
Next, the turn-off operation will be described. When the gate voltage VGE is set to zero or reverse bias, the N-type channel region returns to the P-type and N-type impurity regions 21 to N-The injection of electrons into the region 1a stops. Accordingly, the P-type impurity diffusion layers 3 to N-The injection of holes into the region 1a is also stopped. N-The electrons and holes accumulated in the region 1a are discharged to the N-type impurity region 21 or the P-type impurity diffusion layer 3 by the electric field of the depletion layer extending from the P-type impurity region 20, or recombined with each other. And disappear.
[0047]
As described above, in the semiconductor device according to the third embodiment, the depletion layer extends from the P-type impurity diffusion layer 3 and the P-type isolation region 2 so that the reverse breakdown voltage is maintained. Therefore, the P-type impurity diffusion layer 3 and the N-type like the existing IGBT.-N between region 1a+Since the type buffer layer cannot be formed, N-It is necessary to increase the thickness of the region 1a to some extent. N-The film thickness of the region 1a depends on the required breakdown voltage and N-What is necessary is just to determine based on the graph shown in FIG. 22 by the relationship with the impurity concentration of the area | region 1a.
[0048]
Thus, according to the semiconductor device and the manufacturing method thereof according to the third embodiment, both the forward breakdown voltage and the reverse breakdown voltage of the IGBT can be maintained. Therefore, the semiconductor device according to the third embodiment can be applied to a power device that requires a bidirectional breakdown voltage, for example, a bidirectional switch used in an AC matrix converter.
[0049]
Embodiment 4 FIG.
FIG. 24 is a cross-sectional view showing the structure of the semiconductor device according to the fourth embodiment of the present invention. Based on the semiconductor device according to the third embodiment, N-A local lifetime region 30 is formed in the region 1a. For example, after obtaining the structure shown in FIG. 21, the local lifetime region 30 contains impurities such as protons and helium as N-N through the p-type impurity diffusion layer 3 from the bottom side of the silicon substrate 1-It can be formed by ion implantation into the region 1a. Of course, N-The ions may be implanted from the upper surface side of the mold silicon substrate 1.
[0050]
As described above, in the semiconductor device according to the third embodiment, N-It is necessary to increase the thickness of the region 1a to some extent. Therefore, at the time of turn-on, N-type impurity region 21 to N-It is necessary to inject more electrons into the region 1a. At the turn-off time, N in the vicinity of the P-type impurity diffusion layer 3 is used.-In the region 1a, a region where a depletion layer is not formed remains. In the region where the depletion layer is not formed, the cause of the disappearance of carriers at the time of turn-off is dominated by the recombination rather than the discharge due to the electric field, so that the turn-off time is relatively long.
[0051]
Therefore, N-By forming the local lifetime region 30 in the region 1a in which the above depletion layer is not formed, the carrier recombination in this region is promoted, and the turn-off time can be shortened. .
[0052]
Embodiment 5 FIG.
FIG. 25 is a cross-sectional view showing the structure of the semiconductor device according to the fifth embodiment of the present invention. FIG. 26 is a cross-sectional view showing one step in the method of manufacturing a semiconductor device according to the fifth embodiment. After obtaining the structure shown in FIG. 21, referring to FIG.-The P-type impurity diffusion layer 3 is thinned by polishing the desired silicon substrate 1 from the bottom surface side. Thereafter, in the same manner as in the fourth embodiment, predetermined impurities are N-N through the p-type impurity diffusion layer 3 from the bottom side of the silicon substrate 1-A local lifetime region 30 is formed by ion implantation into the region 1a. Thereby, the semiconductor device shown in FIG. 25 is obtained.
[0053]
As described above, according to the semiconductor device and the manufacturing method thereof according to the fifth embodiment, after the P-type impurity diffusion layer 3 is thinned, N-By implanting predetermined impurities from the bottom side of the silicon substrate 1-A local lifetime region 30 is formed in the region 1a. Therefore, compared with the fourth embodiment, N-The local lifetime region 30 can be formed near the upper surface of the mold silicon substrate 1. That is, when the depth for forming the local lifetime region 30 is set, the degree of freedom of the setting is increased.
[0054]
Embodiment 6 FIG.
N by proton injection-When the local lifetime region 30 is formed in the region 1a, protons are converted into donors by annealing after the implantation, and as a result, N in the portion where the protons are implanted is formed.-The impurity concentration in the region 1a is increased.
[0055]
FIG. 27 is a diagram showing the results of SR evaluation for a predetermined monitor wafer. The monitor wafer is N having a film thickness of 150 μm.-Proton is ion-implanted in the vicinity of the central region in the film thickness direction of the type silicon substrate (that is, in the vicinity of a depth of 75 μm), followed by annealing. The horizontal axis in FIG.-Is the depth D (μm) from the upper surface of the silicon substrate, and the vertical axis indicates the concentration N (cm-3), Specific resistance ρ (Ω · cm), and resistance R (Ω). Referring to FIG. 27, as a result of the proton being converted into a donor by annealing, N near the depth of 75 μm-It can be seen that the concentration N of the region 1a is high.
[0056]
Next, in the semiconductor device according to the third embodiment, N-The film thickness of the region 1a is set to 170 μm, and N-It was investigated how the absolute values of the forward breakdown voltage and the reverse breakdown voltage of the semiconductor device change depending on the proton implantation depth into the region 1a. FIG. 28 is a graph showing the results of the investigation. The horizontal axis of the graph is N-This is the distance L (μm) from the interface between the region 1a and the P-type impurity diffusion layer 3 to the proton injection site. The vertical axis of the graph represents the absolute value (V) of the forward breakdown voltage and the reverse breakdown voltage. Referring to FIG. 28, it can be seen that the absolute value of the reverse breakdown voltage increases as the distance L increases, and conversely, the absolute value of the forward breakdown voltage increases as the distance L decreases. When the distance L is short, the absolute value of the reverse breakdown voltage decreases because the protons are converted into donors due to the formation of protons.-This is because the impurity concentration in the region 1a is increased.
[0057]
As can be seen from FIG. 28, if the distance L is too short, the absolute value of the reverse breakdown voltage is small, whereas if the distance L is too long, the absolute value of the forward breakdown voltage is small. Therefore, when a local lifetime region is formed by proton injection, N-It is desirable to ion-implant protons near the central region in the film thickness direction of the region 1a. In the example shown in FIG. 28, by setting the distance L to about 80 to 100 μm, it is possible to obtain a semiconductor device in which the absolute values of the forward breakdown voltage and the reverse breakdown voltage both exceed 1200 (V).
[0058]
FIG. 29 is a cross-sectional view showing the structure of the semiconductor device according to the sixth embodiment based on the semiconductor device shown in FIG. Instead of the local lifetime region 30 shown in FIG. 24, a local lifetime region 30p is formed. The local lifetime region 30p is N-N-type silicon substrate 1 from the bottom side through P-type impurity diffusion layer 3 and N-Proton ions are implanted in the vicinity of the central region in the film thickness direction of the region 1a.
[0059]
FIG. 30 is a cross-sectional view showing the structure of the semiconductor device according to the sixth embodiment based on the semiconductor device shown in FIG. Instead of the local lifetime region 30 shown in FIG. 25, a local lifetime region 30p is formed. As in the semiconductor device shown in FIG. 29, the local lifetime region 30p is N-N-type silicon substrate 1 from the bottom side through P-type impurity diffusion layer 3 and N-Proton ions are implanted in the vicinity of the central region in the film thickness direction of the region 1a.
[0060]
FIG. 31 is a cross-sectional view showing the structure of the semiconductor device according to the first modification of the sixth embodiment. Based on the semiconductor device shown in FIG. 29, N-A local lifetime region 30h is added in the region 1a. The local lifetime region 30h is N-It is formed by implanting helium ions from the bottom surface side of the p-type silicon substrate 1 through the P-type impurity diffusion layer 3 to the P-type impurity diffusion layer 3 side rather than the local lifetime region 30p.
[0061]
FIG. 32 is a cross-sectional view showing the structure of the semiconductor device according to the second modification of the sixth embodiment. Based on the semiconductor device shown in FIG.-A local lifetime region 30h is added in the region 1a. Similar to the semiconductor device shown in FIG. 31, the local lifetime region 30h is N-It is formed by implanting helium ions from the bottom surface side of the p-type silicon substrate 1 through the P-type impurity diffusion layer 3 to the P-type impurity diffusion layer 3 side rather than the local lifetime region 30p.
[0062]
Unlike protons, helium does not donor. Therefore, N-Even if the local lifetime region 30 h is formed in the vicinity of the interface between the region 1 a and the P-type impurity diffusion layer 3, the absolute value of the reverse breakdown voltage does not decrease. By forming not only the local lifetime region 30p but also the local lifetime region 30h, carrier recombination can be further promoted, and the turn-off time can be further shortened.
[0063]
Thus, according to the semiconductor device and the manufacturing method thereof according to the sixth embodiment, N-Proton ions are implanted in the vicinity of the central region in the film thickness direction of the region 1a to form the local lifetime region 30p. Therefore, one of the absolute values of the forward withstand voltage and the reverse withstand voltage does not extremely decrease, and both the forward withstand voltage and the reverse withstand voltage of the IGBT can be maintained at a high level. Therefore, the semiconductor device according to the sixth embodiment can be applied to a power device that requires a bidirectional breakdown voltage, for example, a bidirectional switch used in an AC matrix converter.
[0064]
Although the N-channel IGBT has been described in the first to sixth embodiments, the present invention can also be applied to a P-channel IGBT. Further, the type of IGBT in which the gate is formed on the silicon substrate has been described. However, the present invention can also be applied to a type of IGBT (trench gate type IGBT) in which the gate is embedded in a trench formed in the silicon substrate. .
[0068]
【The invention's effect】
  First1According to the method for manufacturing a semiconductor substrate of the present invention, since the impurity diffusion layer functions as a gettering site against damage when forming the impurity diffusion region, defects due to the formation of the impurity diffusion region are reduced or removed. A semiconductor substrate can be obtained.
[0069]
  First2According to the method for manufacturing a semiconductor device of this invention, the forward breakdown voltage can be maintained by extending the depletion layer from the first impurity region. In addition, the reverse breakdown voltage can be maintained by extending the depletion layer from the impurity diffusion layer and the impurity diffusion region. That is, it is possible to obtain an IGBT in which both the forward breakdown voltage and the reverse breakdown voltage are maintained.
[0070]
  First3According to the semiconductor device manufacturing method of the present invention, both the forward breakdown voltage and the reverse breakdown voltage can be maintained at a high level.
[Brief description of the drawings]
FIG. 1 is a top view showing a structure of a semiconductor substrate according to a first embodiment of the present invention.
2 is a cross-sectional view showing a cross-sectional structure related to a position along line X1-X1 shown in FIG.
FIG. 3 is a cross-sectional view showing the method of manufacturing the semiconductor substrate according to the first embodiment of the present invention in the order of steps.
4 is a cross-sectional view showing the method of manufacturing the semiconductor substrate according to the first embodiment of the present invention in the order of steps. FIG.
FIG. 5 is a cross-sectional view showing the method of manufacturing the semiconductor substrate according to the first embodiment of the present invention in the order of steps.
6 is a cross-sectional view showing the method of manufacturing the semiconductor substrate according to the first embodiment of the present invention in the order of steps. FIG.
FIG. 7 is a diagram for explaining the effects of the semiconductor substrate and the manufacturing method thereof according to the first embodiment of the present invention.
FIG. 8 is a diagram for explaining the effects of the semiconductor substrate and the manufacturing method thereof according to the first embodiment of the present invention.
9 is a cross-sectional view showing the method of manufacturing the semiconductor substrate according to the second embodiment of the present invention in the order of steps. FIG.
FIG. 10 is a cross-sectional view showing a method of manufacturing a semiconductor substrate according to the second embodiment of the present invention in the order of steps.
11 is a cross-sectional view showing the method of manufacturing the semiconductor substrate according to the second embodiment of the present invention in the order of steps. FIG.
FIG. 12 is a diagram showing the results of SR evaluation for a semiconductor substrate created by the semiconductor substrate manufacturing method according to the second embodiment of the present invention.
FIG. 13 is a cross-sectional view showing a modification of the first and second embodiments.
FIG. 14 is a cross-sectional view showing a structure of a semiconductor device according to a third embodiment of the present invention.
FIG. 15 is a cross-sectional view showing a method of manufacturing the semiconductor device according to the third embodiment of the present invention in the order of steps.
FIG. 16 is a cross-sectional view showing a method of manufacturing the semiconductor device according to the third embodiment of the present invention in the order of steps.
FIG. 17 is a cross-sectional view showing the method of manufacturing the semiconductor device according to the third embodiment of the present invention in the order of steps.
FIG. 18 is a cross-sectional view showing the method of manufacturing the semiconductor device according to the third embodiment of the present invention in the order of steps.
FIG. 19 is a cross-sectional view showing the method of manufacturing the semiconductor device according to the third embodiment of the present invention in the order of steps.
FIG. 20 is a cross-sectional view showing the method of manufacturing the semiconductor device according to the third embodiment of the present invention in the order of steps.
FIG. 21 is a cross-sectional view showing the method of manufacturing the semiconductor device according to the third embodiment of the present invention in the order of steps.
FIG. 22 N-It is a figure which shows the result of the simulation about the relationship between the thickness of an area | region, and a proof pressure.
FIG. 23 is a diagram showing the results of measuring leakage current when measuring withstand voltage.
FIG. 24 is a cross-sectional view showing the structure of the semiconductor device according to the fourth embodiment of the present invention.
FIG. 25 is a sectional view showing a structure of a semiconductor device according to a fifth embodiment of the present invention.
FIG. 26 is a cross-sectional view showing a step of the method of manufacturing a semiconductor device according to the fifth embodiment of the present invention.
FIG. 27 is a diagram showing a result of SR evaluation for a predetermined monitor wafer.
FIG. 28 is a graph showing the results of investigating the relationship between proton implantation depth and breakdown voltage.
29 is a cross sectional view showing a structure of the semiconductor device according to the sixth embodiment of the present invention based on the semiconductor device shown in FIG. 24;
30 is a cross-sectional view showing a structure of a semiconductor device according to a sixth embodiment of the present invention based on the semiconductor device shown in FIG.
FIG. 31 is a cross sectional view showing a structure of a semiconductor device according to a first modification of the sixth embodiment of the present invention.
FIG. 32 is a cross sectional view showing a structure of a semiconductor device according to a second modification of the sixth embodiment of the present invention.
[Explanation of symbols]
1 N-Type silicon substrate, 2 P type isolation region, 3 P type impurity diffusion layer, 5, 15 silicon oxide film, 20 P type impurity region, 21 N type impurity region, 23 gate electrode, 24 emitter electrode, 27 collector electrode, 30, 30p, 30h Local lifetime region, 49, 50 substances.

Claims (10)

（ａ）互いに対向する第１主面及び第２主面を有する、第１導電型の基板を準備する工程と、
（ｂ）前記第１主面から前記基板内に第１の不純物を拡散することによって、前記第１導電型とは異なる第２導電型の不純物拡散層を形成する工程と、
（ｃ）前記第２主面の一部から前記基板内に第２の不純物を拡散することによって、前記不純物拡散層に達する底面を有し、平面視上前記基板の前記第１導電型の部分を取り囲む、前記第２導電型の不純物拡散領域を形成する工程と
を備え、
前記不純物拡散領域によって取り囲まれた部分が素子形成領域として規定され、
前記工程（ｂ）は、
（ｂ−１）前記第１の不純物を含有する第１の膜を、前記第１主面上に形成する工程と、
（ｂ−２）前記第１の不純物を前記第１の膜から前記基板内に拡散させる工程と
を有し、
前記工程（ｃ）は、
（ｃ−１）前記第２主面上に第２の膜を部分的に形成する工程と、
（ｃ−２）前記第２の不純物を含有する第３の膜を、前記第２の膜を覆って前記第２主面上に形成する工程と、
（ｃ−３）前記第２の不純物を前記第３の膜から前記基板内に拡散させる工程と
を有し、
前記工程（ｂ−２）と前記工程（ｃ−３）とは、同一の工程によって実行される、
半導体基板の製造方法。(A) preparing a first conductivity type substrate having a first main surface and a second main surface facing each other;
(B) forming a second conductivity type impurity diffusion layer different from the first conductivity type by diffusing a first impurity from the first main surface into the substrate;
(C) a portion having the bottom surface reaching the impurity diffusion layer by diffusing a second impurity from a part of the second main surface into the substrate, and the first conductivity type portion of the substrate in plan view Forming an impurity diffusion region of the second conductivity type that surrounds
A portion surrounded by the impurity diffusion region is defined as an element formation region,
The step (b)
(B-1) forming a first film containing the first impurity on the first main surface;
(B-2) diffusing the first impurity from the first film into the substrate;
The step (c)
(C-1) a step of partially forming a second film on the second main surface;
(C-2) forming a third film containing the second impurity on the second main surface so as to cover the second film;
(C-3) diffusing the second impurity from the third film into the substrate,
The step (b-2) and the step (c-3) are performed by the same step.
A method for manufacturing a semiconductor substrate. いずれも前記工程（ｂ）及び前記工程（ｃ）よりも前に実行され、
（ｄ）前記基板の表面を酸化することにより、前記第１主面上に第１の酸化膜を全面的に形成するとともに、前記第２主面上に第２の酸化膜を全面的に形成する工程と、
（ｅ）前記第１の酸化膜を全面的に除去する工程と、
（ｆ）前記第２の酸化膜を部分的に除去する工程と
をさらに備える、
請求項１に記載の半導体基板の製造方法。Both are performed before the step (b) and the step (c),
(D) By oxidizing the surface of the substrate, a first oxide film is entirely formed on the first main surface, and a second oxide film is entirely formed on the second main surface. And a process of
(E) removing the first oxide film entirely;
(F) further comprising a step of partially removing the second oxide film;
A method for manufacturing a semiconductor substrate according to claim 1 . （ａ）互いに対向する第１主面及び第２主面を有する、第１導電型の基板を準備する工程と、
（ｂ）前記第１主面から前記基板内に第１の不純物を拡散することによって、前記第１導電型とは異なる第２導電型の不純物拡散層を形成する工程と、
（ｃ）前記第２主面の一部から前記基板内に第２の不純物を拡散することによって、前記不純物拡散層に達する底面を有し、平面視上前記基板の前記第１導電型の部分を取り囲む、前記第２導電型の不純物拡散領域を形成する工程と
を備え、
前記不純物拡散領域によって取り囲まれた部分が素子形成領域として規定され、
（ｄ）前記素子形成領域内において、前記第２導電型の第１の不純物領域を前記第２主面内に部分的に形成する工程と、
（ｅ）前記第１の不純物領域内において、前記第１導電型の第２の不純物領域を、前記第２主面内に部分的に形成する工程と、
（ｆ）前記第２の不純物領域と前記基板の前記第１導電型の部分との間に位置する前記第１の不純物領域の上方において、ゲート絶縁膜を挟んで前記第２主面上にゲート電極を形成する工程と
をさらに備え、
前記工程（ｂ）は、
（ｂ−１）前記第１の不純物を含有する第１の膜を、前記第１主面上に形成する工程と、
（ｂ−２）前記第１の不純物を前記第１の膜から前記基板内に拡散させる工程と
を有し、
前記工程（ｃ）は、
（ｃ−１）前記第２主面上に第２の膜を部分的に形成する工程と、
（ｃ−２）前記第２の不純物を含有する第３の膜を、前記第２の膜を覆って前記第２主面上に形成する工程と、
（ｃ−３）前記第２の不純物を前記第３の膜から前記基板内に拡散させる工程と
を有し、
前記工程（ｂ−２）と前記工程（ｃ−３）とは、同一の工程によって実行され、
前記第１の不純物領域は、トランジスタのベースとして機能し、
前記第２の不純物領域は、前記トランジスタのエミッタとして機能し、
前記不純物拡散層は、前記トランジスタのコレクタとして機能し、
前記第１主面から前記基板の内部方向に向かっての前記不純物拡散層の不純物濃度分布は、前記第２主面から前記基板の内部方向に向かっての前記不純物拡散領域の不純物濃度分布に略等しい、
半導体装置の製造方法。(A) preparing a first conductivity type substrate having a first main surface and a second main surface facing each other;
(B) forming a second conductivity type impurity diffusion layer different from the first conductivity type by diffusing a first impurity from the first main surface into the substrate;
(C) a portion having the bottom surface reaching the impurity diffusion layer by diffusing a second impurity from a part of the second main surface into the substrate, and the first conductivity type portion of the substrate in plan view Forming an impurity diffusion region of the second conductivity type that surrounds
A portion surrounded by the impurity diffusion region is defined as an element formation region,
(D) in the element formation region, a step of partially forming the second impurity region of the second conductivity type in the second main surface;
(E) forming a second impurity region of the first conductivity type partially in the second main surface in the first impurity region;
(F) a gate on the second main surface above the first impurity region located between the second impurity region and the first conductivity type portion of the substrate with a gate insulating film interposed therebetween; A step of forming an electrode,
The step (b)
(B-1) forming a first film containing the first impurity on the first main surface;
(B-2) diffusing the first impurity from the first film into the substrate;
The step (c)
(C-1) a step of partially forming a second film on the second main surface;
(C-2) forming a third film containing the second impurity on the second main surface so as to cover the second film;
(C-3) diffusing the second impurity from the third film into the substrate,
The step (b-2) and the step (c-3) are performed by the same step,
The first impurity region functions as a base of a transistor,
The second impurity region functions as an emitter of the transistor;
The impurity diffusion layer functions as a collector of the transistor,
The impurity concentration distribution of the impurity diffusion layer from the first main surface toward the inner direction of the substrate is substantially equal to the impurity concentration distribution of the impurity diffusion region from the second main surface toward the inner direction of the substrate. equal,
A method for manufacturing a semiconductor device. （ｇ）前記不純物拡散層に接触する第１の主電極を、前記第１主面上に形成する工程と、
（ｈ）前記第１及び第２の不純物領域に接触する第２の主電極を、前記第２主面上に形成する工程と
をさらに備える、請求項３に記載の半導体装置の製造方法。(G) forming a first main electrode in contact with the impurity diffusion layer on the first main surface;
The method of manufacturing a semiconductor device according to claim 3 , further comprising: (h) forming a second main electrode in contact with the first and second impurity regions on the second main surface. （ｉ）前記工程（ｇ）よりも前に実行され、前記第１主面側から前記基板を所定膜厚だけ研磨することにより、前記不純物拡散層を薄膜化する工程をさらに備える、請求項４に記載の半導体装置の製造方法。(I) than said step (g) is performed before, by polishing a predetermined thickness of the substrate from the first main surface side, further comprising the step of thinning the impurity diffusion layer, claim 4 The manufacturing method of the semiconductor device as described in any one of Claims 1-3. （ｊ）前記工程（ｉ）よりも後に実行され、前記第１主面側から前記不純物拡散層を通過して前記基板の前記第１導電型の部分内に不純物を注入することにより、局所ライフタイム領域を形成する工程をさらに備える、請求項５に記載の半導体装置の製造方法。(J) Performed after the step (i), and implants impurities into the first conductivity type portion of the substrate through the impurity diffusion layer from the first main surface side, thereby providing local life. The method for manufacturing a semiconductor device according to claim 5 , further comprising a step of forming a time region. （ｋ）前記第１主面側から前記不純物拡散層を通過して、前記基板の前記第１導電型の部分の膜厚方向に関する略中央領域にプロトンを注入することによって、第１の局所ライフタイム領域を形成する工程をさらに備える、請求項３〜６のいずれか一つに記載の半導体装置の製造方法。(K) A first local life is obtained by injecting protons from the first main surface side through the impurity diffusion layer into a substantially central region in the film thickness direction of the first conductivity type portion of the substrate. further comprising the step of forming a time domain, a method of manufacturing a semiconductor device according to any one of claims 3-6. （ｌ）前記第１の局所ライフタイム領域よりも前記不純物拡散層側にヘリウムを注入することによって、第２の局所ライフタイム領域を形成する工程をさらに備える、請求項７に記載の半導体装置の製造方法。The semiconductor device according to claim 7 , further comprising: (l) forming a second local lifetime region by injecting helium into the impurity diffusion layer side of the first local lifetime region. Production method. （ａ）互いに対向する第１主面及び第２主面を有する、第１導電型の基板を準備する工程と、
（ｂ）トランジスタのコレクタとして機能し、前記第１導電型とは異なる第２導電型の不純物拡散層を、前記第１主面内に形成する工程と、
（ｃ）前記不純物拡散層に達する底面を有し、平面視上前記基板の前記第１導電型の部分を取り囲む、前記第２導電型の不純物拡散領域を、前記第２主面内に部分的に形成する工程と
を備え、
前記不純物拡散領域によって取り囲まれた部分が素子形成領域として規定され、
（ｄ）前記素子形成領域内において、前記トランジスタのベースとして機能し、前記第２導電型の第１の不純物領域を、前記第２主面内に部分的に形成する工程と、
（ｅ）前記第１の不純物領域内において、前記トランジスタのエミッタとして機能し、前記第１導電型の第２の不純物領域を、前記第２主面内に部分的に形成する工程と、
（ｆ）前記第２の不純物領域と前記基板の前記第１導電型の部分との間に位置する前記第１の不純物領域の上方において、ゲート絶縁膜を挟んで前記第２主面上にゲート電極を形成する工程と、
（ｇ）前記第１主面側から前記不純物拡散層を通過して、前記基板の前記第１導電型の部分の膜厚方向に関する略中央領域にプロトンを注入することによって、第１の局所ライフタイム領域を形成する工程と
をさらに備え、
前記工程（ｂ）は、
（ｂ−１）前記第１の不純物を含有する第１の膜を、前記第１主面上に形成する工程と、
（ｂ−２）前記第１の不純物を前記第１の膜から前記基板内に拡散させる工程と
を有し、
前記工程（ｃ）は、
（ｃ−１）前記第２主面上に第２の膜を部分的に形成する工程と、
（ｃ−２）前記第２の不純物を含有する第３の膜を、前記第２の膜を覆って前記第２主面上に形成する工程と、
（ｃ−３）前記第２の不純物を前記第３の膜から前記基板内に拡散させる工程と
を有し、
前記工程（ｂ−２）と前記工程（ｃ−３）とは、同一の工程によって実行され、
前記第１主面から前記基板の内部方向に向かっての前記不純物拡散層の不純物濃度分布は、前記第２主面から前記基板の内部方向に向かっての前記不純物拡散領域の不純物濃度分布に略等しい、
半導体装置の製造方法。(A) preparing a first conductivity type substrate having a first main surface and a second main surface facing each other;
(B) forming an impurity diffusion layer of a second conductivity type that functions as a collector of the transistor and is different from the first conductivity type in the first main surface;
(C) The second conductivity type impurity diffusion region having a bottom surface reaching the impurity diffusion layer and surrounding the first conductivity type portion of the substrate in plan view is partially within the second main surface. And forming the step,
A portion surrounded by the impurity diffusion region is defined as an element formation region,
(D) in the element formation region, functioning as a base of the transistor and partially forming the second impurity region of the second conductivity type in the second main surface;
(E) in the first impurity region, functioning as an emitter of the transistor and partially forming the second conductivity region of the first conductivity type in the second main surface;
(F) a gate on the second main surface above the first impurity region located between the second impurity region and the first conductivity type portion of the substrate with a gate insulating film interposed therebetween; Forming an electrode;
(G) A first local life is obtained by injecting protons from the first main surface side through the impurity diffusion layer into a substantially central region in the film thickness direction of the first conductivity type portion of the substrate. Further comprising the step of forming a time region,
The step (b)
(B-1) forming a first film containing the first impurity on the first main surface;
(B-2) diffusing the first impurity from the first film into the substrate;
The step (c)
(C-1) a step of partially forming a second film on the second main surface;
(C-2) forming a third film containing the second impurity on the second main surface so as to cover the second film;
(C-3) diffusing the second impurity from the third film into the substrate,
The step (b-2) and the step (c-3) are performed by the same step,
The impurity concentration distribution of the impurity diffusion layer from the first main surface toward the inner direction of the substrate is substantially equal to the impurity concentration distribution of the impurity diffusion region from the second main surface toward the inner direction of the substrate. equal,
A method for manufacturing a semiconductor device. （ｈ）前記基板の前記第１導電型の部分内において、前記第１の局所ライフタイム領域よりも前記不純物拡散層側にヘリウムを注入することによって、第２の局所ライフタイム領域を形成する工程をさらに備える、請求項９に記載の半導体装置の製造方法。(H) A step of forming a second local lifetime region by injecting helium into the impurity diffusion layer side of the first local lifetime region in the first conductivity type portion of the substrate. The method of manufacturing a semiconductor device according to claim 9 , further comprising:
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