JP3346442B2 - Timing extraction circuit - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、ディジタル信号伝送に
おける受信回路において、受信信号を識別再生するクロ
ック信号を抽出するタイミング抽出回路に係り、特に、
パケット状のバースト信号に瞬時に応答して、クロック
信号を抽出するタイミング抽出回路に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a timing extracting circuit for extracting a clock signal for identifying and reproducing a received signal in a receiving circuit for digital signal transmission.
The present invention relates to a timing extracting circuit for extracting a clock signal in response to a packet-like burst signal instantaneously.
【０００２】[0002]
【従来の技術】ディジタル伝送方式におけるデータ信号
は、通信媒体を介して伝送されることによって劣化し、
この劣化したデータ信号をタイミング抽出回路が受信
し、この受信したデータ信号を再び識別再生することに
よって、品質劣化のない伝送特性を実現する。2. Description of the Related Art Data signals in a digital transmission system are deteriorated by being transmitted through a communication medium.
The deteriorated data signal is received by the timing extraction circuit, and the received data signal is identified and reproduced again, thereby realizing transmission characteristics without quality deterioration.
【０００３】図６は、従来のディジタル伝送方式用３Ｒ
受信器の構成を示す図である。FIG. 6 shows a conventional 3R for digital transmission system.
It is a figure showing the composition of a receiver.
【０００４】従来のディジタル伝送方式用３Ｒ受信器に
は、等価増幅（Reshapping）回路５１と、識別再生（Re
generation）回路５２と、タイミング抽出（Retiming）
回路５３とが設けられている。[0004] A conventional 3R receiver for a digital transmission system includes an equivalent amplifying (Reshapping) circuit 51 and a discriminative reproduction (Reshapping) circuit.
generation) circuit 52 and timing extraction (Retiming)
A circuit 53 is provided.
【０００５】この従来のディジタル伝送方式において、
通常用いられているＮＲＺ（None-Return-to-Zero ）符
号による伝送方式では、クロック信号成分の送信が行わ
れないので、識別再生を行うタイミング抽出回路を必要
とする。上記従来の３Ｒ受信器のタイミング抽出回路と
しては、ＰＬＬ構成または非線型処理による構成が用い
られている。In this conventional digital transmission system,
In the transmission method using the NRZ (None-Return-to-Zero) code which is usually used, since a clock signal component is not transmitted, a timing extraction circuit for performing identification and reproduction is required. As the timing extraction circuit of the conventional 3R receiver, a PLL configuration or a configuration based on non-linear processing is used.
【０００６】図７は、３Ｒ受信器のタイミング抽出回路
として従来使用されているＰＬＬ構成を示す図である。FIG. 7 is a diagram showing a PLL configuration conventionally used as a timing extraction circuit of a 3R receiver.
【０００７】図７に示すＰＬＬ構成は、位相（周波数）
比較器６１と、ローパスフィルタ６２と、電圧制御発振
器６３と、分周器６４とを有する。この従来のＰＬＬ構
成のタイミング抽出回路は、発振器６３の分周出力と入
力データ信号の位相、周波数とを比較し、その誤差分
を、発振器６３の発振周波数制御電圧に負帰還するもの
であり、これによって、発振周波数と位相とを合わせ込
むものである。上記従来例は、上記のように、クロック
出力と入力データ信号とを比較し負帰還をかけるので、
非常に高いＱ値（＝ｆ0 ／Δｆ）を実現できる一方で、
ループ構成であるために入力データ信号に対する追従性
が遅いという問題がある。なお、ｆ0 は、共振周波数で
あり、Δｆは、共振周波数ｆ0 に対して−３ｄＢとなる
周波数帯域幅であり、Ｑ＝ｆ0 ／Δｆである。The PLL configuration shown in FIG. 7 has a phase (frequency)
It has a comparator 61, a low-pass filter 62, a voltage controlled oscillator 63, and a frequency divider 64. The conventional PLL configuration timing extraction circuit compares the frequency-divided output of the oscillator 63 with the phase and frequency of the input data signal, and negatively feedbacks the error to the oscillation frequency control voltage of the oscillator 63. Thus, the oscillation frequency and the phase are matched. In the above conventional example, as described above, the clock output and the input data signal are compared and negative feedback is applied.
While a very high Q value (= f 0 / Δf) can be realized,
Due to the loop configuration, there is a problem that the ability to follow an input data signal is slow. Here, f 0 is a resonance frequency, Δf is a frequency bandwidth that becomes −3 dB with respect to the resonance frequency f 0 , and Q = f 0 / Δf.
【０００８】図８は、３Ｒ受信器のタイミング抽出回路
として従来使用されている非線型処理による構成を示す
図である。FIG. 8 is a diagram showing a configuration based on nonlinear processing conventionally used as a timing extraction circuit of a 3R receiver.
【０００９】図８に示す従来の非線型処理による構成
は、非線型処理回路７１と、同調回路７２と、リミッタ
アンプ７３と、位相調整回路７４とを有する。The conventional non-linear configuration shown in FIG. 8 includes a non-linear processing circuit 71, a tuning circuit 72, a limiter amplifier 73, and a phase adjustment circuit 74.
【００１０】図８に示す従来の非線型処理による構成
は、入力データ信号を非線型処理することによってクロ
ック信号成分を抽出し、さらにＮＲＺ符号のような同符
号連続が生じる場合には、Ｑ値の高い同調回路によって
クロック周波数成分の信号出力を得、その減衰を補い、
クロック波形を整形するために、後段にリミッタアンプ
が用いられている。この図８に示す従来の非線型処理に
よる構成では、入力データ信号からクロック出力を得る
に至るまで、多数の回路を経なければならず、この構成
においても、大きな遅延が生じるという問題がある。The conventional nonlinear processing configuration shown in FIG. 8 extracts a clock signal component by performing nonlinear processing on an input data signal, and further, when a continuation of the same code such as an NRZ code occurs, the Q value The signal output of the clock frequency component is obtained by the tuning circuit with high
In order to shape the clock waveform, a limiter amplifier is used in a subsequent stage. In the configuration based on the conventional non-linear processing shown in FIG. 8, a large number of circuits must be used until the clock output is obtained from the input data signal, and this configuration has a problem that a large delay occurs.
【００１１】[0011]
【発明が解決しようとする課題】上記のように、ディジ
タル伝送用受信器における従来のタイミング抽出回路に
おいて、クロック信号を抽出する場合、ＰＬＬのように
負帰還ループによる構成と、同調回路を用いた非線型抽
出による構成とが用いられるが、両構成ともに、データ
入力に対し、クロック抽出までに時間遅延が大きいとい
う問題がある。特に、バーストデータ伝送では、パケッ
ト状のデータを受信し、瞬時にクロック抽出を行わなけ
ればならないが、パケットデータ間に長い無信号期間が
存在するために、クロック位相誤差が生じ、無信号後の
バースト状の入力データ信号に対して識別誤りが生じる
という問題がある。As described above, in a conventional timing extraction circuit of a digital transmission receiver, when a clock signal is extracted, a configuration using a negative feedback loop like a PLL and a tuning circuit are used. A configuration based on non-linear extraction is used, but both configurations have a problem that there is a large time delay before clock extraction for data input. In particular, in burst data transmission, packet-like data must be received and clock extraction must be performed instantaneously. However, since there is a long no-signal period between packet data, a clock phase error occurs, and after no-signal, There is a problem that an identification error occurs in a burst-like input data signal.
【００１２】図９は、入力データ信号とクロックとの位
相関係を示す図である。FIG. 9 is a diagram showing a phase relationship between an input data signal and a clock.
【００１３】図９において、入力データ信号波形の例と
クロック波形の例と識別再生データ波形の例とを示して
あり、また、入力データ信号波形に対して最適な識別位
相、最適な識別位相に対し位相が進んだ位相、最適な識
別位相に対し位相が遅れた位相を示してある。FIG. 9 shows an example of an input data signal waveform, an example of a clock waveform, and an example of a discrimination / reproduction data waveform. On the other hand, a phase advanced in phase and a phase delayed in phase with respect to the optimal discrimination phase are shown.
【００１４】ディジタル伝送用受信器においては、増幅
器によって等価増幅された入力データ信号は伝送媒体と
増幅器とによって雑音が重畳され、波形歪みを生じる。
このために、クロック信号に基づいて符号識別を行うパ
ルスを再生する。このときに、図９に示す識別再生のタ
イミングであるクロック信号の位相が、最適な入力デー
タ信号との位相関係にないと、上記波形劣化要因によっ
て符号誤りを起こす。ここで、最適な入力データ信号と
クロック位相の関係とは、入力データ信号が符号判別を
行う識別再生の閾値に対して最も振幅余裕がとれている
位相を指し、通常は、入力データ信号の振幅が最大とな
るビット期間の中央である。In a digital transmission receiver, noise is superimposed on the input data signal equivalently amplified by the amplifier by the transmission medium and the amplifier, causing waveform distortion.
For this purpose, a pulse for performing code identification based on a clock signal is reproduced. At this time, if the phase of the clock signal, which is the timing of the identification reproduction shown in FIG. 9, is not in a phase relationship with the optimal input data signal, a code error occurs due to the above-described waveform deterioration factor. Here, the optimum relationship between the input data signal and the clock phase refers to a phase in which the input data signal has the largest amplitude margin with respect to the threshold for identification and reproduction for performing code discrimination, and usually the amplitude of the input data signal. Is the center of the maximum bit period.
【００１５】図１０は、バーストデータ伝送のタイミン
グチャート例を示す図である。FIG. 10 is a diagram showing an example of a timing chart of burst data transmission.
【００１６】データパケットには、プリアンブルデータ
と送信データとが含まれ、図１０に示す伝送方式におい
ては、ディジタル信号がデータパケットとして受信され
る。このために、１つのパケットデータと次のパケット
データとの間には無信号状態が存在し、バースト入力デ
ータ信号とともに、タイミング回路が瞬時に応答しなけ
ればならない。通常、パケットデータの先頭にはタイミ
ング抽出用のプリアンブルデータが用意され、このプリ
アンブルデータの期間中に、最適な識別位相のクロック
信号を引き込むことが必要とされる。The data packet includes preamble data and transmission data. In the transmission system shown in FIG. 10, a digital signal is received as a data packet. For this reason, there is a no signal state between one packet data and the next packet data, and the timing circuit must respond instantaneously with the burst input data signal. Usually, preamble data for timing extraction is prepared at the head of the packet data, and it is necessary to pull in a clock signal having an optimum identification phase during the period of the preamble data.
【００１７】すなわち、周波数比のみでなくエネルギー
の減衰比を示す尺度としても使われるＱ値で示すと、プ
リアンブル期間においてクロックの位相の引き込み時間
を速くするためには、Ｑ値は小さくなければならない
が、一方、データ受信期間は、ＮＲＺ符号において同符
号連続時にタイミング抽出ができないために、Ｑ値を大
きくする必要がある。さらに、バーストデータ間の無信
号期間においては、タイミング抽出の可能なデータ入力
は皆無なので、Ｑ値が極大である必要がある。That is, if the Q value is used as a measure indicating not only the frequency ratio but also the energy attenuation ratio, the Q value must be small in order to increase the clock phase pull-in time during the preamble period. On the other hand, during the data reception period, it is necessary to increase the Q value because timing cannot be extracted when the NRZ code is continuous with the same code. Furthermore, during the no-signal period between burst data, there is no data input at which timing can be extracted, so that the Q value needs to be maximal.
【００１８】しかし、上記従来技術において、系の負帰
還ループを用いた場合、系の安定性上問題があるため
に、このＱ値を急速に変化させることは現実的に困難で
ある。つまり、従来構成においては、入力データ信号を
受信してからクロック信号を抽出するまでに遅延時間が
残り、バースト入力データ信号に対してクロック信号の
位相を瞬時に抽出することができないという問題があ
る。However, in the above-mentioned prior art, when a negative feedback loop of the system is used, it is practically difficult to rapidly change the Q value because of a problem in system stability. That is, in the conventional configuration, there is a problem that a delay time remains from the reception of the input data signal to the extraction of the clock signal, and the phase of the clock signal cannot be instantaneously extracted from the burst input data signal. .
【００１９】本発明は、バースト入力データ信号に対し
てクロック信号の位相を瞬時に抽出できるタイミング抽
出回路を提供することを目的とするものである。An object of the present invention is to provide a timing extracting circuit capable of instantaneously extracting the phase of a clock signal from a burst input data signal.
【００２０】[0020]
【課題を解決するための手段】本発明は、伝送レートの
１／２周期位相だけ入力データ信号を遅らせる遅延回路
と、この遅延回路によって入力データ信号が伝送レート
の１／２周期位相だけ遅らされた信号と入力データ信号
との排他的論理和をとる排他的論理和回路と、この排他
的論理和回路の出力信号を反転してゲーティング信号を
出力する論理反転回路と、ゲーティング信号によって発
振を制御する電圧制御発振器とを有するものである。According to the present invention, there is provided a delay circuit for delaying an input data signal by a half cycle phase of a transmission rate, and the delay circuit delays an input data signal by a half cycle phase of a transmission rate. An exclusive-OR circuit for performing an exclusive-OR operation on the input signal and the input signal, a logical inversion circuit for inverting an output signal of the exclusive-OR circuit to output a gating signal, and a gating signal. And a voltage-controlled oscillator for controlling oscillation.
【００２１】[0021]
【作用】本発明によれば、入力データ信号と、この入力
データ信号が伝送レートの１／２周期位相だけ遅延され
たデータとの排他的論理和をとることによって、ＮＲＺ
信号の符号の切り替わりを検出することができ、この排
他的論理和の反転信号をゲーティング信号とすることに
よって、同符号連続時にはこのゲーティング信号は常に
「Ｈ」となるので、発振器の発振周波数に応じて、発振
動作を続行でき、これによって、同符号連続時において
もクロック信号を送出し続けることができる。したがっ
て、ディジタル伝送用受信器のタイミング抽出回路にお
いて、バースト入力に対して瞬時にクロック信号の位相
を抽出することが可能となる。According to the present invention, the NRZ is calculated by taking the exclusive OR of an input data signal and data obtained by delaying the input data signal by a half period of the transmission rate.
Switching of the sign of the signal can be detected, and the inverted signal of the exclusive OR is used as the gating signal. When the same sign is continuous, the gating signal is always "H". , The oscillating operation can be continued, whereby the clock signal can be continuously transmitted even when the same code is continuous. Therefore, the phase of the clock signal can be instantaneously extracted from the burst input in the timing extraction circuit of the digital transmission receiver.
【００２２】[0022]
【実施例】図１は、本発明の一実施例であるタイミング
抽出回路１を示す図である。FIG. 1 is a diagram showing a timing extracting circuit 1 according to an embodiment of the present invention.
【００２３】タイミング抽出回路１は、伝送レートの１
／２周期位相だけ入力データ信号を遅らせる遅延回路１
１と、この遅延回路１１によって入力データ信号が伝送
レートの１／２周期位相だけ遅らされた信号と入力デー
タ信号との排他的論理和をとる排他的論理和回路１２
と、この排他的論理和回路１２の出力信号を反転してゲ
ーティング信号を出力する論理反転回路１３と、ゲーテ
ィング信号によって発振を制御する電圧制御発振器（ゲ
ーティング付電圧制御発振器）２０とで構成されてい
る。The timing extraction circuit 1 calculates the transmission rate 1
Delay circuit 1 for delaying an input data signal by a half cycle phase
1 and an exclusive OR circuit 12 for performing an exclusive OR operation on the input data signal and a signal obtained by delaying the input data signal by a half cycle of the transmission rate by the delay circuit 11
A logic inverting circuit 13 that inverts the output signal of the exclusive OR circuit 12 and outputs a gating signal, and a voltage-controlled oscillator (gating-controlled oscillator) 20 that controls oscillation by the gating signal. It is configured.
【００２４】なお、上記伝送レートの１周期位相は、１
ビット相当分のことであり、したがって、伝送レートの
１／２周期位相は、１ビット相当分の１／２のことであ
る。また、遅延回路１１は、入力データ信号を伝送レー
トの１／２周期位相だけ遅延させるものであるが、この
遅延時間は予め設定されており、つまり遅延時間が固定
的に定められている。しかし、その遅延時間を必要に応
じて可変できるようにしてもよい。Note that one cycle phase of the transmission rate is 1
That is, it corresponds to a bit, and therefore, a half cycle phase of the transmission rate is a half of a bit. The delay circuit 11 delays the input data signal by a half cycle phase of the transmission rate. The delay time is set in advance, that is, the delay time is fixedly set. However, the delay time may be made variable as required.
【００２５】次に、上記実施例の動作について説明す
る。Next, the operation of the above embodiment will be described.
【００２６】図２は、上記実施例の具体的な動作を示す
タイミングチャートである。FIG. 2 is a timing chart showing a specific operation of the above embodiment.
【００２７】図２において、排他的論理和回路１２の出
力信号は、入力データ信号と入力データ信号の伝送レー
トの１／２周期遅延信号との排他的論理和の信号であ
り、電圧制御発振器２０のゲーティング信号は、排他的
論理和回路１２の出力信号を反転した信号であり、ま
た、抽出クロック信号は、電圧制御発振器２０の出力信
号である。In FIG. 2, an output signal of the exclusive OR circuit 12 is a signal of an exclusive OR of an input data signal and a signal delayed by a half cycle of the transmission rate of the input data signal. Is an inverted signal of the output signal of the exclusive OR circuit 12, and the extracted clock signal is an output signal of the voltage controlled oscillator 20.
【００２８】つまり、上記実施例において、ＮＲＺのデ
ィジタル入力信号に対して、伝送レートの１／２周期分
遅延させた信号を遅延回路１１が出力し、この遅延信号
と入力データ信号との排他的論理和をとり、この排他的
論理和回路１２の出力信号は、入力データ信号の符号切
り替わり目に１／２周期のパルスを送出するものであ
り、同符号連続時には「Ｌ」レベルの信号を送出するも
のである。That is, in the above embodiment, the delay circuit 11 outputs a signal obtained by delaying the NRZ digital input signal by a half cycle of the transmission rate, and the exclusive signal of the delayed signal and the input data signal is output. The output signal of the exclusive OR circuit 12 is used to send a pulse of 1/2 cycle at the time when the code of the input data signal is switched. When the same code continues, a signal of "L" level is sent. Is what you do.
【００２９】ところで、排他的論理和回路１２の出力信
号を、そのまま発振制御を行うゲーティング信号として
用いると、入力データ信号の同符号連続時に排他的論理
和回路１２の出力信号がオフするので、入力データ信号
の同符号連続時に、発振器２０による発振が停止すると
いう不都合が生じる。そこで、入力データ信号の同符号
連続時にも連続した発振が得られるように、電圧制御発
振器２０を制御するゲーティング信号として、排他的論
理和回路１２の反転信号を使用する。このようにするこ
とによって、入力データ信号の同符号連続時にはゲーテ
ィング信号が「Ｈ」レベルになり、電圧制御発振器２０
が連続した発振を行い、抽出クロック信号が連続する。If the output signal of the exclusive OR circuit 12 is used as a gating signal for performing oscillation control as it is, the output signal of the exclusive OR circuit 12 turns off when the same sign of the input data signal continues. When the input data signal has the same sign, the oscillation by the oscillator 20 is stopped. Therefore, an inverted signal of the exclusive OR circuit 12 is used as a gating signal for controlling the voltage controlled oscillator 20 so that continuous oscillation is obtained even when the input data signal has the same sign. By doing so, when the same sign of the input data signal is continuous, the gating signal becomes “H” level and the voltage controlled oscillator 20
Perform continuous oscillation, and the extracted clock signal is continuous.
【００３０】図３は、上記実施例におけるゲーティング
付電圧制御発振器２０の具体例を示す回路図である。FIG. 3 is a circuit diagram showing a specific example of the voltage controlled oscillator 20 with gating in the above embodiment.
【００３１】図３において、電圧制御発振器２０は、ゲ
ーティング信号の入力端子２１と、抽出クロック信号の
出力端子２２と、発振周波数制御信号Vrefの入力端子２
３と、論理積回路２４と、奇数の論理反転回路２５、２
５、……とを有し、反転回路２５を奇数個接続したリン
グ発振器を基本構成とするものである。In FIG. 3, a voltage controlled oscillator 20 includes a gating signal input terminal 21, an extracted clock signal output terminal 22, and an oscillation frequency control signal Vref input terminal 2.
3, an AND circuit 24, and odd logical inverting circuits 25, 2
, And a ring oscillator in which an odd number of inverting circuits 25 are connected.
【００３２】反転回路２５、２５、……のループの中に
論理積回路２４を挿入することによって、ゲーティング
機能を容易に実現することが可能である。すなわち、論
理積回路２４の一方の入力端子をリング発振器のループ
とし、他方の入力端子を、発振器２０の発振／停止を制
御する信号であるゲーティング信号の入力端子２１とし
たものである。By inserting the AND circuit 24 in the loop of the inverting circuits 25, 25,..., The gating function can be easily realized. That is, one input terminal of the AND circuit 24 is a loop of a ring oscillator, and the other input terminal is an input terminal 21 of a gating signal that controls oscillation / stop of the oscillator 20.
【００３３】図３に示す回路において、電圧制御発振器
２０のゲーティング信号入力端子２１に「Ｈ」レベルの
信号を入力すると、発振ループが形成され発振する。一
方、ゲーティング信号入力端子２１に「Ｌ」レベルの信
号を入力すると、論理積出力レベルが固定されるので、
発振ループが切断され、発振が停止する。In the circuit shown in FIG. 3, when an "H" level signal is input to the gating signal input terminal 21 of the voltage controlled oscillator 20, an oscillation loop is formed and oscillation occurs. On the other hand, when an “L” level signal is input to the gating signal input terminal 21, the logical product output level is fixed.
The oscillation loop is cut, and the oscillation stops.
【００３４】また、図３に示す発振器２０においては、
外部から発振周波数制御信号Vrefを端子２３に与えるこ
とによって発振周波数を制御することが可能になる。す
なわち、発振周波数を制御する具体例としては、遅延時
間を制御するために電流量を調整できる電流源を具備し
た反転論理回路において、上記電流源のゲート電圧を調
整することによって、発振周波数を変化させるものであ
る。このようにすれば、ループを形成するトランジスタ
の時定数が変化し、発振周波数が変化する。In the oscillator 20 shown in FIG.
The oscillation frequency can be controlled by externally applying the oscillation frequency control signal Vref to the terminal 23. That is, as a specific example of controlling the oscillation frequency, in an inversion logic circuit having a current source capable of adjusting the amount of current for controlling the delay time, the oscillation frequency is changed by adjusting the gate voltage of the current source. It is to let. By doing so, the time constant of the transistor forming the loop changes, and the oscillation frequency changes.
【００３５】図４は、上記実施例のシュミレーション結
果を示す図である。FIG. 4 is a diagram showing a simulation result of the above embodiment.
【００３６】図４において、入力データ信号の先頭ビッ
トからクロック識別位相のタイミングが揃っていること
が、入力データ信号の波形と抽出クロック信号の波形と
の位相関係からわかる。さらに、入力データ信号の同符
号連続期間ｔ１、ｔ２においても、クロック信号を送出
し続けていることを、図４で確認できる。また、同符号
連続期間ｔ１が終了した直後である入力データ信号の位
相の変化点Ｐの後にも、新たな入力データ信号の位相に
瞬時に応答していることが、図４でわかる。なお、入力
データ信号の位相変化点Ｐにおいて、抽出クロック信号
がヒゲ状の細いパルスになっているが、これは、抽出ク
ロック信号が、入力データ信号に強制的に同期させられ
た結果である。In FIG. 4, it can be seen from the phase relationship between the waveform of the input data signal and the waveform of the extracted clock signal that the timing of the clock identification phase is aligned from the first bit of the input data signal. Further, it can be confirmed from FIG. 4 that the clock signal is continuously transmitted even during the same code continuation periods t1 and t2 of the input data signal. Further, FIG. 4 shows that even after the phase change point P of the input data signal immediately after the end of the same code continuation period t1, the signal responds instantaneously to the phase of the new input data signal. At the phase change point P of the input data signal, the extracted clock signal is a thin whisker-like pulse, which is the result of the forced synchronization of the extracted clock signal with the input data signal.
【００３７】図５は、本発明の他の実施例であるタイミ
ング抽出回路２を示す図である。FIG. 5 is a diagram showing a timing extraction circuit 2 according to another embodiment of the present invention.
【００３８】タイミング抽出回路２は、位相比較器３１
と、ローパスフィルタ３２と、電圧制御発振器３３とを
有する。電圧制御発振器３３は、電圧制御発振器２０と
同一の構成を有するものであるが、ただし、電圧制御発
振器２０のゲーティング信号入力端子２１に入力される
ゲーティング信号（発振開始／停止制御用信号）をオン
に固定した（発振状態に固定した）電圧制御発振器であ
る。また、電圧制御発振器３３に与える発振周波数制御
信号Vrefを、電圧制御発振器２０の発振周波数制御信号
として与える。The timing extraction circuit 2 includes a phase comparator 31
And a low-pass filter 32 and a voltage-controlled oscillator 33. The voltage controlled oscillator 33 has the same configuration as that of the voltage controlled oscillator 20, except that a gating signal (oscillation start / stop control signal) input to the gating signal input terminal 21 of the voltage controlled oscillator 20. Is turned on (fixed in the oscillation state). Further, an oscillation frequency control signal Vref given to the voltage controlled oscillator 33 is given as an oscillation frequency control signal of the voltage controlled oscillator 20.
【００３９】このように、電圧制御発振器３３に供給す
る発振周波数制御信号を電圧制御発振器２０にも供給す
るので、基準クロックとロックしたＰＬＬ回路３０の発
振周波数制御信号を電圧制御発振器２０に与えることが
でき、したがって、タイミング抽出回路２の抽出クロッ
ク信号のクロック周波数精度が高くなる。As described above, since the oscillation frequency control signal supplied to the voltage controlled oscillator 33 is also supplied to the voltage controlled oscillator 20, the oscillation frequency control signal of the PLL circuit 30 locked with the reference clock is supplied to the voltage controlled oscillator 20. Therefore, the clock frequency accuracy of the extracted clock signal of the timing extraction circuit 2 is improved.
【００４０】上記各実施例においては、バーストデータ
信号に対し位相遅延のないクロック信号を瞬時に抽出す
ることが容易に実現できる。さらに、タイミング抽出回
路１、２の構成が容易であるので、一般的なＣＭＯＳに
よる構成が可能となり、ディジタル伝送用受信器の経済
化に有効である。In each of the above embodiments, it is easy to instantaneously extract a clock signal having no phase delay with respect to the burst data signal. Furthermore, since the configuration of the timing extraction circuits 1 and 2 is easy, a general CMOS configuration is possible, which is effective for economical digital receivers.
【００４１】[0041]
【発明の効果】本発明によれば、バーストデータを再生
するディジタル伝送用受信器のタイミング回路におい
て、データ受信と同時に位相遅延のないクロック信号を
抽出することができ、バーストデータの先頭ビットから
符号識別することが可能であるという効果を奏し、ま
た、タイミング抽出が先頭ビットから可能であるので、
タイミング抽出用の先頭符号長を短くすることができ、
これによって、バーストデータ伝送を行うディジタル伝
送用受信器において、タイミング抽出回路の高速応答と
識別位相の高精度化とが可能であるという効果を奏す
る。According to the present invention, in a timing circuit of a digital transmission receiver for reproducing burst data, a clock signal having no phase delay can be extracted at the same time as data reception, and a code can be obtained from the first bit of the burst data. It has the effect of being able to identify, and since timing extraction is possible from the first bit,
The leading code length for timing extraction can be shortened,
As a result, in the digital transmission receiver that performs burst data transmission, it is possible to achieve a high-speed response of the timing extraction circuit and a high accuracy of the identification phase.
【図１】本発明の一実施例であるタイミング抽出回路１
を示す図である。FIG. 1 is a timing extraction circuit 1 according to an embodiment of the present invention.
FIG.
【図２】上記実施例の具体的な動作を示すタイミングチ
ャートである。FIG. 2 is a timing chart showing a specific operation of the embodiment.
【図３】上記実施例における電圧制御発振器２０の具体
例を示す回路図である。FIG. 3 is a circuit diagram showing a specific example of the voltage controlled oscillator 20 in the embodiment.
【図４】上記実施例のシュミレーション結果を示す図で
ある。FIG. 4 is a diagram showing a simulation result of the embodiment.
【図５】本発明の他の実施例であるタイミング抽出回路
２を示す図である。FIG. 5 is a diagram showing a timing extraction circuit 2 according to another embodiment of the present invention.
【図６】従来のディジタル伝送方式用３Ｒ受信器の構成
を示す図である。FIG. 6 is a diagram showing a configuration of a conventional 3R receiver for a digital transmission system.
【図７】３Ｒ受信器のタイミング抽出回路として従来使
用されているＰＬＬ構成を示す図である。FIG. 7 is a diagram showing a PLL configuration conventionally used as a timing extraction circuit of a 3R receiver.
【図８】３Ｒ受信器のタイミング抽出回路として従来使
用されている非線型処理による構成を示す図である。FIG. 8 is a diagram showing a configuration based on non-linear processing conventionally used as a timing extraction circuit of a 3R receiver.
【図９】入力データ信号とクロックとの位相関係を示す
図である。FIG. 9 is a diagram showing a phase relationship between an input data signal and a clock.
【図１０】バーストデータ伝送のタイミングチャート例
を示す図である。FIG. 10 is a diagram illustrating an example of a timing chart of burst data transmission.
１、２…タイミング抽出回路、 １１…遅延回路、 １２…排他的論理和回路、 １３…反転回路、 ２０…電圧制御発振器、 ２１…発振開始／停止制御用電圧入力端子、 ２２…クロック出力端子、 ２３…発振周波数制御信号Vref入力端子、 ２４…論離積回路、 ２５…論理反転回路、 ３０…電圧制御発振器、 ３１…位相比較器、 ３２…ローパスフィルタ、 ３３…電圧制御発振器。1, 2 timing extraction circuit, 11 delay circuit, 12 exclusive OR circuit, 13 inversion circuit, 20 voltage controlled oscillator, 21 oscillation start / stop control voltage input terminal, 22 clock output terminal, Reference numeral 23 denotes an oscillation frequency control signal Vref input terminal, 24 denotes a logical product circuit, 25 denotes a logic inversion circuit, 30 denotes a voltage controlled oscillator, 31 denotes a phase comparator, 32 denotes a low-pass filter, and 33 denotes a voltage controlled oscillator.
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−53950（ＪＰ，Ａ) 特開 平６−224893（ＪＰ，Ａ) 特開 平６−232857（ＪＰ，Ａ) 特開 平６−188898（ＪＰ，Ａ) 特開 平５−145538（ＪＰ，Ａ) 特開 平５−91098（ＪＰ，Ａ) 特開 平２−76429（ＪＰ，Ａ) 特開 昭58−95447（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 7/033 H04L 7/027 H03L 7/00 ────────────────────────────────────────────────── ─── Continuation of the front page (56) References JP-A-6-53950 (JP, A) JP-A-6-224893 (JP, A) JP-A-6-232857 (JP, A) JP-A-6-232857 188898 (JP, A) JP-A-5-145538 (JP, A) JP-A-5-91098 (JP, A) JP-A-2-76429 (JP, A) JP-A-58-95447 (JP, A) (58) Field surveyed (Int.Cl. 7 , DB name) H04L 7/033 H04L 7/027 H03L 7/00
Claims (2)
ータ信号を遅らせる遅延回路と； この遅延回路によって上記入力データ信号が伝送レート
の１／２周期位相だけ遅らされた信号と、上記入力デー
タ信号との排他的論理和をとる排他的論理和回路と； この排他的論理和回路の出力信号を反転してゲーティン
グ信号を出力する論理反転回路と； 上記ゲーティング信号によって発振を制御する第１の電
圧制御発振器と； を有することを特徴とするタイミング抽出回路。A delay circuit for delaying an input data signal by a half cycle phase of a transmission rate; a signal obtained by delaying the input data signal by a half cycle phase of a transmission rate; An exclusive-OR circuit for performing an exclusive-OR operation with the data signal; a logical inversion circuit for inverting an output signal of the exclusive-OR circuit to output a gating signal; and controlling the oscillation by the gating signal. And a first voltage controlled oscillator.
御発振器と同一の構成を具備する第２の電圧制御発振器
とを有するＰＬＬ回路を設け、上記ローパスフィルタが
出力し上記第２の電圧制御発振器に供給する発振周波数
制御信号を、上記第１の電圧制御発振器にも供給するこ
とを特徴とするタイミング抽出回路。2. The method of claim 1, provided with a phase comparator, a low-pass filter, a PLL circuit having a second voltage controlled oscillator having a said first voltage controlled oscillator and the same configuration, the low-pass filter A timing extraction circuit, further comprising: supplying an oscillation frequency control signal output from the first voltage-controlled oscillator and supplied to the second voltage-controlled oscillator to the first voltage-controlled oscillator.
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- 1995-02-07 JP JP04243095A patent/JP3346442B2/en not_active Expired - Lifetime
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