JP5689781B2 - Gated vco circuit - Google Patents

Gated vco circuit

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宏明 桂井
桂路 岸根
桂路 岸根
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日本電信電話株式会社
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本発明は、データ通信技術に関し、特に入力データ信号からクロック成分を抽出して出力するクロック抽出技術に関する。 The present invention relates to data communication technologies, a clock extraction technique extracts and outputs a clock component from the particular input data signals.

一般に、入力データ信号からクロック成分を抽出する場合、ゲーティッドVCO回路が用いられる。 Generally, when extracting a clock component from the input data signal, gated VCO circuit is used. 例えば、FTTH(Fiber To The Home)を実現するPON(Passive Optica1 Network)システムでは、非同期で受け取るバーストデータに対し、瞬時に位相同期を確立してクロックを抽出し、このクロックに同期してデータをリタイミングして送り出す回路構成が必須となる。 For example, the PON (Passive Optica1 Network) system for realizing FTTH (Fiber To The Home), to a burst data received asynchronously, extracts a clock to establish phase synchronization instantaneously, the data in synchronism with the clock circuit configuration for sending and re-timing is essential.

ゲーティッドVCO回路は、入力データ信号のビットレートに相当する周波数のクロック信号を自走発振により生成し、当該クロック信号の発振位相を、入力データ信号の遷移タイミングに位相調整して出力する回路である。 Gated VCO circuit, a clock signal of a frequency corresponding to the bit rate of the input data signal generated by self-oscillation, the oscillation phase of the clock signal, is a circuit for outputting the phase adjustment to a transition timing of the input data signals .
図7は、従来のゲーティッドVCO回路の構成を示す回路図である。 Figure 7 is a circuit diagram showing a configuration of a conventional gated VCO circuit. 従来、ゲーティッドVCO回路200として、ゲーティング回路50とリング発振器60とからなる構成が提案されている(例えば、非特許文献1:Figure12など参照)。 Conventionally, as gated VCO circuit 200, structure comprising gating circuit 50 and the ring oscillator 60. has been proposed (for example, Non-Patent Document 1: see, Figure12).

ゲーティング回路50は、遅延回路51と2入力のNAND回路52とから構成されている。 Gating circuit 50, a delay circuit 51 and two-input NAND circuit 52. NAND回路52には、第1の入力として、入力データ信号INPUTDATAが入力されており、第2の入力として、遅延回路51を介してINPUTDATAが入力されている。 A NAND circuit 52, as a first input, the input data signal inputData are input, a second input, inputData via the delay circuit 51 is input.

遅延回路51は、INPUTDATAの基準パルス周期(最小パルス時間幅)の1/2に相当する遅延時間だけ遅延させたINPUTDATAの正論理を示す正相遅延信号DERAYPを出力する遅延回路である。 Delay circuit 51 is a delay circuit for outputting a positive phase delay signal DERAYP indicating a positive logic inputData delayed by a delay time corresponding to 1/2 of the reference pulse period inputData (minimum pulse time width).
NAND回路52は、INPUTDATAとDERAYPの逆論理の逆相遅延信号DERAYN(内部信号)との論理積の反転論理を取ることにより、INPUTDATAの立ち上がりエッジごとに、入力データ信号の基準パルス周期の1/2に相当する時間長を持つパルスをゲーティング信号GOUT(差動信号)として出力する。 NAND circuit 52, by taking the inverted logic of a logical product of the inputData and DERAYP reverse logic of the reverse-phase delay signal DERAYN (internal signal), for each rising edge of the inputData, the reference pulse period of the input data signal 1 / and it outputs a pulse having a time length corresponding to 2 as gating signal GOUT (differential signal).

リング発振器60は、リング状に接続された、位相調整回路61とゲート回路群62とから構成されており、これら位相調整回路61とゲート回路群62とで自走発振することにより、INPUTDATAのビットレートに相当する周波数の自走クロック信号CLKINを生成する。 Ring oscillator 60 is connected in a ring shape, is composed of a phase adjustment circuit 61 and the gate circuit group 62, by free-running oscillation between these phase adjustment circuit 61 and the gate circuit group 62, bit INPUTDATA generating a free-running clock signal CLKIN having a frequency corresponding to the rate.
ゲート回路群62は、例えばインバータ回路などの一般的な複数のゲート回路が直列接続された回路である。 The gate circuit group 62 is, for example, a circuit common multiple gate circuits are connected in series, such as an inverter circuit. これらゲート回路と位相調整回路61の接続段数は、自走発振周波数が、INPUTDATAのビットレートに高精度で一致するように予め決定される。 Number of connection stages of gate circuits and the phase adjustment circuit 61, the free-running oscillation frequency is predetermined to match with high accuracy bit rate inputData.

位相調整回路61は、ゲート回路群22からの自走クロック信号CLKIN(差動信号)を第1の入力とするとともに、ゲーティング回路10からのGOUT(差動信号)を第2の入力とし、GOUTに応じて自走クロック信号CLKINの発振位相を制御することにより、INPUTDATAのクロック成分を示すクロック出力信号CLKOUTを生成する。 Phase adjustment circuit 61, free-running clock signal CLKIN from the gate circuit group 22 (differential signal) with a first input and the GOUT (differential signal) from the gating circuit 10 as a second input, by controlling the oscillation phase of the free-running clock signal CLKIN in accordance with the GOUT, and generates a clock output signal CLKOUT which indicates a clock component of inputData.

位相調整回路61は、図7に示すように、MOSトランジスタQ61〜Q65、抵抗素子R61,R62、および電流源ISから構成されている。 Phase adjustment circuit 61, as shown in FIG. 7, MOS transistors Q61~Q65, and a resistive element R61, R62, and a current source IS.
この位相調整回路61において、1つの差動対を構成するMOSトランジスタQ61,Q62と、もう1つの差動対を構成するMOSトランジスタQ63,Q64とが、電源電位VDDと接地電位VSSとの間に段縦列に接続されている。 In this phase adjustment circuit 61, the MOS transistors Q61, Q62 constituting one differential pair, and the MOS transistors Q63, Q64 constituting another differential pair, between the power supply potential VDD and the ground potential VSS It is connected to the stage cascade.

これらMOSトランジスタのうち、Q61のゲート端子には、ゲート回路群62からの自走クロック信号CLKINのうちの逆相自走クロック信号CLKINNが入力されており、Q62のゲート端子には、CLKINのうちの正相自走クロック信号CLKINPが入力されている。 These among MOS transistors, the gate terminal of Q61, which is the reverse phase free-running clock signal CLKINN of free-running clock signal CLKIN is input from the gate circuit group 62 to the gate terminal of Q62, among the CLKIN positive-phase free-running clock signal CLKINP of is input.
また、Q63のゲート端子には、ゲーティング回路50のゲーティング信号GOUTのうちの正相ゲーティング信号GOUTPが入力されており、Q64のゲート端子には、GOUTのうちの逆相ゲーティング信号GOUTNが入力されている。 The gate terminal of Q63, positive phase gating signal GOUTP of gating signals GOUT of the gating circuit 50 are input to the gate terminal of Q64, reverse-phase gating signal of GOUT GOUTN There has been input.

これにより、抵抗素子R61でVDDにプルアップされているQ61のドレイン端子から、CLKINNとGOUTPの論理積の反転論理を示す信号が、正相クロック出力信号CLKOUTPとして出力される。 Accordingly, the drain terminal of Q61 which is pulled up to VDD by the resistor element R61, the signal indicating the inverted logic of a logical product of CLKINN and GOUTP is output as a positive-phase clock output signal CLKOUTP. また、抵抗素子R62でVDDにプルアップされているQ62のドレイン端子から、CLKINPとGOUTPの論理積の反転論理を示す信号、すなわちCLKOUTPの反転論理を示す逆相クロック出力信号CLKOUTNが出力される。 Further, the drain terminal of Q62 which is pulled up to VDD by the resistor element R62, the signal indicating the inverted logic of a logical product of CLKINP and GOUTP, that is, inverted clock output signal CLKOUTN indicating the inverted logic of CLKOUTP output.

したがって、INPUTDATAにパルスがなくて、第2の入力の1つであるGOUTPがハイレベルを示す場合、Q63がオンしてQ61,Q62が動作可能となるため、位相調整回路61は、リング発振器60の自走により生成した第1の入力であるCLKINを、CLKOUTとして出力する。 Therefore, if there is no pulse inputData, if it is one of the second input GOUTP indicates a high level, since Q63 is turned on Q61, Q62 are operable, the phase adjustment circuit 61, the ring oscillator 60 the first is an input CLKIN generated by free running and outputs as CLKOUT.

また、INPUTDATAにパルスがあって、INPUTDATAの立ち上がりエッジに同期してGOUTPがローレベルとなると、Q63がオフするとともに、GOUTNがハイレベルであることからQ64がオンする。 Further, there is a pulse in inputData, the GOUTP becomes low level in synchronization with the rising edge of inputData, with Q63 is turned off, Q64 is turned on because GOUTN is at the high level. このため、Q61は動作不可能となり、第1の入力であるCLKINの状態に関わりなく、CLKOUTNは、INPUTDATAの周期の1/2の長さだけハイレベルとなる。 Therefore, Q61 becomes inoperable, regardless of the state of the first is an input CLKIN, CLKOUTN, only half the length of the period of INPUTDATA a high level.

また、Q61と同様にQ62も動作不可能となるが、Q64がオンしているため、CLKOUTPは、Q65を介してローレベルとなる。 Although the same manner Q62 also inoperable and Q61, since Q64 is turned on, CLKOUTP becomes low level through Q65. これにより、リング発振器60は、このCLKOUTPのローレベルパルスを起点としてリング発振を開始する。 Thus, the ring oscillator 60 starts ring oscillation a low-level pulse of the CLKOUTP starting. この動作により、リング発振器60は、CLKINの位相を、INPUTDATAの立ち上がりエッジと瞬時に同期させる機能を提供する。 By this operation, the ring oscillator 60, the phase of the CLKIN, provides a function for synchronizing with the rising edge and instantaneous inputData.

図8は、従来のゲーティッドVCO回路の動作を示す信号波形図である。 Figure 8 is a signal waveform diagram showing the operation of a conventional gated VCO circuit. ゲーティング回路50にINPUTDATAが入力されると、そのINPUTDATAの立ち上がりエッジごとに、当該信号周期の1/2のパルスがGOUT(GOUTP,GOUTN)としてゲーティング回路50から出力される。 When inputData is input to gating circuit 50, at each rising edge of the inputData, 1/2 of the pulse of the signal period is output from the gating circuit 50 as GOUT (GOUTP, GOUTN). また、リング発振器60において、ゲート回路群62からのCLKIN(CLKINP,CLKINN)が位相調整回路61に入力される。 Further, the ring oscillator 60, CLKIN from the gate circuits 62 (CLKINP, CLKINN) is input to the phase adjustment circuit 61. これにより、GOUTPとCLKINNとの論理積の反転論理を示す信号が、位相調整回路61からCLKOUTPとして出力される。 Thus, a signal indicating the inverted logic of a logical product of the GOUTP and CLKINN is output from the phase adjusting circuit 61 as CLKOUTP. また、GOUTPとCLKINPとの論理積の反転論理を示す信号が、位相調整回路61からCLKOUTPとして出力される。 Further, a signal indicating the inverted logic of a logical product of the GOUTP and CLKINP is output from the phase adjusting circuit 61 as CLKOUTP.

本構成により、入力データ信号INPUTDATAに立ち上がりエッジがある場合には、INPUTDATAの当該エッジに位相同期した、当該信号周期の1/2のパルスが、クロック出力信号CLKOUTとして位相調整回路61から出力される。 With this configuration, when there is a rising edge in the input data signal inputData is synchronized in phase with the edges of inputData, 1/2 of the pulse of the signal period is output from the phase adjusting circuit 61 as a clock output signal CLKOUT . また、INPUTDATAに立ち上がりエッジがない場合には、リング発振器60で生成した自走クロック信号CLKINが、CLKOUTとして位相調整回路61から出力される。 If there is no rising edge INPUTDATA the free-running clock signal CLKIN generated by the ring oscillator 60 is output from the phase adjusting circuit 61 as CLKOUT. これにより、INPUTDATAのクロック成分をクロック出力信号CLKOUTとして出力することが可能となる。 Thus, it is possible to output a clock component of INPUTDATA as a clock output signal CLKOUT.

しかしながら、このような従来技術では、位相調整回路61から出力されるクロック出力信号CLKOUTに、ジッタやクロックデューティ比のずれが含まれており、良好なクロック成分を抽出できないという問題点があった。 However, in such prior art, the clock output signal CLKOUT output from the phase adjustment circuit 61, includes a shift jitter and clock duty cycle, there is a problem that can not be extracted good clock component.

すなわち、前述の図7に示した、従来のゲーティッドVCO回路200によれば、第1の入力である自走クロック信号CLKINの変化に応じてクロック出力信号CLKOUTが変化するまでの伝搬遅延時間は、第2の入力であるゲーティング信号GOUTの変化に応じてCLKOUTが変化するまでの伝搬遅延時間に比べて、大きく異なる。 That is, as shown in FIG. 7 described above, according to the conventional gated VCO circuit 200, the propagation delay time from the clock output signal CLKOUT changes according to the change of the free running clock signal CLKIN which is the first input, compared to the propagation delay time until CLKOUT changes according to a change in gating signal GOUT is the second input, different.

具体的には、図8に示したように、GOUTPがローレベルに遷移した場合に、CLKOUTNがローレベルからハイレベルへ遷移する際の遅延時間、すなわち立ち上がり時間は短い。 Specifically, as shown in FIG. 8, when the GOUTP transitions to a low level, the delay time in CLKOUTN transits from a low level to a high level, i.e. the rise time is short. ところが、CLKINPがローレベルに遷移した場合に、CLKOUTNがローレベルからハイレベルへ遷移する際の遅延時間、すなわち立ち上がり時間は長くなっている。 However, when CLKINP transitions to a low level, the delay time in CLKOUTN transits from a low level to a high level, i.e. the rise time is longer. 同様に、CLKINPがハイレベルに遷移した場合に、CLKOUTNがハイレベルからローレベルへ遷移する際の遅延時間、すなわち立ち下がり時間も長くなっている。 Similarly, if the CLKINP transitions to a high level, CLKOUTN is longer delay time when the transition from a high level to a low level, ie, the fall time.

一般に、MOSトランジスタを用いた回路では、消費電力の削減などを目的として、低い動作電力で動作させる傾向がある。 In general, in a circuit using a MOS transistor, the purpose of reduction in power consumption tend to operate at a low operating power. このような厳しい条件の動作電源に対して、MOSトランジスタを直列接続した場合、それぞれのMOSトランジスタで使用できる動作電圧は大幅に低減される。 For an operating power supply of such severe conditions, when the MOS transistors are connected in series, the operating voltage that can be used in each of the MOS transistors is significantly reduced. 特に、図7に示した回路構成では、ドレイン抵抗R61,R62や電流源ISでも電圧降下があるため、MOSトランジスタQ61,Q62とMOSトランジスタQ63で使用できる動作電圧(ドレイン−ソース間電圧)はさらに低下する。 In particular, in the circuit configuration shown in FIG. 7, there is a drain resistor R61, a voltage drop even R62 and current source IS, MOS transistors Q61, Q62 and operating voltage that can be used in the MOS transistor Q63 (the drain - source voltage) is further descend. 例えば、VDD−VSS間に1.2Vの動作電圧が供給されている場合、Q61,Q62,Q63で使用できる動作電圧は、それぞれ0.2−0.3V程度となる。 For example, if the operating voltage of 1.2V between VDD-VSS is supplied, Q61, Q62, the operating voltage that can be used in Q63 becomes respectively about 0.2-0.3V.

また、これらQ61,Q62,Q63を制御するCLKINおよびGOUTとして同一電位の信号を用いた場合、Q63のドレイン電位が上昇して、Q61,Q62で使用できる動作電圧がさらに低下する傾向がある。 In the case of using the signal of the same potential as the CLKIN and GOUT controlling these Q61, Q62, Q63, and increases the drain potential of Q63, there is a tendency that the operating voltage that can be used is further lowered by Q61, Q62. 一方、MOSトランジスタは、動作電圧が低いほどその応答性が低下する傾向がある。 On the other hand, MOS transistor has its responsiveness operating voltages as low tends to decrease.
このため、元々十分な動作電圧が得られないという厳しい条件下において、さらにQ61,Q62の動作電圧が低下することになり、結果として、Q63に比較して、Q61,Q62応答性が悪くなる。 Therefore, in the harsh conditions of originally sufficient operating voltage can not be obtained, will be further Q61, the operating voltage of Q62 decreases, as a result, compared to Q63, Q61, Q62 responsiveness is deteriorated.

したがって、従来のゲーティッドVCO回路200から出力されるクロック出力信号CLKOUTとして、ゲーティング信号GOUTと自走クロック信号CLKINのどちらを用いているかに依存して、クロック出力信号CLKOUTの立ち上がり/立ち下り時間が変化することになる。 Accordingly, as the clock output signal CLKOUT output from a conventional gated VCO circuit 200, depending on whether using either gating signal GOUT and the free-running clock signal CLKIN, rise / fall time of the clock output signal CLKOUT It will vary. このため、CLKOUTの立ち上がり/立ち下り時間の揺れに相当するジッタや、クロックデューティ比(1周期に対するハイレベルの時間の比)の50%からのズレが発生する要因となる。 Therefore, jitter and corresponding to the rising / falling time of swing of CLKOUT, causes a deviation generated from a 50% clock duty ratio (time ratio of the high level for one period).

本発明はこのような課題を解決するためのものであり、ジッタやクロックデューティ比のずれが抑えられた良好なクロック成分を抽出できるクロック抽出技術を提供することを目的としている。 The present invention has been made to solve such problems, and its object is to provide a clock extraction techniques can extract a good clock component deviation of jitter and clock duty ratio is suppressed.

このような目的を達成するために、本発明にかかるゲーティッドVCO回路は、入力データ信号に含まれる各パルスの立ち上がりまたは立ち下がりのエッジを検出し、一定時間幅のパルス信号からなるゲーティング信号を当該エッジに位相同期して出力するゲーティング回路と、直列接続された複数のゲート回路からなるゲート回路群と位相調整回路とがリング状に接続されてなり、当該ゲート回路群と当該位相調整回路とで自走発振することにより、入力データ信号のビットレートに相当する周波数の自走クロック信号を生成するとともに、当該位相調整回路で、ゲーティング信号に応じて当該自走クロック信号の発振位相を制御することにより、入力データ信号のクロック成分を示すクロック出力信号を生成するリング発振器とを備え、 To achieve the above object, the gated VCO circuit according to the present invention detects the rising or falling edge of each pulse contained in the input data signal, the gating signal including a pulse signal of a predetermined time width a gating circuit configured to phase-locked to the edge, and gate circuits and a phase adjusting circuit comprising a plurality of gate circuits connected in series is connected in a ring, the gate circuits and the phase adjustment circuit by free-running oscillation between, generates a free-running clock signal having a frequency corresponding to the bit rate of the input data signal, in the phase adjustment circuit, the oscillation phase of the free-running clock signal in response to the gating signal by controlling, and a ring oscillator for generating a clock output signal indicative of the clock component of the input data signal, 相調整回路で、ゲート回路群から出力された自走クロック信号を入力とする第1のMOSトランジスタおよびゲーティング信号を入力とする第2のMOSトランジスタの並列接続回路と、基準となるレファレンス電圧を入力とする第3のMOSトランジスタとが差動対をなすCML回路からなり、当該CML回路で得られた自走クロック信号とゲーティング信号との論理和またはその反転論理をクロック出力信号として出力するようにしたものである。 A phase adjusting circuit, a parallel connection circuit of a second MOS transistor which receives the first MOS transistor and the gating signal to enter the free-running clock signal outputted from the gate circuit group, the reference voltage as a reference a third MOS transistor which receives consists CML circuit forming a differential pair, and outputs the logical sum or the inverted logic of the free-running clock signal and the gating signal obtained in the CML circuit as a clock output signal it is obtained by way.

この際、位相調整回路を、ゲート端子が自走クロック信号に接続され、ドレイン端子が第1の抵抗素子を介して第1の電源電位に接続され、ソース端子が定電流源を介して第2の電源電位に接続された第1のMOSトランジスタと、ゲート端子がゲーティング信号に接続され、ドレイン端子が第1のMOSトランジスタのドレイン端子に接続され、ソース端子が第1のMOSトランジスタのソース端子に接続された第2のMOSトランジスタと、ゲート端子がレファレンス電圧に接続され、ドレイン端子が第2の抵抗素子を介して第1の電源電位に接続され、ソース端子が第1のMOSトランジスタのソース端子および第2のトランジスタのソース端子と共通接続された第3のMOSトランジスタとから構成してもよい。 In this case, the phase adjustment circuit is connected to the gate terminal free-running clock signal, a drain terminal connected to a first power supply potential via a first resistor, a second source terminal via the constant current source a first MOS transistor connected to the power supply potential of the gate terminal connected to the gating signal, a drain terminal connected to the drain terminal of the first MOS transistor, a source terminal of the first MOS transistor is a source terminal a second MOS transistor connected to, the gate terminal connected to the reference voltage, a drain terminal connected to a first power supply potential via a second resistor, the source source terminal of the first MOS transistor it may be composed of a third MOS transistor which is commonly connected to the source terminal of the terminal and a second transistor.

また、位相調整回路から出力されたクロック出力信号の正相信号の直流レベルと、位相調整回路から出力されたクロック出力信号の逆相信号の直流レベルとの差分電圧を検出して出力する直流レベル差検出回路と、差分電圧を一定電位からなるオフセット電圧と比較することにより、レファレンス電圧を発生させるレファレンス電圧発生回路とをさらに備えてもよい。 Also, the DC level of the positive phase signal of the output clock output signal from the phase adjustment circuit, the DC level detection and outputs a differential voltage between the DC level of the inverted signal of the clock output signal output from the phase adjustment circuit the difference detection circuit, by comparing the offset voltage which is a difference voltage from the constant potential may further comprise a reference voltage generating circuit for generating a reference voltage.

本発明によれば、リング発振器の位相調整回路において、クロック出力信号として、ゲーティング信号と自走クロック信号のどちらを選択した場合でも、クロック出力信号の立ち上がり/立ち下り時間は変化しない。 According to the present invention, the phase adjustment circuit of the ring oscillator, as the clock output signal, even when the choice of the gating signal and free-running clock signal, the rising / falling time of the clock output signal does not change. したがって、ジッタも極めて少なく、クロックデューティ比がほぼ50%である、良好なクロック成分を抽出することが可能となる。 Therefore, jitter is extremely small, the clock duty ratio is approximately 50%, it is possible to extract a satisfactory clock component.

第1の実施の形態にかかるゲーティッドVCO回路の構成を示す回路図である。 Is a circuit diagram showing the structure of a gated VCO circuit according to the first embodiment. 第1の実施の形態にかかるゲーティッドVCO回路の動作を示す信号波形図である。 It is a signal waveform diagram showing the operation of the gated VCO circuit according to the first embodiment. 第2の実施の形態にかかるゲーティッドVCO回路の構成を示す回路図である。 Is a circuit diagram showing the structure of a gated VCO circuit according to the second embodiment. 第2の実施の形態にかかるゲーティッドVCO回路の動作を示す信号波形図である。 It is a signal waveform diagram showing the operation of the gated VCO circuit according to the second embodiment. 直流レベル差検出回路の構成を示す回路図である。 Is a circuit diagram showing the structure of a DC level difference detection circuit. レファレンス電圧発生回路の構成を示す回路図である。 It is a circuit diagram showing a configuration of a reference voltage generating circuit. 従来のゲーティッドVCO回路の構成を示す回路図である。 It is a circuit diagram showing a configuration of a conventional gated VCO circuit. 従来のゲーティッドVCO回路の動作を示す信号波形図である。 It is a signal waveform diagram representing an operation of a conventional gated VCO circuit.

次に、本発明の実施の形態について図面を参照して説明する。 It will now be described with reference to the drawings, embodiments of the present invention.
[第1の実施の形態] First Embodiment
まず、図1を参照して、本発明の第1の実施の形態にかかるゲーティッドVCO回路100について説明する。 First, referring to FIG. 1, will be described gated VCO circuit 100 according to the first embodiment of the present invention. 図1は、第1の実施の形態にかかるゲーティッドVCO回路の構成を示す回路図である。 Figure 1 is a circuit diagram showing the structure of a gated VCO circuit according to the first embodiment.

図1のゲーティッドVCO回路100は、入力データ信号のビットレートに相当する周波数のクロック信号を自走発振により生成し、当該クロック信号の発振位相を、入力データ信号の遷移タイミングに位相同期させて出力する機能を有している。 Gated VCO circuit 100 of FIG. 1, the input clock signal of a frequency corresponding to the bit rate of the data signal generated by self-oscillation, the oscillation phase of the clock signal, by phase-locked to the transition timing of the input data signal output It has a function of. このゲーティッドVCO回路100は、例えば、FTTH(Fiber To The Home)を実現するPON(Passive Optica1 Network)システムにおいて、非同期で受け取るバーストデータに対し、瞬時に位相同期を確立してクロックを抽出する際に用いられる。 The gated VCO circuit 100 is, for example, in PON (Passive Optica1 Network) system for realizing FTTH (Fiber To The Home), to a burst data received asynchronously, instantaneously to establish phase synchronization in extracting a clock used.

[第1の実施の形態の構成] [Configuration of First Embodiment]
図1を参照して、ゲーティッドVCO回路100の構成について詳細に説明する。 Referring to FIG 1, a detailed description of the construction of the gated VCO circuit 100.
ゲーティッドVCO回路100は、ゲーティング回路10とリング発振器20とから構成される。 Gated VCO circuit 100 is composed of a gating circuit 10 and the ring oscillator 20.
ゲーティング回路10は、入力データ信号に含まれる各パルスの立ち上がりエッジを検出し、INPUTDATAの基準パルス周期の1/2に相当する時間幅のパルス信号を含むゲーティング信号を当該エッジに位相同期して出力する機能を有している。 Gating circuit 10 detects the rising edge of each pulse contained in the input data signal, the gating signal including a pulse signal of a time width corresponding to 1/2 of the reference pulse period INPUTDATA synchronized in phase with the edges It has a function of outputting Te.

このゲーティング回路10は、遅延回路11とNAND回路12とから構成されている。 The gating circuit 10, a delay circuit 11 and the NAND circuit 12.
遅延回路11は、入力データ信号INPUTDATAの基準パルス周期(最小パルス時間幅)の1/2に相当する遅延時間だけ遅延させたINPUTDATAの正論理を示す正相遅延信号DERAYPを出力する遅延回路である。 Delay circuit 11 is a delay circuit for outputting a positive phase delay signal DERAYP indicating a positive logic inputData delayed by a delay time corresponding to 1/2 of the reference pulse period of the input data signal inputData (minimum pulse time width) .
NAND回路12は、INPUTDATAとDERAYPの逆論理の逆相遅延信号DERAYN(内部信号)との論理積の反転論理を取ることにより、INPUTDATAの立ち上がりエッジごとに、入力データ信号の基準パルス周期の1/2に相当する時間長を持つパルスをゲーティング信号GOUT(差動信号)として出力する。 NAND circuit 12, by taking the inverted logic of a logical product of the inputData and DERAYP reverse logic of the reverse-phase delay signal DERAYN (internal signal), for each rising edge of the inputData, the reference pulse period of the input data signal 1 / and it outputs a pulse having a time length corresponding to 2 as gating signal GOUT (differential signal). 図1の例では、GOUTを反転論理で示した逆相ゲーティング信号GOUTNのみがNAND回路12から位相調整回路21へ出力されている。 In the example of FIG. 1, only the reversed phase gating signal GOUTN showing GOUT with inverted logic is output from the NAND circuit 12 to the phase adjustment circuit 21.

リング発振器20は、リング状に接続された、位相調整回路21とゲート回路群22とから構成されており、これら位相調整回路21とゲート回路群22とで自走発振することにより、INPUTDATAのビットレートに相当する周波数の自走クロック信号CLKINを生成する。 Ring oscillator 20 is connected in a ring shape, is composed of a phase adjustment circuit 21 and the gate circuit group 22. By free-running oscillation between these phase adjustment circuit 21 and the gate circuit group 22, bit INPUTDATA generating a free-running clock signal CLKIN having a frequency corresponding to the rate.
ゲート回路群22は、例えばインバータ回路などの一般的な複数のゲート回路が直列接続された回路である。 The gate circuit group 22 is, for example, a circuit common multiple gate circuits are connected in series, such as an inverter circuit. これらゲート回路と位相調整回路21の接続段数は、自走発振周波数が、INPUTDATAのビットレートに高精度で一致するように予め決定される。 Number of connection stages of gate circuits and the phase adjustment circuit 21, the free-running oscillation frequency is predetermined to match with high accuracy bit rate inputData.

位相調整回路21は、ゲート回路群22からのCLKINを反転論理で示した逆相自走クロック信号CLKINNを第1の入力とするとともに、ゲーティング回路10からのGOUTNを第2の入力とし、GOUTNに応じて自走クロック信号CLKINNの発振位相を制御することにより、INPUTDATAのクロック成分を示すクロック出力信号CLKOUT(差動信号)を生成する。 Phase adjustment circuit 21, a reverse-phase free-running clock signal CLKINN showing the CLKIN from the gate circuit group 22 in inverted logic with a first input and the GOUTN from gating circuit 10 as a second input, GOUTN self by controlling the oscillation phase of the clock signal CLKINN, generates a clock output signal CLKOUT (differential signal) indicating a clock component of INPUTDATA according to.

位相調整回路21には、図1に示すように、MOSトランジスタQ1〜Q3、抵抗素子R1,R2、および電流源IS1が設けられている。 A phase adjustment circuit 21, as shown in FIG. 1, MOS transistors Q1 to Q3, resistor elements R1, R2, and a current source IS1 is provided.
Q1(第1のMOSトランジスタ)は、N型MOSトランジスタからなり、ゲート端子が逆相自走クロック信号CLKINNに接続され、ドレイン端子がR1(第1の抵抗素子)を介して電源電位VDD(第1の電源電位)に接続され、ソース端子がIS1を介して接地電位VSS(第2の電源電位)に接続されている。 Q1 (first MOS transistor) is an N-type MOS transistor, a gate terminal connected to the negative-phase free-running clock signal CLKINN, the power supply potential VDD (first drain terminal via the R1 (first resistance element) is connected to the first power supply potential), it is connected to the ground potential VSS (second power supply potential) source terminal via the IS1.

Q2(第2のMOSトランジスタ)は、N型MOSトランジスタからなり、ゲート端子がGOUTNに接続され、ドレイン端子がQ1のドレイン端子に接続され、ソース端子がQ1のソース端子に接続されている。 Q2 (second MOS transistor) is an N-type MOS transistor, a gate terminal connected to GOUTN, drain terminal connected to the drain terminal of Q1, is connected to the source terminal of the source terminal Q1.
Q3(第3のMOSトランジスタ)は、N型MOSトランジスタからなり、ゲート端子がレファレンス電圧VREFに接続され、ドレイン端子がR2(第2の抵抗素子)を介してVDDに接続され、ソース端子がQ1のソース端子およびQ2のソース端子と共通接続されている。 Q3 (third MOS transistor) is an N-type MOS transistor, a gate terminal connected to the reference voltage VREF, the drain terminal connected to VDD via a R2 (second resistive element), a source terminal Q1 the source terminal and Q2 source terminals of the are commonly connected. VREFの電位は、VDDとVSSの中間に位置する一定電位に設定されている。 Potential of VREF is set at a constant potential is situated between VDD and VSS.

したがって、位相調整回路21は、全体として、Q1およびQ2の並列接続回路とQ3とが差動対をなすCML(Current Mode Logic)回路から構成されている。 Therefore, the phase adjustment circuit 21 as a whole, and Q1 and parallel connection circuit and Q3 of Q2 is composed of CML (Current Mode Logic) circuit forming a differential pair. これにより、Q1,Q2のドレイン端子の電位が、クロック出力信号CLKOUTの正相クロック出力信号CLKOUTPとして出力され、Q3のドレイン端子の電位が、クロック出力信号CLKOUTの逆相クロック出力信号CLKOUTNとして出力される。 Thus, Q1, the potential of Q2 drain terminal of is output as a positive-phase clock output signal CLKOUTP clock output signal CLKOUT, the potential of the drain terminal of Q3 is output as the inverted clock output signal CLKOUTN clock output signal CLKOUT that. すなわち、位相調整回路21は、GOUTNとCLKINNとのNOR論理をCLKOUTPとして出力するゲート回路として動作する。 In other words, the phase adjusting circuit 21 operates as a gate circuit which outputs the NOR logic between GOUTN and CLKINN as CLKOUTP.

[第1の実施の形態の動作] [Operation of First Embodiment
次に、図2を参照して、本実施の形態にかかるゲーティッドVCO回路100の動作について説明する。 Next, with reference to FIG. 2, the operation of the gated VCO circuit 100 according to this embodiment. 図2は、第1の実施の形態にかかるゲーティッドVCO回路の動作を示す信号波形図である。 Figure 2 is a signal waveform diagram showing the operation of the gated VCO circuit according to the first embodiment.

入力データ信号INPUTDATAが、ゲーティング回路10に入力された場合、INPUTDATAと遅延回路11からの正相遅延信号DERAYPの逆論理DERAYNとの論理積の反転論理がNAND回路12に取られる。 Input data signal INPUTDATA is, when it is input to gating circuit 10, the inverted logic of the logical product of the inverse logic DERAYN positive phase delay signal DERAYP from the delay circuit 11 and INPUTDATA are taken NAND circuit 12. これにより、INPUTDATAの基準パルス周期の1/2に相当する時間幅のパルス信号を含む逆相ゲーティング信号GOUTNが、INPUTDATAの立ち上がりエッジに位相同期して、NAND回路12から出力される。 Thus, reverse phase gating signal GOUTN including a pulse signal of a time width corresponding to 1/2 of the reference pulse period of inputData is in phase synchronization with the rising edge of inputData, is output from the NAND circuit 12.

リング発振器20の位相調整回路21では、GOUTNとCLKINNのいずれか一方、または両方がハイレベルである場合、Q1,Q2のいずれか一方、または両方がオンして定電流源IS1で規定された電流が流れるため、Q3に電流が流れなくなってオフ状態となる。 The phase adjustment circuit 21 of the ring oscillator 20, GOUTN and either the CLKINN, or if both are high, Q1, Q2 either one, or both are defined by the constant current source IS1 and on-current of the since flows, it turned off so no current flows in Q3. このため、CLKOUTNはハイレベルを示し、CLKOUTPはローレベルを示すことになる。 Therefore, CLKOUTN represents a high level, CLKOUTP will exhibit low level.

一方、GOUTNとCLKINNの両方がローレベルの場合、Q1,Q2の両方がオフして定電流源IS1で規定された電流が流れなくなるため、Q3にのみ電流が流れてオン状態となる。 On the other hand, if both GOUTN and CLKINN is low, Q1, Q2 because both no longer current specified for the constant current source IS1 flows off of the ON state a current flows only in Q3. このため、CLKOUTNはローレベルを示し、CLKOUTPはハイレベルを示すことになる。 Therefore, CLKOUTN represents a low level, CLKOUTP will exhibit a high level.
したがって、位相調整回路21は、GOUTNとCLKINNとの論理和をCLKOUTPとして出力しており、このことは、前述した図7の位相調整回路61における、CLKINPとGOUTPの論理積の反転論理をCLKOUTPとして出力することと、論理回路的に同じである。 Therefore, the phase adjustment circuit 21 has output a logical sum of the GOUTN and CLKINN as CLKOUTP, this is, in the phase adjustment circuit 61 of FIG. 7 described above, the inverted logic of the logical product of CLKINP and GOUTP as CLKOUTP and outputting a logic circuit the same.

このため、入力データ信号INPUTDATAに立ち上がりエッジがある場合、すなわちGOUTPがハイレベルの場合には、INPUTDATAの当該エッジに位相同期した、当該信号周期の1/2のパルスが、クロック出力信号CLKOUTとして位相調整回路21から出力される。 Therefore, when there is a rising edge in the input data signal inputData, that is, when GOUTP is high, synchronized in phase with the edges of inputData, 1/2 of the pulse of the signal cycle, the phase as the clock output signal CLKOUT output from the adjusting circuit 21. また、INPUTDATAに立ち上がりエッジがない場合、すなわちGPUPがローレベルの場合には、リング発振器20で生成した、INPUTDATAに相当するビットレートを持つ自走クロック信号CLKINが、CLKOUTとして位相調整回路21から出力される。 If there is no rising edge inputData, that is, when GPUP is in the low level, generated by the ring oscillator 20, the free-running clock signal CLKIN having a bit rate corresponding to inputData is output from the phase adjusting circuit 21 as CLKOUT It is.

この際、位相調整回路21は、CML回路において、Q1とQ2が並列接続されたOR論理の形態をとっている。 In this case, the phase adjustment circuit 21, the CML circuit, Q1 and Q2 are taken parallel connected OR logical forms. このため、CLKINNの変化によりCLKOUTNが変化するまでの伝搬遅延時間は、GOUTNの変化によりCLKOUTNが変化するまでの伝搬遅延時間と、ほぼ一致する。 Therefore, the propagation delay time until a change in CLKOUTN by a change in CLKINN includes a propagation delay time until CLKOUTN is changed by a change in GOUTN, substantially coincide.
また、Q1,Q2は、CML回路において、他のMOSトランジスタと直列接続されていないため、CLKOUT出力時においてQ1,Q2で使用できる動作電圧は、VDD−VSS間の動作電圧内で十分確保されており、良好な応答性が得られる。 Furthermore, Q1, Q2, in CML circuit, because it is not the other MOS transistors connected in series, the operating voltage that can be used in Q1, Q2 during CLKOUT output is sufficiently ensured in the operating voltage between VDD-VSS cage, good response is obtained.

このため、クロック出力信号CLKOUTとして、ゲーティング信号GOUTと自走クロック信号CLKINのどちらを用いても、クロック出力信号CLKOUTの立ち上がり/立ち下り時間は変化せず、ジッタも極めて少なく、クロックデューティ比がほぼ50%である、良好なクロック成分が抽出される。 Therefore, as the clock output signal CLKOUT, be used either gating signal GOUT and the free-running clock signal CLKIN, unchanged rise / fall time of the clock output signal CLKOUT, jitter is extremely small, the clock duty ratio is approximately 50%, good clock component is extracted.

[第1の実施の形態の効果] [Effect of First Embodiment]
このように、本実施の形態は、リング発振器20の位相調整回路21において、ゲート回路群22から出力された自走クロック信号CLKIN(CLKINN)を入力とするMOSトランジスタQ1、およびゲーティング回路10からのゲーティング信号GOUT(GOUTN)を入力とするMOSトランジスタQ2の並列接続回路と、基準となるレファレンス電圧VREFを入力とするMOSトランジスタQ3とが差動対をなすCML回路を構成し、当該CML回路で得られた自走クロック信号CLKINNとゲーティング信号GOUTNとの論理和またはその反転論理をクロック出力信号CLKOUT(CLKPUTP,CLKOUTN)として出力するようにしたものである。 In this manner, in the present embodiment, the phase adjustment circuit 21 of the ring oscillator 20, MOS transistor Q1 receiving the output has been free-running clock signal CLKIN (CLKINN) from the gate circuit group 22, and the gating circuit 10 gating the parallel connection circuit of the MOS transistor Q2 signal GOUT the (GOUTN) as inputs, and the MOS transistor Q3 which receives the reference voltage VREF as a reference constitutes a CML circuit forming a differential pair, the CML circuit is obtained so as to output the logical sum or the inverted logic of the resulting free-running clock signal CLKINN gating signal GOUTN clock output signal CLKOUT (CLKPUTP, CLKOUTN) as.

より具体的には、ゲート端子が自走クロック信号CLKINNに接続され、ドレイン端子が抵抗素子R1を介して電源電位VDDに接続され、ソース端子が定電流源IS1を介して接地電位VSSに接続されたMOSトランジスタQ1と、ゲート端子がゲーティング信号GOUTNに接続され、ドレイン端子がQ1のドレイン端子に接続され、ソース端子がQ1のソース端子に接続されたMOSトランジスタQ2と、ゲート端子がレファレンス電圧VREFに接続され、ドレイン端子が抵抗素子R2を介してVDDに接続され、ソース端子がQ1のソース端子およびQ2のソース端子と共通接続されたMOSトランジスタQ3とから位相調整回路21を構成したものである。 More specifically, the gate terminal is connected to the free-running clock signal CLKINN, is connected to the power supply potential VDD drain terminal via the resistor R1, is connected to the ground potential VSS source terminal via the constant current source IS1 and the MOS transistor Q1, a gate terminal connected to the gating signal GOUTN, drain terminal connected to the drain terminal of Q1, the MOS transistor Q2 connected to a source terminal of the source terminal Q1, a gate terminal reference voltage VREF connected to, coupled to the VDD drain terminal via the resistor R2, it is obtained by constituting the phase adjusting circuit 21 from the source terminal of the source terminal and the Q2 of the source terminal Q1 commonly connected MOS transistors Q3 Prefecture .

したがって、位相調整回路21のCML回路では、Q1とQ2が並列接続されているため、CLKINNの変化によりCLKOUTNが変化するまでの伝搬遅延時間は、GOUTNの変化によりCLKOUTNが変化するまでの伝搬遅延時間と、ほぼ一致する。 Therefore, at a CML circuit of the phase adjustment circuit 21, Q1 and since Q2 is connected in parallel, the propagation delay time until a change in CLKOUTN by a change in CLKINN, the propagation delay time until CLKOUTN is changed by a change in GOUTN and, substantially coincide. また、Q1,Q2は、CML回路において、他のMOSトランジスタと直列接続されていないため、CLKOUT出力時においてQ1,Q2で使用できる動作電圧は、VDD−VSS間の動作電圧内で十分確保されており、良好な応答性が得られる。 Furthermore, Q1, Q2, in CML circuit, because it is not the other MOS transistors connected in series, the operating voltage that can be used in Q1, Q2 during CLKOUT output is sufficiently ensured in the operating voltage between VDD-VSS cage, good response is obtained.
このため、クロック出力信号CLKOUTとして、ゲーティング信号GOUTと自走クロック信号CLKINのどちらを選択しても、クロック出力信号CLKOUTの立ち上がり/立ち下り時間は変化しない。 Therefore, as the clock output signal CLKOUT, be selected either gating signal GOUT and the free-running clock signal CLKIN, rise / fall time of the clock output signal CLKOUT is not changed. したがって、ジッタも極めて少なく、クロックデューティ比がほぼ50%である、良好なクロック成分を抽出することが可能となる。 Therefore, jitter is extremely small, the clock duty ratio is approximately 50%, it is possible to extract a satisfactory clock component.

[第2の実施の形態] Second Embodiment
次に、図3および図4を参照して、本発明の第2の実施の形態にかかるゲーティッドVCO回路100について説明する。 Next, with reference to FIGS. 3 and 4, it will be described gated VCO circuit 100 according to a second embodiment of the present invention. 図3は、第2の実施の形態にかかるゲーティッドVCO回路の構成を示す回路図である。 Figure 3 is a circuit diagram showing the structure of a gated VCO circuit according to the second embodiment. 図4は、第2の実施の形態にかかるゲーティッドVCO回路の動作を示す信号波形図である。 Figure 4 is a signal waveform diagram showing the operation of the gated VCO circuit according to the second embodiment.

第1の実施の形態では、リング発振器20の位相調整回路21において、レファレンス電圧VREFを予め設定しておく場合を例として説明した。 In the first embodiment, the phase adjustment circuit 21 of the ring oscillator 20, has been described a case to set the reference voltage VREF in advance as an example. ここで、VREFが適正値からずれている場合、図4に示すように、クロック出力信号CLKOUTにおいて、正相クロック出力信号CLKOUTPの直流レベルと逆相クロック出力信号CLKOUTNの直流レベルとの間に、差分電圧VDIFFが発生する。 Here, if VREF is deviated from the proper value, as shown in FIG. 4, in the clock output signal CLKOUT, between a positive-phase clock output signal CLKOUTP DC level and the negative clock output signal CLKOUTN DC level, differential voltage VDIFF occurs.

例えば、図3の位相調整回路21において、VREFとして適正値より高い電位が与えられた場合、MOSトランジスタQ3のオン抵抗が低下する。 For example, the phase adjustment circuit 21 of FIG. 3, if a potential higher than the proper value is given as VREF, the ON resistance of the MOS transistor Q3 is reduced. これにより、MOSトランジスタQ1,Q2がオン状態であり、本来Q3がオフ状態となる場合でも、Q3に電流が流れやすくなり、CLKOUTNのハイレベルの電位が低下する。 Thus, a MOS transistor Q1, Q2 is turned on, even if the original Q3 is turned off, easily current flows through Q3, the potential of the high level CLKOUTN decreases. このため、CLKOUTNの波形が全体的に下がって、その直流レベルが低下する。 Therefore, the waveform of the CLKOUTN is lowered as a whole, the DC level is lowered.

また、VREFとして適正値より低い電位が与えられた場合、MOSトランジスタQ3がオン状態に遷移しにくくなり、MOSトランジスタQ1,Q2がオフ状態であり、本来Q3がオン状態となる場合でも、Q3に電流が流れにくくなり、CLKOUTNのローレベルの電位が上昇する。 Also, if lower than the proper value potential is applied as VREF, MOS transistor Q3 is hardly changed to an on state, MOS transistors Q1, Q2 are off, even if the original Q3 is turned on, the Q3 current becomes difficult to flow, the potential of the low level CLKOUTN rises. このため、CLKOUTNの波形が全体的に上がって、その直流レベルが上昇する。 Therefore, the waveform of the CLKOUTN is up overall, its DC level is increased.

一方、Q1,Q2は、VREFに関係なく、GOUTNやCLKINNの電位に応じてオンオフ動作する。 On the other hand, Q1, Q2, regardless of VREF, on-off operation in response to the potential of the GOUTN and CLKINN. 通常、これらGOUTNやCLKINNは、ゲート回路の出力レベル、すなわちVDD−VSS間で変化するため、Q1,Q2は、オン状態において飽和領域に達している。 Usually, these GOUTN and CLKINN, the output level of the gate circuit, that is, the change between VDD-VSS, Q1, Q2 has reached the saturation region in the on state. このため、Q1,Q2から出力されるCLKOUTPの直流レベルは、VREFに関係なく、一定値を示す。 Therefore, Q1, DC level of CLKOUTP output from Q2, regardless of the VREF, showing a constant value.

したがって、CLKOUTを入力とする後段回路により、これらCLKOUTPとCLKOUTNを差動回路で受ける場合、このようなCLKOUTPとCLKOUTNの直流レベル間のVDIFFが原因で、差動回路が正常に動作せず、CLKOUTを正確に受け取ることができなくなる。 Accordingly, the subsequent circuit which receives the CLKOUT, when receiving these CLKOUTP and CLKOUTN a differential circuit, because VDIFF between the DC levels of such CLKOUTP and CLKOUTN, the differential circuit does not operate normally, CLKOUT It can not be received correctly.
また、このようなVREFの電位は、使用する電源電圧、すなわちVDDおよびVSSに依存するため、異なる電源電圧での使用を可能とする場合には、ゲーティッドVCO回路100の外部からVREFの電位を調整する必要がある。 The potential of such VREF power supply voltage to be used, i.e., since it depends on VDD and VSS, when to enable use with different power supply voltages, adjusting the potential of VREF from outside the gated VCO circuit 100 There is a need to.

本実施の形態では、このようなVREFを自動調整するための構成として、図3に示すように、直流レベル差検出回路31とレファレンス電圧発生回路32とを、ゲーティッドVCO回路100に設けたものである。 In this embodiment, such a VREF as a configuration for automatically adjusting, as shown in FIG. 3, a DC level difference detecting circuit 31 and the reference voltage generating circuit 32, which was provided in the gated VCO circuit 100 is there.

まず、図5を参照して、直流レベル差検出回路31について詳細に説明する。 First, referring to FIG. 5, described in detail the DC level difference detection circuit 31. 図5は、直流レベル差検出回路の構成を示す回路図である。 Figure 5 is a circuit diagram showing the structure of a DC level difference detection circuit.
直流レベル差検出回路31は、CLKOUTPの平均的な直流レベルとCLKOUTNの平均的な直流レベルとの直流レベル差を示す差分電圧VDIFFを検出して出力する機能を有している。 DC level difference detecting circuit 31 includes an average DC level and CLKOUTN average functionality detects and outputs a difference voltage VDIFF showing the DC level difference between the DC level of the CLKOUTP. このことにより、位相調整回路21のVREFが、適正値(直流レベルが一致する値)を越えているか、超えていないか、およびその適正値からの差分を検出する。 Thus, VREF of the phase adjustment circuit 21, or exceeds a proper value (a value that the DC level match), does not exceed, and detects the difference from the proper value.

図5に示すように、直流レベル差検出回路31には、ローパスフィルタ31A,31Bと、差動増幅回路31Cとが設けられている。 As shown in FIG. 5, the DC level difference detecting circuit 31, a low-pass filter 31A, and 31B, and a differential amplifier circuit 31C are provided.
ローパスフィルタ31Aは、抵抗素子R11と容量素子C11の直列回路を帰還ループとする増幅器A11からなり、CLKOUTNを平滑化して、そのハイレベルの積算とローレベルの積算とが一致する電圧を出力する。 Low-pass filter 31A becomes the series circuit of the resistance element R11 and capacitive element C11 from the amplifier A11 to a feedback loop, by smoothing CLKOUTN, outputs a voltage and integration of its high level of integration and low-level match. このことにより、CLKOUTNの平均的な直流レベルV_CLKOUTNが求められる。 Thus, it is required average DC level V_CLKOUTN of CLKOUTN.

ローパスフィルタ31Bは、抵抗素子R12と容量素子C12の直列回路を帰還ループとする増幅器A12からなり、CLKOUTPを平滑化して、そのハイレベルの積算とローレベルの積算とが一致する電圧を出力する。 Low pass filter 31B becomes a series circuit of a resistor element R12 and capacitive element C12 from the amplifier A12 to a feedback loop, by smoothing CLKOUTP, it outputs a voltage and integration of its high level of integration and low-level match. このことにより、CLKOUTPの平均的な直流レベルV_CLKOUTPが求められる。 Thus, it is required average DC level V_CLKOUTP of CLKOUTP.

差動増幅回路31Cは、この2つの直流レベルの電圧差を、増幅率Kで増幅して、オフセット電圧VOFFSET1を付加したものを、VDIFFとして出力する。 The differential amplifier circuit 31C is the voltage difference between the two DC levels, it is amplified by the amplification factor K, a material obtained by adding an offset voltage Voffset1, and outputs it as VDIFF. したがって、VDIFFは、次の式(1)で表される。 Therefore, VDIFF is expressed by the following equation (1).
VDIFF=K×(V_CLKOUTP−V_CLKOUTN)+VOFFSET1 …(1) VDIFF = K × (V_CLKOUTP-V_CLKOUTN) + VOFFSET1 ... (1)

次に、図6を参照して、レファレンス電圧発生回路32について詳細に説明する。 Next, referring to FIG. 6, the reference voltage generating circuit 32 will be described in detail. 図6は、レファレンス電圧発生回路の構成を示す回路図である。 Figure 6 is a circuit diagram showing a configuration of a reference voltage generating circuit.
レファレンス電圧発生回路32は、直流レベル差検出回路31で検出したVDIFFを、一定電位からなるオフセット電圧VOFFSETと比較することにより、VREFを発生させる機能を有している。 Reference voltage generating circuit 32, a VDIFF detected by the DC level difference detection circuit 31, by comparing the offset voltage VOFFSET consisting constant potential, and has a function of generating VREF. すなわち、VDIFFが適正値より大きい場合は、それを減らす方向にVREFを調整し、VDIFFが適正値より小さい場合は、それを増やす方向にVREFを調整する。 That is, if VDIFF is larger than the proper value, and adjust the VREF in the direction to reduce it, if VDIFF is less than the appropriate value, adjusts the VREF in the direction of increasing it. したがって、直流レベル差検出回路31とレファレンス電圧発生回路32により、出力CLKOUT、CLKOUTNをモニタしながらそれらの直流レベルが一致するようにVREFにフィードバックが加えられる。 Therefore, the DC level difference detecting circuit 31 and the reference voltage generating circuit 32, the output CLKOUT, feedback to VREF is applied such that their DC level matches while monitoring CLKOUTN.

図6に示すように、レファレンス電圧発生回路32には、MOSトランジスタQ21,Q22、抵抗素子R21,R22、および定電流源IS2が設けられている。 As shown in FIG. 6, the reference voltage generating circuit 32, MOS transistors Q21, Q22, resistor elements R21, R22, and a constant current source IS2 is provided.
Q21は、N型MOSトランジスタからなり、ゲート端子がVDIFFに接続され、ドレイン端子がR21を介してVDDに接続され、ソース端子がIS2を介してVSSに接続されている。 Q21 is an N-type MOS transistor, a gate terminal connected to VDIFF, is connected to the VDD drain terminal through R21, are connected to the VSS source terminal via the IS2.
Q22は、N型MOSトランジスタからなり、ゲート端子がVOFFSETに接続され、ドレイン端子がR22を介してVDDに接続され、ソース端子がQ21のソース端子に接続されている。 Q22 is an N-type MOS transistor, a gate terminal connected to VOFFSET, is connected to the VDD drain terminal through R22, is connected to the source terminal of the source terminal Q21.

レファレンス電圧発生回路32は、全体として差動増幅器の形態を有し、Q21のゲート端子に入力されたVDIFFの電位を、Q22にゲートに入力したVOFFSETと比較してその差分をVREFに出力する。 Reference voltage generating circuit 32 has the form of a whole as a differential amplifier, the potential of VDIFF input to the gate terminal of Q21, as compared to VOFFSET entered into the gate to Q22 and outputs the difference to VREF. この時、VREFをQ22のドレイン端子から出力することにより、VDIFFとVOFFSETとの差分を出力することができる。 In this case, by outputting the VREF from the drain terminal of Q22, it is possible to output the difference between VDIFF and VOFFSET. 差動増幅器の増幅率をK'、オフセット電圧をVOFFSET2と置くと、VREFは、次の式(2)で表される。 The amplification factor of the differential amplifier K ', placing the offset voltage Voffset2, VREF is represented by the following formula (2).
VREF=K'×(VDIFF−VOFFSET1)+VOFFSET2 VREF = K '× (VDIFF-VOFFSET1) + VOFFSET2
=K'×K×(V_CLKOUTP−V_CLKOUTN) = K '× K × (V_CLKOUTP-V_CLKOUTN)
+K'×(VOFFSET1−VOFFSET)+VOFFSET2 …(2) + K '× (VOFFSET1-VOFFSET) + VOFFSET2 ... (2)

上記式(2)のように、CLKOUTPのV_CLKOUTPに対して、CLKOUTNのV_CLKOUTNが低いと、VREFはこれら直流レベルの差分(V_CLKOUTP−V_CLKOUTN)のK'×K倍だけ上昇する。 As in the above formula (2), with respect to V_CLKOUTP of CLKOUTP, the low V_CLKOUTN of CLKOUTN, VREF increases by K '× K times of the DC level difference (V_CLKOUTP-V_CLKOUTN).
したがって、位相調整回路21において、VREFが上昇するとQ3のゲート電位が高くなって、抵抗R2に流れる電流が増加する。 Therefore, the phase adjustment circuit 21, the gate potential of the VREF rises Q3 becomes higher, the current flowing through the resistor R2 increases. これにより、V_CLKOUTPが低くなって、CLKOUTNのV_CLKOUTNと一致する。 As a result, V_CLKOUTP is lowered, to match the V_CLKOUTN of CLKOUTN.

逆に、V_CLKOUTPに対してV_CLKOUTNが高いと、VREFは直流レベルの差分(V_CLKOUTP−V_CLKOUTN)のK'×K倍だけ低下する。 Conversely, when the V_CLKOUTN high relative V_CLKOUTP, VREF decreases by K '× K times the DC level of the difference (V_CLKOUTP-V_CLKOUTN).
したがって、位相調整回路21において、VREFが低下するとQ3のゲート電位が低くなって、抵抗R2に流れる電流が減少する。 Therefore, the phase adjustment circuit 21, VREF is lowered gate potential of the drops Q3, the current flowing through the resistor R2 decreases. これにより、V_CLKOUTPが高くなって、CLKOUTNのV_CLKOUTNと一致する。 As a result, V_CLKOUTP becomes high, consistent with the V_CLKOUTN of CLKOUTN.

[第2の実施の形態の効果] [Effect of the Second Embodiment
このように、本実施の形態は、直流レベル差検出回路31で、正相クロック出力信号CLKOUTの直流レベルV_CLKOUTPと、逆相クロック出力信号CLKOUTNの直流レベルV_CLKOUTNとの差分電圧VDIFFを検出して出力し、レファレンス電圧発生回路32で、差分電圧VDIFFを一定電位からなるオフセット電圧VOFFSETと比較することにより、レファレンス電圧VREFを発生させるようにしたものである。 In this manner, in the present embodiment, the DC level difference detection circuit 31, a DC level V_CLKOUTP positive-phase clock output signal CLKOUT, and detects a difference voltage VDIFF between the DC level V_CLKOUTN the inverted clock output signal CLKOUTN Output and, in reference voltage generating circuit 32, by comparing the offset voltage VOFFSET made a difference voltage VDIFF from constant potential is obtained by so as to generate a reference voltage VREF.

これにより、CLKOUTとCLKOUTNとの直流レベルを一致させるようなレファレンス電圧VREFを、ゲーティッドVCO回路100の内部で、フィードバック制御により自動的に生成することができる。 Accordingly, the reference voltage VREF as to match the DC level of the CLKOUT and CLKOUTN, inside the gated VCO circuit 100 can be automatically generated by the feedback control. したがって、VREFを適正な電圧に調整するための作業を自動化することができ、製造時あるいは使用時における作業負担を大幅に軽減できる。 Therefore, VREF to be able to automate the work for adjusting the proper voltage, can greatly reduce the work load at the time of manufacture or during use. また、外部調整を必要とすることになく、ジッタも極めて少なく、クロックデューティ比がほぼ50%である、良好なクロック成分を抽出することが可能となる。 Also, without the the need for external adjustment, jitter is extremely small, the clock duty ratio is approximately 50%, it is possible to extract a satisfactory clock component.

また、本実施の形態において、レファレンス電圧発生回路32で用いるVOFFSETについては、ゲーティッドVCO回路100の外部から与えても良いが、内部回路で生成してもよい。 Further, in the present embodiment, the VOFFSET used in reference voltage generating circuit 32 may be supplied from the outside of the gated VCO circuit 100, but may be generated in the internal circuit. 例えば、前述した式(2)に示したVREF=K'×(VOFFSET1−VOFFSET)+VOFFSET2が、CLKOUTPとCLKOUTNの直流レベルを一致させる電圧VREFと一致するように、レファレンス電圧発生回路32において、抵抗分割回路により電源電圧VDD−VSSから固定的に生成するようにしてもよい。 For example, VREF = K '× shown in equation (2) described above (VOFFSET1-VOFFSET) + VOFFSET2 is to match the voltage VREF to match the DC level of CLKOUTP and CLKOUTN, in reference voltage generating circuit 32, resistance division it may be fixedly generated from the power supply voltage VDD-VSS by the circuit.

また、本実施の形態において、VOFFSET,VOFFSET1,VOFFSET2を必要とするが、VOFFSET1,VOFFSET2は、直流レベル差検出回路31およびレファレンス電圧発生回路32が動作する上で設定される電圧であり、VOFFSETは回路設計時に設定可能な電位である。 Further, in this embodiment, VOFFSET, Voffset1, requires a Voffset2, Voffset1, Voffset2 is a voltage set on the DC level difference detecting circuit 31 and a reference voltage generating circuit 32 is operated, VOFFSET is of which is the potential can be set at the time of circuit design. したがって、製造時あるいは使用時に調整する必要はない。 Therefore, there is no need to adjust the time of manufacture or during use.

[実施の形態の拡張] [Expansion of the Embodiment]
以上、実施形態を参照して本発明を説明したが、本発明は上記実施形態に限定されるものではない。 Although the invention has been described with reference to the embodiments, the present invention is not limited to the above embodiment. 本発明の構成や詳細には、本発明のスコープ内で当業者が理解しうる様々な変更をすることができる。 The configuration and details of the present invention can be various modifications that those skilled in the art can understand within the scope of the present invention. また、各実施形態については、矛盾しない範囲で任意に組み合わせて実施することができる。 Moreover, for each embodiment can be implemented in any combination within a consistent range.

また、以上の実施の形態では、逆相ゲーティングGOUTNと逆相自走クロック信号CLKINNとに基づいて、位相調整回路21でクロック出力信号CLKOUTの位相調整を行う場合を例として説明したが、用いる信号の組合せについては、これらに限定されるものではない。 Further, in the above embodiment, based on a reverse-phase gating GOUTN and reverse phase free-running clock signal CLKINN, although the case where the phase adjustment of the clock output signal CLKOUT in the phase adjustment circuit 21 has been described as an example, is used the combination of signals, but is not limited thereto. 各実施の形態で説明した回路例と論理的に一致する場合には、他の信号を組合せて用いてもよく、MOSトランジスタやインバータ等の回路を追加して、信号論理を整合させてもよい。 When the circuit examples and logically consistent described in each embodiment may be used in combination with other signals, by adding a circuit such as MOS transistors and inverters, it may be aligned with signal logic .

100…ゲーティッドVCO回路、10ゲーティング回路、11…遅延回路、12…NAND回路、20…リング発振器、21…位相調整回路、22…ゲート回路群、31…直流レベル差検出回路、31A,31B…ローパスフィルタ、31C…差動増幅回路、32…レファレンス電圧発生回路、Q1…MOSトランジスタ(第1のMOSトランジスタ)、Q2…MOSトランジスタ(第2のMOSトランジスタ)、Q3…MOSトランジスタ(第3のMOSトランジスタ)、R1…抵抗素子(第1の抵抗素子)、R2…抵抗素子(第2の抵抗素子)、IS1…定電流源、VDD…電源電位(第1の電源電位)、VSS…電源電位(第2の電源電位)、VREF…レファレンス電圧、INPUTDATA…入力データ信号、DELAYN…逆 100 ... gated VCO circuit, 10 gating circuit, 11 ... delay circuit, 12 ... NAND circuit, 20 ... ring oscillator 21 ... phase adjustment circuit, 22 ... gate circuit group, 31 ... DC level difference detection circuit, 31A, 31B ... low pass filter, 31C ... differential amplifier circuit, 32 ... reference voltage generating circuit, Q1 ... MOS transistor (first MOS transistor), Q2 ... MOS transistor (second MOS transistor), Q3 ... MOS transistor (third MOS transistor), R1 ... resistance element (first resistor element), R2 ... resistance element (second resistive element), IS1 ... constant current source, VDD ... power supply potential (first power supply potential), VSS ... power supply potential ( a second power supply potential), VREF ... reference voltage, inputData ... input data signal, DELAYN ... inverse 遅延信号、GOUT…ゲーティング信号、GOUTN…逆相ゲーティング信号、CLKINN…逆相自走クロック信号、CLKOUTP…正相クロック出力信号、CLKOUTN…逆相クロック出力信号、V_CLKOUTP,V_CLKOUTN…直流レベル、VDIFF…差分電圧、VOFFSET…オフセット電圧。 Delayed signal, GOUT ... gating signal, GOUTN ... reverse phase gating signal, CLKINN ... reverse-phase free-running clock signal, CLKOUTP ... normal phase clock output signal, CLKOUTN ... inverted clock output signal, V_CLKOUTP, V_CLKOUTN ... DC level, VDIFF ... the difference voltage, VOFFSET ... offset voltage.

Claims (3)

  1. 入力データ信号に含まれる各パルスの立ち上がりまたは立ち下がりのエッジを検出し、一定時間幅のパルス信号からなるゲーティング信号を当該エッジに位相同期して出力するゲーティング回路と、 A gating circuit which detects a rising or falling edge of each pulse, outputs a gating signal a pulse signal of a predetermined time width in the phase-locked to the edge included in the input data signal,
    直列接続された複数のゲート回路からなるゲート回路群と位相調整回路とがリング状に接続されてなり、当該ゲート回路群と当該位相調整回路とで自走発振することにより、前記入力データ信号のビットレートに相当する周波数の自走クロック信号を生成するとともに、当該位相調整回路で、前記ゲーティング信号に応じて当該自走クロック信号の発振位相を制御することにより、前記入力データ信号のクロック成分を示すクロック出力信号を生成するリング発振器と を備え、 By the gate circuits and the phase adjustment circuit comprising a plurality of gate circuits connected in series is connected in a ring shape and the free-running oscillation between the gate circuits and the phase adjustment circuit, of the input data signals to generate a free-running clock signal having a frequency corresponding to the bit rate, the phase adjusting circuit, by controlling the oscillation phase of the free-running clock signal in response to the gating signal, a clock component of the input data signals and a ring oscillator for generating a clock output signal indicating,
    前記位相調整回路は、前記ゲート回路群から出力された自走クロック信号を入力とする第1のMOSトランジスタおよび前記ゲーティング信号を入力とする第2のMOSトランジスタの並列接続回路と、基準となるレファレンス電圧を入力とする第3のMOSトランジスタとが差動対をなすCML回路からなり、当該CML回路で得られた前記自走クロック信号と前記ゲーティング信号との論理和またはその反転論理を前記クロック出力信号として出力する ことを特徴とするゲーティッドVCO回路。 It said phase adjusting circuit includes a parallel connection circuit of a second MOS transistor which receives the first MOS transistor and the gating signal to enter the free-running clock signal outputted from the gate circuit group, as a reference consists CML circuit constituting the third MOS transistor and a differential pair that receives the reference voltage, the logical sum or the inverted logic of the free-running clock signal and the gating signal obtained in the CML circuit the gated VCO circuit and outputs a clock output signal.
  2. 請求項1に記載のゲーティッドVCO回路において、 In gated VCO circuit according to claim 1,
    前記位相調整回路は、 The phase adjustment circuit,
    ゲート端子が前記自走クロック信号に接続され、ドレイン端子が第1の抵抗素子を介して第1の電源電位に接続され、ソース端子が定電流源を介して第2の電源電位に接続された前記第1のMOSトランジスタと、 A gate terminal connected to the free-running clock signal, a drain terminal connected to a first power supply potential via a first resistor, a source terminal connected to the second power supply potential via a constant current source and the first MOS transistor,
    ゲート端子が前記ゲーティング信号に接続され、ドレイン端子が前記第1のMOSトランジスタの前記ドレイン端子に接続され、ソース端子が前記第1のMOSトランジスタの前記ソース端子に接続された前記第2のMOSトランジスタと、 A gate terminal connected to the gating signal, a drain terminal connected to the drain terminal of said first MOS transistor, the second MOS whose source terminal is connected to said source terminal of said first MOS transistor and the transistor,
    ゲート端子が前記レファレンス電圧に接続され、ドレイン端子が第2の抵抗素子を介して前記第1の電源電位に接続され、ソース端子が前記第1のMOSトランジスタの前記ソース端子および前記第2のトランジスタの前記ソース端子と共通接続された前記第3のMOSトランジスタとからなる ことを特徴とするゲーティッドVCO回路。 A gate terminal connected to the reference voltage, a drain terminal connected to said via a second resistor element and the first power supply potential, said source terminal and said second transistor source terminal of the first MOS transistor gated VCO circuit, wherein said to consist of a source terminal and commonly connected to said third MOS transistor.
  3. 請求項1または請求項2に記載のゲーティッドVCO回路において、 In gated VCO circuit according to claim 1 or claim 2,
    前記位相調整回路から出力された前記クロック出力信号の正相信号の直流レベルと、前記位相調整回路から出力された前記クロック出力信号の逆相信号の直流レベルとの差分電圧を検出して出力する直流レベル差検出回路と、 A DC level of the positive phase signal of said clock output signal output from the phase adjusting circuit, detects and outputs a difference voltage between the DC level of the inverted signal of the clock output signal output from the phase adjusting circuit a DC level difference detection circuit,
    前記差分電圧を一定電位からなるオフセット電圧と比較することにより、前記レファレンス電圧を発生させるレファレンス電圧発生回路と をさらに備えることを特徴とするゲーティッドVCO回路。 By comparing the offset voltage which is the differential voltage from the constant voltage, the gated VCO circuit, characterized by further comprising a reference voltage generating circuit for generating the reference voltage.
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