JP3342746B2 - 線形増幅器 - Google Patents

Description

【発明の詳細な説明】

【０００１】（目次） 産業上の利用分野 従来の技術（図８） 発明が解決しようとする課題 課題を解決するための手段（図１） 作用（図２） 実施例（図３乃至図７） 発明の効果

【０００２】

【産業上の利用分野】本発明は、高効率を目的とした非
線形増幅器に関し、特に電力負荷効率を低下することな
く線形性の優れた増幅器に関する。

【０００３】

【従来の技術】一般に増幅器の出力電圧波形は、高調波
歪成分を有している。高調波歪成分のうち、２次及び３
次歪成分は、１次成分に比し、その大きさから無視でき
ない。そして一般にこれら歪成分は、入力信号の周波数
を中心周波数とするフィルターにより取り除かれる。

【０００４】しかし３次の歪成分、特に周波数Ｆ１とＦ
２との双方に関連する３次の相互変調歪（3rd-Order In
termoduration)は入力信号の周波数に近く、フィルター
では取り除くことができないのでその発生レベルを低く
抑える必要がある。

【０００５】この３次の相互変調歪を取り除く方法とし
て、１９８６年２月発行の IEEE「Transactions on Mi
crowave Theory and Technics Volume MTT - 34, No.2
」の頁２４５乃至２５０に、"A New Method of Third-
Order IntermodurationReduction in Nonlinear Microw
ave”と題する論文に紹介されている。

【０００６】即ち、この論文に記載される原理は、入力
信号がＦ１、Ｆ２の二つの周波数成分を有する時、増幅
器の出力からＦ１−Ｆ２成分を取り出し、それを入力側
にフィードバックすることにより３次相互歪を除去する
ことができるというものである。しかしながらこの論文
に記載される実施例ではフィードバック型の歪み補償増
幅器である。

【０００７】フィードバック型増幅器では、電力が負帰
還されるため、帰還量分だけ利得が減少する。したがっ
て、かかる問題を解決るための構成としてフィードフォ
ワード型の増幅器がある。

【０００８】図８は、かかるフィードフォワード型構成
により、増幅器の歪みを補償する例であり、入力ｅi を
増幅する増幅器８１において歪Ｄが加算された場合にこ
の歪Ｄを補償するための回路の一例である。

【０００９】特に図８における歪補償の方式は、フィー
ドフォワード型の歪補償回路を構成している。更に図８
において８２は歪Ｄが加算されることを意味する加算器
である。８３は係数Ｋを持つ回路である。

【００１０】８４は入力 ei と係数Ｋの回路８３の出力
を加算する加算回路である。８５は主増幅器８１とほぼ
同じ利得を有する補助増幅器であり、加算回路８４の出
力を増幅する。８６は加算器であり、歪Ｄの加算された
主増幅器８１の出力と、補助増幅器８５の出力を加算す
る。

【００１１】この図８において、今加算器８６の出力を
e₀ とすると、以下の式に示すように歪Ｄが補償され
る。 e₀ ＝（ A1 ＋ A2 ＋ A1A2k ) ei ＋ ( 1＋ kA2 ) D この時 A1 、A2はそれぞれ増幅器８１及び増幅器８５の
利得である。更にkA1＝ kA2＝−1 の時、 e₀ ＝A1eiと
なり歪成分Ｄは削除される。

【００１２】ここで図８に示す従来の回路においては、
歪成分Ｄを完全に除去するためには、主増幅器８１とほ
ぼ同じ利得を有する補助増幅器８５が必要である。更に
良好な改善効果を維持するためには各ループの安定度を
充分大きく取らなければならない。

【００１３】又補助増幅器８５で発生した歪は、改善さ
れず全体の特性は補助増幅器８５の特性により決定され
る。又、全体効率も係数 kの回路８３及び補助増幅器８
５等の補償回路が入ることにより低下する。

【００１４】

【発明が解決しようとする課題】従って、本発明は、上
記従来の増幅器における問題を解決すべく、上記論文に
紹介された３次相互変調歪を減少する原理を用い、電力
負荷効率を低下させることのないフィードフォワード型
の増幅器の構成を提供することを目的とする。

【００１５】

【課題を解決するための手段】図１は本発明の原理を説
明する図である。本発明にしたがう線形増幅器は、基本
的構成として、複数の周波数成分を有する信号が入力さ
れる非線形増幅回路２と、この複数の周波数成分を有す
る信号の２次歪成分を演算し、出力する２次歪演算回路
３を有し、２次歪演算回路３の２次歪成分出力を複数の
周波数の異なる信号に注入し、非線形増幅回路２は、こ
の２次歪成分出力が注入された信号を増幅する。

【００１６】更に本発明の原理を説明する図１により説
明する。図において、Ｓ1 、Ｓ2 、・・・Ｓｎは複数の
信号源である。１は、合波器であり、複数の信号源Ｓ1
、Ｓ2 、・・・Ｓｎに接続され、それらからの信号を
合成する。１１、１２、・・・１ｎは電力分配器であ
り、これらを通り各信号源Ｓ１、Ｓ2 、・・・Ｓｎの信
号が合波器１に入力される。

【００１７】一方、電力分配器１１、１２、・・・１ｎ
の出力は２次歪演算回路３に導かれる。２次歪演算回路
３により２次歪成分が演算し、出力される。２は、非線
形増幅回路であり、例えば非線形増幅素子ＦＥＴを有し
て構成される。４は加算器であり、バイアス電源Ｖgsと
２次歪演算回路３の出力である２次歪成分を加え、非線
形増幅回路２に供給する。

【００１８】このような構成により、本発明に従う線形
増幅器はフィードフォワードを構成し、２次歪成分を非
線形増幅回路２に注入することが可能である。したがっ
て、先に紹介した論文に記載の３次の相互変調歪を除去
することができる。

【００１９】更に具体的には各々周波数成分Ｆ１及びＦ
２を持つ二つの信号の信号源Ｓ１、Ｓ2 を考える。この
場合、この二つの信号の信号源Ｓ１、Ｓ2 に接続され、
二つの信号源Ｓ１、Ｓ2 からの信号を合成する合波器１
と、二つの信号源Ｓ１、Ｓ2の信号の周波数成分（Ｆ
１、Ｆ２）の差成分（Ｆ１−Ｆ２）を演算し、出力する
２次歪演算回路３及び非線形増幅回路２を有する。

【００２０】そして合波器１の合成出力に二つの信号源
Ｓ１、Ｓ2 の信号の周波数差（Ｆ１−Ｆ２）成分出力を
注入し、合成出力を増幅するように構成する。更に上記
線形増幅器において、非線形増幅回路２はＦＥＴを有
し、前記合波器１の合成出力はこのＦＥＴのゲートに接
続され、更にゲートバイアス電源（Ｖgs)と加算回路を
有する。

【００２１】そしてこの加算回路は前記２次歪演算回路
３の出力と前記ゲートバイアス電源（Ｖgs )と加算し、
加算出力を前記ＦＥＴのゲートに接続するように構成さ
れる。

【００２２】又前記複数の信号源Ｓ１、Ｓ2 、・・・Ｓ
ｎの信号は、ＲＦ信号であり更に電力分配器１１、１2
、・・・１ｎを有する。且つ前記合波器１は、電力合
成器であり、前記電力分配器１１、１2 、・・・１ｎに
前記信号源が接続されこの電力分配器１１、１2 、・・
・１ｎから分配される出力を前記非線形増幅回路２及び
２次歪演算回路３に導くように構成される。

【００２３】更に前記２次歪演算回路３は、複数の信号
源の差成分を生成するミキサー回路と、このミキサー回
路の差成分出力を濾波する低域濾波フィルタ及びこの低
域濾波フィルタの出力を増幅する増幅器を有して構成さ
れる。

【００２４】又別の態様において本発明に従う線形増幅
器は、複数の信号源の信号Ｓ１、Ｓ2 、・・・Ｓｎは、
ベースバンド信号であり、前記２次歪演算回路は掛け算
回路とＲＯＭ回路及びディジタル／アナログ変換回路を
有する。

【００２５】そしてこの掛け算回路によりベースバンド
信号を掛け算し、前記ＲＯＭ回路よりこの掛け算結果に
対応する記憶されたディジタル値を読みだし、この読み
だされたディジタル値をディジタル／アナログ変換回路
でアナログ信号に変換し、更に前記合波器１からの合成
されたベースバンド信号出力をＲＦ信号に変換するＲＦ
変換回路を有する。

【００２６】そしてこのＲＦ変換回路からのＲＦ信号を
前記非線形増幅回路２に入力するように構成する。更に
前記２次歪演算回路３の掛け算回路とＲＯＭ回路及びデ
ィジタル／アナログ変換回路は、ディジタルシグナルプ
ロセッサ（ＤＳＰ）で構成する。更に前記ベースバンド
信号は、Ｉチャネル（ＣＨ）及びＱチャネル（ＣＨ）の
互いに直交するディジタル信号である。

【００２７】更に、前記合波器１に接続され、この合波
器１の出力レベルを検出し、電圧成分を出力するディテ
クタ回路と、このディテクタ回路からの電力成分出力に
応じた制御信号を出力する制御回路及び前記２次歪演算
回路３に接続され、制御回路の出力に応じて該２次歪演
算回路３の出力レベルの減衰量を調整する電圧制御型可
変減衰器を有して構成される。

【００２８】又更に、前記制御回路は、前記ディテクタ
回路からの電力成分出力をディジタル信号に変換する変
換回路と、前記非線形増幅素子２１の入力レベルに応じ
た減衰量が書き込まれたＲＯＭを有し、この変換回路か
らの出力に対応する前記ＲＯＭに記憶された減衰量を読
出し、読みだされた減衰量となるように前記電圧制御型
可変減衰器１０の減衰量を制御するように構成される。

【００２９】更に前記制御回路は、演算増幅器で構成さ
れ、この演算増幅器は出力オフセットを持ち入力が所定
電圧レベル以上又は以下の時、出力状態を転移するよう
に構成される又前記電圧制御型可変減衰器は、前記合波
器１の出力レベルが大きくなる時、電圧制御型可変減衰
器の減衰レベルが小さくなるように制御される。

【００３０】更に前記２次歪演算回路３は、複数の信号
源Ｓ１、Ｓ2 、・・・Ｓｎの二つの信号源毎に信号間の
差成分を生成する複数のミキサー回路と、複数のミキサ
ー回路の各々に入力される信号の位相を調整する複数の
位相器と、この複数のミキサー回路の各々に対応して設
けられる複数の低域濾波フィルタ及びこの複数の低域濾
波フィルタの出力を加算して出力する加算回路を有す
る。

【００３１】更に前記非線形増幅回路２は、ＦＥＴを有
し、前記合波器１の合成出力は、ＦＥＴのゲートに接続
され、更にゲートバイアス電源（Ｖgs）を有し、前記加
算回路は、前記２次歪演算回路３の出力とゲートバイア
ス電源（Ｖgs）と加算し、加算出力をこのＦＥＴのゲー
トに接続するように構成される。

【００３２】

【作用】本発明は、複数の信号源Ｓ１、Ｓ2 、・・・Ｓ
ｎからの信号を合成する合波器１と複数の信号源Ｓ１、
Ｓ2 、・・・Ｓｎの２次歪み成分を演算し、出力する２
次歪演算回路３を有する。そしてこの２次歪演算回路３
の２次歪成分出力を合波器の出力に注入し、これを非線
形増幅回路２により増幅するように構成されている。

【００３３】図２は、本発明の線形増幅器における２次
歪注入による歪補償の原理説明図である。図において、
（１）は、それぞれ周波数成分Ｆ１、Ｆ２の二つの信号
Ｓ１、Ｓ2 のスペクトラムである。

【００３４】図２（２）は、これら二つの信号Ｓ１、Ｓ
２の周波数成分Ｆ１、Ｆ２の差（Ｆ１−Ｆ２ ）のスペ
クトラムであり、２次歪演算回路３において、二つの信
号Ｓ１、Ｓ２の周波数成分Ｆ１、Ｆ２の２次歪み成分と
して演算し、出力されるものである。

【００３５】二つの信号Ｓ１、Ｓ２は、非線形増幅回路
２の構成素子である非線形増幅素子２１に入力され、同
時に２次歪演算回路３からの二つの信号周波数成分の差
（Ｆ１−Ｆ２）が２次歪み成分として非線形増幅素子２
１に注入される。

【００３６】図２（３）は、二つの信号Ｓ１、Ｓ２が非
線形増幅素子２１を通した後のスペクトラム成分であ
り、基本波成分Ｆ１、Ｆ２と３次歪み成分２Ｆ１−Ｆ
２、２Ｆ２−Ｆ１を生じる。

【００３７】図２（４）は、２次歪み注入により発生す
るスペクトラム成分である。従って、非線形増幅素子２
１から出力される成分は、結局３次歪み成分２Ｆ１−Ｆ
２、２Ｆ２−Ｆ１がキャンセルされ、図２（５）のよう
に基本波成分Ｆ１、Ｆ２のみが出力される。

【００３８】

【実施例】以下本発明の実施例について、図面に従って
説明するが、それに先立って本発明のより正確な理解の
ために各実施例に共通する本発明の動作原理を数式を用
いて説明する。

【００３９】簡単化のために、入力信号を２波とする場
合について考える。この時の入力信号 ei は、以下のよ
うになる。 ei＝A Cos ( at＋θa ) ＋ B Cos ( bt ＋θb) (1)

【００４０】一般に増幅器の出力電圧波形は、高調波成
分を含み、入力電圧波形の関数で次の式のごとくに表せ
る。 e₀＝k₁ei＋ k₂ei²＋ k₃ei³＋ k₄ei⁴＋ ・・・ (2)

【００４１】これより(2) 式に(1) 式を代入する。ただ
し３次までを考える。代入した結果をまとめると以下の
ようになる。 １次成分（ k₁ei ) k₁A Cos ( at＋θa ) ＋ k₁B Cos ( bt ＋θb ) (3)

【００４２】２次成分 ( k₁ei² ) k₂｛ A²/2 ＋ B²/2 ｝ (4) k₂AB Cos｛ ( a＋b ) t ＋ (θa ＋θb ) ｝ (5) k₂AB Cos｛ ( a−b ) t ＋ (θa −θb ) ｝ (6) 1/2 k₂A²Cos2( at＋θa ) ＋ 1/2 k₂B²Cos( bt＋θb ) (7)

【００４３】３次成分 ( k₃ei³ ) 1/4 k₃A³Cos (3 at ＋3 θa)＋1/4 k₃B³Cos (3 bt ＋3 θb) (8) 3/4 k₃[A²BCos ｛(2a ＋b)t ＋(2θa ＋θb)＋ AB²Cos ｛( 2b＋a )t ＋(2θb ＋θa)｝] (9) 3/4k₃[ A²BCos ｛(2a −b )t＋(2θa −θb)｝＋AB²Cos｛( 2b−a )t ＋(2θb −θa)｝] (10) 3/4 k₃ A³B Cos ( at＋θa ) ＋ B³ Cos ( bt＋θb ) ｝ (11) 3/2 k₃ [ A²B Cos ( bt ＋θb ) ＋ AB² Cos ( at ＋θa )] (12)

【００４４】上記の結果より、実際に出力される波形
は、以下のようになる。 e₀＝( k₁A ＋ 3/4 k₂A³ ＋ 3/2 k₃AB² ) Cos ( at ＋θa ) ＋ ( k₁B ＋ 3/4 k₃B³ ＋ 3/2 k₃A²B ) Cos ( bt ＋θb ) ＋ 3/4 k₃ [ A²B Cos ｛( 2a−b )t＋(2θa −θb ) ｝ ＋ AB² Cos｛( 2b− a )t ＋(2θb −θa)｝]

【００４５】ここで、A ＝ B ＝ 1、 k₁ 》k₃ とおく
と、上式は、次のとおりになる。 e₀＝ k₁ ( Cos ( at＋θa ) ＋ Cos ( bt ＋θb ) ) ＋ 3/4 k₃ [ Cos ｛(2a − b )t ＋(2θa −θb ) ｝ ＋ Cos｛( 2b− a )t ＋(2θb −θa)｝]

【００４６】更に位相成分 θa 、θb を 0 とおく
と、次のとおりになる。 e₀＝ k₁ ( Cos at＋ Cos bt ) ＋ 3/4 k₃ ｛ Cos ( 2a − b )t ＋ Cos (2b− a )t ｝ (13)

【００４７】(13)式はスペクトラム的には、図２（３）
と同様になる。ここで増幅器の歪として問題となるの
は、相互変調歪成分である（2a−b ）と（2b−a ）のス
ペクトラムとなる。又、ここでは３次までしか考えてい
ないがすべての次数について考えると、上記のスペクト
ラムは、左右に広がる。この上記のスペクトラム( 2a−
b 、2b−a ) を軽減することが本発明の主な目的であ
る。

【００４８】このために増幅器の出力成分である２次成
分の上記(6) 式を、増幅器の入力に加えるか又は、入力
側で、同じ成分を生成して加えることにより３次相互変
調歪（ＩＭ３）成分を軽減することができる。

【００４９】このことは、次のように証明される。増幅
器の入力信号を以下のようにおく。 ei ＝ Cos at ＋ Cos bt ＋ 2 Cos ( a−b )t (14)

【００５０】上式を(2) 式に代入してe₀を求める。 1 次成分 k₁ei k₁Cos at ＋ k₁Cos bt ＋ k₁2Cos ( a − b )t k₁Cos at ＋ k₁Cos bt ＋ k₁2Cos ( b − a )t ここでは２次成分は考えないものとする。

【００５１】３次成分 k₃ei³ここでは３次相互変調歪
（ＩＭ３）成分のみ考える。 3/4 k₃ Cos ( 2a − b )t 3/4 k₃ α Cos ( a− b )t 3/4 k₃ Cos ( 2b − a )t 3/4 k₃ α Cos ( b− a )t 3/4 k₃ α² Cos ( a − 2b )t 3/4 k₃ α² Cos ( b − 2a )t α＝1 とおき、これらのＩＭ３成分を加算すると、次の
内容になる。 3/4 k₃ ｛ Cos ( a − b )t ＋ Cos ( b− a )t ｝

【００５２】上記の結果より、ＩＭ３成分はなくなり出
力は以下の基本成分のみとなる。 e₀ ＝ k₁ Cos at ＋ k₁ Cos bt即ち、周波数ａ、ｂの
二入力信号に対し、周波数（ａ−ｂ）成分を持つ２次歪
み成分を加えることにより、３次相互変調歪（ＩＭ３）
を除去することが可能である。

【００５３】図３は、本発明の第１の実施例を示すブロ
ック図である。尚、以下実施例の説明において同一又は
類似のものには同一の数字及び記号を付している。更に
以下の実施例では、合波器１により、周波数の異なる複
数の信号を混合するべく説明しているが、本発明の増幅
器は、既に複数の周波数信号が混合された信号を増幅す
る場合もその対象である。

【００５４】合波器１により、周波数の異なる複数の信
号を混合し、それを増幅するように構成される増幅器
は、端局或いは中継局において、使用されるのに適し、
一方、既に複数の周波数信号が混合された信号を増幅す
る増幅器は、トランスポンダ等に使用されるのに適して
いる。

【００５５】図３において、信号源Ｓ１、Ｓ2 からのそ
れぞれ周波数Ｆ１、Ｆ２の入力信号はそれぞれ電力分配
器１１及び１２に入力される。電力分配器１及び１２の
出力は、電力合成器である合波器（ハイブリッド等）１
に入力される。

【００５６】合波器１において入力された二つの信号は
合成され、その出力は直流カット用コンデンサ２５を通
り、非線形増幅素子であるＦＥＴ２１に入力される。非
直線増幅素子２１は、非線形増幅素子２１のゲートに接
続される高周波阻止用コイル２３及びコンデンサ２４、
更にＦＥＴ２１のドレイン電源Ｖd との間に備えられる
コイル２２を有して、増幅回路２を構成している。

【００５７】この時の増幅回路２の動作条件としては、
効率の良いＢ級、或いはＣ級である。 増幅回路２によ
り増幅された信号は直流カット用コンデンサ２６を通り
出力される。

【００５８】一方、電力分配器１１、１２の出力は二次
歪演算回路３に入力される。２次歪演算回路３はミキサ
ー３１、低域濾波フィルタ３２及び増幅器３３により構
成される。 電力分配器１１、１２からの出力は、ミキ
サー３１に入力される。ミキサー３１は、乗算器であっ
て、二つの信号周波数Ｆ１、Ｆ２の和の差の成分信号を
出力する。即ち、（Ｆ１−Ｆ２）と（Ｆ１＋Ｆ２）の周
波数成分を出力する。

【００５９】低域濾波フィルタ３２は、これらの成分の
うち、２次歪み成分に相当する差の成分（Ｆ１−Ｆ２）
を持つ信号のみを濾波して通過させる。ついで低域濾波
フィルタ３２から出力される差の周波数（Ｆ１−Ｆ２）
成分は、増幅器３３に入力される。

【００６０】増幅器３３は演算増幅器であり、入力され
た低域濾波フィルタ３２の出力を所定レベルに増幅して
出力する。図３において更に４は加算器であり、２次歪
演算回路３の増幅器３３からの所定レベルに増幅された
２次歪成分とゲートバイアス電源Ｖgsとを加算して出力
する。加算器４の出力は、ＦＥＴ２１のゲートに加えら
れる。

【００６１】図４は、本発明の第２の実施例を示すブロ
ック図であって、入力信号としてベースバンドの直交信
号Ｉチャネル、Ｑチャネルの信号が入力された場合の実
施例である。第１の実施例と同様にベースバンド信号Ｉ
チャネル、Ｑチャネルの信号は合波器１に入力され、合
成されて出力される。

【００６２】図４において５は、ミキサーであり、合波
器１の出力とＲＦ周波数信号とを混合し出力する。ミキ
サー５の出力は帯域フィルタ７を通り、直流阻止用コン
デンサ２５を通り非線形増幅素子であるＦＥＴ２１のゲ
ートに入力される。

【００６３】ＦＥＴ２１は、第１の実施例と同様に高周
波阻止用コイル２３、コンデンサ２４及びドレイン電源
に接続されるコイル２２を有して非線形増幅回路２を構
成している。この時、非線形増幅回路２はＢ級、或いは
Ｃ級で動作するように、各設定値が決められている。

【００６４】増幅回路２の出力は、直流阻止用コンデン
サ２６を通り出力される。一方、ベースバンドの各チャ
ネル信号は、ディジタルシグナルプロセッサ（ＤＳＰ）
等で構成された２次歪発生回路３に入力される。

【００６５】その出力は、必要とするレベルを持つアナ
ログ信号であり、加算器４に加えられる。この加算器４
において、２次歪演算回路３の出力とゲートバイアス電
源Ｖgsとを合成して、非線形増幅素子であるＦＥＴ２１
のゲートに加えられる。

【００６６】この実施例においても、第１図の原理図に
おいて説明したと同様に動作し、３次相互変調歪が低減
される。ここで２次歪演算回路３をＤＳＰ等で構成する
場合は、掛け算回路とＲＯＭ回路及びディジタル／アナ
ログ変換回路を有して構成される。

【００６７】即ち、掛け算回路によりベースバンド信号
の掛け算を行い、ＲＯＭ回路よりその掛け算結果に対応
する記憶されたディジタル値を読みだし、読みだされた
ディジタル値をディジタル／アナログ変換回路でアナロ
グ信号に変換して出力するように構成される。

【００６８】図５は本発明の第３の実施例を説明するブ
ロック図である。この第３の実施例の基本的構成は、第
１の実施例のそれと同様である。第１の実施例と相違す
る点は、ディテクタ回路８、制御回路９及び電圧制御型
減衰器１０が備えられている点にある。

【００６９】入力信号Ｓ１、Ｓ２は、それぞれ、電力分
配器１１、１２を介し、合波器（ハイブリット等）１に
入力され、その出力は、ディテクタ回路８、ＤＣカット
用コンデンサ２５を通り、非線形増幅回路２を構成する
非線形増幅素子であるＦＥＴ２１に入力される（ここで
増幅回路２の動作条件としては、効率の良いＢ級、Ｃ級
である）。増幅された信号は、ＤＣカット用コンデンサ
２６を通り出力される。

【００７０】一方、電力分配器１１、１２の出力は、２
次歪演算回路３に入力される。２次歪演算回路３の構成
及びその出力として２次歪成分である周波数（Ｆ１−Ｆ
２）を持つ成分が生成されることは、第１の実施例（第
３図）で説明したと同様である。

【００７１】一方、ディテクタ回路８の信号は、制御器
９を通し、電圧制御型減衰器１０に入力される。ここで
ディテクタ回路８は、合波器１の出力レベルを検出し、
その検出レベルに対応する信号を出力する。

【００７２】制御器９は、ＦＥＴ２１の入力レベルに対
し、適切な、２次歪信号のレベルが加えられるように動
作する。構成方法としては、ディテクタ回路８からの入
力信号をローパスフィルタを介し、その信号をディジタ
ル信号に変換する。

【００７３】このディジタル信号はあらかじめ、ＦＥＴ
２１の入力レベルに対応する、電圧制御型減衰器１０の
適切な減衰量が書き込まれたＲＯＭに入力され、その減
衰量相当の制御信号を読みだし出力する。更に、その出
力はアナログ信号に変換され、制御信号として電圧制御
型減衰器１０に入力される。

【００７４】尚、電圧制御型減衰器１０の減衰量と、増
幅回路２の出力との関係は、次の通りである。合波器１
の出力、即ち増幅回路２の入力が大きくなると電圧制御
型減衰器１０の減衰量が小さく、従って加算器４を通し
て増幅回路２に注入される２次歪演算回路３からの出力
が大きくなるように制御される。

【００７５】これにより、２次歪演算回路からの出力の
注入量を信号Ｓ1 、Ｓ2 の入力のレベルに対応させるこ
とが可能であり、より的確に３次相互変調歪（ＩＭ３）
を低減することが可能である。

【００７６】ここで、別の態様として制御器９をアナロ
グ動作する演算増幅器として、その参照入力とディテク
タ８からの検出出力との差出力により電圧制御型減衰器
１０を制御するように構成することも可能である。

【００７７】電圧制御型減衰器１０は、所定減衰量を中
心値として上下に減衰量が制御されるようにしてもよ
い。更に、制御器９にオフセットを持たせ、ディテクタ
８の出力が所定値を越える時、電圧制御型減衰器１０の
減衰量が変化するように制御する構成とすることが可能
である。

【００７８】図６は、本発明の第４の実施例のブロック
図である。この実施例は、図４の第２の実施例に、図５
で説明したと同様に２次歪演算回路からの出力の注入量
を信号Ｓ1 、Ｓ2 の入力のレベルに対応させることが可
能するためにディテクタ回路８、制御回路９及び電圧制
御型減衰器１０を備えた実施例である。

【００７９】図５の実施例と構成において異なるのは、
図５の実施例では合波器１からの出力がＲＦ信号である
のに対し、図６ではベースバンド信号である。したがっ
て図６の実施例においては、合波器１の出力は、発振器
６の搬送波出力と乗算器５で乗算され、フィルタ７を通
してディテクタ回路８に入力される。その他の動作は、
図５の実施例と同様である。

【００８０】図７は、本発明の第５の実施例ブロック図
であり、特に複数の信号源Ｓ1 、Ｓ2 、・・Ｓｎの信号
が入力される場合の２次歪演算回路の実施例である。図
において、３１１、３１２、・・３１ｎは、掛け算回路
であり、３４１、３４２、・・３４ｎおよび３５１、３
５２、・・３５ｎは、位相制御回路であり、対応する掛
け算回路に入力される二入力間の位相を調整し、正確な
掛け算を可能とするものである。

【００８１】３２１、３２２、・・３２ｎは、低域濾波
フィルタであり、３４は、これら低域濾波フィルタ３２
１、３２２、・・３２ｎの出力を加算する、演算増幅器
等により構成される加算器である。

【００８２】上記のとおり掛け算回路３１１、３１２、
・・３１ｎ、位相制御回路３５１、３５２、・・３５
ｎ、低域濾波フィルタ３２１、３２２、・・３２ｎ及び
加算器３４により２次歪演算回路３が構成される。

【００８３】図７において、掛け算回路３１１は、信号
源Ｓ1 、Ｓ2 のそれぞれ周波数Ｆ１、Ｆ２の成分を有す
る信号の掛け算を行う。掛け算の結果、周波数（Ｆ１＋
Ｆ２）の成分及び（Ｆ１−Ｆ２）の成分信号を出力す
る。低域濾波フィルタ３２１はこの内周波数（Ｆ１−Ｆ
２）の成分即ち、２次歪成分を濾波して、加算器３４に
入力する。

【００８４】同様にして、掛け算回路３１２及び低域濾
波フィルタ３２２は、信号源Ｓ1 、Ｓ3 の信号間の２次
歪成分を生成し、加算器３４に入力する。今、それぞれ
周波数Ｆ１〜Ｆ４の成分の４つの信号を考える。かかる
場合は、（Ｆ１−Ｆ２）、（Ｆ１−Ｆ３）、（Ｆ１−Ｆ
４）、（Ｆ２−Ｆ３）、（Ｆ２−Ｆ４）、（Ｆ３−Ｆ
４）の周波数差成分の組み合わせができる。

【００８５】したがって、上記と同様原理により、６つ
の掛け算回路及び、対応する数の低域濾波フィルタが必
要となる。しかし、互いに４つの信号の周波数間隔が等
しい場合は、（Ｆ２−Ｆ３）、（Ｆ２−Ｆ４）、（Ｆ３
−Ｆ４）の周波数差成分は、省略が可能であり、よっ
て、対応する掛け算回路及び低域濾波フィルタが省略可
能である。

【００８６】

【発明の効果】以上本発明を実施例にしたがい説明した
ように、本発明により、非線形増幅器において発生する
３次相互変調歪を低減する回路をフィードホワード型式
により実現することが可能である。

【００８７】これにより、電力負荷効率を低下すること
なく線形性の優れた増幅器が可能となる。

【図面の簡単な説明】

【図１】本発明の動作原理を説明するブロック図であ
る。

【図２】２次歪注入による本発明の歪補償の説明図であ
る。

【図３】本発明の第１の実施例ブロック図である。

【図４】本発明の第２の実施例ブロック図である。

【図５】本発明の第３の実施例ブロック図である。

【図６】本発明の第４の実施例ブロック図である。

【図７】本発明の第５の実施例ブロック図である。

【図８】フィードホワード形式による歪補償回路の従来
例のブロック図である。

【符号の説明】

Ｓ1 、Ｓ2 、・・Ｓ3 入力信号 １ 合波器 ２ 非線形増幅回路 ３ ２次歪演算回路 ４ 加算器 １１、１２、・・１ｎ 電力分配器 ３１ 乗算器 ３２ 低域濾波フィルタ ３３ 増幅器

───────────────────────────────────────────────────── フロントページの続き (72)発明者 馬庭 透 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭53−85410（ＪＰ，Ａ) 特開 昭53−85141（ＪＰ，Ａ) ＹＯＮＧＧＡＩ Ｈ．ｅｔ ａｌ．, Ａ Ｎｅｗ Ｍｅｔｈｏｄ ｏｆ Ｔｈ ｉｒｄ−Ｏｒｄｅｒ Ｉｎｔｅｒｍｏｄ ｕｌａｔｉｏｎ Ｒｅｄｕｃｔｉｏｎ ｉｎ Ｎｏｎｌｉｎｅａｒ Ｍｉｃｒｏ ｗａｖｅ Ｓｙｓｔｅｍｓ，ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｍｉ ｃｒｏｗａｖｅ Ｔｈｏｒｙ ａｎｄ Ｔｅｃｈｎｉｑｕｅｓ，米国，ＩＥＥ Ｅ，1986年２月，Ｖｏｌ．ＭＴＴ−34, Ｎｏ．２，245−250 (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03F 1/02 H03F 1/32

Claims (14)

(57)【特許請求の範囲】
1. 【請求項１】複数の周波数成分を有する信号が入力され
   る非線形増幅回路（２）と、前記 複数の周波数成分を有する信号の２次歪成分を演算
   し、出力する２次歪演算回路（３）を有し、 該２次歪演算回路（３）の２次歪成分出力を該複数の周
   波数の異なる信号に注入し、前記非線形増幅回路（２）
   は、前記２次歪成分出力が注入された信号を増幅するよ
   うに構成され、更に前記非線形増幅回路（２）は、ＦＥ
   Ｔ（２１）を有し、 前記２次歪成分出力が注入された信号は、前記ＦＥＴ
   （２１）のゲートに接続され、 更に、ゲートバイアス電源（Ｖgs）と、加算回路（４）
   を有し、 該加算回路（４）は、前記２次歪演算回路（３）の出力
   と該ゲートバイアス電源（Ｖgs）とを加算し、加算出力
   を前記ＦＥＴ（２１）のゲートに接続 するように構成さ
   れたことを特徴とする線形増幅器。
2. 【請求項２】複数の信号源（Ｓ１、Ｓ２・・Ｓｎ）と、 該複数の信号源（Ｓ１、Ｓ２・・Ｓｎ）に接続され、該
   複数の信号源（Ｓ１、Ｓ２・・Ｓｎ）からの信号を合成
   する合波器（１）と、 該複数の信号源（Ｓ１、Ｓ２・・Ｓｎ）の信号の２次歪
   成分を演算し、出力する２次歪演算回路（３）及び非線
   形増幅回路（２）を有し、前記 合波器（１）の合成出力に、前記２次歪演算回路
   （３）の２次歪成分出力を注入し、前記非線形増幅回路
   （２）は、該２次歪成分出力が注入された該合成出力を
   増幅するように構成され、更に 前記非線形増幅回路
   （２）は、ＦＥＴ（２１）を有し、 前記合波器（１）の合成出力は、該ＦＥＴ（２１）のゲ
   ートに接続され、 更に、ゲートバイアス電源（Ｖgs）と、加算回路（４）
   を有し、 該加算回路（４）は、前記２次歪演算回路（３）の出力
   と該ゲートバイアス電源（Ｖgs）とを加算し、加算出力
   を該ＦＥＴ（２１）のゲートに接続 するように構成され
   たことを特徴とする線形増幅器。
3. 【請求項３】各々周波数成分Ｆ１及びＦ２の二つの信号
   の信号源（Ｓ１、Ｓ２）と、 該二つの信号の信号源（Ｓ１、Ｓ２）に接続され、該二
   つの信号の信号源（Ｓ１、Ｓ２）からの信号を合成する
   合波器（１）と、 該二つの信号源（Ｓ１、Ｓ２）の各々の信号の周波数差
   成分（Ｆ１−Ｆ２）を演算し、出力する２次歪演算回路
   （３）及び非線形増幅回路（２）を有し、前記 合波器（１）の合成出力に、二つの信号源（Ｓ１、
   Ｓ２）の信号の周波数差（Ｆ１−Ｆ２）成分出力を注入
   し、該合成出力を増幅するように構成され、 更に前記非線形増幅回路（２）は、ＦＥＴ（２１）を有
   し、 前記合波器（１）の合成出力は、該ＦＥＴ（２１）のゲ
   ートに接続され、 更に、ゲートバイアス電源（Ｖgs）と、加算回路（４）
   を有し、 該加算回路（４）は、前記２次歪演算回路（３）の出力
   と前記ゲートバイアス電源（Ｖgs）とを加算し、加算出
   力を前記ＦＥＴ（２１）のゲートに接続 するように構成
   されたことを特徴とする線形増幅器。
4. 【請求項４】請求項２において、 前記複数の信号源（Ｓ１、Ｓ２・・Ｓｎ）の信号は、Ｒ
   Ｆ信号であり、 更に電力分配器（１１、１２、・・１ｎ）を有し、且つ
   前記合波器（１）は、電力合成器であり、 該電力分配器（１１、１２、・・１ｎ）に前記信号源
   （Ｓ１、Ｓ２・・Ｓｎ）が接続され、該電力分配器（１
   １、１２、・・１ｎ）から分配される出力を前記非線形
   増幅回路（２）及び２次歪演算回路（３）に導く ように
   構成されたことを特徴とする線形増幅器。
5. 【請求項５】請求項３において、 前記二つの信号源（Ｓ１、Ｓ２）の信号は、ＲＦ信号で
   あり、 更に電力分配器（１１、１２）を有し、且つ前記合波器
   （１）は、 電力合成器であり、 該電力分配器（１１、１２）に前記信号源（Ｓ１、Ｓ
   ２）が接続され、該電力分配器（１１、１２）から分配
   される出力を前記非線形増幅回路（２）及び２次歪演算
   回路（３）に導くように構成されたことを特徴とする線
   形増幅器。
6. 【請求項６】請求項４において、 前記２次歪演算回路（３）は、複数の信号源（Ｓ１、Ｓ
   ２、・・Ｓｎ）の信号を乗算するミキサー回路（３１）
   と、該ミキサー回路（３１）の出力の内、二つの信号の
   周波数差成分出力を濾波する低域濾波フィルタ（３
   ２）、及び該低域濾波フィルタ（３２）の出力を増幅す
   る増幅器（３３）を有して構成されたことを特徴とする
   線形増幅器。
7. 【請求項７】請求項２において、 前記複数の信号源（Ｓ１、Ｓ２・・Ｓｎ）の信号は、ベ
   ースバンド信号であり、 前記２次歪演算回路（３）は、掛け算回路と、ＲＯＭ回
   路及びディジタル／アナログ変換回路を有し、 該掛け算回路により該ベースバンド信号を掛け算し、該
   ＲＯＭ回路より、該掛け算結果に対応する記憶されたデ
   ィジタル値を読出し、該読出されたディジタル値を該デ
   ィジタル／アナログ変換回路でアナログ信号に変換し、 更に前記合波器（１）からの合成されたベースバンド信
   号出力をＲＦ信号に変換するＲＦ変換回路（５）を有
   し、 該ＲＦ変換回路（５）からのＲＦ信号を前記非線形増幅
   回路（２）に入力するように構成したことを特徴とする
   線形増幅器。
8. 【請求項８】請求項７において、 前記２次歪演算回路（３）の掛け算回路と、ＲＯＭ回路
   及びディジタル／アナログ変換回路は、ディジタルシグ
   ナルプロセッサ（ＤＳＰ）で構成するようにしたことを
   特徴とする線形増幅器。
9. 【請求項９】請求項７において、 前記ベースバンド信号は、Ｉチャネル（ＣＨ）及びＱチ
   ャネル（ＣＨ）の互いに直交するディジタル信号である
   ことを特徴とする線形増幅器。
10. 【請求項１０】請求項２において、 更に、前記合波器（１）に接続され、該合波器（１）の
    出力レベルを検出し、電圧成分を出力するディテクタ回
    路（８）と、 該ディテクタ回路（８）からの該電力成分出力に応じた
    制御信号を出力する制御回路（９）及び前記２次歪演算
    回路（３）に接続され、該制御回路（９）の出力に応じ
    て該２次歪演算回路（３）の出力レベルの減衰量を調整
    する電圧制御型可変減衰器（１０）を有して構成される
    ことを特徴とする線形増幅器。
11. 【請求項１１】請求項１０において、 前記制御回路（９）は、前記ディテクタ回路（８）から
    の電力成分出力をディジタル信号に変換する変換回路
    と、前記非線形増幅素子（２１）の入力レベルに応じた
    減衰量が書き込まれたＲＯＭを有し、該変換回路からの
    出力に対応する該ＲＯＭに記憶された減衰量を読出し、
    読みだされた減衰量となるように前記電圧制御型可変減
    衰器（１０）の減衰量制御するように構成されたことを
    特徴とする線形増幅器。
12. 【請求項１２】請求項１０において、 前記制御回路（９）は、演算増幅器で構成され、該演算
    増幅器は出力オフセットを持ち、入力が所定電圧レベル
    以上又は以下の時、出力状態を転移するように構成され
    たことを特徴とする線形増幅器。
13. 【請求項１３】請求項１０において、 前記電圧制御型可変減衰器（１０）は、前記合波器
    （１）の出力レベルが大きくなる時、該電圧制御型可変
    減衰器（１０）の減衰レベルが小さくなるように制御さ
    れることを特徴とする線形増幅器。
14. 【請求項１４】請求項１又は２において、 前記２次歪演算回路（３）は、複数の信号源（Ｓ１、Ｓ
    ２、・・Ｓｎ）の二つの信号源毎に乗算する複数のミキ
    サー回路（３１１、３１２、・・３１ｎ）と、 該複数のミキサー回路（３１１、３１２、・・３１ｎ）
    の各々に入力される信号の位相を調整する複数の位相器
    （３４１、３４２、・・３４ｎ及び３５１、３５２、・
    ・３５ｎ）と、 該複数のミキサー回路（３１１、３１２、・・３１ｎ）
    の各々に対応して設けられる複数の低域濾波フィルタ
    （３２１、３２１、・・３２ｎ）及び該複数の低域濾波
    フィルタ（３２１、３２１、・・３２ｎ）の出力を加算
    して出力する加算回路（４）を有することを特徴とする
    線形増幅器。