JP3332141B2

JP3332141B2 - 半導体スイッチ、半導体リレー、電圧検出回路及びｉｃ試験装置

Info

Publication number: JP3332141B2
Application number: JP1625497A
Authority: JP
Inventors: 実仲矢; 知則小町
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 1997-01-30
Filing date: 1997-01-30
Publication date: 2002-10-07
Anticipated expiration: 2017-01-30
Also published as: JPH10214939A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えばＩＣ試験装
置のピンエレクトロニクス回路に用いて好適な半導体リ
レーに関し、特に異常発生の際に信号ラインに流れる異
常電流を検出して電流を制限する素子の改良に関する。

【０００２】

【従来の技術】図５は、従来の半導体リレーの構成図で
ある。発光ダイオードＬＥＤの両端は、入力端子ＩＮ
１，ＩＮ２と接続されており、入力信号が印加される。
フォトダイオードアレイは、発光ダイオードＬＥＤの発
する光を電圧信号に変換するもので、シャント抵抗Ｒｓ
が並列に接続されている。ＭＯＳＦＥＴＱ１，Ｑ２は、
ゲート端子がフォトダイオードアレイのアノード側に接
続され、ソース端子がフォトダイオードアレイのカソー
ド側に接続され、ドレイン端子が出力端子ＯＵＴ１，Ｏ
ＵＴ２と接続されている。このようなＭＯＳＦＥＴＱ
１，Ｑ２を直列接続したスイッチ回路は、例えば本出願
人の提案にかかる実公平３−１９２３１号公報に開示さ
れている。

【０００３】図６は、従来の半導体リレーの負荷電圧−
負荷電流特性の説明図である。ここでは、ＭＯＳＦＥＴ
のオン抵抗が１８０Ωの場合を示している。半導体リレ
ーは、負荷電圧が概ね-1.4から+1.4Ｖの範囲では、負荷
電流が概ね−８から＋８ｍＡの範囲で比例して変化す
る。負荷電圧が-1.4Ｖ以下の場合には、負荷電流もほぼ
比例して増大するが、その比例定数は概ね-1.4から+1.4
Ｖの範囲の２倍になっている。負荷電圧が+1.4Ｖ以上の
場合にも、負荷電流もほぼ比例して増大するが、その比
例定数は概ね-1.4から+1.4Ｖの範囲の２倍になってい
る。なお、ＭＯＳＦＥＴのオン抵抗はトランジスタの設
計によって任意に変化させることができ、またＭＯＳＦ
ＥＴの寄生ダイオードのオンする電位も変化させること
ができるから、負荷電流の比例定数の傾きや、比例定数
の変化する電位はトランジスタの設計によって変えられ
るものである。

【０００４】図７は、アナログＬＳＩテスタに適用され
る半導体リレーの構成ブロック図である。電圧／電流ソ
ース＆メジャメントユニット１０は、被検査ＩＣに対し
て計測用の入力信号を供給すると共に、被検査ＩＣから
の出力信号を用いて検査を行うもので、ここでは１２８
個並列に設けられている。大電流ソース２０は、電圧／
電流ソース＆メジャメントユニットの計測用の信号に応
じて被検査ＩＣに大電流を供給するもので、ここでは１
０個並列に設けられている。リレーマトリクス３０は、
被検査ＩＣの端子毎に、電圧／電流ソース＆メジャメン
トユニットと大電流ソースの接続関係を定義するもの
で、拡大図に示すように電流供給の場合にオンされるフ
ォース接点と、電流供給先での電位を帰還するセンス接
点と、センス接点の信号がノイズの影響を受けないよう
に大略電流供給先での電位をシールドに送るガード接点
の３種類を有し、この３接点は同時にオンオフされる。

【０００５】図８は、従来のアナログＬＳＩテスタの１
ピン分のテストヘッド部の構成ブロック図で、電圧／電
流ソース＆メジャメントユニット１０に相当している。
図において、ディジタルアナログ変換部１１は、入力さ
れるディジタル信号をアナログ信号に変換する。バッフ
ァアンプ１２は、ＯＰアンプ１７の出力端子をプラス端
子に入力するボルテージフォロワ回路で、出力端子が定
電流ダイオード１３に接続されている。定電流ダイオー
ド１３は、半導体リレー１４を介して、リレーマトリク
ス３０のガード接点と接続されており、ガード接点の他
方の端子はフォース／センスのシールド線と接続されて
いる。被測定物での電圧検出を行うセンス接点は、半導
体リレー１５と定電流ダイオード１６を介してＯＰアン
プ１７のマイナス端子に送られる。ＯＰアンプ１７はボ
ルテージフォロワ回路で、抵抗Ｒ１，Ｒ２を介してディ
ジタルアナログ変換部１１の出力端子と接続されてい
る。

【０００６】プリアンプ部２１は、抵抗Ｒ１を介してデ
ィジタルアナログ変換部１１の出力端子と接続されると
共に、定電圧／定電流切換回路２６と接続されている。
パワーアンプ部２２は、プリアンプ部２１の出力信号を
電流増幅する。抵抗Ｒ３は、パワーアンプ部２２の負荷
電流を電圧信号に変換するもので、過電流検出回路２４
に送られる。レベルシフト回路２５は、過電流検出回路
２４から送られる過電流検出信号を入力して、定電圧／
定電流切換回路２６に送る。定電圧／定電流切換回路２
６は、定電圧（ＣＶ：constant voltage)と定電流（Ｃ
Ｃ：constant current)とを切り換えるもので、例えば
定電圧測定の場合は最大電流をプリアンプ部２１に設定
する。機械式リレー２３は、リレーマトリクス３０のフ
ォース接点と抵抗Ｒ３とを接続する。フォース接点の他
方の端子は、被測定物の電圧印加端子に送られている。

【０００７】図９は、定電流ダイオードの電圧電流特性
図である。定電流ダイオード１３、１６は、ガード接点
やセンス接点の信号線に短絡等の異常が生じた場合に、
流れる電流を抑制するものである。ここでは、最大電流
が±１ｍＡに設定されており、この電流の範囲内での定
電流ダイオードのオン抵抗Ｒonは、例えば１ｋΩ程度に
なっている。

【０００８】

【発明が解決しようとする課題】しかし、ガード接点や
センス接点の信号線に挿入される定電流ダイオードは、
半導体リレーに外付けされる電子部品であるため、パー
ピンアーキテクチャを採用しているＬＳＩテスタでは定
電流ダイオードの使用個数が大量になる。そこで、ＬＳ
Ｉテスタにおける部品コストの中で、定電流ダイオード
の占める割合が大きくなるという課題があった。また、
ガード接点やセンス接点の信号線は測定ノイズを低減す
るため低インピーダンスの方が望ましいが、定電流ダイ
オードのオン抵抗Ｒonは比較的大きいという課題があっ
た。

【０００９】本発明は上述の課題を解決したもので、電
流制限機能を半導体スイッチに内在させて、外付けの定
電流ダイオードを用いず、低コストで低インピーダンス
の半導体スイッチや半導体リレーを提供することを目的
とする。

【００１０】

【課題を解決するための手段】上記の目的を達成する本
発明は、シリコン表面がｎ型反転している低濃度ｐ型シ
リコン基板に形成された二個の二重拡散電界効果型トラ
ンジスタ（ＤＭＯＳＦＥＴ）のソース端子が共通に接続
され、ゲート端子には制御電圧が印加されると共に、そ
れぞれのドレイン端子が出力端子と接続される半導体ス
イッチであって、前記低濃度ｐ型シリコン基板上の正孔
拡散部に形成され、前記二重拡散電界効果型トランジス
タのそれぞれのゲート・ソース間に挿入されたゲート保
護ダイオード（Ｄ１，Ｄ２）と、当該ゲート保護ダイオ
ードと前記正孔拡散部に隣接する酸化膜の直下の空乏層
及び前記低濃度ｐ型シリコン基に形成されるｎ型表面反
転層との間で形成される寄生ｎｐｎトランジスタ（Ｔｒ
１，Ｔｒ２）と、当該寄生ｎｐｎトランジスタを前記二
重拡散電界効果型トランジスタのゲート放電素子として
接続する手段と、前記ゲート保護ダイオードと並列に接
続されるシャント抵抗（Ｒｓ）と、具備し、前記シャン
ト抵抗と並列に、当該シャント抵抗での電圧降下が前記
二重拡散電界効果型トランジスタのオン電圧以上の電圧
を発生する制御電圧供給手段が接続されることを特徴と
している。

【００１１】本発明の構成によれば、二重拡散電界効果
型トランジスタは、制御電圧に従って出力端子間をオン
オフする。寄生ｎｐｎトランジスタは、低濃度ｐ型シリ
コン基板のｎ型表面反転層と、ゲート保護ダイオードと
の間で形成されている。接続手段は、寄生ｎｐｎトラン
ジスタを二重拡散電界効果型トランジスタのゲート放電
素子として接続する。制御電圧供給手段は、二重拡散電
界効果型トランジスタのオンオフ制御を行う制御信号を
供給する。

【００１２】このように構成された装置の動作を説明す
る。まず、制御電圧供給手段がオン制御信号を送ると、
二重拡散電界効果型トランジスタはオンして、出力端子
に印加された負荷電圧に応じる負荷電流が流れる。この
負荷電流による一方の二重拡散電界効果型トランジスタ
でのオン抵抗に起因する電圧降下が、一方の寄生ｎｐｎ
トランジスタのオン電圧に到達すると、この寄生ｎｐｎ
トランジスタがオンして、ゲート放電が開始される。す
ると、二重拡散電界効果型トランジスタはオフする。し
かし、制御電圧供給手段からの給電は続くので、再び二
重拡散電界効果型トランジスタはオンして負荷電流が流
れる。このようにして、負荷電流は二重拡散電界効果型
トランジスタのオン抵抗から定まる一定値に制限され
る。

【００１３】

【発明の実施の形態】以下図面を用いて、本発明を説明
する。図１は本発明の一実施例を示す半導体チップの断
面図と外付け回路図で、半導体スイッチの回路図を表し
ている。図において、半導体チップは、ＤＭＯＳトラン
ジスタＱ₁４０と、ゲート保護ダイオード５０と、ＤＭ
ＯＳトランジスタＱ₂６０の３部分より構成されてい
る。

【００１４】ＤＭＯＳトランジスタＱ₁４０の詳細は次
のようになっている。電極取出部４１は、アルミ等の電
極をオーミック接合させるため、不純物濃度を高くした
部位で、ドレイン電極に相当している。ドリフトチャネ
ル層４２は、ＭＯＳＦＥＴの耐電圧を維持するもので、
ドレイン電極４１近傍の電界集中を緩和する。空乏層４
３は、電界効果トランジスタのチャンネル部分で、正孔
や電子等の電荷キャリヤーが存在しない。基板４４は、
低濃度Ｐ^-が拡散されたシリコン基板である。酸化膜４
５は、ソースとドレインを分離する絶縁体で、ローカル
・オキサイデーションにより形成された厚い膜をいう。
ゲート電極４６は、酸化膜４５とソース電極取出部４８
上に形成された金属膜である。反転層４７は、Ｎ型反転
層で、ゲートに電位をかけるとゲートに印加された電荷
に比例する電荷が誘起され、その極性はゲート電位と反
対である。ソース電極取出部４８は、アルミ等の電極を
オーミック接合させるため、不純物濃度を高くした部位
で、ソース電極に相当している。電極取出部４９は、Ｐ
ベース４９ａの電位を与えると共に、ソース電極と同電
位になっている。Ｐベース４９ａは、酸化膜４５と酸化
膜５４の間に形成された正孔拡散部である。

【００１５】次に、ゲート保護ダイオード５０を説明す
る。アノード電極取出部５１は、Ｐベース５３の上に形
成されたアノード部分である。カソード電極取出部５２
は、Ｐベース５３の上に形成されたカソード部分であ
る。Ｐベース５３は、酸化膜５４と酸化膜５６の間に形
成された正孔拡散部で、寄生のＮＰＮトランジスタＴｒ
２が形成されている。酸化膜５４は、ソースとダイオー
ドとを分離する。反転層５５は、酸化膜５４直下の空乏
層４３及び基板４４に存在する。酸化膜５６は、ソース
とダイオードとを分離する。反転層５７は、酸化膜５６
直下の空乏層６３及び基板４４に存在するが、寄生のＮ
ＰＮトランジスタＴｒ２のエミッタ端子を形成するため
に、酸化膜５６直下は大部分が基板４４となっている。

【００１６】ＤＭＯＳトランジスタＱ₁６０の詳細は次
のようになっている。電極取出部６１は、アルミ等の電
極をオーミック接合させるため、不純物濃度を高くした
部位で、ドレイン電極に相当している。ドリフトチャネ
ル層６２は、ＭＯＳＦＥＴの耐電圧を維持するもので、
ドレイン電極６１近傍の電界集中を緩和する。空乏層６
３は、電界効果トランジスタのチャンネル部分で、正孔
や電子等の電荷キャリヤーが存在しない。基板６４は、
低濃度Ｐ^-が拡散されたシリコン基板である。酸化膜６
５は、ソースとドレインを分離する絶縁体で、ローカル
・オキサイデーションにより形成された厚い膜をいう。
ゲート電極６６は、酸化膜６５とソース電極取出部６８
上に形成された金属膜である。反転層６７は、Ｎ型反転
層で、ゲートに電位をかけるとゲートに印加された電荷
に比例する電荷が誘起され、その極性はゲート電位と反
対である。ソース電極取出部６８は、アルミ等の電極を
オーミック接合させるため、不純物濃度を高くした部位
で、ソース電極に相当している。電極取出部６９は、Ｐ
ベース６９ａの電位を与えると共に、ソース電極と同電
位になっている。Ｐベース６９ａは、酸化膜６５と酸化
膜５６の間に形成された正孔拡散部である。

【００１７】外付け回路は、次のようになっている。外
部電圧源Ｖ_Dは、ＤＭＯＳトランジスタＱ₁４０のドレイ
ン電極取出部４１に接続されている。グランドは、ＤＭ
ＯＳトランジスタＱ₂６０のドレイン電極取出部６１に
接続されている。電圧出力型フォトダイオードアレイ
は、シャント抵抗と並列に接続されており、シャント抵
抗での電圧降下がＤＭＯＳトランジスタＱ₁、Ｑ₂のオン
電圧以上の電圧を発生する制御電圧供給手段として作用
している。

【００１８】ＤＭＯＳトランジスタＱ₁４０のゲート電
極４６と、ＤＭＯＳトランジスタＱ₂６０のゲート電極
６６は、寄生のｎｐｎトランジスタＴｒ２のコレクタ端
子と接続するコレクタ接続部７２を介して、共通に接続
されると共に、電圧出力型フォトダイオードアレイのア
ノード端子、ゲート保護ダイオードのアノード電極取出
部５１、シャント抵抗Ｒｓの一端と接続されている。Ｄ
ＭＯＳトランジスタＱ₁４０のソース電極取出部４８
と、ＤＭＯＳトランジスタＱ₂６０のソース電極取出部
６８は、寄生のｎｐｎトランジスタＴｒ２のコレクタ端
子と接続するベース接続部７１を介して、共通に接続さ
れると共に、電圧出力型フォトダイオードアレイのカソ
ード端子、ゲート保護ダイオードのカソード電極取出部
５２、シャント抵抗Ｒｓの他端と接続されている。

【００１９】尚、寄生のｎｐｎトランジスタＴｒ２のエ
ミッタ端子と接続するエミッタ接続部７３は、ここでは
外部電圧源Ｖ_DがＤＭＯＳトランジスタＱ₁４０側に接続
されている関係で、ＤＭＯＳトランジスタＱ₂６０側の
反転層５７と空乏層６３に相当している。図示しない
が、もし外部電圧源Ｖ_DがＤＭＯＳトランジスタＱ₂６０
側に接続されていれば、寄生のｎｐｎトランジスタＴｒ
１が形成され、ＤＭＯＳトランジスタＱ₁４０側の反転
層５５と空乏層４３が寄生のｎｐｎトランジスタＴｒ１
のエミッタ端子と接続するエミッタ接続部７３となる。

【００２０】図２は、図１の半導体チップを用いた半導
体リレーの等価回路図である。図において、発光素子Ｌ
ＥＤは、入力信号Ｉ_Fに応じて発光する。光電変換器Ｐ
Ｄは、ここでは電圧出力型フォトダイオードアレイで、
発光素子ＬＥＤの発光量に応じた電流Ｉ_PDを発生する。
ここでは、発光素子ＬＥＤと光電変換器ＰＤは、フォト
カプラを構成している。シャント抵抗Ｒｓは、光電変換
器ＰＤと並列に接続されるもので、例えば１ＭΩ程度の
抵抗値となっている。電圧出力型フォトダイオードアレ
イのアノード側は、ＤＭＯＳトランジスタＱ₁、Ｑ₂のゲ
ート端子と接続され、カソード側はＤＭＯＳトランジス
タＱ₁、Ｑ₂のソース端子と接続される。

【００２１】ＤＭＯＳトランジスタＱ₁は、コレクタ端
子に外部電圧源Ｖ_Dが接続されると共に、ドレイン・ソ
ース端子間にはオン抵抗Ｒonが等価的に接続されてい
る。ゲート保護ダイオードＤ１は、ＤＭＯＳトランジス
タＱ₁のゲート・ソース間に挿入されている。寄生ｎｐ
ｎトランジスタＴｒ１は、ベース端子がＤＭＯＳトラン
ジスタＱ₁のソース端子と接続され、エミッタ端子がＤ
ＭＯＳトランジスタＱ₁のコレクタ端子に接続されると
共に、コレクタ端子がＤＭＯＳトランジスタＱ₂のゲー
ト端子と接続されている。

【００２２】ＤＭＯＳトランジスタＱ₂は、コレクタ端
子が接地されると共に、ドレイン・ソース端子間にはオ
ン抵抗Ｒonが等価的に接続されている。ゲート保護ダイ
オードＤ２は、ＤＭＯＳトランジスタＱ₂のゲート・ソ
ース間に挿入されている。寄生ｎｐｎトランジスタＴｒ
２は、ベース端子がＤＭＯＳトランジスタＱ₂のソース
端子と接続され、エミッタ端子がＤＭＯＳトランジスタ
Ｑ₂のコレクタ端子に接続されると共に、コレクタ端子
がＤＭＯＳトランジスタＱ₁のゲート端子と接続されて
いる。

【００２３】図３は、図２に示す実施例の半導体リレー
の負荷電圧−負荷電流特性の説明図で、実線は本実施
例、破線は従来例を比較のため載せている。従来例の特
性図は、図６に示すものと同様であり、負荷電圧が増大
すると負荷電流が増大する傾向がある。これに対して、
本実施例では、負荷電圧が概ね-1.2から+1.2Ｖの範囲で
は、負荷電流が概ね−６から＋６ｍＡの範囲で比例して
変化する。負荷電圧が-1.2Ｖ以下の場合には、負荷電流
は飽和電流Ｉ_DSATのほぼ一定値となり、ここでは−４ｍ
Ａ程度となっている。負荷電圧が+1.2Ｖ以上の場合に
も、負荷電流も飽和電流Ｉ_DSATのほぼ一定値となり、こ
こでは４ｍＡ程度となっている。

【００２４】続いて、図２の装置の動作を説明する。こ
こでは、ＤＭＯＳトランジスタＱ₁のコレクタ端子に外
部電圧源Ｖ_Dが接続されている。発光素子ＬＥＤに入力
信号Ｉ_Fが流れると、電圧出力型フォトダイオードアレ
イが発電を開始し、フォトダイオードから電流Ｉ_PDがシ
ャント抵抗Ｒｓに流れ込む。シャント抵抗Ｒｓでの電圧
降下が、ＤＭＯＳトランジスタＱ₁、Ｑ₂のしきい値電圧
Ｖthを超えると、半導体リレーはオン状態となり、負荷
電流Ｉ_Dが流れる。負荷電流Ｉ_Dは、ＤＭＯＳトランジス
タＱ₂のオン抵抗Ｒon2にも流れ、ＤＭＯＳトランジスタ
Ｑ₂での電圧降下Ｒon2xＩ_Dが寄生トランジスタＴｒ２の
ベースエミッタ間電圧Ｖ_BEが０．５Ｖ程度のオン電圧に
到達する。

【００２５】すると、ＤＭＯＳトランジスタＱ₁、Ｑ₂の
ゲート放電が始まって、ＤＭＯＳトランジスタＱ₁、Ｑ₂
をオフ状態に持っていく。しかし、電圧出力型フォトダ
イオードアレイからの給電は継続されるので、再びＤＭ
ＯＳトランジスタＱ₁、Ｑ₂はオン状態に遷移する。この
ようなフィードバックの結果、ゲート電位は一定値に保
持され、負荷電流は飽和電流Ｉ_DSATのほぼ一定値とな
る。Ｉ_DSAT＝Ｖ_BE／Ｒon2 （１）

【００２６】なお、上記実施例においてはＤＭＯＳトラ
ンジスタＱ₁のコレクタ端子に外部電圧源Ｖ_Dが接続され
ている場合を説明したが、本発明はこれに限定されるも
のではなく、ＤＭＯＳトランジスタＱ₂のコレクタ端子
に外部電圧源Ｖ_Dが接続されている場合には、寄生トラ
ンジスタＴｒ１により同様の動作をする。

【００２７】続いて、本発明にかかる半導体リレーを前
述のアナログＬＳＩテスタの１ピン分のテストヘッド部
に適用する場合を説明する。図４は、本発明をアナログ
ＬＳＩテスタの１ピン分のテストヘッド部に適用する場
合の回路図である。ここでは、図８と相違する点のみを
説明する。半導体リレー１８は、図４での定電流ダイオ
ード１３と半導体リレー１４の機能を兼ねている。半導
体リレー１９は、図４での定電流ダイオード１６と半導
体リレー１５の機能を兼ねている。

【００２８】このように構成された装置において、例え
ば半導体リレーのオン抵抗Ｒonを２００Ω（＝Ｒon1＋
Ｒon2）とすると、(1)式より飽和電流Ｉ_DSATは５ｍＡ程
度になる。また、半導体リレーのオフ耐圧は２００Ｖ程
度あるので、半導体リレーがオフ状態で２００Ｖ迄の入
力があっても、漏れ電流は数十ｐＡと小さく、回路を充
分に保護できる。また、インピーダンスも従前の１／５
程度に低下するので、ガード接点とセンス接点の過電流
保護特性に優れると共に、ノイズの影響も受けにくくな
っている。

【００２９】

【発明の効果】以上説明したように本発明によれば、シ
リコン表面がｎ型反転している低濃度ｐ型シリコン基板
に形成された二個の二重拡散電界効果型トランジスタを
有する半導体スイッチや半導体リレーにおいて、ゲート
・ソース間に挿入されたゲート保護ダイオードとｎ型表
面反転層との間で形成される寄生ｎｐｎトランジスタ
を、二重拡散電界効果型トランジスタのゲート放電素子
として適用して電流制限機能を持たせたので、従来の定
電流ダイオードを有する場合に比較して、簡易な構造で
電流制限機能を半導体スイッチや半導体リレーに持たせ
たという効果がある。そして、この電流制限機能を有す
る半導体リレーをアナログＬＳＩテスタの１ピン分のテ
ストヘッド部に適用する場合には、部品コストが低下す
ると共に、ノイズの低減によって測定精度が高くなると
いう効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例を示す半導体チップの断面図
と外付け回路図である。

【図２】図１の半導体チップを用いた半導体リレーの等
価回路図である。

【図３】図２に示す実施例の半導体リレーの負荷電圧−
負荷電流特性の説明図である。

【図４】本発明をアナログＬＳＩテスタの１ピン分のテ
ストヘッド部に適用する場合の回路図である。

【図５】本発明をアナログＬＳＩテスタの１ピン分のテ
ストヘッド部に適用する場合の回路図である。

【図６】従来の半導体リレーの負荷電圧−負荷電流特性
の説明図である。

【図７】アナログＬＳＩテスタに適用される半導体リレ
ーの構成ブロック図である。

【図８】従来のアナログＬＳＩテスタの１ピン分のテス
トヘッド部の構成ブロック図である。

【図９】定電流ダイオードの電圧電流特性図である。

【符号の説明】

４０二重拡散電界効果型トランジスタ（Ｑ₁）５０ゲート保護ダイオード６０二重拡散電界効果型トランジスタ（Ｑ₂）７１ベース接続部７２コレクタ接続部７３エミッタ接続部Ｄ１，Ｄ２ゲート保護ダイオードＲｓシャント抵抗Ｔｒ１，Ｔｒ２寄生ｎｐｎトランジスタＶ_D 外部電圧源

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩＨ０３Ｋ 17/78 (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/822 H01L 21/8234 H01L 27/04 H01L 27/088 H01L 31/12 H03K 17/78

Claims

(57)【特許請求の範囲】

【請求項１】シリコン表面がｎ型反転している低濃度ｐ
型シリコン基板に形成された二個の二重拡散電界効果型
トランジスタ（ＤＭＯＳＦＥＴ）のソース端子が共通に
接続され、ゲート端子には制御電圧が印加されると共
に、それぞれのドレイン端子が出力端子と接続される半
導体スイッチであって、前記低濃度ｐ型シリコン基板上の正孔拡散部に形成さ
れ、前記二重拡散電界効果型トランジスタのそれぞれの
ゲート・ソース間に挿入されたゲート保護ダイオード
（Ｄ１，Ｄ２）と、当該ゲート保護ダイオードと前記正孔拡散部に隣接する
酸化膜の直下の空乏層及び前記低濃度ｐ型シリコン基に
形成されるｎ型表面反転層との間で形成される寄生ｎｐ
ｎトランジスタ（Ｔｒ１，Ｔｒ２）と、当該寄生ｎｐｎトランジスタを前記二重拡散電界効果型
トランジスタのゲート放電素子として接続する手段と、前記ゲート保護ダイオードと並列に接続されるシャント
抵抗（Ｒｓ）と、を具備し、前記シャント抵抗と並列に、当該シャント抵
抗での電圧降下が前記二重拡散電界効果型トランジスタ
のオン電圧以上の電圧を発生する制御電圧供給手段が接
続されることを特徴とする半導体スイッチ。
【請求項２】前記接続手段は、前記二個の二重拡散電界
効果型トランジスタのソース端子が共通に接続された端
子に、前記寄生ｎｐｎトランジスタのベース端子を接続
するベース接続部と、前記二個の二重拡散電界効果型トランジスタのゲート端
子に、前記寄生ｎｐｎトランジスタのコレクタ端子を接
続するコレクタ接続部と、前記二個の二重拡散電界効果型トランジスタのドレイン
端子に、前記寄生ｎｐｎトランジスタのエミッタ端子を
接続するエミッタ接続部と、を具備し、当該コレクタ接続部とエミッタ接続部で、前
記２個の寄生ｎｐｎトランジスタと前記二個の二重拡散
電界効果型トランジスタは、互いに異なることを特徴と
する請求項１記載の半導体スイッチ。
【請求項３】シリコン表面がｎ型反転している低濃度ｐ
型シリコン基板に形成された二個の二重拡散電界効果型
トランジスタ（ＤＭＯＳＦＥＴ）のソース端子が共通に
接続され、ゲート端子には制御電圧が印加されると共
に、それぞれのドレイン端子が出力端子と接続される半
導体リレーであって、前記低濃度ｐ型シリコン基板上の正孔拡散部に形成さ
れ、前記二重拡散電界効果型トランジスタのそれぞれの
ゲート・ソース間に挿入されたゲート保護ダイオード
（Ｄ１，Ｄ２）と、当該ゲート保護ダイオードと前記正孔拡散部に隣接する
酸化膜の直下の空乏層及び前記低濃度ｐ型シリコン基に
形成されるｎ型表面反転層との間で形成される寄生ｎｐ
ｎトランジスタ（Ｔｒ１，Ｔｒ２）と、当該寄生ｎｐｎトランジスタを前記二重拡散電界効果型
トランジスタのゲート放電素子として接続する手段と、前記ゲート保護ダイオードと並列に接続されるシャント
抵抗（Ｒｓ）と、前記シャント抵抗と並列に接続される光電変換素子（Ｐ
Ｄ）と、入力信号に応じて発光し、当該光電変換素子に電圧を発
生させる発光素子（ＬＥＤ）と、を具備することを特徴とする半導体リレー。
【請求項４】被測定物に負荷電流を供給するフォース手
段と、このフォース手段で供給される負荷電流によって
当該被測定物に発生する電圧を検出するセンス手段と、
このセンス手段で検出される電圧に見合う電圧を発生す
るガード手段と、このガード手段で発生する電圧が印加
されると共に、前記フォース手段とセンス手段の信号伝
送路を覆うシールド手段とを有する電圧検出回路であっ
て、請求項３記載の半導体リレーの入力端子と出力端子を、
前記センス手段の信号伝送路と、ガード手段の信号伝送
路若しくはシールド手段に挿入することを特徴とする電
圧検出回路。
【請求項５】被測定ＩＣに負荷電流を供給するフォース
接点と、このフォース手段で供給される負荷電流によっ
て当該被測定物に発生する電圧を検出するセンス接点
と、このセンス接点で検出される電圧に見合う電圧を発
生するガード接点と、このガード接点で発生する電圧が
印加されると共に、前記フォース接点とセンス接点の信
号伝送路を覆うシールド手段と、これらフォース接点、
センス接点、ガード接点を同時に開閉する接点制御手段
とを、前記被測定ＩＣの各端子毎に設けられ、信号を印
加すると共に出力信号を検出するパーピン回路と一対一
に設けたＩＣ試験装置において、請求項３記載の半導体リレーの入力端子と出力端子を、
前記センス接点の信号伝送路と、ガード接点の信号伝送
路若しくはシールド接点に挿入することを特徴とするＩ
Ｃ試験装置。