JP3329769B2 - フレキシブルでプログラム可能なデルタ・シグマアナログ信号変換器 - Google Patents

フレキシブルでプログラム可能なデルタ・シグマアナログ信号変換器

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JP3329769B2
JP3329769B2 JP20644199A JP20644199A JP3329769B2 JP 3329769 B2 JP3329769 B2 JP 3329769B2 JP 20644199 A JP20644199 A JP 20644199A JP 20644199 A JP20644199 A JP 20644199A JP 3329769 B2 JP3329769 B2 JP 3329769B2
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    • H03M3/41—Arrangements specific to bandpass modulators combined with modulation to or demodulation from the carrier
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    • H03M3/30—Delta-sigma modulation
    • H03M3/458—Analogue/digital converters using delta-sigma modulation as an intermediate step

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般にデルタ・シ
グマアナログ信号変換器に関し、とくに、デルタ・シグ
マ変調器およびプログラミング性能を有するアナログ信
号変換器に関する。
【０００２】
【従来の技術】帯域制限された波形の複素エンベロープ
をサンプリングし、量子化する従来の方法の１つにおい
ては、多ビットアナログデジタル変換器および同調可能
なデジタル発振器が使用される。この方法は、変換され
ることとなる最高周波数の信号によって決定されるナイ
キスト周波数より上の周波数でサンプリングを行い、そ
の後ベースバンドへの複素数周波数変換を実行するアナ
ログデジタル変換器と、デジタルローパスフィルタを必
要とする。数字により制御される発振器は周波数変換器
に可変的な基準を与え、同調能力を備えている。この方
法の基本的な限界は、搬送波周波数が増加するにつれて
アナログデジタル変換器の忠実度が低下することであ
る。別の欠点は、搬送波周波数が増加されるにつれて、
膨大な量の高速信号処理が必要とされることである。
【０００３】バンドパスデルタ・シグマ変調器と、サン
プリング速度に関して固定した周波数および固定した信
号帯域幅に同調されたデジタルフィルタとを使用する方
式が説明されている。たとえば、文献（ H.J.Dressler:
“ Interpretative BandpassA/D Conversion-Experimen
tal Results”Electron. Lett.vol.26,no.20,pp.1652-1
653,Sept.27,1990, R.Schreier and M.Snelgrove,“Dec
imation for bandpass sigma-delta analog-to-digital
conversion”Proc.Int Symp.Circuits Syst.vol.3,May
1990,pp.1801-1804,and G.Troster,et al,“ An inter
polative bandpass converter on a 1.2 μm BiCMOS an
alog/digital array ”,IEEE Journalof Solid State C
ircuits,pp.471-477,April,1993 ）を参照されたい。
【０００４】
【発明が解決しようとする課題】したがって、本発明の
目的は、デルタ・シグマ変調器およびプログラミング性
能を有する改善されたアナログ信号変換器を提供するこ
とである。
【０００５】
【課題を解決するための手段】上記およびその他の目的
を満足するために、本発明は、予め定められた搬送波周
波数Ｆc を中心として位置された帯域制限された波形の
複素数エンベロープを直接サンプリングし、量子化する
フレキシブルな方法を提供する。この周波数Ｆ c は、レ
ーダ、電子支援手段または通信システムの無線周波数
（ＲＦ）または中間周波数（ＩＦ）であってもよい。
【０００６】とくに、本発明のアナログ信号変換器は、
入力信号をサンプリングし、単一ビットデータ流に量子
化するオーバーサンプリングデルタ・シグマ変調器を含
んでいる。直列・並列変換器は、単一ビットデータ流を
並列ビット流に変換する。デジタルデシメーションフィ
ルタは、並列ビット流をデジタル的に濾波して、入力信
号のベースバンド同位相および直角位相成分の推定値を
生成する。同位相および直角位相ビデオフィルタは、ア
ナログ信号変換器から出力される同位相および直角位相
サンプルを生成する。デルタ・シグマ変調器の雑音成形
ナルを搬送波周波数を中心として位置させるために、制
御装置および複数のデジタルアナログ変換器が使用され
る。この制御装置は、最終的な同位相および直角位相サ
ンプルの信号対雑音比を最大にするように雑音成形ナル
間の間隔を設定する。制御装置は、デシメーションフィ
ルタを制御してこのフィルタのサンプリング時間を設定
し、直角位相で搬送波をサンプリングさせ、搬送波周波
数でバンドパスフィルタを形成するようにデシメーショ
ンフィルタの係数をプログラムし、デシメートされた搬
送波周波数でバンドパスフィルタを形成するようにビデ
オフィルタの係数をプログラムする。
【０００７】アナログ信号変換器は、従来のナイキスト
周波数アナログデジタル変換器の代わりにオーバーサン
プリングデルタ・シグマ変調器を使用することによって
アナログデジタル変換器のダイナミックレンジの制限を
回避する。デルタ・シグマ変調器の雑音成形は、電子的
に調節可能であり、サンプリング速度より低い中心周波
数で高い忠実度の信号変換を可能にする。アナログ信号
変換器はまた、明瞭な周波数変換を必要とせずに、ま
た、通常の雑音排除フィルタを越えた複雑さを追加する
ことなく、デルタ・シグマ変調器の動作範囲の限界より
低い任意の搬送波周波数に同調するためにデルタ・シグ
マ変調器によって行なわれる高度のオーバーサンプリン
グを利用する新しいデジタル信号処理方式を使用する。
【０００８】アナログ信号変換器は、広範囲の入力信号
帯域幅および搬送波周波数にわたって電子的にプログラ
ムされることができる。これによって、アナログ信号変
換器は、種々のシステムアプリケーションをサポートで
きるようになり、またマルチモードレーダ、電子支援手
段または拡散スペクトル通信システムのようなダイナミ
ックに変化する波形のパラメータを有するアプリケーシ
ョンに適したものとなる。アナログ信号変換器は、本出
願人の別出願明細書に記載されているダイナミックに同
調可能なテルタ・シグマ変調器を含んでいる。
【０００９】同位相および直角位相成分を得るために、
帯域制限されたＲＦまたはＩＦ信号をベースバンドにア
ナログ下方変換した後にサンプリングするよりも直接サ
ンプリングする利点は、よく知られている。本発明は、
広範囲にわたるダイナミックに選択可能な搬送波周波数
に対して高い忠実度で直接的な同位相および直角位相変
換を行うものである。
【００１０】
【発明の実施の形態】以下、本発明の詳細な説明および
添付図面を参照することによって、本発明の種々の特徴
および利点がさらに容易に理解されるであろう。なお、
図面において、同じ参照符号は同じ構成素子を表してい
る。図面を参照すると、図１は、同位相および直角位相
サンプルを生成する従来技術のプロセッサ10を示す。従
来技術のプロセッサ10はアナログ・デジタル変換器（Ａ
ＤＣ）11とデジタルローパスフィルタ14，15とを使用
し、ＡＤＣ11は、変換されることとなる最高の周波数信
号によって決定されるナイキスト周波数より上の周波数
でサンプリングを行い、それに続いてベースバンドへの
複素数周波数の変換（変換器12によって行われる）が実
行される。数値制御発振器13は周波数変換器12に可変的
な基準を与え、同調能力を備えている。このプロセッサ
10の基本的な限界は、搬送波周波数が増加するにつれて
アナログデジタル変換器11の忠実度が低下することであ
る。別の欠点は、搬送波周波数が増加されるにつれて、
膨大な量の高速信号処理が必要とされることである。
【００１１】図２は、本発明の原理による例示的なアナ
ログ信号変換器20のブロック図である。アナログ信号変
換器20への入力信号は、搬送波周波数Ｆc における帯域
制限された信号である。入力信号は最初に、バンドパス
デルタ・シグマ変調器21によってサンプリングされ、単
一ビットに量子化される。量子化雑音中のナルは、デル
タ・シグマ変調器21における雑音成形フィルタ中のトラ
ンスコンダクタンス増幅器の利得を設定することによっ
て、信号帯域において搬送波周波数Ｆc の近くに位置さ
れる。トランスコンダクタンス増幅器の利得は、デジタ
ルアナログ変換器（ＤＡＣ）25により供給されるバイア
ス電流によって設定される。デルタ・シグマ変調器21に
よって供給される雑音成形ナルは、デジタルアナログ変
換器25を制御することによって所望の信号帯域幅および
搬送波周波数Ｆc に応答してダイナミックに“同調”さ
れる。
【００１２】デルタ・シグマ変調器21に後続して、直列
・並列変換器22およびデジタルデシメーションフィルタ
23が接続されており、このデジタルデシメーションフィ
ルタ23はデルタ・シグマ変調器21の信号出力をデジタル
的に濾波する。このデシメーションフィルタ23はまた、
信号とデルタ・シグマ変調器21の特性とを整合するよう
に“同調”される。デシメーションフィルタ23は、デル
タ・シグマ変調器21の量子化雑音をバンド排除し、入力
信号のベースバンドの同位相および直角位相成分の非常
に正確な推定値を生成する。アナログ信号変換器20は信
号帯域幅に関する高度のオーバーサンプリングに依存し
ているため、サンプリング速度減少装置24がデシメーシ
ョンフィルタ23の一部分として設けられる２段の装置
で、デジタル的な濾波が非常に効率的に達成される。デ
シメーションフィルタ23は、バンド外雑音エイリアシン
グが出力信号対雑音比を劣化させないように十分にバン
ド排除をしなければならない。
【００１３】図３は、アナログ信号変換器20において使
用される直列・並列変換器22およびデシメーションフィ
ルタ23のアーキテクチャを示す。直列・並列変換器22お
よびデシメーションフィルタ23は、図３に示されている
ようにＮビットシフトレジスタ31と、複数の検索テーブ
ル32およびアドレス33とを使用する。デシメーションフ
ィルタ23は、デルタ・シグマ変調器21の出力が単一ビッ
トデータ流であることを利用する。デルタ・シグマ変調
器21の単一ビット直列出力流は、最初に直列・並列変換
器22によってＮビット並列ワードに変換され、それは検
索テーブル32をアドレス指定するために使用される。こ
れによって、有限インパルス応答特性（ＦＩＲ）バンド
パスフィルタがフレキシブルでプログラム可能に構成さ
れ、その一方で乗算を不要にする。Ｎは実際のメモリサ
イズに対して大き過ぎる傾向があるため、検索テーブル
32はいくつかの部分的な和に分解されてもよい（全体的
なメモリサイズを減少させるように多数の検索テーブル
32a,…32n によって行なわれる）。このようにして、フ
ィルタの複雑さが軽減され、多くの構成のようなフィル
タ係数Ｗn の厳密な量子化あるいは値の制限を回避でき
るようになる。
【００１４】デシメーションフィルタ23の出力サンプリ
ング時間は、メモリ検索間において入力シフトレジスタ
31を通って伝搬することを許された入力サンプルの数に
よって決定される。交互の出力サンプル間の時間間隔を
搬送波周期の１／４の奇数倍に設定した場合、デシメー
ションフィルタ23の偶数出力サンプルは、入力信号の同
位相成分と考えてよく、また奇数の出力サンプルは直角
位相成分と考えてよい。これらのサンプルは、入力信号
の同位相および直角位相成分を表しているが、それらを
結合して複素サンプルにすることはできない。これは、
それらが異なったサンプリング時間で採取されているた
めである。この間隔のために、デシメーションフィルタ
23は、不均一な間隔のデータ（すなわち、ｘ(0),ｘ(T),
ｘ(4T),ｘ(5T), ｘ(8T), ｘ(9T)…）を生成することを
要求されることがある。この不均一であるが規則的な間
隔は、デシメーションフィルタ23により容易に生成され
る。“偶数”および“奇数”データ流を生成するための
簡単な構造は、２つの別個のデータ流（ｘ(0),ｘ(4T),
ｘ(8T)…）および（ｘ(1),ｘ(5T), ｘ(9T)…）を生成す
る２個のデシメーションフィルタ23を使用することであ
る。
【００１５】さらに、残りの問題は、デシメーションフ
ィルタ23の出力を採取し、同位相および直角位相サンプ
ル対を生成することである。これは、同位相および直角
位相ビデオフィルタ27,28 によって実現され、これらの
フィルタ27,28 はまた通過帯域成形および付加的な雑音
排除を行い、さらにサンプリング速度減少（デシメーシ
ョン）をすることを可能にする。サンプル間の時間間隔
が上記の要求を満たさなかった場合、同位相および直角
位相ビデオフィルタ27,28 は、複素数係数を有すること
となり、同位相および直角位相サンプルを形成するよう
にフィルタ27,28 の出力が結合される。
【００１６】図４のａは、アナログ信号変換器20におい
て使用される同位相および直角位相ビデオフィルタ27,2
8 のアーキテクチャを示し、図４のｂは、同位相および
直角位相ビデオフィルタ27,28 において使用される同位
相および直角位相乗算器・累算器バンク50を示す。同位
相および直角位相ビデオフィルタ27,28 の特有の構造
は、演算動作の速度を一定に維持しながら可変帯域幅お
よびデシメーション率（Ｄ）をサポートする。フィルタ
27,28 は、乗算器・累算器バンク42,43,44,45 と名付け
られた複数のフィルタを使用して構成されており、これ
らのバンク42,43,44,45 は第１および第２の加算器46a,
46b に選択的に結合される。同位相および直角位相ビデ
オフィルタ27,28 は、複素数係数をサポートする実数お
よび虚数部分をそれぞれ有している。偶数および奇数サ
ンプルは、マルチプレクサ41によってそれぞれ同位相実
数および虚数乗算器・累算器バンク42,43 ならびに直角
位相実数および虚数乗算器・累算器バンク44,45 に送ら
れる。
【００１７】入力信号帯域幅が最大のとき、同位相およ
び直角位相ビデオフィルタ27,28 の出力サンプリング速
度は、入力サンプリング速度に等しく、この構造によっ
てＬタップ有限インパルス応答特性（ＦＩＲ）フィルタ
が実現される。入力信号の帯域幅が減少するにつれて、
比例的に狭い同位相および直角位相ビデオフィルタ27,2
8 および、したがって長いインパルス応答特性を要求し
て出力サンプリング速度を減速することが望ましい。図
４のａおよびｂに示されているフィルタ構造は、付加的
な係数記憶装置を単に追加することによりこれをサポー
トする。ＬタップＦＩＲフィルタを最大速度で実現する
所定の乗算器・累算器バンク42,43,44,45 に対して、実
現される可能性のあるインパルス応答特性の長さはＤＬ
に等しく、ここでＤはデシメーション率である。
【００１８】図４のｂを参照すると、各乗算器・累算器
バンク42,43,44,45 は、乗算器51と、この乗算器51に結
合された係数メモリ52と、乗算器51の出力に結合された
加算器53と、この加算器53の出力に結合された遅延素子
54とを含む複数（Ｌ個）の乗算器・累算器（ＭＡＣ）50
a-50L から構成されている。第１のチャンネル50a の遅
延素子54の出力は、加算器53に対する入力値として使用
される。スイッチ55は、先行する処理チャンネル（たと
えば 50a）の遅延素子54の出力とその特定の処理チャン
ネル（たとえば 50b）の遅延素子の出力との間に選択的
に結合され、残りの各処理チャンネル50c-50L について
も同様に結合されている。
【００１９】フィルタ27,28 の基本的な動作では、各乗
算器・累算器バンク42,43,44,45 が、先行する乗算器・
累算器（たとえば、前の処理チャンネル50a ）の出力
を、加重された（乗算器51および係数メモリ52を使用し
て係数と乗算された）Ｄ個のサンプルと累算し、それか
ら加算器53において形成された部分的な和を次の乗算器
・累算器段（たとえば、後続する処理チャンネル50b ）
に送る。ＤＬ個のサンプルは、Ｌ個の乗算器・累算器
（処理チャンネル50a-50L ）全てを通過した後、加重お
よび合計されており、アナログ信号変換器20から出力さ
れる。
【００２０】フィルタ23,27,28は、デルタ・シグマ変調
器21と共に、変化する搬送波周波数および信号帯域幅に
応答するようにダイナミックにプログラムされてもよ
い。動作において、アナログ信号変換器20は、デルタ・
シグマ変調器21の雑音成形ナルを搬送波周波数Ｆc を中
心として配置するようにデジタルアナログ変換器25に命
令することによってプログラムされる。ナル間隔は、最
終的なデジタル出力の信号対雑音比を最大にするように
設定される。デシメーションフィルタ23のサンプリング
時間が直角位相の搬送波をサンプリングするように設定
され、かつその係数が搬送波周波数Ｆc でバンドパスフ
ィルタを形成するようにプログラムされるように、直列
・並列変換器22におけるサンプリング間隔が定められ
る。
【００２１】デシメーションフィルタ23の係数は、同位
相および直角位相ビデオフィルタ27,28 によって行われ
る付加的な雑音排除を利用してデルタ・シグマ変調器21
のエイリアシングされた量子化雑音を最小にするように
選択される。同位相および直角位相ビデオフィルタ27,2
8 の係数は、デシメートされた搬送波周波数でバンドパ
スフィルタを形成するようにプログラムされている。こ
の同位相および直角位相ビデオフィルタ27,28 の係数
は、所望の同位相応答特性を実現し、同位相および直角
位相近似値の映像を制御し、多チャンネル用途における
受信機応答特性を等しくし、量子化雑音抑制するように
選択される。一般に、アナログ信号変換器20は、あるオ
フセット周波数を有する同位相および直角位相サンプル
を生成し、このオフセット周波数は後続する処理によっ
て容易に除去できる。
【００２２】アナログ信号変換器20に対する制御装置26
は、位相間および位相内制御と呼ばれる２つの制御レベ
ルを実行する。位相間制御は、位相（すなわち、１組の
送信されたパルス）に対して一定に維持されるフィルタ
係数およびパラメータ（すなわち、デシメーション率
Ｄ）を供給する。位相内制御は、各パルス繰返し間隔
（ＰＲＩ）に対して使用される１組のパラメータを生成
し、これらのパラメータがどのようなレーダモードの要
求でも満たすように各パルス繰返し間隔を変更すること
ができる。これらのパラメータは、図４のａおよびｂを
参照して引用される“保持されているサンプルの数”、
“保持されないサンプルの数”および“サンプル微細調
節”を含んでいる。
【００２３】図５は、図４のａおよびｂを参照して説明
されたデシメーション率Ｄ、パルス繰返し間隔（ＰＲ
Ｉ）、“保持されているサンプルの数”、“保持されな
いサンプルの数”および“サンプル微細調節”を示す出
力サンプルのタイムチャートを示す。
【００２４】同位相および直角位相ビデオフィルタ27,2
8 は連続して動作するので、パラメータである保持され
ているサンプルの数および保持されないサンプルの数
は、所望のデータだけに出力を制限するように出力デー
タのゲーティングを制御する。パラメータ“サンプル微
細調節”は、パルス繰返し間隔がサンプリング期間の倍
数ＤＴでない場合にサンプリングを調節するために使用
される。ここで、Ｄは同位相および直角位相ビデオフィ
ルタ27,28 のデシメーション率であり、Ｔは同位相およ
び直角位相ビデオフィルタ27,28 への基本的な入力速度
である。これは、ビデオフィルタ27,28 の出力がパルス
繰返し間隔と整列された状態のままであることを確実に
するために必要とされる。したがって、パルス繰返し間
隔ごとに、ビデオフィルタ27,28 の形成の始まりは、デ
ータを整列させるように機能するサンプリング微細調節
によって遅延される。この遅延は、ある乗算器・累算器
（処理チャンネル50）から次の乗算器・累算器（処理チ
ャンネル50）へのデータの転送を漸次的に遅延し、フィ
ルタ係数メモリ52のアドレシングを適切に調節すること
によって実施される。これは、サンプリング微細調節が
発生したときに、データの損失を防止するような方法で
行なわれる。
【００２５】以上、プログラム可能なデルタ・シグマア
ナログ信号変換器を開示してきた。説明された実施形態
は、本発明の原理の適用を表す多数の特定の実施形態の
いくつかの単なる一例に過ぎないことが理解されるであ
ろう。当業者は、本発明の技術的範囲を逸脱することな
くその他種々の構造を容易に考案できることが明らかで
ある。
【図面の簡単な説明】
【図１】同位相および直角位相サンプルを生成する従来
技術のプロセッサを示す概略ブロック図。
【図２】本発明の原理によるアナログ信号変換器を示す
ブロック図。
【図３】図２のアナログ信号変換器において使用される
直列・並列変換器およびデシメーションフィルタアーキ
テクチャを示す概略図。
【図４】図２のアナログ信号変換器において使用される
Ｉ／Ｑビデオフィルタのアーキテクチャ、およびこのＩ
およびＱビデオフィルタにおいて使用されるＩ／Ｑ乗算
累算器バンクを示す概略図。
【図５】図４を理解するのに有効な出力サンプルのタイ
ミング図。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョセフ・エフ・ジェンセン アメリカ合衆国、カリフォルニア州 90265、マリブ、シーブリーズ 2977 (72)発明者 ゴーパル・ラグハバン アメリカ合衆国、カリフォルニア州 91306、カノガ・パーク、インゴマー・ ストリート 20407 審査官 石井 研一 (56)参考文献 特開 平７−15340（ＪＰ，Ａ) 特開 平３−201716（ＪＰ，Ａ) 特開 平６−252769（ＪＰ，Ａ) 特開 平７−312555（ＪＰ，Ａ) 特開2000−49538（ＪＰ，Ａ) 特開2000−114972（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 3/02 H03H 17/00 621 H03M 1/66

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】 搬送波周波数において帯域制限された信
    号を含む入力信号をサンプリングし、単一ビットに量子
    化するオーバーサンプリングデルタ・シグマ変調器と、 前記デルタ・シグマ変調器に結合された直列・並列変換
    器と、 前記デルタ・シグマ変調器の信号出力をデジタル的に濾
    波し、入力信号の同位相および直角位相成分のベースバ
    ンドの推定値を生成するデジタルデシメーションフィル
    タと、 前記デシメーションフィルタの出力を処理して、アナロ
    グ信号変換器から出力された同位相および直角位相サン
    プルを生成する同位相および直角位相ビデオフィルタ
    と、 前記デジタルデシメーションフィルタに結合された複数
    のデジタル・アナログ変換器と、 前記デルタ・シグマ変調器の雑音成形ナルを搬送波周波
    数を中心として位置させるために複数のデジタル・アナ
    ログ変換器に結合され、アナログ信号変換器のデジタル
    出力の信号対雑音比を最大にするようにナル間の間隔を
    設定しそのサンプリング時間を設定して直角位相の搬送
    波をサンプリングするために直列・並列変換器に結合さ
    れ、また、その係数をプログラムして搬送波周波数でバ
    ンドパスフィルタを形成するためにデシメーションフィ
    ルタに結合され、さらにその係数をプログラムしてデシ
    メートされた搬送波周波数でバンドパスフィルタを形成
    するために同位相および直角位相ビデオフィルタに結合
    されている制御装置とを具備していることを特徴とする
    プログラム可能なデルタ・シグマアナログ信号変換器。
  2. 【請求項２】 デシメーションフィルタの係数は、デル
    タ・シグマ変調器ののエイリアシングされた量子化雑音
    を最小にするように選択されている請求項１記載のアナ
    ログ信号変換器。
  3. 【請求項３】 同位相および直角位相のビデオフィルタ
    の係数は、所望の帯域内応答特性を生じさせ、同位相お
    よび直角位相近似値のイメージを制御し、量子化雑音を
    抑制するように選択される請求項１記載のアナログ信号
    変換器。
  4. 【請求項４】 同位相および直角位相ビデオフィルタは
    それぞれ、 乗算器と、乗算器に結合された係数メモリと、乗算器の
    出力に結合された加算器と、加算器の出力に結合された
    遅延素子と、先行する処理チャンネルの遅延素子の出力
    とその処理チャンネルの加算器の出力とを選択的に結合
    するスイッチとを含む複数の処理チャンネルをそれぞれ
    含んでいる同位相実数、同位相虚数、直角位相実数およ
    び直角位相虚数乗算器・累算器バンクと、 同位相実数および直角位相虚数乗算器・累算器バンクに
    結合され、同位相デジタルビデオ信号を出力する第１の
    加算器と、 直角位相実数および同位相虚数乗算器・累算器バンクに
    結合され、直角位相デジタルビデオ信号を出力する第２
    の加算器とを具備していることを特徴とする請求項１記
    載のアナログ信号変換器。
  5. 【請求項５】 制御装置は、フィルタ係数および一定に
    保持されるデシメーション率とによって特徴付けられる
    位相間制御を行い、位相内制御は、各パルス反復インタ
    ーバルに対して変化することのできる１組のパラメータ
    によって特徴付けられている請求項１記載のアナログ信
    号変換器。
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