JP3321119B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP3321119B2 JP3321119B2 JP23468299A JP23468299A JP3321119B2 JP 3321119 B2 JP3321119 B2 JP 3321119B2 JP 23468299 A JP23468299 A JP 23468299A JP 23468299 A JP23468299 A JP 23468299A JP 3321119 B2 JP3321119 B2 JP 3321119B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- interface
- channel
- drain
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Thin Film Transistor (AREA)
Description
【０００１】
【発明が属する技術分野】本発明は、絶縁ゲート型電界
効果半導体装置の構造とその作製方法に関する。
効果半導体装置の構造とその作製方法に関する。
【０００２】
【従来の技術】従来より薄膜半導体、特に薄膜珪素半導
体を用いた絶縁ゲート型電界効果半導体装置が知られて
いる。この装置は薄膜トランジスタやＴＦＴ（以下総称
してＴＦＴと記す）と称され、アクティブ型の液晶表示
装置やその他集積回路に利用されている。
体を用いた絶縁ゲート型電界効果半導体装置が知られて
いる。この装置は薄膜トランジスタやＴＦＴ（以下総称
してＴＦＴと記す）と称され、アクティブ型の液晶表示
装置やその他集積回路に利用されている。
【０００３】液晶表示装置の画素電極のスイッチング素
子や周辺ドライバー回路に用いられるＴＦＴの代表的な
構造を図２に示す。図２において（Ａ）は断面図を示
し、（Ｂ）は（Ａ）におけるＡ−Ａ’で切られる断面を
上方から見た図を示す。
子や周辺ドライバー回路に用いられるＴＦＴの代表的な
構造を図２に示す。図２において（Ａ）は断面図を示
し、（Ｂ）は（Ａ）におけるＡ−Ａ’で切られる断面を
上方から見た図を示す。
【０００４】（Ａ）において、２０１がガラス基板であ
る。２０２はガラス基板上に形成された下地の酸化珪素
膜である。この酸化珪素膜は、その上に形成される珪素
膜へのガラス基板からの不純物の拡散や珪素膜への不要
な応力が加わることを低減させるためのものである。
る。２０２はガラス基板上に形成された下地の酸化珪素
膜である。この酸化珪素膜は、その上に形成される珪素
膜へのガラス基板からの不純物の拡散や珪素膜への不要
な応力が加わることを低減させるためのものである。
【０００５】下地膜２０２上には、ソース／ドレイン領
域２０３、ドレイン／ソース領域２０５、チャネル形成
領域２０４で構成される活性層が設けられている。図２
（Ａ）においては、２０３、２０４、２０５で示される
島状の領域が活性層である。この活性層は、非晶質珪素
膜や結晶性を有する珪素膜（一般に多結晶や微結晶、ポ
リシリコンと称される）で構成される。
域２０３、ドレイン／ソース領域２０５、チャネル形成
領域２０４で構成される活性層が設けられている。図２
（Ａ）においては、２０３、２０４、２０５で示される
島状の領域が活性層である。この活性層は、非晶質珪素
膜や結晶性を有する珪素膜（一般に多結晶や微結晶、ポ
リシリコンと称される）で構成される。
【０００６】ソース／ドレイン領域２０３とドレイン／
ソース領域２０５とは一導電型を有している。またチャ
ネル形成領域２０４は基本的に真正（Ｉ型）である。ま
た２０６は、それぞれの領域の境界である界面を示す。
このソース／ドレイン領域２０３とドレイン／ソース領
域２０５とは、ゲート電極２０８をマスクとして一導電
型を付与する不純物をイオン注入法等によってドーピン
グすることによって形成される。
ソース領域２０５とは一導電型を有している。またチャ
ネル形成領域２０４は基本的に真正（Ｉ型）である。ま
た２０６は、それぞれの領域の境界である界面を示す。
このソース／ドレイン領域２０３とドレイン／ソース領
域２０５とは、ゲート電極２０８をマスクとして一導電
型を付与する不純物をイオン注入法等によってドーピン
グすることによって形成される。
【０００７】活性層上には、ゲート絶縁膜として機能す
る酸化珪素膜２０７が形成されている。そしてゲート絶
縁膜上にはゲート電極２０８が形成されている。さらに
層間絶縁膜２０９とソース／ドレイン電極２１０、ドレ
イン／ソース電極２１１とが形成されている。
る酸化珪素膜２０７が形成されている。そしてゲート絶
縁膜上にはゲート電極２０８が形成されている。さらに
層間絶縁膜２０９とソース／ドレイン電極２１０、ドレ
イン／ソース電極２１１とが形成されている。
【０００８】（Ｂ）に示されるのは、活性層を上面から
見た図面であるが、ソース／ドレイン領域２０３とチャ
ネル形成領域２０４との界面、さらにはドレイン／ソー
ス領域２０５とチャネル形成領域との界面である２０６
は直線状に形成されている。
見た図面であるが、ソース／ドレイン領域２０３とチャ
ネル形成領域２０４との界面、さらにはドレイン／ソー
ス領域２０５とチャネル形成領域との界面である２０６
は直線状に形成されている。
【０００９】図２に示されるようなＴＦＴは、厚さ１０
００〜数千Åの薄膜半導体を用いているため、ソース・
ドレイン間に流せる電流の量に制限がある。従って、大
きな電流を流そうとする場合、２１４で示される活性層
の幅を大きくする必要がある。
００〜数千Åの薄膜半導体を用いているため、ソース・
ドレイン間に流せる電流の量に制限がある。従って、大
きな電流を流そうとする場合、２１４で示される活性層
の幅を大きくする必要がある。
【００１０】特に液晶表示装置の周辺ドライバー回路
（マトリックス状に形成された多数の画素電極を駆動す
る回路）をＴＦＴを用いて構成しようとする場合、大電
流を流す構成が必要とされる。このため、図２（Ｂ）の
２１３で示される２０μｍ程度のチャネル長に対して、
チャネル幅２１４（ここでは活性層の幅２１２と同じ）
を８０μｍあるいは１００μｍ程度とすることが必要と
される。
（マトリックス状に形成された多数の画素電極を駆動す
る回路）をＴＦＴを用いて構成しようとする場合、大電
流を流す構成が必要とされる。このため、図２（Ｂ）の
２１３で示される２０μｍ程度のチャネル長に対して、
チャネル幅２１４（ここでは活性層の幅２１２と同じ）
を８０μｍあるいは１００μｍ程度とすることが必要と
される。
【００１１】しかしながら、素子の大きさが制限されて
いる場合もあり、無闇にチャネル幅を大きくすることも
できないという問題がある。
いる場合もあり、無闇にチャネル幅を大きくすることも
できないという問題がある。
【００１２】
【発明が解決しようとする課題】本発明は、チャネル幅
を大きくすることなし、流せる電流量を大きくすること
のできる構成を提供することを課題とする。
を大きくすることなし、流せる電流量を大きくすること
のできる構成を提供することを課題とする。
【００１３】
【課題を解決するための手段】本発明は、チャネル形成
領域とソース領域との界面、さらにはチャネル形成領域
とドレイン領域との界面とがそれぞれ凹凸形状に構成さ
れていることを特徴とする。
領域とソース領域との界面、さらにはチャネル形成領域
とドレイン領域との界面とがそれぞれ凹凸形状に構成さ
れていることを特徴とする。
【００１４】凹凸形状としては、周期的な形状に形成す
る方法を採用することができる。この周期的な形状は、
所定の周期関数によって表現することができる。
る方法を採用することができる。この周期的な形状は、
所定の周期関数によって表現することができる。
【００１５】本発明を利用したＴＦＴの概略を１（Ａ）
に示す。図１（Ａ）は、図２（Ｂ）に対応するもので、
活性層を上面から見た概要を示す。図１（Ａ）におい
て、１１がソース／ドレイン領域、１３がドレイン／ソ
ース領域である。また１２がチャネル形成領域である。
図１（Ａ）において特徴とされるのは、ソース／ドレイ
ン領域１１とチャネル形成領域１２との界面１４と、ド
レイン／ソース領域１３とチャネル形成領域１２との界
面１５とが波状の凹凸形状となっている点である。
に示す。図１（Ａ）は、図２（Ｂ）に対応するもので、
活性層を上面から見た概要を示す。図１（Ａ）におい
て、１１がソース／ドレイン領域、１３がドレイン／ソ
ース領域である。また１２がチャネル形成領域である。
図１（Ａ）において特徴とされるのは、ソース／ドレイ
ン領域１１とチャネル形成領域１２との界面１４と、ド
レイン／ソース領域１３とチャネル形成領域１２との界
面１５とが波状の凹凸形状となっている点である。
【００１６】図１（Ａ）に示すような構造を実現するに
は、ゲート電極をマスクとしてイオン注入法によって自
己整合的にソース・ドレイン領域を形成する方法におい
て、ゲート電極の形状を１２で示されるような波型の凹
凸形状を有した形状とすればよい。勿論、ソース・ドレ
インに注入される一導電型を付与する不純物の拡散を考
慮する必要はある。
は、ゲート電極をマスクとしてイオン注入法によって自
己整合的にソース・ドレイン領域を形成する方法におい
て、ゲート電極の形状を１２で示されるような波型の凹
凸形状を有した形状とすればよい。勿論、ソース・ドレ
インに注入される一導電型を付与する不純物の拡散を考
慮する必要はある。
【００１７】また、イオン注入法ではなく、ドーピング
せんとする元素を含有した雰囲気中でのレーザー光の照
射による方法や、ドーピングせんとする元素を含有した
薄膜の成膜後にレーザー光を照射する方法でドーピング
を行なってもよい。これらの方法もゲート電極をマスク
として自己整合的に不純物添加を行なう方法である。
せんとする元素を含有した雰囲気中でのレーザー光の照
射による方法や、ドーピングせんとする元素を含有した
薄膜の成膜後にレーザー光を照射する方法でドーピング
を行なってもよい。これらの方法もゲート電極をマスク
として自己整合的に不純物添加を行なう方法である。
【００１８】ここで、界面１５の波状の凹凸形状と界面
１４の波状の凹凸形状とはその位相関係が概略同相とな
っている。即ち、一方が凸部を有する際、それに対応す
る他方の部分は凹部を有している。従って、１６で示さ
れる界面間の距離は、概略一定となっている。
１４の波状の凹凸形状とはその位相関係が概略同相とな
っている。即ち、一方が凸部を有する際、それに対応す
る他方の部分は凹部を有している。従って、１６で示さ
れる界面間の距離は、概略一定となっている。
【００１９】ここで、２つの波状の形状の界面１４と１
５とを同位相とすることで、その効果を最大とすること
ができる。一方、界面１４と１５とを逆位相とすると、
その効果が最小となることが判明している。
５とを同位相とすることで、その効果を最大とすること
ができる。一方、界面１４と１５とを逆位相とすると、
その効果が最小となることが判明している。
【００２０】ここでは１４、１５で示される界面を波状
の形状とする形状を示したが、三角形状と異なる形状の
組み合わせとしてもよい。また、チャネル形成領域とソ
ース領域との界面、チャケル形成領域とドレイン領域と
の界面、のいずれか一方のみに本発明を利用する構成も
考えられる。勿論、両方に採用した方が大きな効果を得
ることができる。
の形状とする形状を示したが、三角形状と異なる形状の
組み合わせとしてもよい。また、チャネル形成領域とソ
ース領域との界面、チャケル形成領域とドレイン領域と
の界面、のいずれか一方のみに本発明を利用する構成も
考えられる。勿論、両方に採用した方が大きな効果を得
ることができる。
【００２１】また、オフセットゲート領域やＬＤＤのよ
うなライトドープ領域や真性領域がチャネル形成領域と
ソースおよび／またはドレイン領域との境界またはその
近傍に存在している場合でも、チャネル形成領域とそれ
らの領域との界面に本発明を利用することができる。こ
の場合、オフセット領域やライトドープ領域とソースお
よび／またはドレイン領域との界面にも本発明を適用す
ることができる。
うなライトドープ領域や真性領域がチャネル形成領域と
ソースおよび／またはドレイン領域との境界またはその
近傍に存在している場合でも、チャネル形成領域とそれ
らの領域との界面に本発明を利用することができる。こ
の場合、オフセット領域やライトドープ領域とソースお
よび／またはドレイン領域との界面にも本発明を適用す
ることができる。
【００２２】一般にＬＤＤ構造やオフセットゲート構造
を採ることによって、ＯＦＦ電流の絶対値を低減させる
ことができるが、ＯＮ電流や移動度も同時に低下する。
そこで、本発明の構成を併用することで、ＯＮ電流の低
下を補うことができる。この場合、ＯＮ電流の低下がな
く、ＯＦＦ電流のみを低下させた構成を実現できる。
を採ることによって、ＯＦＦ電流の絶対値を低減させる
ことができるが、ＯＮ電流や移動度も同時に低下する。
そこで、本発明の構成を併用することで、ＯＮ電流の低
下を補うことができる。この場合、ＯＮ電流の低下がな
く、ＯＦＦ電流のみを低下させた構成を実現できる。
【００２３】
【作用】チャネル領域とソース／ドレイン領域との界面
を凹凸形状とすることによって、ソース・ドレイン間に
流れるＯＮ電流を多くすることができる。特に２つの界
面を同位相の周期的な凹凸形状とすることによって、単
に平坦な界面とした場合に比較して最大で１．５倍の電
流を流すことのできる構成を実現できる。またこのこと
により、移動度の向上を得ることができる。
を凹凸形状とすることによって、ソース・ドレイン間に
流れるＯＮ電流を多くすることができる。特に２つの界
面を同位相の周期的な凹凸形状とすることによって、単
に平坦な界面とした場合に比較して最大で１．５倍の電
流を流すことのできる構成を実現できる。またこのこと
により、移動度の向上を得ることができる。
【００２４】またＯＮ電流を大きくすることで、ＯＮ／
ＯＦＦ比を大きくすることができ、ＯＮ／ＯＦＦ比の大
きな装置を得ることができる。
ＯＦＦ比を大きくすることができ、ＯＮ／ＯＦＦ比の大
きな装置を得ることができる。
【００２５】
【実施例】〔実施例１〕本実施例の作製工程を図３に示
す。また概略の構成を示す上面図を図１に示す。本実施
例においては、ガラス基板上にＴＦＴを形成する構成を
示すが、基板としては他の絶縁物や珪素基板等の半導体
基板を用いるのでもよい。
す。また概略の構成を示す上面図を図１に示す。本実施
例においては、ガラス基板上にＴＦＴを形成する構成を
示すが、基板としては他の絶縁物や珪素基板等の半導体
基板を用いるのでもよい。
【００２６】以下に作製工程を示す。まず、図３（Ａ）
に示すように基板（コーニング７０５９）３０１上にス
パッタリング法によって厚さ２０００Åの酸化珪素の下
地膜３０２を形成する。
に示すように基板（コーニング７０５９）３０１上にス
パッタリング法によって厚さ２０００Åの酸化珪素の下
地膜３０２を形成する。
【００２７】次に、プラズマＣＶＤ法によって、１００
０Åの真性（Ｉ型）の非晶質珪素膜を成膜する。そし
て、ＫｒＦエキシマレーザー（波長２４８ｎｍ、パルス
幅２０ｎｓｅｃ）の照射による非晶質珪素膜の結晶化を
行う。結晶化の手段は、加熱によるものでもよい。また
結晶化を行なわずに非晶質珪素膜のままでもよい。そし
て珪素膜をパターニングして、島状の珪素膜（ＴＦＴの
活性層）３０３を形成する。（図３（Ａ））
０Åの真性（Ｉ型）の非晶質珪素膜を成膜する。そし
て、ＫｒＦエキシマレーザー（波長２４８ｎｍ、パルス
幅２０ｎｓｅｃ）の照射による非晶質珪素膜の結晶化を
行う。結晶化の手段は、加熱によるものでもよい。また
結晶化を行なわずに非晶質珪素膜のままでもよい。そし
て珪素膜をパターニングして、島状の珪素膜（ＴＦＴの
活性層）３０３を形成する。（図３（Ａ））
【００２８】次にゲート絶縁膜となる酸化珪素膜３０４
を１０００Åの厚さに形成する。ここではスパッタ法を
用いて酸化珪素膜３０４を形成する。（図５（Ｂ））
を１０００Åの厚さに形成する。ここではスパッタ法を
用いて酸化珪素膜３０４を形成する。（図５（Ｂ））
【００２９】引き続いて、減圧ＣＶＤ法によって、０．
１％の燐が添加された厚さ６０００Åの多結晶珪素膜を
成膜する。そして、この珪素膜をパターニングして、ゲ
ート電極３０５を形成する。この際、マスクパターンと
して、図１（Ａ）の１２で示されるような波状の形状に
形成されたものを用いる。
１％の燐が添加された厚さ６０００Åの多結晶珪素膜を
成膜する。そして、この珪素膜をパターニングして、ゲ
ート電極３０５を形成する。この際、マスクパターンと
して、図１（Ａ）の１２で示されるような波状の形状に
形成されたものを用いる。
【００３０】このマスクパターンによって形成されるパ
ターンは、図１（Ｂ）に示すように概略半径ｒ＝４μｍ
で示される半円によって構成される波状の凹凸形状とな
る。また、１６で示されるチャネル長に対応する長さ
は、約８μｍであり、チャネル幅１７は３０μｍであ
る。
ターンは、図１（Ｂ）に示すように概略半径ｒ＝４μｍ
で示される半円によって構成される波状の凹凸形状とな
る。また、１６で示されるチャネル長に対応する長さ
は、約８μｍであり、チャネル幅１７は３０μｍであ
る。
【００３１】こうしてその対向する一対の側面が波状の
形状に形成されたゲート電極３０５が形成される。ここ
では、一導電形を有する珪素よりなるゲート電極を用い
る例を示したが、アルミニウム等の他の材料を用いたゲ
ート電極としてもよい。
形状に形成されたゲート電極３０５が形成される。ここ
では、一導電形を有する珪素よりなるゲート電極を用い
る例を示したが、アルミニウム等の他の材料を用いたゲ
ート電極としてもよい。
【００３２】そしてゲート電極３０５をマスクとして、
Ｎ導電型を付与する不純物（ここでは燐）をイオン注入
法によってドーピングする。ここでは、ドーピングガス
として、フォスフィン（ＰＨ3 ）を用い、８０ｋＶとす
る。ドーズ量は５×１０15ｃｍ-2とする。この結果、Ｎ
型の不純物領域１１と１３が形成される。これらの領域
は、図１（Ａ）に示されるソースまたはドレイン領域１
１と１３とになる。また同時に自己整合的にチャネル形
成領域１２が形成される。（図３（Ｃ））
Ｎ導電型を付与する不純物（ここでは燐）をイオン注入
法によってドーピングする。ここでは、ドーピングガス
として、フォスフィン（ＰＨ3 ）を用い、８０ｋＶとす
る。ドーズ量は５×１０15ｃｍ-2とする。この結果、Ｎ
型の不純物領域１１と１３が形成される。これらの領域
は、図１（Ａ）に示されるソースまたはドレイン領域１
１と１３とになる。また同時に自己整合的にチャネル形
成領域１２が形成される。（図３（Ｃ））
【００３３】その後、レーザー光の照射によってアニー
ル行う。レーザー光としては、ＫｒＦエキシマレーザー
（波長２４８ｎｍ、パルス幅２０ｎｓｅｃ）を用いる。
このレーザー光の照射時に基板を２００〜４５０℃程度
に加熱することは、効果的である。
ル行う。レーザー光としては、ＫｒＦエキシマレーザー
（波長２４８ｎｍ、パルス幅２０ｎｓｅｃ）を用いる。
このレーザー光の照射時に基板を２００〜４５０℃程度
に加熱することは、効果的である。
【００３４】続いて、厚さ６０００Åの酸化珪素膜３０
８を層間絶縁膜としてプラズマＣＶＤ法によって形成す
る。さらにコンタクトホールを形成して、アルミニウム
による電極・配線３０９、３１０を形成する。最後に、
１気圧の水素雰囲気で３３０℃、３０分のアニールを行
い、ＴＦＴを完成させる。（図５（Ｄ））
８を層間絶縁膜としてプラズマＣＶＤ法によって形成す
る。さらにコンタクトホールを形成して、アルミニウム
による電極・配線３０９、３１０を形成する。最後に、
１気圧の水素雰囲気で３３０℃、３０分のアニールを行
い、ＴＦＴを完成させる。（図５（Ｄ））
【００３５】本実施例において作製したＴＦＴは、同じ
寸法および構造で、図１に示すような構造ではなく、図
２（Ｂ）で示すような従来の構造を採った場合のＴＦＴ
に比較して、同じ条件においてＯＮ電流が約１．５倍多
く流れ、移動度もそれに対応して大きくなることが確か
められている。
寸法および構造で、図１に示すような構造ではなく、図
２（Ｂ）で示すような従来の構造を採った場合のＴＦＴ
に比較して、同じ条件においてＯＮ電流が約１．５倍多
く流れ、移動度もそれに対応して大きくなることが確か
められている。
【００３６】このＯＮ電流を従来の構造より多く流せる
ことを示す実験データを図４（Ａ）に示す。図４（Ａ）
には、白丸印で示される図２（Ｂ）に示すような従来の
ＴＦＴ(strate gate) の場合の特性と、黒丸印で示され
る本実施例のＴＦＴ(wave gate) の特性従来のＴＦＴ(s
trate gate) の場合の特性とを示す。なお両者のＴＦＴ
の寸法や作製条件はそのソース−チャネル界面、ドレイ
ン−チャネル界面の形状を除いて同一である。
ことを示す実験データを図４（Ａ）に示す。図４（Ａ）
には、白丸印で示される図２（Ｂ）に示すような従来の
ＴＦＴ(strate gate) の場合の特性と、黒丸印で示され
る本実施例のＴＦＴ(wave gate) の特性従来のＴＦＴ(s
trate gate) の場合の特性とを示す。なお両者のＴＦＴ
の寸法や作製条件はそのソース−チャネル界面、ドレイ
ン−チャネル界面の形状を除いて同一である。
【００３７】図４（Ａ）を見れば明らかように、黒丸印
でその特性が示される本実施例の構成を採用することに
よって、ＯＮ電流を約１．５倍大きくできることが分か
る。
でその特性が示される本実施例の構成を採用することに
よって、ＯＮ電流を約１．５倍大きくできることが分か
る。
【００３８】図４（Ｂ）に示すには、図４（Ａ）に示す
データにおけるゲート電圧(Gate voltage)がマイナス側
の特性を拡大したものである。この図４（Ｂ）はＴＦＴ
のＯＦＦ電流特性を示したものであるといえる。図４
（Ｂ）から明らかなように、ＯＦＦ電流特性は、従来の
構造のもとほとんど変わらない。このように、本実施例
の構成を採用することによって、ＯＮ／ＯＦＦ比を大き
くできる。
データにおけるゲート電圧(Gate voltage)がマイナス側
の特性を拡大したものである。この図４（Ｂ）はＴＦＴ
のＯＦＦ電流特性を示したものであるといえる。図４
（Ｂ）から明らかなように、ＯＦＦ電流特性は、従来の
構造のもとほとんど変わらない。このように、本実施例
の構成を採用することによって、ＯＮ／ＯＦＦ比を大き
くできる。
【００３９】従来のＯＦＦ電流の低減方法であるＬＤＤ
領域やオフセットゲート領域を設ける方法においては、
ＯＮ電流の低下を必ず伴うものであったのに対し、本実
施例の場合は、図４に示すようにＯＮ電流のみを増大さ
せ、そのことによって、大きなＯＮ／ＯＦＦ比を得るこ
とができる。これはＬＤＤ領域やオフセットゲート領域
を設ける方法に比較して顕著な特徴である。
領域やオフセットゲート領域を設ける方法においては、
ＯＮ電流の低下を必ず伴うものであったのに対し、本実
施例の場合は、図４に示すようにＯＮ電流のみを増大さ
せ、そのことによって、大きなＯＮ／ＯＦＦ比を得るこ
とができる。これはＬＤＤ領域やオフセットゲート領域
を設ける方法に比較して顕著な特徴である。
【００４０】また、図１に示す２つの波状の形状の界面
の位相を逆相とした場合、その効果がほとんど見られな
いことも確認されている。従って、２つの界面を周期的
な凹凸形状とした場合、その位相関係は、逆相ではな
く、同相に近い方が好ましい。
の位相を逆相とした場合、その効果がほとんど見られな
いことも確認されている。従って、２つの界面を周期的
な凹凸形状とした場合、その位相関係は、逆相ではな
く、同相に近い方が好ましい。
【００４１】〔実施例２〕本実施例では、図１の１４と
１５で示される界面の形状について示す。また本実施例
に示す数々の実施形態は、実施例１に示す作製工程にお
いて、ゲート電極３０３を作製する際のマスクを選択す
ることで実現することができる。
１５で示される界面の形状について示す。また本実施例
に示す数々の実施形態は、実施例１に示す作製工程にお
いて、ゲート電極３０３を作製する際のマスクを選択す
ることで実現することができる。
【００４２】本実施例においては、それぞれの界面は同
じ周期的な形状を有し、その位相を同位相とした場合を
示す。
じ周期的な形状を有し、その位相を同位相とした場合を
示す。
【００４３】図５（Ａ）に示すのは、図１の１４、１５
で示される界面の形状を三角形の形状とした例である。
また図５（Ｂ）に示すのは、大小の三角形状の凹凸が周
期的に設けられた構造を有する例である。また図５
（Ｄ）に示すのは、それぞれの界面の形状を周期的な緩
やかなカーブによって構成した例である。
で示される界面の形状を三角形の形状とした例である。
また図５（Ｂ）に示すのは、大小の三角形状の凹凸が周
期的に設けられた構造を有する例である。また図５
（Ｄ）に示すのは、それぞれの界面の形状を周期的な緩
やかなカーブによって構成した例である。
【００４４】図５に示した例では、それぞれの界面の形
状を周期的なものとし、その位相を同位相とした例を示
したが、必ずしも同位相とする必要はない。しかしなが
ら、同位相とした場合にもっとも顕著な効果を得ること
ができる。また、その形状も完全な周囲的なものとする
必要はない。また、２つの界面は同一なものとしなくて
もよいが、極端に形状の異なるものより、その形状は同
一なものの方が好ましい。
状を周期的なものとし、その位相を同位相とした例を示
したが、必ずしも同位相とする必要はない。しかしなが
ら、同位相とした場合にもっとも顕著な効果を得ること
ができる。また、その形状も完全な周囲的なものとする
必要はない。また、２つの界面は同一なものとしなくて
もよいが、極端に形状の異なるものより、その形状は同
一なものの方が好ましい。
【００４５】また、周期的な構造は、なるべく多数繰り
返される構造とすることが好ましい。これは突出した部
分の抵抗の影響を低減するためである。
返される構造とすることが好ましい。これは突出した部
分の抵抗の影響を低減するためである。
【００４６】〔実施例３〕本実施例は、チャネル−ドレ
イン間の界面における電流密度を下げ、ＯＮ／ＯＦＦ比
の大きいＴＦＴを得る構成に関する。
イン間の界面における電流密度を下げ、ＯＮ／ＯＦＦ比
の大きいＴＦＴを得る構成に関する。
【００４７】ＴＦＴのＯＦＦ電流を下げる構成として
は、ＬＤＤ（ライト・ドープ・ドレイン）構造やオフセ
ット構造が知られている。これらの構造は、チャネルと
ドレインとの界面における電界の強さを緩和させ、さら
に最大電界が存在する領域をゲート領域より外側に位置
させることにより、ホットキャリアの発生を抑えるため
のものである。
は、ＬＤＤ（ライト・ドープ・ドレイン）構造やオフセ
ット構造が知られている。これらの構造は、チャネルと
ドレインとの界面における電界の強さを緩和させ、さら
に最大電界が存在する領域をゲート領域より外側に位置
させることにより、ホットキャリアの発生を抑えるため
のものである。
【００４８】本実施例においては、チャネル−ドレイン
界面における見かけ上の電流密度を低くすることによっ
て、ＯＮ／ＯＦＦ比を大きくとることを特徴とする。
界面における見かけ上の電流密度を低くすることによっ
て、ＯＮ／ＯＦＦ比を大きくとることを特徴とする。
【００４９】図４を見れば明らかなように、実施例１に
示すような構成を採用することにより、ＯＦＦ電流をほ
とんど変化させないで、ＯＮ電流のみを約１．５倍大き
くすることができる。これは、ＯＮ／ＯＦＦ比を約１．
５倍にできることを意味する。
示すような構成を採用することにより、ＯＦＦ電流をほ
とんど変化させないで、ＯＮ電流のみを約１．５倍大き
くすることができる。これは、ＯＮ／ＯＦＦ比を約１．
５倍にできることを意味する。
【００５０】図４のような効果が得られる原理は明らか
ではないが、チャネル−ドレイン界面における見かけ上
の電流密度が低くなることが原因ではないかと推察され
る。そこで、本実施例においては、チャネル−ドレイン
界面における見かけ上の電流密度を低くすることによっ
て、ＯＮ／ＯＦＦ比を大きくとれるＴＦＴの構成を提供
するものである。
ではないが、チャネル−ドレイン界面における見かけ上
の電流密度が低くなることが原因ではないかと推察され
る。そこで、本実施例においては、チャネル−ドレイン
界面における見かけ上の電流密度を低くすることによっ
て、ＯＮ／ＯＦＦ比を大きくとれるＴＦＴの構成を提供
するものである。
【００５１】以下において、周期というのは、繰り返し
凹凸が現れる長さのことをいう。また位相とは、一定周
期で変化する凹凸形状の変化の状態をいう。例えば平行
に位置する２つの周期的な凹凸界面が存在する場合にお
いて、一方の界面が凹部を有する際にそれに対応する他
方の界面が凸部を有する場合、この２つの界面は同位相
となる。また、一方の界面が凹部を有する際にそれに対
応の他方の界面も凹部を有する場合、この２つの界面は
逆位相となる。また振幅とは、凹凸の高さのこという。
凹凸が現れる長さのことをいう。また位相とは、一定周
期で変化する凹凸形状の変化の状態をいう。例えば平行
に位置する２つの周期的な凹凸界面が存在する場合にお
いて、一方の界面が凹部を有する際にそれに対応する他
方の界面が凸部を有する場合、この２つの界面は同位相
となる。また、一方の界面が凹部を有する際にそれに対
応の他方の界面も凹部を有する場合、この２つの界面は
逆位相となる。また振幅とは、凹凸の高さのこという。
【００５２】まず、図６（Ａ）に本実施例の１つの構成
を示す。図６（Ａ）に示されているのは、図１（Ａ）や
図２（Ｂ）に対応するものであって、ソース領域５１、
チャネル形成領域５２、ドレイン領域５３との位置関
係、およびそれらの界面５４、５５の形状が示されてい
る。
を示す。図６（Ａ）に示されているのは、図１（Ａ）や
図２（Ｂ）に対応するものであって、ソース領域５１、
チャネル形成領域５２、ドレイン領域５３との位置関
係、およびそれらの界面５４、５５の形状が示されてい
る。
【００５３】図６（Ａ）に示す構成は、ソース領域５１
とチャネル形成領域５２との界面５４を通常のＴＦＴと
同様の直線形状とし、チャネル形成領域５２とドレイン
領域５３との界面５５を波形の凹凸形状としたものであ
る。
とチャネル形成領域５２との界面５４を通常のＴＦＴと
同様の直線形状とし、チャネル形成領域５２とドレイン
領域５３との界面５５を波形の凹凸形状としたものであ
る。
【００５４】このような構造とすることによって、界面
５５における単位面積当たりの電流密度を低くすること
ができる。そして、図４に示すようなＯＮ電流の増加、
言い換えるならばＯＮ／ＯＦＦ比の増大を得ることがで
きる。勿論、ソース−チャネル間面５４をも界面５５と
同様な波形の凹凸形状とすると、さらに大きな効果を得
ることができる。
５５における単位面積当たりの電流密度を低くすること
ができる。そして、図４に示すようなＯＮ電流の増加、
言い換えるならばＯＮ／ＯＦＦ比の増大を得ることがで
きる。勿論、ソース−チャネル間面５４をも界面５５と
同様な波形の凹凸形状とすると、さらに大きな効果を得
ることができる。
【００５５】図６（Ｂ）に示す構成は、ソース領域５６
とチャネル形成領域５７との界面５９の形状と、チャネ
ル形成領域５７とドレイン領域５８との界面６０の形状
とを波形の凹凸形状とし、その周期を同一とし、その位
相を同位相とし、その振幅を異ならせた例である。
とチャネル形成領域５７との界面５９の形状と、チャネ
ル形成領域５７とドレイン領域５８との界面６０の形状
とを波形の凹凸形状とし、その周期を同一とし、その位
相を同位相とし、その振幅を異ならせた例である。
【００５６】図６（Ｂ）に示すような構成とした場合、
界面５９よりも界面６０の表面積を大きくすることがで
きる。そして、界面５９における電流密度に比較して、
界面６０における電流密度を低くすることができる。
界面５９よりも界面６０の表面積を大きくすることがで
きる。そして、界面５９における電流密度に比較して、
界面６０における電流密度を低くすることができる。
【００５７】図６（Ｂ）に示す構成を採用した場合も実
施例１で示した構成を採用した場合と同様の効果を得る
ことができる。
施例１で示した構成を採用した場合と同様の効果を得る
ことができる。
【００５８】図６（Ｃ）に示す構成は、ソース領域６１
とチャネル形成領域６２との界面６４の形状と、チャネ
ル形成領域６２とドレイン領域６３との界面６５の形状
とを波形の凹凸形状とし、その周期を異ならせた例であ
る。
とチャネル形成領域６２との界面６４の形状と、チャネ
ル形成領域６２とドレイン領域６３との界面６５の形状
とを波形の凹凸形状とし、その周期を異ならせた例であ
る。
【００５９】図６（Ｃ）に示すような構成とした場合、
界面６４よりも界面６５の表面積を大きくすることがで
きる。そして、界面６４における電流密度に比較して、
界面６５における電流密度を低くすることができる。
界面６４よりも界面６５の表面積を大きくすることがで
きる。そして、界面６４における電流密度に比較して、
界面６５における電流密度を低くすることができる。
【００６０】図６（Ｃ）に示す構成を採用した場合も実
施例１で示した構成を採用した場合と同様の効果を得る
ことができる。
施例１で示した構成を採用した場合と同様の効果を得る
ことができる。
【００６１】〔実施例４〕本実施例は、本発明の構成を
オフセット領域（一般にオフセットゲート領域とも呼ば
れる）を有するＴＦＴに利用した場合の例である。
オフセット領域（一般にオフセットゲート領域とも呼ば
れる）を有するＴＦＴに利用した場合の例である。
【００６２】図７に本実施例の概要を示す。図７は、図
１（Ａ）に対応する活性層を上面から見た概要である。
図７において、ソース領域７１、オフセット領域７４、
チャネル領域７２、オフセット領域７５、ドレイン領域
７３が示されている。
１（Ａ）に対応する活性層を上面から見た概要である。
図７において、ソース領域７１、オフセット領域７４、
チャネル領域７２、オフセット領域７５、ドレイン領域
７３が示されている。
【００６３】オフセット領域は真性または実質的に真性
な半導体で構成される。この領域はゲート電極から外れ
た位置に存在するので、オフセットゲート領域とも称さ
れる。このオフセット領域７４、７５の代わりに、ライ
トドープされたソース／ドレイン領域７１／７３を構成
する一導電型の半導体で構成してもよい。この場合、領
域７４、７５に添加される一導電型を付与する不純物の
濃度をソース／ドレイン領域７１／７３に添加される量
よりも少なくすればよい。即ち、ソース／ドレイン領域
７１／７３がＮ+ 型ならば、領域７４、７５をＮ- 型ま
たはＮ--型とすればよい。
な半導体で構成される。この領域はゲート電極から外れ
た位置に存在するので、オフセットゲート領域とも称さ
れる。このオフセット領域７４、７５の代わりに、ライ
トドープされたソース／ドレイン領域７１／７３を構成
する一導電型の半導体で構成してもよい。この場合、領
域７４、７５に添加される一導電型を付与する不純物の
濃度をソース／ドレイン領域７１／７３に添加される量
よりも少なくすればよい。即ち、ソース／ドレイン領域
７１／７３がＮ+ 型ならば、領域７４、７５をＮ- 型ま
たはＮ--型とすればよい。
【００６４】また、領域７５をライトドープ領域とした
場合、ＬＤＤ（ライト・ドープ・ドレイン）構造とな
る。
場合、ＬＤＤ（ライト・ドープ・ドレイン）構造とな
る。
【００６５】本実施例においては、ソース領域７１とオ
フセット領域７４との界面７６と、オフセット領域７４
とチャネル形成領域７２との界面７７と、チャネル形成
領域７２とオフセット領域７５との界面７８と、オフセ
ット領域７５とドレイン領域７３との界面７９とを波形
の凹凸形状としている。
フセット領域７４との界面７６と、オフセット領域７４
とチャネル形成領域７２との界面７７と、チャネル形成
領域７２とオフセット領域７５との界面７８と、オフセ
ット領域７５とドレイン領域７３との界面７９とを波形
の凹凸形状としている。
【００６６】本実施例においては、界面７６〜７９を同
様な凹凸形状とし、その位相を同位相としている。
様な凹凸形状とし、その位相を同位相としている。
【００６７】本実施例の構成において、各界面７６〜７
９を同位相の波形の凹凸とすることによるＯＮ電流の増
加分と、オフセット構造を採ることによって生じるＯＮ
電流も低下分とが相殺されるならば、オフセット構造を
採ることによって生じるＯＦＦ電流の低減という効果を
ＯＮ電流の減少を生じることなしに得ることができる。
また、各界面７６〜７９を同位相の波形の凹凸とするこ
とによるＯＮ電流の増加分が、オフセット構造を採るこ
とによって生じるＯＮ電流の低下分より大きいのなら
ば、ＯＮ電流の増加、ＯＦＦ電流の低減といった効果を
同時に得ることができる。
９を同位相の波形の凹凸とすることによるＯＮ電流の増
加分と、オフセット構造を採ることによって生じるＯＮ
電流も低下分とが相殺されるならば、オフセット構造を
採ることによって生じるＯＦＦ電流の低減という効果を
ＯＮ電流の減少を生じることなしに得ることができる。
また、各界面７６〜７９を同位相の波形の凹凸とするこ
とによるＯＮ電流の増加分が、オフセット構造を採るこ
とによって生じるＯＮ電流の低下分より大きいのなら
ば、ＯＮ電流の増加、ＯＦＦ電流の低減といった効果を
同時に得ることができる。
【００６８】本実施例において、その効果が低下しても
よいのであれば、７６〜７９で示される界面を全て凹凸
形状とするのではなく、その中の一つ以上の界面を凹凸
形状とするのでもよい。また位相関係も同位相としなく
てもよい。
よいのであれば、７６〜７９で示される界面を全て凹凸
形状とするのではなく、その中の一つ以上の界面を凹凸
形状とするのでもよい。また位相関係も同位相としなく
てもよい。
【００６９】
【発明の効果】ＴＦＴのチャネル形成領域とソース領域
および／またはドレイン領域との界面を周期的な凹凸形
状とすることによって、オン電流が多く流せるＴＦＴを
得ることができる。そしてこのことを利用して、小型で
大電流を扱うことのできるＴＦＴを得ることができる。
またＯＮ電流のみを大きくすることができるので、ＯＮ
／ＯＦＦ比を大きくすることができる。またオフセット
ゲート構造やＬＤＤ構造と併用することによって、ＯＦ
Ｆ電流のみを低下させたＴＦＴを得ることができる。
および／またはドレイン領域との界面を周期的な凹凸形
状とすることによって、オン電流が多く流せるＴＦＴを
得ることができる。そしてこのことを利用して、小型で
大電流を扱うことのできるＴＦＴを得ることができる。
またＯＮ電流のみを大きくすることができるので、ＯＮ
／ＯＦＦ比を大きくすることができる。またオフセット
ゲート構造やＬＤＤ構造と併用することによって、ＯＦ
Ｆ電流のみを低下させたＴＦＴを得ることができる。
【図１】実施例の構成を示す。
【図２】従来の構成を示す。
【図３】実施例の作製工程を示す。
【図４】実施例の特性を示す。
【図５】実施例の構成を示す。
【図６】実施例の構成を示す。
【図７】実施例の構成を示す。
Claims (6)
- 【請求項１】ソース領域とドレイン領域の間にチャネル
形成領域を有し、 前記チャネル形成領域と前記ソース領域の界面および前
記チャネル形成領域と前記ドレイン領域の界面は、いず
れも前記チャネル形成領域のチャネル長より小さい振幅
の波状の周期的な凹凸形状を有し、かつ、それぞれの前
記凹凸形状は、同位相であることを特徴とする半導体装
置。 - 【請求項２】ソース領域とドレイン領域の間にチャネル
形成領域を有し、 前記チャネル形成領域と前記ソース領域の界面および前
記チャネル形成領域と前記ドレイン領域の界面は、いず
れも前記チャネル形成領域のチャネル長より小さい振幅
の波状の周期的な凹凸形状を有し、かつ、それぞれの前
記凹凸形状は、同位相であるとともに振幅が異なること
を特徴とする半導体装置。 - 【請求項３】ソース領域とドレイン領域の間にチャネル
形成領域を有し、 前記チャネル形成領域と前記ソース領域および前記ドレ
イン領域の間にそれぞれＬＤＤ領域を有し、 前記チャネル形成領域と前記ＬＤＤ領域の界面は、それ
ぞれ前記チャネル形成領域のチャネル長より小さい振幅
の波状の周期的な凹凸形状を有し、かつ、それぞれの前
記凹凸形状は、同位相であることを特徴とする半導体装
置。 - 【請求項４】ソース領域とドレイン領域の間にチャネル
形成領域を有し、 前記チャネル形成領域と前記ソース領域の間にそれぞれ
ＬＤＤ領域を有し、 前記チャネル形成領域と 前記ＬＤＤ領域の界面は、それ
ぞれ前記チャネル形成領域のチャネル長より小さい振幅
の波状の周期的な凹凸形状を有し、かつ、それぞれの前
記凹凸形状は、同位相であるとともに振幅が異なること
を特徴とする半導体装置。 - 【請求項５】請求項１乃至請求項４のいずれか一に記載
の半導体装置を用いたことを特徴と する表示装置。 - 【請求項６】請求項１乃至請求項４のいずれか一に記載
の半導体装置を用いたことを特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23468299A JP3321119B2 (ja) | 1999-08-20 | 1999-08-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23468299A JP3321119B2 (ja) | 1999-08-20 | 1999-08-20 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34070593A Division JP3322738B2 (ja) | 1993-12-08 | 1993-12-08 | 半導体装置及び集積回路ならびに表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000049355A JP2000049355A (ja) | 2000-02-18 |
| JP3321119B2 true JP3321119B2 (ja) | 2002-09-03 |
Family
ID=16974804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23468299A Expired - Fee Related JP3321119B2 (ja) | 1999-08-20 | 1999-08-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3321119B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111081781A (zh) * | 2018-10-22 | 2020-04-28 | 广东聚华印刷显示技术有限公司 | 薄膜晶体管及其制作方法、显示模组及显示器件 |
-
1999
- 1999-08-20 JP JP23468299A patent/JP3321119B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000049355A (ja) | 2000-02-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3322738B2 (ja) | 半導体装置及び集積回路ならびに表示装置 | |
| US6166397A (en) | Display device with inverted type transistors in the peripheral and pixel portions | |
| US7611932B2 (en) | Method of manufacturing a thin film transistor | |
| US6818485B2 (en) | Thin film transistor, thin film transistor array substrate, liquid crystal display device, and electroluminescent display device | |
| US6001714A (en) | Method and apparatus for manufacturing polysilicon thin film transistor | |
| US6452213B1 (en) | Semiconductor device having first, second and third non-crystalline films sequentially formed on insulating base with second film having thermal conductivity not lower than that of first film and not higher than that of third film, and method of manufacturing the same | |
| JP2010531053A (ja) | 架橋粒子構造を有する多結晶シリコン薄膜トランジスタ | |
| US7608891B2 (en) | Thin film transistor, circuit apparatus and liquid crystal display | |
| US8987120B2 (en) | Flat panel display device comprising polysilicon thin film transistor and method of manufacturing the same | |
| US10770483B2 (en) | Thin film transistor, display device and method for manufacturing thin film transistor | |
| CN104538402A (zh) | 阵列基板及其制作方法、和显示装置 | |
| JPH0437144A (ja) | 薄膜トランジスタの作製方法 | |
| JPH0659278A (ja) | 液晶表示装置及びその製造方法 | |
| KR100975523B1 (ko) | 조절된 이동도를 가지는 반도체 소자 및 이를 적용한 ｔｆｔ | |
| JP3321119B2 (ja) | 半導体装置 | |
| JPH04362616A (ja) | アクティブマトリクスパネル | |
| JP4249886B2 (ja) | 薄膜半導体装置の製造方法 | |
| KR100803867B1 (ko) | 비정질 실리콘층의 결정화 방법 및 이를 이용한 박막트랜지스터의 제조방법 | |
| JPH0645607A (ja) | 液晶表示装置及びその製造方法 | |
| KR100498158B1 (ko) | 액정 표시 장치용 어레이 기판 및 그의 제조 방법 | |
| JPH08339972A (ja) | 薄膜トランジスタの製造方法およびそれを用いた液晶表示装置 | |
| KR101029395B1 (ko) | 액정 표시 장치용 어레이 기판 및 그 제조 방법 | |
| JPH1098192A (ja) | 半導体装置の製造方法及び半導体装置 | |
| JPH0828514B2 (ja) | 薄膜トランジスタ及びその製造方法 | |
| JP2004022727A (ja) | 薄膜トランジスタおよびその製造方法並びに平面表示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090621 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090621 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090621 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100621 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100621 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110621 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110621 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120621 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120621 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130621 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130621 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |