JP3319095B2

JP3319095B2 - 映像信号マトリックス装置

Info

Publication number: JP3319095B2
Application number: JP29174993A
Authority: JP
Inventors: 勝彦吉田; 成古宮
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 1993-11-22
Filing date: 1993-11-22
Publication date: 2002-08-26
Anticipated expiration: 2017-08-26
Also published as: JPH07147685A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は映像信号処理の分野に於
いて映像信号の変換に用いられる映像信号マトリックス
装置に関するものである。

【０００２】

【従来の技術】映像信号マトリックス装置は、映像信号
の表現方法を変換するための装置であり、おもに、３原
色信号による表現と、輝度信号−色差信号による表現の
変換に用いられている。ここではハイビジョン映像信号
のコンポーネント映像信号でマトリックス変換を行う場
合について説明する。

【０００３】ハイビジョン映像信号のＧ、Ｂ、Ｒ信号か
らＹ、ＰＢ、ＰＲ信号への変換のマトリックスは、以下
の式で現される。

【０００４】Ｙ＝０．７０１Ｇ＋０．０８７Ｂ＋０．２１２Ｒ・・・（１）ＰＢ＝−０．３８３Ｇ＋０．５Ｂ−０．１１６Ｒ・・・（２）ＰＲ＝−０．４４５Ｇ−０．０５５Ｂ＋０．５Ｒ・・・（３）以上の式を用いることで、３原色信号から、輝度信号−
色差信号に変換することができる。ちなみに逆変換であ
る、輝度信号−色差信号から、３原色信号への変換は以
下の式で表される。Ｇ＝Ｙ−０．２２７ＰＢ−０．４７７ＰＲ・・・（４）Ｂ＝Ｙ＋１．８２６ＰＢ・・・（５）Ｒ＝Ｙ＋１．５７６ＰＲ・・・（６）以下に、従来の映像信号マトリックス装置について説明
する。なお、ここでは、映像信号入力１からｋビット
（ｋは自然数）のＧ信号、映像信号２からｋビットのＢ
信号、映像信号入力３からｋビットのＲ信号が入力さ
れ、映像信号出力３１からｋビットのＹ信号、映像信号
出力３２からｋビットＰＢ信号、映像信号出力３３から
ｋビットのＰＲ信号が出力される場合について説明す
る。

【０００５】図２は、従来の映像マトリックス装置の構
成図を示したものである。メモリ４１、メモリ４２、メ
モリ４３、メモリ４４、メモリ４５、メモリ４６、メモ
リ４７、メモリ４８、メモリ４９は、入力されたコンポ
ーネント映像信号とマトリックスの係数を掛け合わせた
値を記憶するメモリである。また、加算器５１は、メ
モリ４１とメモリ４４の出力を加算する。加算器５２
は、メモリ４２とメモリ４５の出力を加算する。加算器
５３は、メモリ４３とメモリ４６の出力を加算する。加
算器５４は、加算器５１とメモリ４７の出力を加算す
る。また、加算器５５は、加算器５２とメモリ４８の
出力を加算する。加算器５６は、加算器５３とメモリ４
９の出力を加算する。

【０００６】以上のように構成された従来の映像信号マ
トリックス装置において、以下その動作を説明する。

【０００７】（１）式（２）式（３）式の中で、０．７
０１とＧ信号を掛け合わせた値をメモリ４１に、−０．
３８３とＧ信号を掛け合わせた値をメモリ４２に、−
０．４４５とＧ信号を掛け合わせた値をメモリ４３に、
０．０８７とＢ信号を掛け合わせた値をメモリ４４に、
０．５とＢ信号を掛け合わせた値をメモリ４５に、０．
０５５とＢ信号を掛け合わせた値をメモリ４６に、０．
２１２とＲ信号を掛け合わせた値をメモリ４７に、−
０．１１６とＲ信号を掛け合わせた値をメモリ４８に、
０．５とＲ信号を掛け合わせた値をメモリ４９に、記憶
されている。

【０００８】さて、映像信号入力１からｋビットのＧ信
号、映像信号入力２からｋビットのＢ信号、映像信号入
力３からｋビットのＲ信号が入力され、Ｇ信号はメモリ
４１、メモリ４２、メモリ４３に入力される。メモリ４
１では、（１）式の右辺第１項の値がｋ＋１ビットで出
力される。増えている１ビットは、係数と入力信号と掛
け合わせた際に生じる小数点以下第１位の値であり、１
ビット増やすのは、小数点以下の値はこの段階で丸めず
に、すべてたしたあとで丸めた方が誤差が少なくなるか
らである。またｋビットのＢ信号はメモリ４４、メモリ
４５、メモリ４６に入力される。メモリ４４では、
（１）式の右辺第２項の値がｋ＋１ビットで出力され
る。また、Ｒ信号はメモリ４７、メモリ４８、メモリ４
９に入力される。メモリ４７では、（１）式の右辺第３
項の値がｋ＋１ビットで出力される。

【０００９】次に、加算器５１では、ｋ＋１ビットのメ
モリ４１とｋ＋１ビットのメモリ４４の出力が入力さ
れ、それらを加算しｋ＋１ビットで出力する。これは
（１）式の右辺第１項と右辺第２項を足し合わせたもの
である。

【００１０】次に加算器５４では、ｋ＋１ビットのメモ
リ４７とｋ＋１ビットの加算器５１の出力が入力され、
それらの出力を加算し、小数点以下を丸めて出力し、映
像信号出力３１から出力される。これは、（１）式の右
辺第１項と右辺第２項と右辺第３項を足し合わせたもの
であり、Ｙ信号に変換されたものである。

【００１１】次にＰＢ信号についてであるが、メモリ４
２では、（２）式の右辺第１項の値がｋ＋１ビットで出
力される。メモリ４５では、（２）式の右辺第２項の値
がｋ＋１ビットで出力される。メモリ４８では、（２）
式の右辺第３項の値がｋ＋１ビットで出力される。

【００１２】次に、加算器５２では、ｋ＋１ビットのメ
モリ４２とｋ＋１ビットのメモリ４５の出力が入力さ
れ、それらを加算しｋ＋１ビットで出力する。これは
（２）式の右辺第１項と右辺第２項を足し合わせたもの
である。

【００１３】次に、加算器５５では、ｋ＋１ビットのメ
モリ４８とｋ＋１ビットの加算器５２の出力が入力さ
れ、それらの出力を加算し、小数点以下を丸めてｋビッ
トの出力し、映像信号出力３２から出力される。これ
は、（２）式の右辺第１項と右辺第２項と右辺第３項を
足し合わせたものであり、ＰＢ信号に変換されたもので
ある。

【００１４】次にＰＲ信号についてであるが、メモリ４
３では、（３）式の右辺第１項の値がｋ＋１ビットで出
力される。メモリ４６では、（３）式の右辺第２項の値
がｋ＋１ビットで出力される。メモリ４９では、（３）
式の右辺第３項の値がｋ＋１ビットで出力される。

【００１５】次に、加算器５３では、ｋ＋１ビットのメ
モリ４３とｋ＋１ビットのメモリ４６の出力が入力さ
れ、それらを加算しｋ＋１ビットで出力する。これは
（３）式の右辺第１項と右辺第２項を足し合わせたもの
である。

【００１６】次に加算器５６では、ｋ＋１ビットのメモ
リ４９とｋ＋１ビットの加算器５３の出力が入力され、
それらの出力を加算し、小数点以下を丸めてｋビットを
出力し、映像信号出力３３から出力される。これは、
（３）式の右辺第１項と右辺第２項と右辺第３項を足し
合わせたものであり、ＰＲ信号に変換されたものであ
る。

【００１７】

【発明が解決しようとする課題】しかしながら、上記従
来の構成では、メモリが９個と加算器が６個必要とな
り、部品点数の増加を招くという問題点を有していた。

【００１８】また、例えば、Ｇ，Ｂ，Ｒ各８ビットを入
力として、（１）式の右辺まとめてメモリに記憶させた
とすると、一つの式に対し、容量が１６Ｍ×８ビットの
容量が必要となる。結局、マトリックス装置を構成する
には、あと（２）式（３）式の２式分が必要となり、１
６Ｍ×８ビットのメモリが３個必要となる。１６Ｍビッ
ト×８ビットというメモリはかなり大容量のメモリであ
り、大容量のメモリにおいては通常、動作速度が遅くハ
イビジョンのように高速の信号を扱う場合には多層構成
などにする必要があり、あまり現実的ではない。

【００１９】本発明は上記のような従来の問題点を解決
するもので、部品点数の少ない映像信号マトリックス装
置を提供することを目的とする。

【００２０】

【課題を解決するための手段】この目的を達成するため
に本発明の映像信号マトリックス装置は、３原色信号、
輝度色差信号等の上位ｍビットと下位ｎビット（ｍ，ｎ
は自然数）からなるデジタルコンポーネント映像信号
Ｓ，Ｔ，Ｕのうち、Ｓｘ，Ｔｘ，Ｕｘ（Ｓｘ，Ｔｘ，Ｕ
ｘは、Ｓ，Ｔ，Ｕ信号の上位ｍビットの値）を入力とし
２ⁿ（ａ・Ｓｘ＋ｂ・Ｔｘ＋ｃ・Ｕｘ）を出力する第１
のメモリと、Ｓｘ，Ｔｘ，Ｕｘを入力とし２ⁿ（ｄ・Ｓ
ｘ＋ｅ・Ｔｘ＋ｆ・Ｕｘ）を出力する第２のメモリと、
Ｓｘ，Ｔｘ，Ｕｘを入力とし２ⁿ（ｇ・Ｓｘ＋ｈ・Ｔｘ
＋ｉ・Ｕｘ）を出力する第３のメモリと、Ｓｙ，Ｔｙ，
Ｕｙを入力としａ・Ｓｙ＋ｂ・Ｔｙ＋ｃ・Ｕｙを出力す
る第４のメモリと、Ｓｙ，Ｔｙ，Ｕｙを入力としｄ・Ｓ
ｙ＋ｅ・Ｔｙ＋ｆ・Ｕｙを出力する第５のメモリと、Ｓ
ｙ，Ｔｙ，Ｕｙを入力としｇ・Ｓｙ＋ｈ・Ｔｙ＋ｉ・Ｕ
ｙを出力する第６のメモリと、前記第１のメモリの出力
と第４のメモリ出力を加算する第１の加算器と、前記第
２のメモリの出力と第５のメモリ出力を加算する第２の
加算器と、前記第３のメモリの出力と第６のメモリ出力
を加算する第３の加算器とを備えた構成である。

【００２１】

【作用】本発明は上記した構成により、上位ｍビットの
値×２ⁿをマトリックス演算した値を、また、メモリに
下位ｎビットのみのマトリックス演算した値を記憶させ
ておき、上位ｍビットより演算される値と下位ｎビット
により演算される値とを加算することで、加算器による
演算の段数が１段削減され、メモリの個数と加算器の個
数を削減することができる。

【００２２】

【実施例】以下、本発明の第１の実施例について、図面
を参照しながら説明する。図１は本発明の第１の実施例
における映像信号マトリックス装置の構成を示すもので
ある。

【００２３】図１において、３原色信号、輝度色差信号
などの上位ｍビットと下位ｎビット（ｍ，ｎは自然数）
からなる入力のデジタルコンポーネント映像信号Ｓ，
Ｔ，Ｕのうち、第１のメモリ１１はＳｘ，Ｔｘ，Ｕｘ
（Ｓｘ，Ｔｘ，Ｕｘは、Ｓ，Ｔ，Ｕ信号の上位ｍビット
の値）を入力としＭ１を出力する。第２のメモリ１３は
Ｓｘ，Ｔｘ，Ｕｘを入力としＭ２を出力する。第３のメ
モリ１５はＳｘ，Ｔｘ，Ｕｘを入力としＭ３を出力す
る。第４のメモリ１２は、Ｓｙ，Ｔｙ，Ｕｙ（Ｓｙ，Ｔ
ｙ，Ｕｙは、Ｓ，Ｔ，Ｕ信号の下位ｎビットの値）を入
力としＭ４を出力する。第５のメモリ１４はＳｙ，Ｔ
ｙ，Ｕｙを入力としＭ５を出力する。第６のメモリ１６
はＳｙ，Ｔｙ，Ｕｙを入力としＭ６を出力する。

【００２４】但し、Ｍ１〜Ｍ６は以下の通りである。Ｍ１＝２ⁿ（ａ・Ｓｘ＋ｂ・Ｔｘ＋ｃ・Ｕｘ）Ｍ２＝２ⁿ（ｄ・Ｓｘ＋ｅ・Ｔｘ＋ｆ・Ｕｘ）Ｍ３＝２ⁿ（ｇ・Ｓｘ＋ｈ・Ｔｘ＋ｉ・Ｕｘ）Ｍ４＝ａ・Ｓｙ＋ｂ・Ｔｙ＋ｃ・ＵｙＭ５＝ｄ・Ｓｙ＋ｅ・Ｔｙ＋ｆ・ＵｙＭ６＝ｇ・Ｓｙ＋ｈ・Ｔｙ＋ｉ・Ｕｙ尚、ａ，ｂ，ｃ，ｄ，ｅ，ｆ，ｇ，ｈ，ｉは、Ｓ，Ｔ，
Ｕに対する係数、Ｓｘ，Ｔｘ，Ｕｘは、Ｓ，Ｔ，Ｕ信号
の上位ｍビットの値、Ｓｙ，Ｔｙ，Ｕｙは、Ｓ，Ｔ，Ｕ
信号の下位ｎビットの値、Ｓ，Ｔ，Ｕは、Ｓ＝２ⁿ・Ｓ
ｘ＋Ｓｙ、Ｔ＝２ⁿ・Ｔｘ＋Ｔｙ、Ｕ＝２ⁿ・Ｕｘ＋Ｕｙ
である。

【００２５】第１の加算器２１は、バイナリアダーで、
第１のメモリ１１と第４のメモリ１２の出力を加算す
る。第３の加算器２２は、バイナリアダーで、第２のメ
モリ１３と第５のメモリ１４の出力を加算する。第３の
加算器２３は、バイナリアダーで、第３のメモリ１５と
第６のメモリ１６の出力を加算する。

【００２６】以上のように構成された映像信号マトリッ
クス装置において、以下その動作を説明する。ここで
は、３原色信号、輝度色差信号などの上位ｍビットと下
位ｎビット（ｍ，ｎは自然数）からなるデジタルコンポ
ーネント映像信号Ｓ，Ｔ，Ｕを（数２）によって別のｍ
＋ｎビットのデジタルコンポーネント信号Ｘ，Ｙ，Ｚに
変換する場合について説明する。

【００２７】

【数２】

【００２８】入力がｍ＋ｎビットのデジタルコンポーネ
ント信号の映像信号入力１からｍ＋ｎビットのＳ信号、
映像信号２入力からｍ＋ｎビットのＴ信号、映像信号入
力３からｍ＋ｎビットのＵ信号が入力され、映像信号出
力３１からｍ＋ｎビットのＸ信号、映像信号出力３２か
らｍ＋ｎビットのＹ信号、映像信号出力３３からｍ＋ｎ
ビットのＺ信号が出力される場合について説明する。

【００２９】図１において、第１のメモリ１１は、Ｍ１
の上からｍ＋ｎ＋１ビットを、第２の第２のメモリ１３
は、Ｍ２の上からｍ＋ｎ＋１ビットを、第３のメモリ１
５は、Ｍ３の上からｍ＋ｎ＋１ビットを、第４のメモリ
１２は、Ｍ４の上からｎ＋１ビットを、第５のメモリ１
４は、Ｍ５の上からｎ＋１ビットを、第６のメモリ１６
は、Ｍ６の上からｎ＋１ビットを、記憶している。

【００３０】ここで、第１のメモリ１１、第２のメモリ
１３、第３のメモリ１５の出力がｍ＋ｎビットでなくｍ
＋ｎ＋１ビットであるのは、演算する際に、誤差を減ら
すために１ビット増やして出力しているからである。ま
た、第４のメモリ１２、第５のメモリ１４、第６のメモ
リ１６の出力がｎビットでなくｎ＋１ビットであるの
は、演算する際に、誤差を減らすために１ビット増やし
て出力しているからである。

【００３１】さて、映像信号入力１からｍ＋ｎビットの
Ｓ信号、映像信号入力２からｍ＋ｎビットのＴ信号、映
像信号入力３からｍ＋ｎビットのＵ信号が入力され、
Ｓ、Ｔ、Ｕ信号の上位ｍビットのＳｘ、Ｔｘ、Ｕｘは、
第１のメモリ１１、第２のメモリ１３、第３のメモリ１
５に、Ｓ、Ｔ、Ｕ信号の下位ｎビットのＳｙ、Ｔｙ、Ｕ
ｙは、第４のメモリ１２、第５のメモリ１４、第６のメ
モリ１６に入力される。

【００３２】第１のメモリ１１では、Ｍ１の上からｍ＋
ｎ＋１ビットが出力される。また、第４のメモリ１２で
は、Ｍ４の上からｎ＋１ビットが出力される。これらの
出力は、第１の加算器２１で足し合わされ、ｍ＋ｎビッ
トに丸められて映像信号出力３１からＸ信号として出力
される。

【００３３】第２のメモリ１３では、Ｍ２の上からｍ＋
ｎ＋１ビットが出力される。また、第５のメモリ１４で
は、Ｍ５の上からｎ＋１ビットが出力される。これらの
出力は、第３の加算器２２で足し合わされ、ｍ＋ｎビッ
トに丸められて映像信号出力３２からＹ信号として出力
される。

【００３４】第３のメモリ１５では、Ｍ３の上からｍ＋
ｎ＋１ビットが出力される。また、第６のメモリ１６で
は、Ｍ６の上からｎ＋１ビットが出力される。これらの
出力は、第３の加算器２３で足し合わされ、ｍ＋ｎビッ
トに丸められて映像信号出力３３からＺ信号として出力
される。

【００３５】本実施例による部品点数削減の結果を従来
例と比較して（表１）に示す。

【００３６】

【表１】

【００３７】以上のようにこの実施例によれば、メモリ
の個数と加算器の個数を削減することができ、本実施例
による映像信号マトリックス装置は部品点数削減の点で
優れた効果が得られる。

【００３８】以下、本発明の第２の実施例について、図
面を参照しながら説明する。図３は本発明の第２の実施
例における映像信号マトリックス装置の構成を示すもの
である。

【００３９】映像信号を扱う場合８ビットで扱うことが
多く、メモリの出力も８ビット単位であることが多い。
しかしながら、この様な場合には、誤差を減らすために
演算の際には幾らかビットを増やして計算を行うので、
メモリが非効率に利用される場合がある。しかしながら
ここでは、そのような場合でも、メモリを効率的に利用
する構成について述べる。

【００４０】ここでは、ハイビジョン映像信号のＧ、
Ｂ、Ｒ信号からＹ、ＰＢ、ＰＲ信号への変換を行い、入
力が８（ｍ＝４，ｎ＝４）ビットのデジタルコンポーネ
ント信号、メモリに４Ｋ×８ビット（８ビットの並列出
力）のものを用いる場合について説明する。Ｍ１１＝２⁴（０．７０１・Ｇｘ＋０．０８７・Ｂｘ＋０．２１２・Ｒｘ）Ｍ１２＝２⁴（−０．３８３・Ｇｘ＋０．５・Ｂｘ−０．１１６・Ｒｘ）Ｍ１３＝２⁴（−０．４４５・Ｇｘ−０．０５５・Ｂｘ＋０．５・Ｒｘ）Ｍ１４＝０．７０１・Ｇｙ＋０．０８７・Ｂｙ＋０．２１２・ＲｙＭ１５＝ −０．３８３・Ｇｙ＋０．５・Ｂｙ−０．１１６・ＲｙＭ１６＝ −０．４４５・Ｇｙ−０．０５５・Ｂｙ＋０．５・Ｒｙとした場合、ここでＭ１１とＭ１４を足し合わせると
（１）式の右辺に、Ｍ１２とＭ１５を足し合わせると
（２）式の右辺に、Ｍ１３とＭ１６を足し合わせると
（３）式の右辺になる。但し、Ｇｘ，Ｂｘ，Ｒｘは、
Ｇ，Ｂ，Ｒ信号の上位ｍビットの値、Ｇｙ，Ｂｙ，Ｒｙ
は、Ｇ，Ｂ，Ｒ信号の下位ｎビットの値である。

【００４１】図３において、メモリ６１は、Ｍ１１の上
から８ビットを、メモリ６２は、Ｍ１２の上から８ビッ
トを、メモリ６３は、Ｍ１３の上から８ビットを、記憶
している。また、メモリ６４は、Ｍ１１の上から９ビッ
ト目と、Ｍ１２の上から９ビット目と、Ｍ１３の上から
９ビット目を、記憶している。メモリ６５は、Ｍ１４の
上から５ビットとＭ１５の上から３ビットを記憶してい
る。メモリ６６は、Ｍ１５の上から４ビット目と５ビッ
ト目とＭ１６の上から５ビットを記憶している。

【００４２】また、加算器７１はバイナリアダーで、メ
モリ６１とメモリ６４とメモリ６５の出力を加算する。
加算器７２はバイナリアダーで、メモリ６２とメモリ６
４とメモリ６５とメモリ６６の出力を加算する。加算器
７３はバイナリアダーで、メモリ６３とメモリ６４とメ
モリ６６の出力を加算する。

【００４３】以上のように構成された映像信号マトリッ
クス装置において、以下その動作を説明する。さて、映
像信号入力１から８ビットのＧ信号、映像信号入力２か
ら８ビットのＢ信号、映像信号入力３から８ビットのＲ
信号が入力され、Ｇ、Ｂ、Ｒ信号の上位４ビットのＧ
ｘ、Ｂｘ、Ｒｘは、メモリ６１、メモリ６２、メモリ６
３、メモリ６４に、Ｇ、Ｂ、Ｒ信号の下位４ビットのＧ
ｘ、Ｂｘ、Ｒｙは、メモリ６５、メモリ６６に入力され
る。

【００４４】メモリ６１では、Ｍ１１の上から８ビット
が出力される。また、メモリ６４では、Ｍ１１の上から
９ビット目が出力される。この、９ビット目はＭ１１の
計算結果で、演算する際の誤差を減らすためのものであ
る。メモリ６１とメモリ６４あわせて９ビットとなる。
メモリ６５では、Ｍ１４の上から５ビットで出力され
る。このうち５ビット目はＭ１４の計算結果で、演算す
る際の誤差を減らすためのものである。これらの出力
は、加算器７１に入力され、メモリ６１とメモリ６４か
らの９ビットと、メモリ６５からの５ビットの入力が足
し合わされ、８ビットに丸められて映像信号出力３１か
らＹ信号として出力される。

【００４５】メモリ６２では、Ｍ１２の上から８ビット
が出力される。また、メモリ６４では、Ｍ１２の上から
９ビット目が出力される。メモリ６２とメモリ６４あわ
せて９ビットとなる。メモリ６５では、Ｍ１５の上から
３ビットが出力される。メモリ６６は、Ｍ１５の上から
４ビット目と５ビット目の２ビットを出力している。こ
れは、メモリの個数削減のため分割して記憶している。
メモリ６５とメモリ６６あわせて５ビットとなる。これ
らの出力は、加算器７２に入力され、メモリ６２とメモ
リ６４からの９ビットと、メモリ６５とメモリ６６から
の５ビットの入力が足し合わされ、８ビットに丸められ
て映像信号出力３２からＰＢ信号として出力される。

【００４６】メモリ６３では、Ｍ１３の上から８ビット
が出力される。また、メモリ６４では、Ｍ１３の上から
９ビット目が出力される。メモリ６３とメモリ６４あわ
せて９ビットとなる。メモリ６６では、Ｍ１６の上から
５ビットが出力される。これらの出力は、加算器７３に
入力され、メモリ６３とメモリ６４からの９ビットと、
メモリ６５からの５ビットの入力が足し合わされ、８ビ
ットに丸められて映像信号出力３１からＰＲ信号として
出力される。

【００４７】以上のようにこの実施例によれば、前記し
た構成により、通常用いられることの多い１バイト単位
の出力のメモリを用い、メモリの出力のビット数の不足
している場合でもメモリの個数と加算器の個数を削減す
るでき、部品点数削減の点で優れた効果が得られる。

【００４８】なお、本実施例において、Ｇ、Ｂ、Ｒ信号
からＹ、ＰＢ、ＰＲ信号への変換について説明をしたの
で、メモリ６１からメモリ６６のメモリの内容は、
（１）式（２）式（３）式に基づいた値となっている
が、もちろん、（４）式（５）式（６）式に基づいた値
を用いることで、Ｙ、ＰＢ、ＰＲ信号から、Ｇ、Ｂ、Ｒ
信号への変換ができる。また、ＮＴＳＣ信号、ＰＡＬ等
の映像信号の変換に用いても良いことは言うまでもな
い。

【００４９】また、ここでは、マトリックスの係数と入
力信号の演算にはメモリを使用しているが、これは、乗
算及び加算の結果をメモリに記憶させているだけなの
で、乗算器と加算器で構成しても良いことは言うまでも
ない。

【００５０】

【発明の効果】以上のように、本発明の映像信号マトリ
ックス装置では、第１のメモリにＭ１、第４のメモリに
Ｍ４、第２のメモリにＭ２、第５のメモリにＭ５、第３
のメモリにＭ３、第６のメモリにＭ６の値を記憶させて
おくことにより、高速動作が可能となり、メモリの個数
と加算器の個数を削減することができ、かつ回路構成が
容易となり、その実用的効果は大きい。

【図面の簡単な説明】

【図１】本発明の第１の実施例における映像信号マトリ
ックス装置の構成図

【図２】従来の映像信号マトリックス装置の構成図

【図３】本発明の第２の実施例における映像信号マトリ
ックス装置の構成図

【符号の説明】

１１第１のメモリ１２第４のメモリ１３第２のメモリ１４第５のメモリ１５第３のメモリ１６第６のメモリ２１第１の加算器２２第２の加算器２３第３の加算器

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平２−187374（ＪＰ，Ａ) 特開平２−308674（ＪＰ，Ａ) 特開平５−110840（ＪＰ，Ａ) 特開平５−122512（ＪＰ，Ａ) 特開平５−236265（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04N 9/44 - 9/78

Claims

(57)【特許請求の範囲】

【請求項１】３原色信号、輝度色差信号などの上位ｍビ
ットと下位ｎビット（ｍ，ｎは自然数）からなるデジタ
ルコンポーネント映像信号Ｓ，Ｔ，Ｕを以下に示す（数
１）によって別のｍ＋ｎビットのデジタルコンポーネン
ト信号Ｘ，Ｙ，Ｚに変換する装置であって、【数１】Ｓｘ，Ｔｘ，Ｕｘを入力とし２ⁿ（ａ・Ｓｘ＋ｂ・Ｔｘ
＋ｃ・Ｕｘ）を出力する第１のメモリと、Ｓｘ，Ｔｘ，
Ｕｘを入力とし２ⁿ（ｄ・Ｓｘ＋ｅ・Ｔｘ＋ｆ・Ｕｘ）
を出力する第２のメモリと、Ｓｘ，Ｔｘ，Ｕｘを入力と
し２ⁿ（ｇ・Ｓｘ＋ｈ・Ｔｘ＋ｉ・Ｕｘ）を出力する第
３のメモリと、Ｓｙ，Ｔｙ，Ｕｙを入力としａ・Ｓｙ＋
ｂ・Ｔｙ＋ｃ・Ｕｙを出力する第４のメモリと、Ｓｙ，
Ｔｙ，Ｕｙを入力としｄ・Ｓｙ＋ｅ・Ｔｙ＋ｆ・Ｕｙを
出力する第５のメモリと、Ｓｙ，Ｔｙ，Ｕｙを入力とし
ｇ・Ｓｙ＋ｈ・Ｔｙ＋ｉ・Ｕｙを出力する第６のメモリ
と、前記第１のメモリの出力と第４のメモリ出力を加算
する第１の加算器と、前記第２のメモリの出力と第５の
メモリ出力を加算する第２の加算器と、前記第３のメモ
リの出力と第６のメモリ出力を加算する第３の加算器と
を備えたことを特徴とする映像信号マトリックス装置。