JP3316091B2 - Semiconductor device - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】この発明は、半導体装置に関し、
特に、絶縁層上に形成される半導体装置に関する。BACKGROUND OF THE INVENTION This invention relates to semiconductor equipment,
In particular, it relates to a semiconductor equipment, which is formed on the insulating layer.
【０００２】[0002]
【従来の技術】従来、任意の情報のランダムな入出力が
可能な半導体装置として、ＤＲＡＭ（Dynamic Random A
ccess Memory）が知られている。ＤＲＡＭの記憶容量が
大規模化するにつれて、ＤＲＡＭに使用されているトラ
ンジスタも微細化されてきている。トランジスタの微細
化が進むと、トランジスタの高性能化が困難になってく
る。ところで、ＳＯＩ（Silicon On Insulator) 上に形
成されたトランジスタは、通常のシリコン基板上に形成
されたトランジスタに比べて非常に高性能である。これ
は、たとえば、ＳＯＩ構造のトランジスタでは、厚みの
薄い半導体層にソース／ドレイン領域が形成されるた
め、ソース／ドレイン領域の接合領域が、シリコン基板
にソース／ドレイン領域が形成された場合の接合領域よ
りも小さくなることに起因する。このため、ＳＯＩ構造
のトランジスタでは、通常のシリコン基板上に形成され
たトランジスタに比べてリーク電流が少なく、また高駆
動能力であるなどの利点がある。2. Description of the Related Art Conventionally, a DRAM (Dynamic Random Access Memory) has been used as a semiconductor device capable of randomly inputting / outputting arbitrary information.
ccess Memory) is known. As the storage capacity of DRAMs has increased, transistors used in the DRAMs have also been miniaturized. As the miniaturization of transistors progresses, it becomes difficult to improve the performance of transistors. Incidentally, a transistor formed on an SOI (Silicon On Insulator) has much higher performance than a transistor formed on a normal silicon substrate. This is because, for example, in a transistor having an SOI structure, a source / drain region is formed in a thin semiconductor layer, so that a junction region of a source / drain region is formed when a source / drain region is formed in a silicon substrate. This is due to being smaller than the area. Therefore, a transistor having an SOI structure has advantages such as a smaller leakage current and a higher driving capability than a transistor formed on a normal silicon substrate.
【０００３】したがって、ゲート長が０．２５μｍより
も小さいＤＲＡＭなどのデバイスにはＳＯＩ構造のトラ
ンジスタを使用することが考えられている。また、ＳＯ
Ｉ構造のトランジスタを有するＤＲＡＭでは、ソフトエ
ラーが発生するという問題点がないとともに、接合容量
が小さいことからリフレッシュ時間も長くなる。このた
め、ＳＯＩ構造のＤＲＡＭでは、通常のシリコン基板上
に形成されるＤＲＡＭよりも非常に高性能なものとな
る。Therefore, it has been considered to use a transistor having an SOI structure for a device such as a DRAM having a gate length smaller than 0.25 μm. Also, SO
In a DRAM having an I-structure transistor, there is no problem that a soft error occurs, and the refresh time becomes longer because the junction capacitance is small. For this reason, a DRAM having an SOI structure has much higher performance than a DRAM formed on a normal silicon substrate.
【０００４】図２３は、従来のＳＯＩ構造を有するＤＲ
ＡＭのメモリセルを示した平面図であり、図２４は図２
３の１０２−１０２線に沿った断面図であり、図２５は
図２３の１０３−１０３線に沿った断面図である。ま
た、図２６は図２３の活性領域部分を示した平面図であ
る。まず、図２３および図２４を参照して、従来のＳＯ
Ｉ構造のメモリセルについて説明する。従来のメモリセ
ルでは、半導体層１上にシリコン酸化膜層２が形成され
ている。シリコン酸化膜層２上の所定領域には図２６に
示したような形状を有する半導体層からなる活性領域４
が形成されている。活性領域４には所定の間隔を隔てて
ソース／ドレイン領域を構成するｎ型拡散層６ａ、５、
６ｂが形成されている。ｎ型拡散層５と６ａとの間に位
置する活性領域４上にはゲート酸化膜８ａを介してゲー
ト電極９ａが形成されている。ｎ型拡散層５と６ｂとの
間に位置する活性領域４上にはゲート酸化膜８ｂを介し
てゲート電極９ｂが形成されている。FIG. 23 shows a conventional DR having a SOI structure.
FIG. 24 is a plan view showing an AM memory cell, and FIG.
3 is a cross-sectional view along the line 102-102, and FIG. 25 is a cross-sectional view along the line 103-103 in FIG. FIG. 26 is a plan view showing the active region of FIG. First, referring to FIG. 23 and FIG.
The memory cell having the I structure will be described. In a conventional memory cell, a silicon oxide film layer 2 is formed on a semiconductor layer 1. An active region 4 composed of a semiconductor layer having a shape as shown in FIG.
Are formed. In the active region 4, n-type diffusion layers 6a, 5 forming source / drain regions at predetermined intervals are provided.
6b are formed. On active region 4 located between n-type diffusion layers 5 and 6a, gate electrode 9a is formed via gate oxide film 8a. On active region 4 located between n-type diffusion layers 5 and 6b, gate electrode 9b is formed via gate oxide film 8b.
【０００５】ゲート電極９ａおよび９ｂの上部表面上に
は上部絶縁膜２５が形成されている。ゲート電極９ａ、
９ｂおよび上部絶縁膜２５の側表面上にはサイドウォー
ル酸化膜２６が形成されている。ｎ型拡散層６ａおよび
５とゲート電極９ａとによって一方のアクセストランジ
スタ２１ａが形成されており、ｎ型拡散層５および６ｂ
とゲート電極９ｂとによって他方のアクセストランジス
タ２１ｂが構成されている。An upper insulating film 25 is formed on the upper surfaces of gate electrodes 9a and 9b. A gate electrode 9a,
A sidewall oxide film 26 is formed on side surfaces of 9b and the upper insulating film 25. One access transistor 21a is formed by n-type diffusion layers 6a and 5 and gate electrode 9a, and n-type diffusion layers 5 and 6b
And the gate electrode 9b constitute another access transistor 21b.
【０００６】また、活性領域４、上部絶縁膜２５、およ
びサイドウォール酸化膜２６を覆うように層間絶縁膜１
０が形成されており、その層間絶縁膜１０上に層間絶縁
膜１６が形成されている。層間絶縁膜１０および１６の
ｎ型拡散層６ａおよび６ｂ上に位置する領域にはコンタ
クトホールが形成されている。そのコンタクトホール内
を埋込むようにキャパシタ下部電極用プラグ１７が形成
されている。キャパシタ下部電極用プラグ１７上および
層間絶縁膜１６上にはキャパシタ下部電極１８が形成さ
れている。キャパシタ下部電極１８を覆うようにキャパ
シタ誘電体膜１９が形成されており、そのキャパシタ誘
電体膜１９上にはキャパシタ上部電極２０が形成されて
いる。キャパシタ上部電極２０上には層間絶縁膜２７が
形成されている。The interlayer insulating film 1 covers the active region 4, the upper insulating film 25, and the sidewall oxide film 26.
0 is formed, and an interlayer insulating film 16 is formed on the interlayer insulating film 10. Contact holes are formed in regions of interlayer insulating films 10 and 16 located on n-type diffusion layers 6a and 6b. A capacitor lower electrode plug 17 is formed so as to fill the contact hole. A capacitor lower electrode 18 is formed on the capacitor lower electrode plug 17 and the interlayer insulating film 16. A capacitor dielectric film 19 is formed so as to cover the capacitor lower electrode 18, and a capacitor upper electrode 20 is formed on the capacitor dielectric film 19. On the capacitor upper electrode 20, an interlayer insulating film 27 is formed.
【０００７】一方、図２５に示す断面では、層間絶縁膜
１０のｎ型拡散層５上に位置する領域にコンタクトホー
ルが形成されている。そのコンタクトホール内を充填す
るようにビット線用プラグ１１が形成されている。層間
絶縁膜１０およびビット線用プラグ１１上にはビット線
２２が形成されている。ビット線２２上には層間絶縁膜
１６を介してキャパシタ上部電極２０が延びるように形
成されている。On the other hand, in the cross section shown in FIG. 25, a contact hole is formed in a region of interlayer insulating film 10 located on n-type diffusion layer 5. A bit line plug 11 is formed to fill the contact hole. A bit line 22 is formed on the interlayer insulating film 10 and the bit line plug 11. The capacitor upper electrode 20 is formed on the bit line 22 with the interlayer insulating film 16 interposed therebetween.
【０００８】[0008]
【発明が解決しようとする課題】上記した従来のＳＯＩ
構造のメモリセルでは、ｎ型拡散層５の近傍の高電界に
よって発生したホールがチャネル領域の下部に蓄積され
てしまうという不都合があった。このため、基板電位が
上昇する基板浮遊効果が発生してしまうという問題点が
あった。ＤＲＡＭのメモリセルトランジスタにおいて基
板浮遊効果が発生すると、メモリセルトランジスタが誤
動作しやすくなり、メモリとしての信頼性が低下すると
いう問題点があった。The above-mentioned conventional SOI
In the memory cell having the structure, there is a disadvantage that holes generated by a high electric field near the n-type diffusion layer 5 are accumulated below the channel region. For this reason, there has been a problem that a substrate floating effect in which the substrate potential rises occurs. When the substrate floating effect occurs in the memory cell transistor of the DRAM, the memory cell transistor is likely to malfunction and the reliability as a memory is reduced.
【０００９】この発明は、上記のような課題を解決する
ためになされたもので、メモリとしての信頼性が低下す
るのを防止し得るＳＯＩ構造の半導体装置を提供するこ
とを目的とする。[0009] The present invention has been made to solve the above problems, and an object thereof is to provide a semiconductor device of SOI structure in which reliability of the memory can be prevented.
【００１０】[0010]
【００１１】[0011]
【課題を解決するための手段】上記目的を達成する本発
明の半導体装置は、絶縁層上に形成された活性領域を含
む半導体層と、活性領域内に形成された第２導電型の第
１の拡散層と、第１の拡散層の両側に、該第１の拡散層
とは間隔をおいて活性領域内に形成された第２導電型の
第２および第３の拡散層と、活性領域の、第１の拡散層
および第２の拡散層により構成される１対のソース／ド
レイン領域の間に挟まれた領域に形成された、第１導電
型のチャネル領域と、活性領域の前記第１の拡散層およ
び前記第３拡散層により構成される他の１対のソース／
ドレイン領域の間に挟まれた領域に形成された、第１導
電型の他のチャネル領域と、チャネル領域上に形成され
たゲート電極と、他のチャネル領域上に、ゲート電極と
並んで延びるように形成された他のゲート電極とを備え
る。 第１の拡散層にはビット線が電気的に接続され、第
２および第３の拡散層のそれぞれには、キャパシタが電
気的に接続されている。活性領域の上部表面上の所定領
域には、チャネル領域および他のチャネル領域の電位を
固定するための電位固定用配線層が電気的に接続されて
いる。 この電位固定用配線層が電気的に接続される所定
領域は、チャネル領域、他のチャネル領域および第１の
拡散層のそれぞれに隣接するように活性領域に形成され
た、第１導電型の不純物領域を含む。 In order to achieve the object of the present onset to achieve the above purpose
The disclosed semiconductor device includes an active region formed on an insulating layer.
A second conductive type formed in the active region.
A first diffusion layer, and a first diffusion layer on both sides of the first diffusion layer.
Of the second conductivity type formed in the active region at an interval
Second and third diffusion layers and a first diffusion layer of the active region
And a pair of source / dose constituted by the second diffusion layer
A first conductive layer formed in a region sandwiched between the rain regions;
Channel region and the first diffusion layer of the active region and
And another pair of sources formed by the third diffusion layer /
A first conductive layer formed in a region sandwiched between the drain regions;
Formed on the channel region, with another type of channel region
Gate electrode and the gate electrode on the other channel region.
And another gate electrode formed to extend side by side.
You. A bit line is electrically connected to the first diffusion layer.
A capacitor is connected to each of the second and third diffusion layers.
It is pneumatically connected. Predefined area on top surface of active area
Region, the potential of the channel region and other channel regions
The potential fixing wiring layer for fixing is electrically connected.
I have. A predetermined level at which the potential fixing wiring layer is electrically connected.
The region comprises a channel region, another channel region and a first
Formed in the active region adjacent to each of the diffusion layers
In addition, the semiconductor device includes a first conductivity type impurity region.
【００１２】[0012]
【００１３】[0013]
【００１４】[0014]
【作用】本発明の半導体装置では、活性領域の上部表面
上の所定領域に電気的に接触するように、チャネル領域
の電位を固定するための電位固定用配線層が形成される
ので、ＳＯＩ構造を有するメモリセルトランジスタにお
ける基板浮遊効果が防止される。これにより、メモリセ
ルとしての信頼性が低下するのが防止される。In the semiconductor device of the present invention, a potential fixing wiring layer for fixing the potential of the channel region is formed so as to be in electrical contact with a predetermined region on the upper surface of the active region. Substrate floating effect in the memory cell transistor having the above is prevented. This prevents the reliability of the memory cell from being reduced.
【００１５】[0015]
【００１６】[0016]
【実施例】以下、本発明の実施例を図面に基づいて説明
する。Embodiments of the present invention will be described below with reference to the drawings.
【００１７】図１は、本発明の第１実施例によるＤＲＡ
Ｍのメモリセル部分を示した平面図であり、図２は図１
の１０２−１０２線に沿った断面図、図３は図１の１０
３−１０３線に沿った断面図、図４は図１の１０１−１
０１線に沿った断面図である。図１〜図４を参照して、
この第１実施例のメモリセルは、１つのメモリセルトラ
ンジスタ２０ａと、１つのキャパシタ２３と、１つのビ
ット線２２と、１つの電位固定用配線２４とから構成さ
れる。電位固定用配線２４は、メモリセルトランジスタ
のチャネル領域の電位を固定するためのものであり、活
性領域４の上部表面上に形成されている。本実施例では
このように電位固定用配線２４を形成することによっ
て、ＳＯＩ構造を有するメモリセルトランジスタにおい
て基板浮遊効果が発生するのを防止することができる。FIG. 1 shows a DRA according to a first embodiment of the present invention.
FIG. 2 is a plan view showing a memory cell portion of M. FIG.
FIG. 3 is a sectional view taken along line 102-102 of FIG.
FIG. 4 is a sectional view taken along line 3-103, and FIG.
It is sectional drawing which followed the 01 line. Referring to FIGS.
The memory cell of the first embodiment includes one memory cell transistor 20a, one capacitor 23, one bit line 22, and one potential fixing wiring 24. The potential fixing wiring 24 is for fixing the potential of the channel region of the memory cell transistor, and is formed on the upper surface of the active region 4. In this embodiment, by forming the potential fixing wiring 24 in this way, it is possible to prevent the occurrence of the substrate floating effect in the memory cell transistor having the SOI structure.
【００１８】すなわち、電位固定用配線２４に所定の電
位を印加することによって、活性領域４内のチャネル領
域の電位を所定の電位に固定することができる。これに
より、ｎ型拡散層５の近傍における高電界によってチャ
ネル領域にホールが発生したとしても、従来のように基
板浮遊効果が発生することはない。その結果、メモリセ
ルトランジスタの誤動作を防止することができ、メモリ
としての信頼性が低下するのを防止することができる。That is, by applying a predetermined potential to the potential fixing wiring 24, the potential of the channel region in the active region 4 can be fixed at the predetermined potential. Thus, even if holes are generated in the channel region due to a high electric field near the n-type diffusion layer 5, the substrate floating effect does not occur as in the related art. As a result, a malfunction of the memory cell transistor can be prevented, and a decrease in reliability as a memory can be prevented.
【００１９】また、電位固定用配線２４を活性領域４の
上部表面上に接触するように形成することによって、従
来のプロセスを用いて容易に電位固定用配線を形成する
ことができる。活性領域４の裏面に電位固定用配線を形
成するのは、ＳＯＩ構造においては製造プロセス上困難
である。By forming the potential fixing wiring 24 so as to be in contact with the upper surface of the active region 4, the potential fixing wiring can be easily formed using a conventional process. Forming the potential fixing wiring on the back surface of the active region 4 is difficult in the SOI structure due to the manufacturing process.
【００２０】次に、図１および図２を参照して、図１の
１０２−１０２線に沿った断面構造について説明する。
シリコン層１上には従来と同様シリコン酸化膜層２が形
成されている。シリコン酸化膜層２上の所定領域には平
面的に見て十文字形状を有するようにパターニングされ
た半導体層からなる活性領域４が形成されている。活性
領域４には所定の間隔を隔ててソース／ドレイン領域を
構成するｎ型拡散層５、６ａ、６ｂが形成されている。
また、従来と同様、活性領域４上の所定領域にはゲート
酸化膜８ａ、８ｂを介してそれぞれゲート電極９ａおよ
び９ｂが形成されている。Next, a cross-sectional structure along the line 102-102 in FIG. 1 will be described with reference to FIGS.
On the silicon layer 1, a silicon oxide film layer 2 is formed as in the prior art. In a predetermined region on the silicon oxide film layer 2, an active region 4 made of a semiconductor layer patterned so as to have a cross shape in plan view is formed. In the active region 4, n-type diffusion layers 5, 6a and 6b constituting source / drain regions are formed at predetermined intervals.
As in the conventional case, gate electrodes 9a and 9b are formed in predetermined regions on the active region 4 via gate oxide films 8a and 8b, respectively.
【００２１】ゲート電極９ａおよび９ｂの上部表面上に
は上部絶縁膜２５が形成されている。上部絶縁膜２５お
よびゲート電極９ａ、９ｂの側表面上にはサイドウォー
ル酸化膜２６が形成されている。ゲート電極９ａ、ｎ型
拡散層５、６ａによって一方のアクセストランジスタ２
１ａが形成されており、ゲート電極９ｂ、ｎ型拡散層
５、６ｂによって他方のアクセストランジスタ２１ｂが
形成されている。なお、シリコン酸化膜層２は５０００
Å程度、活性領域４は１０００Å程度、ゲート酸化膜８
ａおよび８ｂは１５０Å程度、ゲート電極９ａおよび９
ｂは２０００Å程度、上部絶縁膜２５は２０００Å程度
の厚みを有している。An upper insulating film 25 is formed on the upper surfaces of gate electrodes 9a and 9b. A sidewall oxide film 26 is formed on the side surfaces of the upper insulating film 25 and the gate electrodes 9a and 9b. One access transistor 2 is formed by gate electrode 9a and n-type diffusion layers 5 and 6a.
1a is formed, and the other access transistor 21b is formed by the gate electrode 9b and the n-type diffusion layers 5 and 6b. The silicon oxide film layer 2 is 5000
活性, the active region 4 is about 1000 、, and the gate oxide film 8
a and 8b are about 150 °, and the gate electrodes 9a and 9b
b has a thickness of about 2000 °, and the upper insulating film 25 has a thickness of about 2000 °.
【００２２】上部酸化膜２５、サイドウォール酸化膜２
６、活性領域４を覆うように５０００〜１００００Å程
度の厚みを有する層間絶縁膜１０が形成されている。層
間絶縁膜１０上には３０００〜８０００Å程度の厚みを
有する層間絶縁膜１３が形成されており、その層間絶縁
膜１３上には３０００〜８０００Å程度の厚みを有する
層間絶縁膜１６が形成されている。Upper oxide film 25, sidewall oxide film 2
6. An interlayer insulating film 10 having a thickness of about 5000-10000 ° is formed so as to cover active region 4. On interlayer insulating film 10, interlayer insulating film 13 having a thickness of about 3000-8000 ° is formed, and on interlayer insulating film 13, interlayer insulating film 16 having a thickness of about 3000-8000 ° is formed. .
【００２３】層間絶縁膜１０、１３および１６のｎ型拡
散層６ａおよび６ｂ上に位置する領域にはコンタクトホ
ールが形成されている。そのコンタクトホールを埋込む
ようにキャパシタ下部電極用プラグ１７が形成されてい
る。このキャパシタ下部電極用プラグ１７はｎ型の不純
物がドープされたドープトポリシリコンなどによって形
成する。キャパシタ下部電極用プラグ１７および層間絶
縁膜１６上にはｎ型の不純物がドープされたドープトポ
リシリコン層からなるキャパシタ下部電極１８が形成さ
れている。Contact holes are formed in regions of interlayer insulating films 10, 13 and 16 located on n-type diffusion layers 6a and 6b. A capacitor lower electrode plug 17 is formed so as to fill the contact hole. The capacitor lower electrode plug 17 is formed of doped polysilicon or the like doped with an n-type impurity. A capacitor lower electrode 18 made of a doped polysilicon layer doped with an n-type impurity is formed on the capacitor lower electrode plug 17 and the interlayer insulating film 16.
【００２４】キャパシタ下部電極１８は１０００Å程度
の厚みで形成される。キャパシタ下部電極１８上にはキ
ャパシタ誘電体膜１９が形成されている。このキャパシ
タ誘電体膜１９はたとえば酸化膜とシリコン窒化膜との
複合膜によって形成される。キャパシタ誘電体膜１９上
には１０００Å程度の厚みを有するドープトポリシリコ
ン層からなるキャパシタ上部電極２０が形成されてい
る。キャパシタ下部電極１８、キャパシタ誘電体膜１９
およびキャパシタ上部電極２０によってメモリセルのキ
ャパシタ２３が構成される。キャパシタ上部電極２０上
には５０００〜１００００Å程度の厚みを有する酸化膜
からなる層間絶縁膜２７が形成されている。なお、この
図２に示した断面においては層間絶縁膜１３上の所定領
域に電位固定用配線２４が位置している。The capacitor lower electrode 18 is formed with a thickness of about 1000 °. A capacitor dielectric film 19 is formed on the capacitor lower electrode 18. This capacitor dielectric film 19 is formed of, for example, a composite film of an oxide film and a silicon nitride film. On capacitor dielectric film 19, capacitor upper electrode 20 made of a doped polysilicon layer having a thickness of about 1000 ° is formed. Capacitor lower electrode 18, capacitor dielectric film 19
And capacitor upper electrode 20 constitutes capacitor 23 of the memory cell. On the capacitor upper electrode 20, an interlayer insulating film 27 made of an oxide film having a thickness of about 5000-10000 ° is formed. In the cross section shown in FIG. 2, the potential fixing wiring 24 is located in a predetermined region on the interlayer insulating film 13.
【００２５】次に、図１および図３を参照して、図１の
１０３−１０３線に沿った断面構造について説明する。
この断面においては、層間絶縁膜１０上のｎ型拡散層５
上に位置する領域にコンタクトホールが形成されてい
る。そのコンタクトホールを充填するようにｎ型の不純
物がドープされたドープトポリシリコンからなるビット
線用プラグ１１が形成されている。ビット線用プラグ１
１上および層間絶縁膜１０上に延びるようにビット線２
２が形成されている。ビット線２２はたとえばドープト
ポリシリコン層とタングステンシリサイド膜との積層膜
からなり、２０００Å程度の厚みを有している。Next, a cross-sectional structure along the line 103-103 in FIG. 1 will be described with reference to FIGS.
In this cross section, n-type diffusion layer 5 on interlayer insulating film 10 is formed.
A contact hole is formed in a region located above. A bit line plug 11 made of doped polysilicon doped with an n-type impurity is formed so as to fill the contact hole. Plug for bit line 1
1 and bit line 2 extending over interlayer insulating film 10.
2 are formed. Bit line 22 is made of, for example, a laminated film of a doped polysilicon layer and a tungsten silicide film, and has a thickness of about 2000 °.
【００２６】ビット線２２を覆うように層間絶縁膜１３
が形成されており、層間絶縁膜１３上の所定領域には電
位固定用配線２４が位置している。層間絶縁膜１３上に
電位固定用配線２４を覆うように層間絶縁膜１６が形成
されており、その層間絶縁膜１６上にはキャパシタ上部
電極２０が位置している。キャパシタ上部電極２０上に
は層間絶縁膜２７が形成されている。The interlayer insulating film 13 covers the bit line 22.
Is formed, and a potential fixing wiring 24 is located in a predetermined region on the interlayer insulating film 13. An interlayer insulating film 16 is formed on the interlayer insulating film 13 so as to cover the potential fixing wiring 24, and a capacitor upper electrode 20 is located on the interlayer insulating film 16. On the capacitor upper electrode 20, an interlayer insulating film 27 is formed.
【００２７】次に、図１および図４を参照して、図１の
１０１−１０１線に沿った断面構造について説明する。
この断面の活性領域４にはｐ型拡散層７が形成されてい
る。このｐ型拡散層７は図１に示すように、ソース／ド
レイン領域を構成するｎ型拡散層５とゲート電極９ａお
よび９ｂ下のチャネル領域とに隣接するように形成され
ている。Next, a cross-sectional structure along the line 101-101 in FIG. 1 will be described with reference to FIGS.
A p-type diffusion layer 7 is formed in the active region 4 of this cross section. As shown in FIG. 1, the p-type diffusion layer 7 is formed so as to be adjacent to the n-type diffusion layer 5 constituting the source / drain region and the channel region below the gate electrodes 9a and 9b.
【００２８】また、層間絶縁膜１０および１３のｐ型拡
散層７上に位置する領域にはコンタクトホールが形成さ
れている。そのコンタクトホールを充填するようにｐ型
の不純物がドープされたドープトポリシリコンからなる
電位固定用配線のためのプラグ１４が形成されている。
プラグ１４上および層間絶縁膜１３上にはドープトポリ
シリコン層とタングステンシリサイド膜との積層膜から
なる電位固定用配線２４が形成されている。A contact hole is formed in a region of interlayer insulating films 10 and 13 located on p-type diffusion layer 7. A plug 14 for potential fixing wiring made of doped polysilicon doped with a p-type impurity is formed so as to fill the contact hole.
On the plug 14 and the interlayer insulating film 13, a potential fixing wiring 24 made of a laminated film of a doped polysilicon layer and a tungsten silicide film is formed.
【００２９】電位固定用配線２４は図１に示すようにゲ
ート電極９ａおよび９ｂとほぼ平行でかつビット線２２
に対してほぼ直交する方向に延びて形成されている。電
位固定用配線２４および層間絶縁膜１３上には層間絶縁
膜１６が形成されており、層間絶縁膜１６上にはキャパ
シタ上部電極２０が位置している。キャパシタ上部電極
２０上には層間絶縁膜２７が形成されている。As shown in FIG. 1, the potential fixing wiring 24 is substantially parallel to the gate electrodes 9a and 9b and the bit line 22.
Are formed so as to extend in a direction substantially orthogonal to. An interlayer insulating film 16 is formed on the potential fixing wiring 24 and the interlayer insulating film 13, and a capacitor upper electrode 20 is located on the interlayer insulating film 16. On the capacitor upper electrode 20, an interlayer insulating film 27 is formed.
【００３０】図５〜図１６は、図１〜図４に示した第１
実施例のメモリセル部の製造方法を説明するための平面
図および断面図である。図５〜図１６を参照して、次に
第１実施例のメモリセル部の製造プロセスについて説明
する。FIGS. 5 to 16 show the first type shown in FIGS.
4A and 4B are a plan view and a cross-sectional view illustrating a method for manufacturing the memory cell unit according to the embodiment. Next, a manufacturing process of the memory cell portion of the first embodiment will be described with reference to FIGS.
【００３１】まず、図５および図６に示すように、通常
のバルク半導体基板１上にＳＩＭＯＸ法または、はり合
わせ法により、５０００Å程度の厚みを有するシリコン
酸化膜層２と１０００Å程度の厚みを有するシリコン層
４とを形成する。フォトリソグラフィー法およびドライ
エッチング法を用いてそのシリコン層４をパターニング
する。これにより、図５に示すような平面的にみて十文
字形状を有するシリコン層からなる活性領域４を形成す
る。すなわち、本実施例では、メサ型分離によって活性
領域４を形成する。なお、活性領域４を構成するシリコ
ン層の膜厚は１０００Å程度である。この後、活性領域
４の全面にｐ型不純物をイオン注入する。First, as shown in FIGS. 5 and 6, a silicon oxide film layer 2 having a thickness of about 5000 ° and a thickness of about 1000 ° are formed on a normal bulk semiconductor substrate 1 by a SIMOX method or a bonding method. A silicon layer 4 is formed. The silicon layer 4 is patterned using a photolithography method and a dry etching method. Thus, an active region 4 made of a silicon layer having a cross-shaped cross-sectional shape as shown in FIG. 5 is formed. That is, in this embodiment, the active region 4 is formed by mesa-type isolation. Incidentally, the thickness of the silicon layer constituting the active region 4 is about 1000 °. Thereafter, p-type impurities are ion-implanted into the entire surface of the active region 4.
【００３２】次に、活性領域４上の全面を酸化すること
によって１５０Å程度の厚みを有するゲート酸化膜（図
示せず）を形成した後、そのゲート酸化膜上に２０００
Å程度の厚みを有するｎ型の不純物がドープされたポリ
シリコン膜（図示せず）および２０００Å程度の厚みを
有する酸化膜（図示せず）を順次形成する。そして、フ
ォトリソグラフィー法およびドライエッチング法を用い
て、その酸化膜、ポリシリコン膜およびゲート酸化膜を
パターニングすることによって、図７および図８に示さ
れるようなゲート酸化膜８ａ、８ｂ、ゲート電極９ａ、
９ｂおよび上部絶縁膜２５が形成される。Next, a gate oxide film (not shown) having a thickness of about 150 ° is formed by oxidizing the entire surface of the active region 4, and then 2,000 μm is formed on the gate oxide film.
A polysilicon film (not shown) doped with an n-type impurity having a thickness of about Å and an oxide film (not shown) having a thickness of about 2000 Å are sequentially formed. Then, the oxide film, the polysilicon film, and the gate oxide film are patterned by using the photolithography method and the dry etching method, so that the gate oxide films 8a and 8b and the gate electrode 9a as shown in FIGS. ,
9b and the upper insulating film 25 are formed.
【００３３】この後、上部絶縁膜２５およびゲート電極
９ａ、９ｂをマスクとして、活性領域４にｎ型不純物を
低不純物濃度でイオン注入する。そして、全面に２００
０Å程度の厚みを有する酸化膜（図示せず）を形成した
後その酸化膜をエッチバックすることによって、サイド
ウォール酸化膜２６を形成する。そしてそのサイドウォ
ール酸化膜２６をマスクとして再び活性領域４にｎ型の
不純物を高不純物濃度でイオン注入する。これにより、
ＬＤＤ（Lightly Doped Drain ）構造のｎ型拡散層５、
６ａおよび６ｂが形成される。このようにして、ｎ型拡
散層５、６ａおよびゲート電極９ａからなる一方のアク
セストランジスタ２１ａと、ｎ型拡散層５、６ｂおよび
ゲート電極９ｂからなる他方のアクセストランジスタ２
１ｂが形成される。Thereafter, using the upper insulating film 25 and the gate electrodes 9a and 9b as a mask, an n-type impurity is ion-implanted into the active region 4 at a low impurity concentration. And 200 on the whole surface
After forming an oxide film (not shown) having a thickness of about 0 °, the oxide film is etched back to form a sidewall oxide film 26. Then, using the sidewall oxide film 26 as a mask, an n-type impurity is ion-implanted again into the active region 4 at a high impurity concentration. This allows
N-type diffusion layer 5 having an LDD (Lightly Doped Drain) structure,
6a and 6b are formed. Thus, one access transistor 21a including n-type diffusion layers 5, 6a and gate electrode 9a and the other access transistor 2 including n-type diffusion layers 5, 6b and gate electrode 9b
1b is formed.
【００３４】次に、図９および図１０に示すように、フ
ォトリソグラフィー法を用いて所定の領域のみ露出させ
るようにレジスト（図示せず）を形成する。そしてその
レジストをマスクとして活性領域４にｐ型の不純物をイ
オン注入することによって、ｐ型拡散層７を形成する。
このｐ型拡散層７を形成するためのイオン注入時のｐ型
不純物の不純物濃度は、ｎ型拡散層５の不純物濃度より
も高くなるように設定する。このｐ型拡散層７は、ゲー
ト電極９ａおよび９ｂ下に位置するチャネル領域とソー
ス／ドレイン領域を構成するｎ型拡散層５との両方に隣
接するように形成されている。また、ｐ型拡散層７は、
チャネル領域と同じ導電型を有しているので、ｐ型拡散
層７とチャネル領域とは電気的に導通している。したが
って、このｐ型拡散層７上に電位固定用配線を形成して
その電位固定用配線に所定の電位を印加すれば、チャネ
ル領域の電位を固定することができる。Next, as shown in FIGS. 9 and 10, a resist (not shown) is formed using photolithography so as to expose only a predetermined region. Using the resist as a mask, a p-type impurity is ion-implanted into the active region 4 to form a p-type diffusion layer 7.
The impurity concentration of the p-type impurity at the time of ion implantation for forming the p-type diffusion layer 7 is set to be higher than the impurity concentration of the n-type diffusion layer 5. The p-type diffusion layer 7 is formed so as to be adjacent to both the channel region located below the gate electrodes 9a and 9b and the n-type diffusion layer 5 forming the source / drain regions. Also, the p-type diffusion layer 7
Since it has the same conductivity type as the channel region, p-type diffusion layer 7 and the channel region are electrically connected. Therefore, if a potential fixing wiring is formed on the p-type diffusion layer 7 and a predetermined potential is applied to the potential fixing wiring, the potential of the channel region can be fixed.
【００３５】次に、図１１および図１２に示すように、
全面に５０００〜１００００Å程度の厚みを有する酸化
膜からなる層間絶縁膜１０を形成する。そして、フォト
リソグラフィー法およびドライエッチング法を用いて層
間絶縁膜１０のｎ型拡散層５上に位置する領域にコンタ
クトホールを形成する。そしてそのコンタクトホール内
を埋込むとともに層間絶縁膜１０上に沿って延びるよう
にｎ型のドープトポリシリコン層（図示せず）を形成し
た後、そのｎ型ドープトポリシリコン層を全面異方性エ
ッチングすることにより、ビット線用プラグ１１を形成
する。Next, as shown in FIGS. 11 and 12,
An interlayer insulating film 10 made of an oxide film having a thickness of about 5000-10000 ° is formed on the entire surface. Then, a contact hole is formed in a region of the interlayer insulating film 10 located on the n-type diffusion layer 5 by using a photolithography method and a dry etching method. Then, an n-type doped polysilicon layer (not shown) is formed so as to fill the contact hole and extend along the interlayer insulating film 10, and then the n-type doped polysilicon layer is anisotropically formed. The bit line plug 11 is formed by the reactive etching.
【００３６】その後、全面にドープトポリシリコン層と
タングステンシリサイド層との積層膜（図示せず）を形
成した後フォトリソグラフィー法およびドライエッチン
グ法を用いてその積層膜をパターニングすることによっ
て、ビット線２２を形成する。なお、ビット線２２は２
０００Å程度の膜厚を有するように形成する。Thereafter, a laminated film (not shown) of a doped polysilicon layer and a tungsten silicide layer is formed on the entire surface, and the laminated film is patterned by photolithography and dry etching, thereby forming a bit line. 22 is formed. The bit line 22 is 2
It is formed so as to have a thickness of about 000 °.
【００３７】次に、図１３および図１４に示すように、
層間絶縁膜１０上に３０００〜８０００Å程度の厚みを
有する酸化膜からなる層間絶縁膜１３を形成する。フォ
トリソグラフィー法およびドライエッチング法を用い
て、層間絶縁膜１０および１３のｐ型拡散層７上に位置
する領域にコンタクトホールを形成する。そしてそのコ
ンタクトホールを埋込むとともに層間絶縁膜１３上に沿
って延びるようにｐ型ドープトポリシリコン層（図示せ
ず）を堆積した後、そのｐ型ドープトポリシリコン層を
全面異方性エッチングすることによって、電位固定用配
線のためのプラグ１４を形成する。Next, as shown in FIGS. 13 and 14,
On interlayer insulating film 10, interlayer insulating film 13 made of an oxide film having a thickness of about 3000 to 8000 ° is formed. Using photolithography and dry etching, a contact hole is formed in a region of interlayer insulating films 10 and 13 located on p-type diffusion layer 7. Then, after depositing a p-type doped polysilicon layer (not shown) so as to fill the contact hole and extend along the interlayer insulating film 13, the p-type doped polysilicon layer is entirely anisotropically etched. By doing so, the plug 14 for the potential fixing wiring is formed.
【００３８】プラグ１４上および層間絶縁膜１３上にド
ープトポリシリコン層とタングステンシリサイド層との
積層膜（図示せず）を形成した後、フォトリソグラフィ
ー法およびドライエッチング法を用いてパターニングす
ることによって、ゲート電極９ａおよび９ｂとほぼ平行
に延びる電位固定用配線２４を形成する。アクセストラ
ンジスタ２１ａおよび２１ｂのチャネル領域で発生した
ホールはｐ型拡散層７を介して電位固定用配線２４へ引
抜かれる。なお、電位固定用配線２４は２０００Å程度
の厚みを有するように形成する。After a laminated film (not shown) of a doped polysilicon layer and a tungsten silicide layer is formed on the plug 14 and the interlayer insulating film 13, patterning is performed by using photolithography and dry etching. Then, a potential fixing wiring 24 extending substantially parallel to the gate electrodes 9a and 9b is formed. Holes generated in the channel regions of access transistors 21a and 21b are drawn out to potential fixing wiring 24 via p-type diffusion layer 7. The potential fixing wiring 24 is formed to have a thickness of about 2000 °.
【００３９】次に、図１５および図１６に示すように、
層間絶縁膜１３上に３０００〜８０００Å程度の厚みを
有する酸化膜からなる層間絶縁膜１６を形成する。フォ
トリソグラフィー法およびドライエッチング法を用い
て、層間絶縁膜１６、１３、１０のｎ型拡散層６ａおよ
び６ｂ上に位置する領域にコンタクトホールを形成す
る。そしてそのコンタクトホール内を埋込むとともに層
間絶縁膜１６上に沿って延びるようにｎ型ドープトポリ
シリコン層（図示せず）を形成した後、そのｎ型ドープ
トポリシリコン層を全面異方性エッチングすることによ
って、キャパシタ下部電極用プラグ１７を形成する。な
お、キャパシタ下部電極用プラグ１７を形成する際のｎ
型ドープトポリシリコン層の層間絶縁膜１６上に位置す
る部分の厚みは１０００Å程度である。Next, as shown in FIGS. 15 and 16,
On interlayer insulating film 13, interlayer insulating film 16 made of an oxide film having a thickness of about 3000 to 8000 ° is formed. Using photolithography and dry etching, contact holes are formed in regions of the interlayer insulating films 16, 13, and 10 located on the n-type diffusion layers 6a and 6b. Then, an n-type doped polysilicon layer (not shown) is formed so as to fill the contact hole and extend along the interlayer insulating film 16. By etching, a capacitor lower electrode plug 17 is formed. Note that n when forming the capacitor lower electrode plug 17 is n.
The thickness of the portion of the type-doped polysilicon layer located on interlayer insulating film 16 is about 1000 °.
【００４０】この後、キャパシタ下部電極用プラグ１７
上および層間絶縁膜１６上に１０００Å程度の厚みを有
するｎ型ドープトポリシリコン層（図示せず）を形成し
た後、フォトリソグラフィー法およびドライエッチング
法を用いてそのｎ型ドープトポリシリコン層をパターニ
ングする。これにより、キャパシタ下部電極１８を形成
する。そして、キャパシタ下部電極１８を覆うように酸
化膜とシリコン窒化膜との複合膜からなるキャパシタ誘
電体膜１９を形成する。キャパシタ誘電体膜１９上に１
０００Å程度の厚みを有するドープトポリシリコン層か
らなるキャパシタ上部電極２０を形成する。これによ
り、キャパシタ下部電極１８、キャパシタ誘電体膜１９
およびキャパシタ上部電極２０からなるスタックトタイ
プのキャパシタ２３が形成される。この後、キャパシタ
上部電極２０上に５０００〜１００００Å程度の厚みを
有する層間絶縁膜２７を形成する。Thereafter, the plug 17 for the capacitor lower electrode is formed.
After forming an n-type doped polysilicon layer (not shown) having a thickness of about 1000 ° on the upper surface and on the interlayer insulating film 16, the n-type doped polysilicon layer is formed by photolithography and dry etching. Perform patterning. Thereby, the capacitor lower electrode 18 is formed. Then, a capacitor dielectric film 19 made of a composite film of an oxide film and a silicon nitride film is formed so as to cover the capacitor lower electrode 18. 1 on the capacitor dielectric film 19
A capacitor upper electrode 20 made of a doped polysilicon layer having a thickness of about 000 ° is formed. Thereby, the capacitor lower electrode 18 and the capacitor dielectric film 19
Thus, a stacked type capacitor 23 including the capacitor upper electrode 20 is formed. Thereafter, an interlayer insulating film 27 having a thickness of about 5000-10000 ° is formed on capacitor upper electrode 20.
【００４１】なお、上記第１実施例のメモリセル部分の
製造方法では、活性領域４の形成方法としてメサ型分離
を用いたが、本発明はこれに限らず、ＬＯＣＯＳ（(LOC
al Oxidation of Silicon)法やフィールドシールド法に
よる素子分離方法を用いてもよい。また、アクセストラ
ンジスタ２１ａおよび２１ｂの構造としてＬＤＤ構造以
外の構造であってもよい。また、ゲート電極９ａおよび
９ｂをドープトポリシリコン層とタングステンシリサイ
ド膜との複合膜などによって形成してもよい。また、キ
ャパシタ誘電体膜１９としてＳｒＴｉＯ3 などの高融電
体材料を用いてもよい。In the method of manufacturing the memory cell portion of the first embodiment, the mesa-type separation is used as the method of forming the active region 4. However, the present invention is not limited to this, and the LOCOS ((LOC)
al Oxidation of Silicon) or a field isolation method. The access transistors 21a and 21b may have a structure other than the LDD structure. Further, the gate electrodes 9a and 9b may be formed by a composite film of a doped polysilicon layer and a tungsten silicide film or the like. In addition, a high melting material such as SrTiO 3 may be used for the capacitor dielectric film 19.
【００４２】図１７は、本発明の第２実施例によるＤＲ
ＡＭのメモリセル部分を示した平面図である。図１７を
参照して、この第２実施例では、図１に示した第１実施
例と異なり活性領域３０が菱形形状を有している。この
ように活性領域３０を菱形形状に形成すれば、図１に示
した第１実施例の構造に比べてゲート幅（チャネル幅）
を大きくすることができ、その結果メモリトランジスタ
の駆動能力を向上させることができる。また、図１に示
した第１実施例に比べて、ビット線用プラグ１１と電位
固定用配線のためのプラグ１４との間隔をより大きくと
ることができ、その結果製造プロセスが容易になるとい
う利点がある。なお、この第２実施例の断面構造は、図
２〜図４に示した第１実施例の断面構造と同様の構造を
有する。FIG. 17 shows a DR according to a second embodiment of the present invention.
FIG. 3 is a plan view showing a memory cell portion of the AM. Referring to FIG. 17, in the second embodiment, unlike the first embodiment shown in FIG. 1, active region 30 has a rhombic shape. When the active region 30 is formed in a rhombic shape in this manner, the gate width (channel width) is larger than that of the structure of the first embodiment shown in FIG.
Can be increased, and as a result, the driving capability of the memory transistor can be improved. Further, as compared with the first embodiment shown in FIG. 1, the distance between the bit line plug 11 and the plug 14 for the potential fixing wiring can be made larger, and as a result, the manufacturing process is facilitated. There are advantages. The cross-sectional structure of the second embodiment has the same structure as the cross-sectional structure of the first embodiment shown in FIGS.
【００４３】図１８は、本発明の第３実施例によるＤＲ
ＡＭのメモリセル部分を示した平面図である。図１８を
参照して、この第３実施例では、上記した第１実施例お
よび第２実施例と異なり、電位固定用配線２４がゲート
電極４ａおよび４ｂとほぼ直交しかつビット線２２とほ
ぼ平行に延びる方向に形成されている。このように構成
することによっても上記した第１実施例および第２実施
例と同様、メモリセルトランジスタの基板浮遊効果を有
効に防止することができる。なお、この第３実施例にお
ける断面構造も、第１および第２実施例と同様、電位固
定用配線２４がビット線２２の上方でかつキャパシタ２
３の下方に位置する。FIG. 18 shows a DR according to a third embodiment of the present invention.
FIG. 3 is a plan view showing a memory cell portion of the AM. Referring to FIG. 18, in the third embodiment, unlike the first and second embodiments described above, potential fixing wiring 24 is substantially orthogonal to gate electrodes 4a and 4b and substantially parallel to bit line 22. It is formed in the direction which extends. With such a configuration, the substrate floating effect of the memory cell transistor can be effectively prevented as in the first and second embodiments. The sectional structure of the third embodiment is similar to that of the first and second embodiments.
3 below.
【００４４】図１９は、本発明の第４実施例によるＤＲ
ＡＭのメモリセル部分を示した平面図であり、図２０は
図１９の１０２−１０２線に沿った断面図であり、図２
１は図１９の１０３−１０３線に沿った断面図であり、
図２２は図１９の１０１−１０１線に沿った断面図であ
る。図１９〜図２２を参照して、この第４実施例では、
上述した第１実施例〜第３実施例と異なり、電位固定用
配線２４の上方にビット線２２が位置している。また、
この第４実施例は第３実施例と同様に、電位固定用配線
２４がゲート電極９ａおよび９ｂとほぼ直交しかつビッ
ト線２２とほぼ平行に延びるように形成されている。FIG. 19 shows a DR according to a fourth embodiment of the present invention.
FIG. 20 is a plan view showing a memory cell portion of the AM, and FIG. 20 is a sectional view taken along the line 102-102 in FIG.
1 is a sectional view taken along line 103-103 in FIG.
FIG. 22 is a sectional view taken along the line 101-101 in FIG. Referring to FIGS. 19 to 22, in the fourth embodiment,
Unlike the first to third embodiments described above, the bit line 22 is located above the potential fixing wiring 24. Also,
In the fourth embodiment, similarly to the third embodiment, the potential fixing wiring 24 is formed so as to extend substantially perpendicular to the gate electrodes 9a and 9b and substantially parallel to the bit line 22.
【００４５】具体的には、図１９、図２１および図２２
に示すように、ビット線２２が電位固定用配線２４を覆
う層間絶縁膜１３の上部表面上に沿って延びるように形
成されている。このように構成することによっても、上
記した第１実施例〜第３実施例と同様、チャネル領域で
発生したホールをｐ型拡散層７を介して電位固定用配線
２４によって容易に引抜くことができる。これにより、
メモリセルトランジスタにおける基板浮遊効果を防止す
ることができ、その結果メモリセルトランジスタの誤動
作を防止することができる。これにより、メモリとして
の信頼性が低下するのを防止することができる。Specifically, FIG. 19, FIG. 21 and FIG.
The bit line 22 is formed to extend along the upper surface of the interlayer insulating film 13 covering the potential fixing wiring 24, as shown in FIG. With this configuration, similarly to the first to third embodiments, holes generated in the channel region can be easily pulled out by the potential fixing wiring 24 via the p-type diffusion layer 7. it can. This allows
The substrate floating effect in the memory cell transistor can be prevented, and as a result, malfunction of the memory cell transistor can be prevented. As a result, it is possible to prevent a decrease in the reliability of the memory.
【００４６】[0046]
【発明の効果】本発明によれば、活性領域の上部表面上
の所定領域に電気的に接触するように、チャネル領域の
電位を固定するための電位固定用配線層を形成すること
によって、ＳＯＩ構造を有するメモリセルトランジスタ
における基板浮遊効果を防止することができる。これに
より、メモリセルトランジスタの誤動作を防止すること
ができ、その結果メモリとしての信頼性が低下するのを
防止することができる。According to the present invention , the potential fixing wiring layer for fixing the potential of the channel region is formed so as to be in electrical contact with a predetermined region on the upper surface of the active region. The substrate floating effect in the memory cell transistor having the structure can be prevented. As a result, a malfunction of the memory cell transistor can be prevented, and as a result, a decrease in reliability as a memory can be prevented.
【００４７】[0047]
【図１】 本発明の第１実施例によるＤＲＡＭのメモリ
セル部分を示した平面図である。FIG. 1 is a plan view showing a memory cell portion of a DRAM according to a first embodiment of the present invention.
【図２】 図１に示した第１実施例のメモリセル部分の
１０２−１０２線に沿った断面図である。FIG. 2 is a cross-sectional view of the memory cell portion of the first embodiment shown in FIG. 1, taken along line 102-102.
【図３】 図１に示した第１実施例のメモリセル部分の
１０３−１０３線に沿った断面図である。FIG. 3 is a cross-sectional view of the memory cell portion of the first embodiment shown in FIG. 1, taken along line 103-103.
【図４】 図１に示した第１実施例のメモリセル部分の
１０１−１０１線に沿った断面図である。4 is a cross-sectional view of the memory cell portion of the first embodiment shown in FIG. 1, taken along line 101-101.
【図５】 図１に示した第１実施例のメモリセル部分の
製造プロセスの第１工程を説明するための平面図であ
る。FIG. 5 is a plan view for describing a first step of a manufacturing process of the memory cell portion of the first embodiment shown in FIG.
【図６】 図５に示した第１工程におけるメモリセル部
分の１０４−１０４線に沿った断面図である。FIG. 6 is a cross-sectional view of the memory cell portion in the first step shown in FIG. 5, taken along line 104-104.
【図７】 図１に示した第１実施例のメモリセル部分の
製造プロセスの第２工程を説明するための平面図であ
る。FIG. 7 is a plan view for explaining a second step of the manufacturing process of the memory cell portion of the first embodiment shown in FIG.
【図８】 図７に示した第２工程におけるメモリセル部
分の１０５−１０５線に沿った断面図である。8 is a cross-sectional view of the memory cell portion taken along the line 105-105 in the second step shown in FIG.
【図９】 図１に示した第１実施例のメモリセル部分の
製造プロセスの第３工程を説明するための平面図であ
る。FIG. 9 is a plan view for explaining a third step of the manufacturing process of the memory cell portion of the first embodiment shown in FIG. 1;
【図１０】 図９に示した第３工程におけるメモリセル
部分の１０６−１０６線に沿った断面図である。10 is a cross-sectional view of the memory cell part taken along line 106-106 in the third step shown in FIG.
【図１１】 図１に示した第１実施例のメモリセル部分
の製造プロセスの第４工程を説明するための平面図であ
る。FIG. 11 is a plan view for explaining a fourth step of the manufacturing process of the memory cell portion of the first embodiment shown in FIG. 1;
【図１２】 図１１に示した第４工程におけるメモリセ
ル部分の１０７−１０７線に沿った断面図である。12 is a cross-sectional view of the memory cell part taken along line 107-107 in a fourth step shown in FIG. 11;
【図１３】 図１に示した第１実施例のメモリセル部分
の製造プロセスの第５工程を説明するための平面図であ
る。FIG. 13 is a plan view for explaining a fifth step of the manufacturing process of the memory cell portion of the first embodiment shown in FIG. 1;
【図１４】 図１３に示した第５工程におけるメモリセ
ル部分の１０８−１０８線に沿った断面図である。14 is a cross-sectional view of the memory cell portion in the fifth step shown in FIG. 13, taken along line 108-108.
【図１５】 図１に示した第１実施例のメモリセル部分
の製造プロセスの第６工程を説明するための平面図であ
る。FIG. 15 is a plan view for explaining a sixth step of the manufacturing process of the memory cell portion of the first embodiment shown in FIG. 1;
【図１６】 図１５に示した第６工程におけるメモリセ
ル部分の１０９−１０９線に沿った断面図である。16 is a cross-sectional view of the memory cell portion taken along line 109-109 in the sixth step shown in FIG.
【図１７】 本発明の第２実施例によるＤＲＡＭのメモ
リセル部分を示した平面図である。FIG. 17 is a plan view showing a memory cell portion of a DRAM according to a second embodiment of the present invention.
【図１８】 本発明の第３実施例によるＤＲＡＭのメモ
リセル部分を示した平面図である。FIG. 18 is a plan view showing a memory cell portion of a DRAM according to a third embodiment of the present invention.
【図１９】 本発明の第４実施例によるＤＲＡＭのメモ
リセル部分を示した平面図である。FIG. 19 is a plan view showing a memory cell part of a DRAM according to a fourth embodiment of the present invention.
【図２０】 図１９に示した第４実施例のメモリセル部
分の１０２−１０２線に沿った断面図である。20 is a cross-sectional view of the memory cell portion of the fourth embodiment shown in FIG. 19, taken along line 102-102.
【図２１】 図１９に示した第４実施例のメモリセル部
分の１０３−１０３線に沿った断面図である。21 is a cross-sectional view of the memory cell portion of the fourth embodiment shown in FIG. 19, taken along line 103-103.
【図２２】 図１９に示した第４実施例のメモリセル部
分の１０１−１０１線に沿った断面図である。FIG. 22 is a cross-sectional view of the memory cell portion of the fourth embodiment shown in FIG. 19, taken along line 101-101.
【図２３】 従来のＤＲＡＭのメモリセル部分を示した
平面図である。FIG. 23 is a plan view showing a memory cell portion of a conventional DRAM.
【図２４】 図２３に示した従来のメモリセル部分の１
０２−１０２線に沿った断面図である。FIG. 24 shows one of the conventional memory cell portions shown in FIG.
It is sectional drawing along line 02-102.
【図２５】 図２３に示した従来のメモリセル部分の１
０３−１０３線に沿った断面図である。25 shows one of the conventional memory cell portions shown in FIG. 23;
It is sectional drawing along the 03-103 line.
【図２６】 図２３に示した従来の活性領域の平面形状
を示した平面図である。26 is a plan view showing a planar shape of the conventional active region shown in FIG.
４ 活性領域、７ ｐ型拡散層、１４ プラグ、２２
ビット線、２３ キャパシタ、２４ 基板電位用配線。
なお、同一符号は同一または相当部分を示す。4 active region, 7 p-type diffusion layer, 14 plugs, 22
Bit line, 23 capacitor, 24 Substrate potential wiring.
The same reference numerals indicate the same or corresponding parts.
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8242 H01L 27/108 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 7 , DB name) H01L 21/8242 H01L 27/108
Claims (1)
て、 前記絶縁層上に形成された活性領域を含む半導体層と、前記活性領域内に形成された第２導電型の第１の拡散層
と、 前記第１の拡散層の両側に、該第１の拡散層とは間隔を
おいて前記活性領域内に形成された第２導電型の第２お
よび第３の拡散層と、 前記活性領域の、前記第１の拡散層および前記第２の拡
散層により構成される１対のソース／ドレイン領域の間
に挟まれた領域に形成された、第１導電型のチャネル領
域と、 前記活性領域の前記第１の拡散層および前記第３の拡散
層により構成される他の１対のソース／ドレイン領域の
間に挟まれた領域に形成された、第１導電型の他のチャ
ネル領域と、 前記チャネル領域上に形成されたゲート電極と、前記他のチャネル領域上に、前記ゲート電極と並んで延
びるように形成された他のゲート電極と、 前記第１の拡散層に電気的に接続 されたビット線と、前記第２および第３の拡散層のそれぞれに電気的に接続
されたキャパシタと、 前記活性領域の上部表面上の所定領域に電気的に接続さ
れ、前記チャネル領域および前記他のチャネル領域の電
位を固定するための電位固定用配線層とを備え、 前記電位固定用配線層が電気的に接続される前記所定領
域は、前記チャネル領域、前記他のチャネル領域および
前記第１の拡散層のそれぞれに隣接するように前記活性
領域に形成された第１導電型の不純物領域を含む 、半導
体装置。1. A semiconductor device formed on an insulating layer, comprising: a semiconductor layer including an active region formed on the insulating layer; and a first conductive type second layer formed in the active region. Diffusion layer
And, on both sides of the first diffusion layer, an interval between the first diffusion layer and the first diffusion layer.
A second conductive type second electrode formed in the active region.
And a third diffusion layer, and the first diffusion layer and the second extension of the active region.
Between a pair of source / drain regions formed by a scattered layer
Channel region of the first conductivity type formed in a region sandwiched between
Region, the first diffusion layer and the third diffusion of the active region
Of another pair of source / drain regions constituted by layers
Another channel of the first conductivity type formed in the region interposed therebetween.
Extending the channel region, wherein a gate electrode formed on the channel region, the other channel region, alongside the gate electrode
Another gate electrode formed so as to extend, a bit line electrically connected to the first diffusion layer, a capacitor electrically connected to each of the second and third diffusion layers , A potential fixing wiring layer electrically fixed to a predetermined region on the upper surface of the active region for fixing the potentials of the channel region and the other channel region , wherein the potential fixing wiring layer is Said predetermined area to be connected
The region is the channel region, the other channel region and
The active region adjacent to each of the first diffusion layers;
A semiconductor device including a first conductivity type impurity region formed in a region .
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