JP3313450B2 - 出力段と電流制限回路とを含む増幅器 - Google Patents
出力段と電流制限回路とを含む増幅器Info
- Publication number
- JP3313450B2 JP3313450B2 JP11478693A JP11478693A JP3313450B2 JP 3313450 B2 JP3313450 B2 JP 3313450B2 JP 11478693 A JP11478693 A JP 11478693A JP 11478693 A JP11478693 A JP 11478693A JP 3313450 B2 JP3313450 B2 JP 3313450B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- current
- output
- drain
- limiting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/52—Circuit arrangements for protecting such amplifiers
- H03F1/523—Circuit arrangements for protecting such amplifiers for amplifiers using field-effect devices
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【０００１】
【０００２】
【発明の分野】この発明は集積回路に関し、より特定的
には、しかし排他的にでなく、ＭＯＳ（金属酸化物半導
体）技術、またはＢＩＭＯＳ（バイポーラおよび金属酸
化物半導体）技術において実現された集積回路に関す
る。
には、しかし排他的にでなく、ＭＯＳ（金属酸化物半導
体）技術、またはＢＩＭＯＳ（バイポーラおよび金属酸
化物半導体）技術において実現された集積回路に関す
る。
【０００３】
【関連技術に関する論議】増幅器出力での短絡の場合
に、または低すぎるインピーダンスを有する負荷が出力
で接続される場合でさえも、集積回路増幅器の破壊を避
けるために、出力電流を制限する必要があるかもしれな
い。
に、または低すぎるインピーダンスを有する負荷が出力
で接続される場合でさえも、集積回路増幅器の破壊を避
けるために、出力電流を制限する必要があるかもしれな
い。
【０００４】そのような出力電流制限手段は、必ずしも
特定の回路部品により実現されるわけではない。実際、
たとえば、ＭＯＳ技術においては、増幅器の出力段は、
１に等しいしきい値利得を有するＡＢ級増幅器により典
型的に形成される。ＭＯＳトランジスタ技術は、たとえ
出力が短絡しても、最大導通状態であってさえ、トラン
ジスタの内部抵抗器が（その幾何学に依存する）妥当な
値にまで電流を制限するようなものである。短絡電流が
トランジスタの耐え得る値に関し、まだ高すぎるなら、
供給端子とトランジスタの端子間に抵抗器を挿入するこ
ともまだ可能であろう。
特定の回路部品により実現されるわけではない。実際、
たとえば、ＭＯＳ技術においては、増幅器の出力段は、
１に等しいしきい値利得を有するＡＢ級増幅器により典
型的に形成される。ＭＯＳトランジスタ技術は、たとえ
出力が短絡しても、最大導通状態であってさえ、トラン
ジスタの内部抵抗器が（その幾何学に依存する）妥当な
値にまで電流を制限するようなものである。短絡電流が
トランジスタの耐え得る値に関し、まだ高すぎるなら、
供給端子とトランジスタの端子間に抵抗器を挿入するこ
ともまだ可能であろう。
【０００５】しかしながら、いくつかの回路の中では、
たとえばとても高い出力電圧レンジ、すなわち、供給電
圧値に非常に近い極値を有することが所望される増幅器
の例のような場合には、この型の制限器がもはや可能で
はない。例として、供給電圧がそれぞれ０および１０ボ
ルトなら、増幅器の出力電圧は、１０−ｋΩ電荷で、こ
れらの値の５０または１００ｍＶ、または６００−Ω電
荷でこれらの値の６００ｍＶ以内になり得ることが所望
される。
たとえばとても高い出力電圧レンジ、すなわち、供給電
圧値に非常に近い極値を有することが所望される増幅器
の例のような場合には、この型の制限器がもはや可能で
はない。例として、供給電圧がそれぞれ０および１０ボ
ルトなら、増幅器の出力電圧は、１０−ｋΩ電荷で、こ
れらの値の５０または１００ｍＶ、または６００−Ω電
荷でこれらの値の６００ｍＶ以内になり得ることが所望
される。
【０００６】この型の回路では、演繹的に、制限抵抗器
を出力トランジスタのソースに挿入することが許されな
い。なぜなら、そのような抵抗器は、抵抗器値に比例し
て、自動的に増幅器の出力電圧レンジを減少させるから
である。加えて、そのような回路は、高電流を導通でき
る、大きなサイズの出力トランジスタを理論上必要とす
る。したがって、そのようなトランジスタは、短絡の場
合、適度の値まで自動的に電流を制限するように動作可
能ではないだろう。
を出力トランジスタのソースに挿入することが許されな
い。なぜなら、そのような抵抗器は、抵抗器値に比例し
て、自動的に増幅器の出力電圧レンジを減少させるから
である。加えて、そのような回路は、高電流を導通でき
る、大きなサイズの出力トランジスタを理論上必要とす
る。したがって、そのようなトランジスタは、短絡の場
合、適度の値まで自動的に電流を制限するように動作可
能ではないだろう。
【０００７】発明の目的は、増幅器によって提供され得
る出力電流を制限する手段を含む増幅器を実現すること
である。
る出力電流を制限する手段を含む増幅器を実現すること
である。
【０００８】
【発明の概要】この発明は、できるだけ効率的に、そし
て二次的欠点（不安定な現象または発振の危険）なし
に、出力電流を制限し、一方で出力電圧レンジを可能な
限り高くすることを許容する有効電流制限回路を提供す
る。
て二次的欠点（不安定な現象または発振の危険）なし
に、出力電流を制限し、一方で出力電圧レンジを可能な
限り高くすることを許容する有効電流制限回路を提供す
る。
【０００９】この発明による増幅器は、出力段および電
流制限回路を含む。出力段は、２つの供給端子間で直列
の２つの出力トランジスタと、第１のトランジスタの導
通を制御するための、少なくとも１つの第１の制御端子
とを含む。電流制限回路は、段出力と２つの出力トラン
ジスタ間の接合との間で直列の抵抗器と、ゲートが抵抗
器の端子に接続され、ソースが他の端子に接続された、
少なくとも１つの制限トランジスタとを含む。制限トラ
ンジスタのドレインは、ダイオードとして接続されたト
ランジスタに接続される。抵抗器中の出力電流が第１の
方向に予め定められた値を超えると制限トランジスタは
電流を導通する。加えて、ここでは、ダイオードが接続
されたトランジスタへの電流を２倍にするためトランジ
スタが設けられる。２倍化トランジスタのドレインは、
分離トランジスタを介して第１の制御端子に接続され
る。その上、制限トランジスタ内の電流が予め定められ
たしきい値を超えると、分離トランジスタはオンとなる
ように接続される。
流制限回路を含む。出力段は、２つの供給端子間で直列
の２つの出力トランジスタと、第１のトランジスタの導
通を制御するための、少なくとも１つの第１の制御端子
とを含む。電流制限回路は、段出力と２つの出力トラン
ジスタ間の接合との間で直列の抵抗器と、ゲートが抵抗
器の端子に接続され、ソースが他の端子に接続された、
少なくとも１つの制限トランジスタとを含む。制限トラ
ンジスタのドレインは、ダイオードとして接続されたト
ランジスタに接続される。抵抗器中の出力電流が第１の
方向に予め定められた値を超えると制限トランジスタは
電流を導通する。加えて、ここでは、ダイオードが接続
されたトランジスタへの電流を２倍にするためトランジ
スタが設けられる。２倍化トランジスタのドレインは、
分離トランジスタを介して第１の制御端子に接続され
る。その上、制限トランジスタ内の電流が予め定められ
たしきい値を超えると、分離トランジスタはオンとなる
ように接続される。
【００１０】好ましくは、分離トランジスタは、ソース
が２倍化トランジスタのドレインに接続され、ドレイン
が第１制御端子に接続され、ゲートが２倍化トランジス
タのゲートに接続され、かつその基板が回路の最大負電
圧に接続される（この分離トランジスタが、Ｎチャネル
トランジスタであるとき）。
が２倍化トランジスタのドレインに接続され、ドレイン
が第１制御端子に接続され、ゲートが２倍化トランジス
タのゲートに接続され、かつその基板が回路の最大負電
圧に接続される（この分離トランジスタが、Ｎチャネル
トランジスタであるとき）。
【００１１】実際は、２倍化トランジスタのドレイン
は、抵抗器を介して電源電圧に接続される。
は、抵抗器を介して電源電圧に接続される。
【００１２】出力電流が抵抗器を通して逆方向に流れる
ときに制限回路もまた動作するようにするためには、好
ましくは、ゲートとソースとがそれぞれ出力抵抗器の端
子に接続される第２制限トランジスタを設ける。（第１
制限トランジスタを導通する電流の方向に対して逆方向
に）抵抗器内の電流が予め定められた値を超えるとき、
第２制限トランジスタは導通する。この目的を達成する
ため、第２制限トランジスタのドレインは、出力電流の
許容最大値を超過するときに、第２出力トランジスタに
おいての電流を減少させるのに適当な方向へ、回路の第
２制御端子に作用するように接続されるのである。
ときに制限回路もまた動作するようにするためには、好
ましくは、ゲートとソースとがそれぞれ出力抵抗器の端
子に接続される第２制限トランジスタを設ける。（第１
制限トランジスタを導通する電流の方向に対して逆方向
に）抵抗器内の電流が予め定められた値を超えるとき、
第２制限トランジスタは導通する。この目的を達成する
ため、第２制限トランジスタのドレインは、出力電流の
許容最大値を超過するときに、第２出力トランジスタに
おいての電流を減少させるのに適当な方向へ、回路の第
２制御端子に作用するように接続されるのである。
【００１３】この発明は、より特定的にはＭＯＳおよび
ＢＩＭＯＳ技術において実現された増幅器に関するので
あるが、バイポーラトランジスタだけを使用する回路に
も、また適用することができる。
ＢＩＭＯＳ技術において実現された増幅器に関するので
あるが、バイポーラトランジスタだけを使用する回路に
も、また適用することができる。
【００１４】発明についての前述の、そして他の目的、
特徴、局面、利点は、添付図面に関して読取れる、後述
するこの発明についての実施例の詳細な説明から明らか
になるだろう。
特徴、局面、利点は、添付図面に関して読取れる、後述
するこの発明についての実施例の詳細な説明から明らか
になるだろう。
【００１５】
【実施例についての詳細な説明】ＣＭＯＳ技術において
実現された演算増幅器の従来のＡＢ級出力段は、反対
の、または類似した導電型を有し、回路の２つの供給端
子ＶｃｃとＶｓｓ間で直列のＴ１とＴ２の２つの出力端
子を含む（図１参照）。記述された例では、ドレインが
Ｖｓｓに接続されたＰチャネルトランジスタＴ１、およ
びドレインが端子Ｖｃｃに接続されたＮチャネルトラン
ジスタＴ２が設けられている。しかしながら、この発明
は、ＡＢ級増幅器の異なる形状（Ｖｃｃに接続されたＰ
チャネルトランジスタ、または同じ導電型のトランジス
タ）に適用される。
実現された演算増幅器の従来のＡＢ級出力段は、反対
の、または類似した導電型を有し、回路の２つの供給端
子ＶｃｃとＶｓｓ間で直列のＴ１とＴ２の２つの出力端
子を含む（図１参照）。記述された例では、ドレインが
Ｖｓｓに接続されたＰチャネルトランジスタＴ１、およ
びドレインが端子Ｖｃｃに接続されたＮチャネルトラン
ジスタＴ２が設けられている。しかしながら、この発明
は、ＡＢ級増幅器の異なる形状（Ｖｃｃに接続されたＰ
チャネルトランジスタ、または同じ導電型のトランジス
タ）に適用される。
【００１６】この発明に従う有効電流制限器は、段の出
力Ｓおよび２つのトランジスタＴ１とＴ２との間の接合
であるノードＡの間で配列された抵抗器Ａを、第１に含
む。増幅器の出力電流は、抵抗器を介して流れる。
力Ｓおよび２つのトランジスタＴ１とＴ２との間の接合
であるノードＡの間で配列された抵抗器Ａを、第１に含
む。増幅器の出力電流は、抵抗器を介して流れる。
【００１７】増幅されるべき信号は、増幅器の中間段の
入力Ｅに与えられる。ここでは、この中間段は、トラン
ジスタＴ３、ダイオードＤ１、Ｄ２、および電流源ＳＣ
を含む。中間段は、トランジスタＴ１およびＴ２のゲー
トに作用することにより出力段を制御する。記述された
例では、トランジスタＴ３はＮチャネルトランジスタで
あって、ソースがＶｓｓに接続され、ドレインが電流源
ＳＣと直列につながった２つのダイオードＤ１およびＤ
２により形成された負荷に接続される。電流源ＳＣは、
２つのダイオードを順方向にバイアスする。Ｔ１のゲー
トは、直接Ｔ３のドレインに接続される。Ｔ２のゲート
は、電流源ＳＣおよびダイオード間の接合に接続され
る。この配置は、Ｔ１とＴ２のゲートの間で、ダイオー
ドにおける順電圧降下、すなわち約１．４ボルトに等し
い電圧差を維持する。
入力Ｅに与えられる。ここでは、この中間段は、トラン
ジスタＴ３、ダイオードＤ１、Ｄ２、および電流源ＳＣ
を含む。中間段は、トランジスタＴ１およびＴ２のゲー
トに作用することにより出力段を制御する。記述された
例では、トランジスタＴ３はＮチャネルトランジスタで
あって、ソースがＶｓｓに接続され、ドレインが電流源
ＳＣと直列につながった２つのダイオードＤ１およびＤ
２により形成された負荷に接続される。電流源ＳＣは、
２つのダイオードを順方向にバイアスする。Ｔ１のゲー
トは、直接Ｔ３のドレインに接続される。Ｔ２のゲート
は、電流源ＳＣおよびダイオード間の接合に接続され
る。この配置は、Ｔ１とＴ２のゲートの間で、ダイオー
ドにおける順電圧降下、すなわち約１．４ボルトに等し
い電圧差を維持する。
【００１８】このようにしてトランジスタＴ３は、トラ
ンジスタＴ１とＴ２に作用してそれらの導通を変える。
トランジスタが逆導電型であり、それらのゲートで同方
向の変動を受けるので、つまりＴ１の導通への作用はＴ
２への作用とは反対方向になされる。
ンジスタＴ１とＴ２に作用してそれらの導通を変える。
トランジスタが逆導電型であり、それらのゲートで同方
向の変動を受けるので、つまりＴ１の導通への作用はＴ
２への作用とは反対方向になされる。
【００１９】この開示内で、“第１制御端子”という用
語は、入力Ｅと解釈されるべきであり、“第２制御端
子”は、トランジスタＴ２のゲートにより形成されるノ
ードＦと解釈されるべきである。この発明による制限回
路は、増幅器の出力電流を制限するために、これらの２
点に作用する。
語は、入力Ｅと解釈されるべきであり、“第２制御端
子”は、トランジスタＴ２のゲートにより形成されるノ
ードＦと解釈されるべきである。この発明による制限回
路は、増幅器の出力電流を制限するために、これらの２
点に作用する。
【００２０】抵抗器Ｒに加えて、図１に設けられた制限
回路は、２つのトランジスタＴ４およびＴ５を含む。Ｔ
４はＰチャネルトランジスタで、Ｔ５はＮチャネルトラ
ンジスタである。両トランジスタは、それらのゲートが
ノードＡに接続され、ソースが出力Ｓに接続される。こ
れらのトランジスタの接続方向は、それらの導電型もま
た逆転されるならば、逆転可能であることに注目すべき
である。つまり、接続方向は、高すぎる電流を導通する
傾向がある、出力トランジスタの導通を減少させるよう
に選ばれるべきである。
回路は、２つのトランジスタＴ４およびＴ５を含む。Ｔ
４はＰチャネルトランジスタで、Ｔ５はＮチャネルトラ
ンジスタである。両トランジスタは、それらのゲートが
ノードＡに接続され、ソースが出力Ｓに接続される。こ
れらのトランジスタの接続方向は、それらの導電型もま
た逆転されるならば、逆転可能であることに注目すべき
である。つまり、接続方向は、高すぎる電流を導通する
傾向がある、出力トランジスタの導通を減少させるよう
に選ばれるべきである。
【００２１】抵抗器Ｒを流れる出力電流が予め定められ
たしきい値を超えるなら、制限トランジスタＴ４および
Ｔ５のゲートソース電圧降下がこれらのトランジスタの
導通しきい値を超えることが認められるだろう。Ｐチャ
ネルトランジスタＴ４では、端子Ｓから端子Ａへの入来
電流について導通しきい値を超えるが、それに対して、
ＮチャネルトランジスタＴ５では、端子Ａから端子Ｓへ
と出ていく電流について導通しきい値を超える。
たしきい値を超えるなら、制限トランジスタＴ４および
Ｔ５のゲートソース電圧降下がこれらのトランジスタの
導通しきい値を超えることが認められるだろう。Ｐチャ
ネルトランジスタＴ４では、端子Ｓから端子Ａへの入来
電流について導通しきい値を超えるが、それに対して、
ＮチャネルトランジスタＴ５では、端子Ａから端子Ｓへ
と出ていく電流について導通しきい値を超える。
【００２２】トランジスタＴ５のドレインは、トランジ
スタＴ２の導通の減少を制御するのに役立つ。このドレ
インは、トランジスタＴ２のゲート、すなわち第２制御
端子Ｆに直接に接続されることができる。出ていく電流
に対して、低すぎる負荷インピーダンスのために、Ｔ５
の導通しきい値を超えると、Ｔ５を導通するように設定
することは、ＮチャネルトランジスタＴ２のゲート電圧
を減少させ、トランジスタＴ２により正確に提供され
た、出ていく電流を減少させる。
スタＴ２の導通の減少を制御するのに役立つ。このドレ
インは、トランジスタＴ２のゲート、すなわち第２制御
端子Ｆに直接に接続されることができる。出ていく電流
に対して、低すぎる負荷インピーダンスのために、Ｔ５
の導通しきい値を超えると、Ｔ５を導通するように設定
することは、ＮチャネルトランジスタＴ２のゲート電圧
を減少させ、トランジスタＴ２により正確に提供され
た、出ていく電流を減少させる。
【００２３】逆に、トランジスタＴ４のドレインは、入
来電流が超過したとき、トランジスタＴ１の導通を制御
するために動作可能である。しかしながら、記述された
例では、ドレインはＴ１の制御ゲートに直接に接続され
ることができない。なぜなら、トランジスタＴ４の導通
を設定することは、Ｔ４のドレインが直接にＴ１のゲー
トに接続されるとすれば、トランジスタＴ１のゲート電
圧を増加させるからである。
来電流が超過したとき、トランジスタＴ１の導通を制御
するために動作可能である。しかしながら、記述された
例では、ドレインはＴ１の制御ゲートに直接に接続され
ることができない。なぜなら、トランジスタＴ４の導通
を設定することは、Ｔ４のドレインが直接にＴ１のゲー
トに接続されるとすれば、トランジスタＴ１のゲート電
圧を増加させるからである。
【００２４】そのためこの実施例では、トランジスタＴ
４のドレインは、２つのトランジスタＴ６とＴ７とによ
り形成されたカレントミラーに接続される。Ｎチャネル
トランジスタＴ６は、（相互接続されたゲートとドレイ
ンで）ダイオードとして接続され、また、Ｔ４のＶｓｓ
とドレイン間に接続される。トランジスタＴ７は、トラ
ンジスタＴ６に向けて電流（トランジスタＴ４の電流と
同じ）を２倍化するトランジスタである。Ｔ６とＴ７の
ゲートは相互接続され、ソースはＶｓｓに接続される。
トランジスタＴ７のドレインは、中間段のトランジスタ
Ｔ３の導通を制御するために使われ、ゆえに、トランジ
スタＴ１の導通を制御するためにも使われる。最も簡単
なアプローチは、トランジスタＴ７のドレインを、直接
トランジスタＴ３のゲートに接続することである（図１
の回路）。さらに、トランジスタＴ３のゲートは、接続
された制御端子Ｅで、増幅されるべき入力信号を受取
る。
４のドレインは、２つのトランジスタＴ６とＴ７とによ
り形成されたカレントミラーに接続される。Ｎチャネル
トランジスタＴ６は、（相互接続されたゲートとドレイ
ンで）ダイオードとして接続され、また、Ｔ４のＶｓｓ
とドレイン間に接続される。トランジスタＴ７は、トラ
ンジスタＴ６に向けて電流（トランジスタＴ４の電流と
同じ）を２倍化するトランジスタである。Ｔ６とＴ７の
ゲートは相互接続され、ソースはＶｓｓに接続される。
トランジスタＴ７のドレインは、中間段のトランジスタ
Ｔ３の導通を制御するために使われ、ゆえに、トランジ
スタＴ１の導通を制御するためにも使われる。最も簡単
なアプローチは、トランジスタＴ７のドレインを、直接
トランジスタＴ３のゲートに接続することである（図１
の回路）。さらに、トランジスタＴ３のゲートは、接続
された制御端子Ｅで、増幅されるべき入力信号を受取
る。
【００２５】この増幅されるべき信号は、たとえば、共
通電流源ＳＣ２により２つの差動脚を与えられた差動増
幅器ＡＤの出力により発生する。
通電流源ＳＣ２により２つの差動脚を与えられた差動増
幅器ＡＤの出力により発生する。
【００２６】入来電流のしきい値が超過するとき、トラ
ンジスタＴ４の導通を設定することは、トランジスタＴ
６において電流Ｉを発生させ、そしてそれゆえにトラン
ジスタＴ７において理論的に同一の電流Ｉ７＝Ｉを発生
させる（トランジスタＴ６とＴ７の間の２倍比が１のと
き）。電流Ｉ７は、入力Ｅから引込まれる。つまり、そ
れは入力Ｅに接続された、差動増幅器ＡＤの出力脚から
来るのである。この電流が、差動増幅器ＡＤの出力脚に
より提供され得る最大電流を超えるや否や、入力Ｅの電
流は降下し、トランジスタＴ１のゲート電圧が増加し、
それゆえに後者の導通が減少するという結果になる。
ンジスタＴ４の導通を設定することは、トランジスタＴ
６において電流Ｉを発生させ、そしてそれゆえにトラン
ジスタＴ７において理論的に同一の電流Ｉ７＝Ｉを発生
させる（トランジスタＴ６とＴ７の間の２倍比が１のと
き）。電流Ｉ７は、入力Ｅから引込まれる。つまり、そ
れは入力Ｅに接続された、差動増幅器ＡＤの出力脚から
来るのである。この電流が、差動増幅器ＡＤの出力脚に
より提供され得る最大電流を超えるや否や、入力Ｅの電
流は降下し、トランジスタＴ１のゲート電圧が増加し、
それゆえに後者の導通が減少するという結果になる。
【００２７】このようにして、増幅器入来電流は有効に
制限される。しかしながら、図１の回路は、電流制限の
進歩的な実施の結果生じ得る欠点を示すかもしれない。
制限される。しかしながら、図１の回路は、電流制限の
進歩的な実施の結果生じ得る欠点を示すかもしれない。
【００２８】図２に見られるより好ましい実施例によれ
ば、この欠点は付加的な分離トランジスタＴ８を提供す
ることにより回避され、トランジスタＴ４がなお部分的
に導通するように設定される限り、付加的な分離トラン
ジスタＴ８は入力ＥからトランジスタＴ７を遮断するよ
う差動することが可能である。トランジスタＴ８は、そ
れから、トランジスタＴ４において電流が予め定められ
たしきい値を超えるや否や、はっきりと導通される。
ば、この欠点は付加的な分離トランジスタＴ８を提供す
ることにより回避され、トランジスタＴ４がなお部分的
に導通するように設定される限り、付加的な分離トラン
ジスタＴ８は入力ＥからトランジスタＴ７を遮断するよ
う差動することが可能である。トランジスタＴ８は、そ
れから、トランジスタＴ４において電流が予め定められ
たしきい値を超えるや否や、はっきりと導通される。
【００２９】したがって、入来電流が出力段において許
容しきい値を超えていないとき、そしてまた抵抗器Ｒ内
の出力電流がトランジスタＴ４を導通させ始める制限位
相の間に、実際上、入力に対する出力からのフィードバ
ックはなく、そしてそれは不安定な状態において固有の
問題を解決するのに有利である。
容しきい値を超えていないとき、そしてまた抵抗器Ｒ内
の出力電流がトランジスタＴ４を導通させ始める制限位
相の間に、実際上、入力に対する出力からのフィードバ
ックはなく、そしてそれは不安定な状態において固有の
問題を解決するのに有利である。
【００３０】逆に、トランジスタＴ４が与えられた導通
しきい値を超えるとき、トランジスタＴ８は不意に導通
するようになり、それからトランジスタＴ７は入力Ｅの
電圧を減少させるために十分な電流を吸収する（これは
トランジスタＴ７が、増幅器ＡＤの出力が提供できる全
電流を吸収するときに起こる）。
しきい値を超えるとき、トランジスタＴ８は不意に導通
するようになり、それからトランジスタＴ７は入力Ｅの
電圧を減少させるために十分な電流を吸収する（これは
トランジスタＴ７が、増幅器ＡＤの出力が提供できる全
電流を吸収するときに起こる）。
【００３１】図２のより好ましい実施例では、２倍化ト
ランジスタＴ７のドレインは、さらに抵抗器Ｒ１により
正の供給端子Ｖｃｃに接続される。抵抗器Ｒ１は、電流
制限器回路が動作するためには厳密に言えば必要でない
が、そのような抵抗器は、電流制限回路により形成され
たループにおいてフィードバック時定数を導入すること
で回路の安定を改良するのである。
ランジスタＴ７のドレインは、さらに抵抗器Ｒ１により
正の供給端子Ｖｃｃに接続される。抵抗器Ｒ１は、電流
制限器回路が動作するためには厳密に言えば必要でない
が、そのような抵抗器は、電流制限回路により形成され
たループにおいてフィードバック時定数を導入すること
で回路の安定を改良するのである。
【００３２】好ましくは、トランジスタＴ８はゲートが
トランジスタＴ６およびトランジスタＴ７のゲートに、
ソースがトランジスタＴ７のドレインに、ドレインが入
力Ｅに接続される。その上、トランジスタＴ８の基板は
（すなわち、このトランジスタのソースとドレインを拡
散した半導体領域）、ソースに接続されるかまたはフロ
ーティングである代わりに、回路の最低電圧（Ｖｓｓ）
に接続される。
トランジスタＴ６およびトランジスタＴ７のゲートに、
ソースがトランジスタＴ７のドレインに、ドレインが入
力Ｅに接続される。その上、トランジスタＴ８の基板は
（すなわち、このトランジスタのソースとドレインを拡
散した半導体領域）、ソースに接続されるかまたはフロ
ーティングである代わりに、回路の最低電圧（Ｖｓｓ）
に接続される。
【００３３】入来電流Ｉｓ（入来方向における）が最大
許容値に近づくとき、回路は次のとおり動作する。つま
り電流Ｉｓは、抵抗器Ｒに電圧Ｒ・Ｉｓを発生する。こ
の電圧が、トランジスタＴ４が導通するために必要とさ
れるしきい値Ｖｔ４に達すると、トランジスタＴ４はト
ランジスタＴ６を通して流れる電流Ｉを導通し始める。
トランジスタＴ６の電流は、トランジスタＴ７における
電流Ｉ７の形で２倍化される。始めは、トランジスタＴ
８が導通するにはトランジスタＴ８のソース電圧は高す
ぎ、そのゲート電圧は、低すぎる。それゆえに、トラン
ジスタＴ７の電流は抵抗器Ｒ１によって提供されるのみ
であり、この抵抗器に電圧降下Ｒ１・Ｉ７を生じる。
許容値に近づくとき、回路は次のとおり動作する。つま
り電流Ｉｓは、抵抗器Ｒに電圧Ｒ・Ｉｓを発生する。こ
の電圧が、トランジスタＴ４が導通するために必要とさ
れるしきい値Ｖｔ４に達すると、トランジスタＴ４はト
ランジスタＴ６を通して流れる電流Ｉを導通し始める。
トランジスタＴ６の電流は、トランジスタＴ７における
電流Ｉ７の形で２倍化される。始めは、トランジスタＴ
８が導通するにはトランジスタＴ８のソース電圧は高す
ぎ、そのゲート電圧は、低すぎる。それゆえに、トラン
ジスタＴ７の電流は抵抗器Ｒ１によって提供されるのみ
であり、この抵抗器に電圧降下Ｒ１・Ｉ７を生じる。
【００３４】ここでは、そのために後述の状態が起こ
る、トランジスタＴ４に対する電流しきい値が存在す
る。Ｔ６とＴ７が電流を導通するので、Ｔ６およびＴ７
の、したがってＴ８のゲート電圧は十分に高く、Ｔ８の
ソース電圧は、抵抗器Ｒ１内の電圧降下Ｒ１．Ｉ７のた
めに、十分に低い。そのためトランジスタＴ８のゲート
ソース電圧Ｖｇｓ８はトランジスタＴ８の導通しきい値
Ｖｔ８を超える。次に、トランジスタＴ４内の電流Ｉの
最もわずかな増加でさえもＴ８のゲートソース電圧を高
く増加させるために、Ｔ８は、はっきりと導通されるよ
うになる。
る、トランジスタＴ４に対する電流しきい値が存在す
る。Ｔ６とＴ７が電流を導通するので、Ｔ６およびＴ７
の、したがってＴ８のゲート電圧は十分に高く、Ｔ８の
ソース電圧は、抵抗器Ｒ１内の電圧降下Ｒ１．Ｉ７のた
めに、十分に低い。そのためトランジスタＴ８のゲート
ソース電圧Ｖｇｓ８はトランジスタＴ８の導通しきい値
Ｖｔ８を超える。次に、トランジスタＴ４内の電流Ｉの
最もわずかな増加でさえもＴ８のゲートソース電圧を高
く増加させるために、Ｔ８は、はっきりと導通されるよ
うになる。
【００３５】さらに、Ｒ１内の電圧降下が実際にＶｃｃ
に等しくなるとすぐにＴ８がはっきりと導通するよう
に、トランジスタＴ８のサイズは、トランジスタＴ７に
関して比較的小さなものが選ばれる。
に等しくなるとすぐにＴ８がはっきりと導通するよう
に、トランジスタＴ８のサイズは、トランジスタＴ７に
関して比較的小さなものが選ばれる。
【００３６】次に、Ｔ８の導通は入力Ｅから電流Ｅを引
出し、この電流をトランジスタＴ７に向ける。
出し、この電流をトランジスタＴ７に向ける。
【００３７】トランジスタは、次のように設計されてい
る。すなわち、トランジスタＴ８により引出される電流
Ｉ８が、非常に速やかに、入力Ｅに利用できる最大電流
より高くなるようになっている。入力Ｅが差動増幅器Ａ
Ｄにより制御されるとき、回路はそれに従って、Ｔ８に
より引出される電流が、差動増幅器ＡＤの出力脚により
提供され得る最大電流よりも容易に高くなるように設計
されている。入力Ｅでの電圧は、それから降下し、トラ
ンジスタＴ３の導通、およびそれゆえにトランジスタＴ
１の導通を遮断する。
る。すなわち、トランジスタＴ８により引出される電流
Ｉ８が、非常に速やかに、入力Ｅに利用できる最大電流
より高くなるようになっている。入力Ｅが差動増幅器Ａ
Ｄにより制御されるとき、回路はそれに従って、Ｔ８に
より引出される電流が、差動増幅器ＡＤの出力脚により
提供され得る最大電流よりも容易に高くなるように設計
されている。入力Ｅでの電圧は、それから降下し、トラ
ンジスタＴ３の導通、およびそれゆえにトランジスタＴ
１の導通を遮断する。
【００３８】もしＶｇｓ７が、トランジスタＴ８が導通
する瞬間に電流Ｉ７ｓで導通するトランジスタＴ７のゲ
ート−ソース電圧でありＶＴ８がＴ８の導通しきい値電
圧であるならば（Ｖｃｃ−Ｖｇｓ７＋Ｖｔｓ）／Ｒ１に
等しい電流しきい値Ｉ７ｓでトランジスタＴ８の導通が
起こる。
する瞬間に電流Ｉ７ｓで導通するトランジスタＴ７のゲ
ート−ソース電圧でありＶＴ８がＴ８の導通しきい値電
圧であるならば（Ｖｃｃ−Ｖｇｓ７＋Ｖｔｓ）／Ｒ１に
等しい電流しきい値Ｉ７ｓでトランジスタＴ８の導通が
起こる。
【００３９】Ｔ４内の電流Ｉが、Ｔ７内で（２倍化によ
って）電流Ｉ７ｓを生じる値を超えると、Ｔ８の導通が
起こる。Ｔ６とＴ７間の電流２倍化係数が１であると仮
定すれば、値Ｉ＝Ｉ７ｓ＝（Ｖｃｃ＋Ｖｇｓ７−Ｖｔ
８）／Ｒ１は、電流制限が効果的に得られるような電流
しきい値を表わす。
って）電流Ｉ７ｓを生じる値を超えると、Ｔ８の導通が
起こる。Ｔ６とＴ７間の電流２倍化係数が１であると仮
定すれば、値Ｉ＝Ｉ７ｓ＝（Ｖｃｃ＋Ｖｇｓ７−Ｖｔ
８）／Ｒ１は、電流制限が効果的に得られるような電流
しきい値を表わす。
【００４０】図３は増幅器の出力電流Ｉｓの関数、また
は抵抗器Ｒにかかる電圧Ｒ・Ｉｓの関数として、トラン
ジスタＴ８の電流Ｉ８の変動の曲線を示す。点線で描か
れた曲線は、図１に示されるような回路におけるＩ７の
変動を示すが、それに対し実線で書かれた曲線は、図２
の回路におけるＩ８の変動を表わす。図２の構成の利点
は、非常に明瞭である。つまり電流Ｉ８は、与えられた
しきい値（図１の例においてよりも高く、それは抵抗器
Ｒの値が用いられる制限回路の関数として選ばれなけれ
ばならないことを意味する）の下では実際として０であ
る。このしきい値を超えると電流Ｉ８は非常に速やかに
増加する。誤動作を生じがちな全区域（点線で描かれて
いる）は、除かれる。なぜなら部分的な電流制限は増幅
器において有害なフィードバックループを導入したから
である。図３の曲線では、点Ｐ１はトランジスタＴ４の
導通設定の開始を示し、点Ｐ２は、図２の回路における
トランジスタＴ８の導通設定のしきい値に対応する、Ｔ
４における（または、電流２倍化によれば、Ｔ７におけ
る）電流しきい値を示す。
は抵抗器Ｒにかかる電圧Ｒ・Ｉｓの関数として、トラン
ジスタＴ８の電流Ｉ８の変動の曲線を示す。点線で描か
れた曲線は、図１に示されるような回路におけるＩ７の
変動を示すが、それに対し実線で書かれた曲線は、図２
の回路におけるＩ８の変動を表わす。図２の構成の利点
は、非常に明瞭である。つまり電流Ｉ８は、与えられた
しきい値（図１の例においてよりも高く、それは抵抗器
Ｒの値が用いられる制限回路の関数として選ばれなけれ
ばならないことを意味する）の下では実際として０であ
る。このしきい値を超えると電流Ｉ８は非常に速やかに
増加する。誤動作を生じがちな全区域（点線で描かれて
いる）は、除かれる。なぜなら部分的な電流制限は増幅
器において有害なフィードバックループを導入したから
である。図３の曲線では、点Ｐ１はトランジスタＴ４の
導通設定の開始を示し、点Ｐ２は、図２の回路における
トランジスタＴ８の導通設定のしきい値に対応する、Ｔ
４における（または、電流２倍化によれば、Ｔ７におけ
る）電流しきい値を示す。
【００４１】このように、発明の１つの特定的な実施例
が述べられたので、様々な変更、修正、および改良が、
当業者に対したやすく起こるだろう。そのような変化、
修正、および改良はこの開示の一部であることが意図さ
れ、この発明の精神および範囲内であることが意図され
る。したがって、上の記述は単なる例としてのものであ
り、制限を意図するものではない。この発明は、前掲の
請求項およびその均等物で定義されるようにのみ制限さ
れる。
が述べられたので、様々な変更、修正、および改良が、
当業者に対したやすく起こるだろう。そのような変化、
修正、および改良はこの開示の一部であることが意図さ
れ、この発明の精神および範囲内であることが意図され
る。したがって、上の記述は単なる例としてのものであ
り、制限を意図するものではない。この発明は、前掲の
請求項およびその均等物で定義されるようにのみ制限さ
れる。
【図１】この発明を含む、増幅器の構成ブロック図であ
る。
る。
【図２】発明の好ましい実施例による増幅回路の図であ
る。
る。
【図３】図２の回路の利点を示す曲線の図である。
Ｔ１ 出力トランジスタ Ｔ２ 出力トランジスタ Ｒ 抵抗器 Ｓ 出力 Ａ 接合
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−284507（ＪＰ，Ａ) 特開 昭61−234108（ＪＰ，Ａ) 特開 平５−110349（ＪＰ，Ａ) 実開 昭61−29525（ＪＰ，Ｕ) 実開 昭55−104816（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03F 3/30 H03F 1/52
Claims (8)
- 【請求項１】 出力段と電流制限回路とを含む増幅器で
あって、前記出力段は２つの供給端子（Ｖｃｃ、Ｖｓ
ｓ）間で直列の２つの出力トランジスタ（Ｔ１、Ｔ２）
と、前記第１のトランジスタ（Ｔ１）の導通を制御する
少なくとも１つの第１制御端子（Ｅ）を含み、前記電流
制限回路は前記出力段の出力（Ｓ）と前記２のトランジ
スタ間の接合（Ａ）との間に直列に抵抗器（Ｒ）を含
み、ゲートが前記抵抗器の一方端子に接続されソースが
他方の端子に接続された少なくとも１つの制限トランジ
スタ（Ｔ４）を備え、 前記制限トランジスタ（Ｔ４）のドレインは、ダイオー
ドとして接続され、かつ前記抵抗器内の出力電流が、第
１方向において予め定められた値を超えるときに電流を
導通するトランジスタ（Ｔ６）に接続され、 付加的なトランジスタ（Ｔ７）は、前記ダイオード接続
トランジスタ（Ｔ６）における電流を２倍化し、前記２
倍化トランジスタのドレインは、分離トランジスタ（Ｔ
８）を介して第１の制御端子（Ｅ）に接続され、 前記分離トランジスタ（Ｔ８）は、前記制限トランジス
タ（Ｔ４）における電流が予め定められたしきい値を超
えるとき、導通するように接続される、増幅器。 - 【請求項２】 前記分離トランジスタ（Ｔ８）のソース
は、前記２倍化トランジスタ（Ｔ７）のドレインに接続
され、ドレインは前記第１制御端子（Ｅ）に接続され、
ゲートは前記２倍化トランジスタのゲートに接続され、
および基板は回路の最高負電圧に接続される（前記分離
トランジスタがＮチャネルトランジスタであるとき）、
請求項１に記載の増幅器。 - 【請求項３】 前記２倍化トランジスタのドレインは、
抵抗器（Ｒ１）を介して供給電圧源（Ｖｃｃ）に接続さ
れる、請求項２に記載の増幅器。 - 【請求項４】 ゲートとソースとがそれぞれ前記出力抵
抗器（Ｒ）の端子に接続される第２の制限トランジスタ
（Ｔ５）を備え、前記制限トランジスタ（Ｔ５）は、第
１の制限トランジスタを導通する電流の逆方向におい
て、前記抵抗器（Ｒ）における電流が、予め定められた
値を超えるときに導通され、前記第２の制限トランジス
タ（Ｔ５）のドレインは、出力電流が前記予め定められ
た値を超えるとき、前記第２の出力トランジスタ内の電
流を減少させるのに適当な方向へ、回路の第２の制御端
子（Ｆ）に作用するように接続される、請求項１ないし
３のいずれかに記載の増幅器。 - 【請求項５】 前記第２の制限トランジスタ（Ｔ５）の
ドレインは、前記第２の出力トランジスタ（Ｔ２）のゲ
ートに直接に接続される、請求項４に記載の増幅器。 - 【請求項６】 前記第１の制御端子（Ｅ）は、ドレイン
が前記第１の出力トランジスタのゲートに接続される、
増幅トランジスタ（Ｔ３）のゲートである、請求項４ま
たは５に記載の増幅器。 - 【請求項７】 前記第２の制御端子（Ｆ）は、順方向に
バイアスされたダイオード（Ｄ１、Ｄ２）のアセンブリ
を介して前記増幅トランジスタのドレインに接続され
る、請求項６に記載の増幅器。 - 【請求項８】 前記制限トランジスタのうちの一方は、
Ｐチャネルトランジスタであり、他方はＮチャネルトラ
ンジスタである、請求項４ないし７のいずれかに記載の
増幅器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR929206384A FR2691306B1 (fr) | 1992-05-18 | 1992-05-18 | Amplificateur avec limitation de courant de sortie. |
| FR9206384 | 1992-05-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0637557A JPH0637557A (ja) | 1994-02-10 |
| JP3313450B2 true JP3313450B2 (ja) | 2002-08-12 |
Family
ID=9430152
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11478693A Expired - Fee Related JP3313450B2 (ja) | 1992-05-18 | 1993-05-17 | 出力段と電流制限回路とを含む増幅器 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5363063A (ja) |
| EP (1) | EP0571302B1 (ja) |
| JP (1) | JP3313450B2 (ja) |
| DE (1) | DE69313177T2 (ja) |
| FR (1) | FR2691306B1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5272392A (en) * | 1992-12-04 | 1993-12-21 | North American Philips Corporation | Current limited power semiconductor device |
| US5519357A (en) * | 1995-02-21 | 1996-05-21 | Apex Microtechnology | Biasing arrangement for a quasi-complementary output stage |
| DE19707708C2 (de) * | 1997-02-26 | 2002-01-10 | Infineon Technologies Ag | Strombegrenzungsschaltung |
| US6054845A (en) * | 1998-01-29 | 2000-04-25 | Siemens Aktiengesellschaft | Current limiting circuit |
| JP2002523956A (ja) * | 1998-08-18 | 2002-07-30 | インフィネオン テクノロジーズ エージー | 駆動回路 |
| WO2001022565A1 (fr) * | 1999-09-17 | 2001-03-29 | Katsuo Sakai | Procede de generation electrostatique |
| US7164320B2 (en) * | 2004-12-10 | 2007-01-16 | Sigmatel, Inc. | Current threshold circuit |
| JP4965375B2 (ja) * | 2007-07-31 | 2012-07-04 | 株式会社リコー | 演算増幅回路、その演算増幅回路を使用した定電圧回路及びその定電圧回路を使用した機器 |
| WO2016051473A1 (ja) * | 2014-09-29 | 2016-04-07 | 三菱電機株式会社 | 演算増幅回路 |
| JP6632358B2 (ja) * | 2015-12-11 | 2020-01-22 | エイブリック株式会社 | 増幅回路及びボルテージレギュレータ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE68916019T2 (de) * | 1989-02-07 | 1994-11-24 | Bell Telephone Mfg | Verstärkeranordnung und verwendung in einer übertragungsleitungsschaltung. |
-
1992
- 1992-05-18 FR FR929206384A patent/FR2691306B1/fr not_active Expired - Fee Related
-
1993
- 1993-05-13 US US08/061,181 patent/US5363063A/en not_active Expired - Lifetime
- 1993-05-14 DE DE69313177T patent/DE69313177T2/de not_active Expired - Fee Related
- 1993-05-14 EP EP93420195A patent/EP0571302B1/fr not_active Expired - Lifetime
- 1993-05-17 JP JP11478693A patent/JP3313450B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| FR2691306B1 (fr) | 1994-08-12 |
| EP0571302B1 (fr) | 1997-08-20 |
| DE69313177D1 (de) | 1997-09-25 |
| DE69313177T2 (de) | 1997-12-18 |
| FR2691306A1 (fr) | 1993-11-19 |
| US5363063A (en) | 1994-11-08 |
| JPH0637557A (ja) | 1994-02-10 |
| EP0571302A1 (fr) | 1993-11-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4887181A (en) | Circuit for temperature protection with hysteresis | |
| US4739281A (en) | Analog buffer amplifier | |
| US5847556A (en) | Precision current source | |
| US4736117A (en) | VDS clamp for limiting impact ionization in high density CMOS devices | |
| JP3313450B2 (ja) | 出力段と電流制限回路とを含む増幅器 | |
| EP0544338A1 (en) | MOS operational amplifier circuit | |
| KR950003140B1 (ko) | 증폭회로 | |
| US4336503A (en) | Driver circuit having reduced cross-over distortion | |
| US4158178A (en) | Anti-latch circuit for amplifier stage including bipolar and field-effect transistors | |
| JPH0213487B2 (ja) | ||
| EP0522786B1 (en) | Dynamic biasing for class A amplifier | |
| US5739678A (en) | Voltage-to-current converter with rail-to-rail input range | |
| US5838524A (en) | Current limit circuit for inhibiting voltage overshoot | |
| US4709171A (en) | Current limiter and method for limiting current | |
| US5481213A (en) | Cross-conduction prevention circuit for power amplifier output stage | |
| US5519357A (en) | Biasing arrangement for a quasi-complementary output stage | |
| JP3273813B2 (ja) | 増幅器 | |
| EP1014567A2 (en) | Improvements in or relating to an operational amplifier | |
| US4847566A (en) | CMOS Amplifier having enhanced current sinking and capacitance load drive | |
| US5963093A (en) | Class AB output stage wih reduced distortion | |
| US6100753A (en) | Bias stabilization circuit | |
| US7230492B2 (en) | Robust monolithic automatic bias circuit with current setting apparatus | |
| US4500849A (en) | Low noise power amplifier circuit | |
| US4970471A (en) | Gallium arsenide class AB output stage | |
| JPH07112133B2 (ja) | 線形増幅器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020423 |
|
| LAPS | Cancellation because of no payment of annual fees |