JP3311075B2 - 画像形成装置及びその駆動方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数の冷陰極素子をマ
トリックス状に配して成る電子源装置を有する画像形成
装置、及びその駆動方法に関する。

【０００２】

【従来の技術】近年、複数の電子放出素子を面状配置し
て成るマルチ電子線発生装置を電子源として用いた面像
形成装置、特に、薄型フラットディスプレー装置の研究
開発が盛んに行われている。

【０００３】かかる画像形成装置の構成例を図１５に示
す。本装置では複数の電子放出素子Ａが基体１上に面状
配置されており、またこれら電子放出素子Ａは一走査線
毎に配線されている。基体１上方には、各電子放出素子
Ａから放出される電子線を情報信号に応じて変調するた
めの変調電極２が、前記走査線に対して直交して設けら
れており、走査線と変調電極でＸＹマトリックスを構成
している。尚、３は電子線が通過する開口部である。ま
た、４は電子線の照射により画像を形成する画像形成部
材であり、発光体である場合には、電子線の照射パター
ンに応じた輝点５パターンによる画像を表示する。

【０００４】図１５に示したような画像形成装置におい
ては、変調電極２の開口部３と電子放出素子Ａとの位置
合わせが難しく、位置ずれにより画像形成部材４への電
子線照射率の低下を生じる。そこで、変調電極２を設け
ず、図１６に示す様に、各電子放出素子Ａ毎に走査配線
電極６ａと信号配線電極６ｂとに結線した、所謂、単純
マトリックス配線による画像形成装置の試みがなされて
いる。

【０００５】即ち、図１０に示すように、例えば、Ｍ×
Ｎ個の電子放出素子を走査配線電極ＸＥ₁〜ＸＥ_N及び信
号配線電極ＹＥ₁〜ＹＥ_Mにより単純マトリックス配線し
たマルチ電子線発生装置を画像形成装置に応用するもの
である。かかる構成においては、形成画像の一画素に対
応する各電子放出素子を、所望の画像パターン（例えば
図１２に示されるようなパターン）に従って、順次駆動
する。その際の駆動方法としては、画像が発光画像であ
る場合、画像の一画素づつを順次発光させて一画面を形
成する点順次走査、あるいは、画像の一ライン（図１０
の例では、一ラインはＭ画素よりなる）づつ順次発光さ
せて一画面を形成する線順次走査の二つの方法が知られ
ている。この二つの方法のうち、通常多く採用されるの
は、一画素あたりの割り当て時間が長く、電子放出素子
の駆動速度や出力電子線の瞬時電流の面で有利な、線順
次走査方式が行われる。

【０００６】

【発明が解決しようとする課題】しかしながら、上記単
純マトリックス配線によるマルチ電子線発生装置を、上
述の点順次走査方式、或いは、線順次走査方式にて駆動
した場合、用いる電子放出素子の種類によっては、選択
された素子以外の素子にも大きな電流が流れ、装置全体
の消費電力が増大してしまうという問題があった。

【０００７】そこで本発明は、上述の問題点に鑑みてな
されたものであり、特に、低消費電力で大幅なコストダ
ウンの可能な画像形成装置、及びその駆動方法を提供す
ることを目的とするものである。

【０００８】

【課題を解決するための手段及び作用】上記目的を達成
するために成された本発明は、第１に、走査電極と信号
電極とにマトリックス状に結線された複数の冷陰極素子
と、該冷陰極素子から放出される電子線の照射により画
像を形成する画像形成部材とを有する画像形成装置にお
いて、上記複数の冷陰極素子に対し、画像データに基づ
いて印加される駆動信号とは別に、該画像データに依存
しない、１０［Ｖ／ｓｅｃ］以上の降電圧レートを有す
る電圧パルスを各々該走査電極と信号電極とを介して印
加する手段を具備することを特徴とする画像形成装置で
あり、第２に、上記画像形成装置の駆動方法であって、
前記電圧パルス印加手段により前記複数の冷陰極素子に
前記電圧パルスを定期的に印加することを特徴とする画
像形成装置の駆動方法であり、第３に、前記電圧パルス
が、前記駆動信号の垂直同期信号期間中あるいは水平同
期信号期間中に前記複数の冷陰極素子に印加されること
を特徴とする上記画像形成装置の駆動方法である。

【０００９】ここに於て、駆動信号とは、画像データに
基づいて所望の強度の電子線出力を発生させるために冷
陰極素子に印加される電気信号である。

【００１０】以下、本発明を詳述する。

【００１１】従来、電子放出素子として熱電子源と冷陰
極電子源の２種類が知られている。

【００１２】冷陰極電子源には電界放出型（以下ＦＥと
略す）、金属／絶縁層／金属型（以下ＭＩＭと略す）や
表面伝導型電子放出素子（以下ＳＣＥと略す）等があ
る。ＦＥ型としては、Ｗ．Ｐ．Ｄｙｋｅ ＆ Ｗ．Ｗ．
Ｄｏｌａｎ、”Ｆｉｅｌｄ ｅｍｉｓｓｉｏｎ”、Ａｄ
ｖａｎｃｅ ｉｎ Ｅｌｅｃｔｒｏｎ Ｐｈｙｓｉｃ
ｓ、８、８９（１９５６）あるいはＣ．Ａ．Ｓｐｉｎｄ
ｔ，”ＰＨＹＳＩＣＡＬＰｒｏｐｅｒｔｉｅｓ ｏｆ
ｔｈｉｎ−ｆｉｌｍ ｆｉｅｌｄ ｅｍｉｓｓｉｏｎ
ｃａｔｈｏｄｅｓ ｗｉｔｈ ｍｏｌｙｂｄｅｎｕｍ
ｃｏｎｅｓ”，Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，４７，５２
４８（１９７６）等が知られている。ＭＩＭ型の例とし
てはＣ．Ａ．Ｍｅａｄ、”Ｔｈｅ ｔｕｎｎｅｌ−ｅｍ
ｉｓｓｉｏｎ ａｍｐｌｉｆｉｅｒ、Ｊ．Ａｐｐｌ．Ｐ
ｈｙｓ．、３２、６４６（１９６１）等が知られてい
る。ＳＣＥ型の例としてはＭ．Ｉ．Ｅｌｉｎｓｏｎ、Ｒ
ａｄｉｏ Ｅｎｇ．Ｅｌｅｃｔｒｏｎ Ｐｈｙｓ．、１
０、（１９６５）等がある。ＳＣＥは基板上に形成され
た小面積の薄膜に、膜面に並行に電流を流すことによ
り、電子放出が生ずる現象を利用するものである。この
表面伝導型電子放出素子としては、前記エリンソン等に
よるＳｎＯ₂薄膜を用いたもの、Ａｕ薄膜によるもの
［Ｇ．Ｄｉｔｔｍｅｒ：”Ｔｈｉｎ Ｓｏｌｉｄ Ｆｉ
ｌｍｓ”、９、３１７（１９７２）」、Ｉｎ₂Ｏ₃／Ｓｎ
Ｏ₂薄膜によるもの［Ｍ．Ｈａｒｔｗｅｌｌａｎｄ
Ｃ．Ｇ．Ｆｏｎｓｔａｄ：”ＩＥＥＥ Ｔｒａｎｓ．
ＥＤ Ｃｏｎｆ．”、５１９（１９７５）］、カーボン
薄膜によるもの［荒木久 他：真空、第２６巻、第１
号、２２頁（１９８３）］等が報告されている。

【００１３】これらの表面伝導型電子放出素子の典型的
な素子構成として前述のＭ．ハートウェルの素子構成を
図１７に示す。同図において１７１は絶縁性基板であ
る。１７２は電子放出部形成用薄膜で、スパッタで形成
されたＨ型形状金属酸化物薄膜等からなり、後述のフォ
ーミングと呼ばれる通電処理により電子放出部部１７３
が形成される。１７４は電子放出部を含む薄膜と呼ぶ。

【００１４】従来、これらの表面伝導型電子放出素子に
おいては、電子放出を行う前に電子放出部形成用薄膜１
７２を予めフォーミングと呼ばれる通電処理によって電
子放出部１７３を形成するのが一般的であった。即ち、
フォーミングとは前記電子放出部形成用薄膜１７２の両
端に電圧を印加通電し、電子放出部形成用薄膜を局所的
に破壊、変形もしくは変質せしめ、電気的に高抵抗な状
態にした電子放出部１７３を形成することである。尚、
電子放出部１７３は電子放出部形成用薄膜１７２の一部
に亀裂が発生しその亀裂付近から電子放出が行われる場
合もある。以下フォーミングにより発生した電子放出部
を含む電子放出部形成用薄膜を電子放出部を含む薄膜１
７４と呼ぶ。

【００１５】前記フォーミング処理をした表面伝導型電
子放出素子は上述電子放出部を含む薄膜１７４に電圧を
印加し、素子表面に電流を流すことにより、上述電子放
出部１７３より電子を放出せしめるものである。

【００１６】上記表面伝導型放出素子は、構造が単純で
製造も容易であることから、大面積にわたり多数素子を
配列形成できる利点がある。そこで、この特徴を生かせ
るようないろいろな応用が研究されている。とりわけ、
上記表面伝導型放出素子と可視光を発光せしめる蛍光体
とを組み合わせた画像表示装置は、大画面の装置でも比
較的容易に製造できるものと期待されている。

【００１７】また、本出願人は、表面伝導型放出素子の
改良に鋭意努力した結果、新規な構造をもつ素子や、従
来用いられなかった材料による素子、あるいは新規な製
造方法などについて数多くの技術を開示してきた。例え
ば、本出願人による特開平２−５６８２２号公報はこの
一例である。この電子放出素子は、（１）高い電子放出
効果が得られる。（２）構造が簡単であるため、製造が
容易である。（３）同一基板上に多数の素子を配列形成
できる。等の利点を有する素子である。

【００１８】本発明者らは、ＭＩＭ素子、表面伝導型放
出素子等の冷陰極素子の、とりわけ電流−電圧特性に着
目することで本発明に至ったものであり、本発明は特に
後述する電圧制御型負性抵抗特性を有する電子放出素子
に関わるものである。

【００１９】本発明に関わる電圧制御型負性抵抗特性を
有する電子放出素子の作成方法には種々の方法がある
が、以下にその一例を図１８を用いて説明する。

【００２０】図１８は本発明にかかわる表面伝導型放出
素子の基本的な構成を示すものであり、図１８（ａ）は
平面図、図１８（ｂ）は側面図である。同図において、
１８１は絶縁性基板、１８５と１８６は素子電極、１８
４は微粒子を含む薄膜導電体、１８３は電子放出部であ
る。

【００２１】素子電極１８５，１８６と、微粒子を含む
薄膜導電体１８４は、従来のものと同様に、基板１８１
上に設けられる。この基板１８１の材料としては、例え
ばガラス、石英等の絶縁材料が用いられる。

【００２２】素子電極１８５，１８６は、相対向して設
けられるので、例えば真空成膜プロセスとフォトリソプ
ロセス等の通常よく用いられる方法で形成することがで
きる。この素子電極１８５，１８６の材料は、一般的な
導電材料で、例えばＮｉ，Ａｌ，Ｃｕ，Ａｕ，Ｐｔ，Ａ
ｇ等の金属や、ＳｎＯ₃，ＩＴＯ等の酸化物を用いるこ
とができる。

【００２３】素子電極１８５，１８６の厚みｄは、数百
Åから数μｍ程度が好ましい。また、素子電極１８５，
１８６は相対向しているもので、この対向間隔Ｌ１は数
百Å〜数十μｍが好ましく、対向幅Ｗ１は数μｍ〜数百
μｍ程度が好ましい。但し、これらの範囲はおおよその
目安であって、素子の使用条件等によってはこの範囲外
のものとしてもさしつかえない。

【００２４】本発明における微粒子としては、低仕事関
数で高融点かつ低蒸気圧という性質をもつ通常の陰極材
料や、従来のフォーミング処理によって電子放出部１８
３を形成する材料や、二次電子放出効率の高い材料の微
粒子が好適で、その粒径は数十Å〜数μｍが好ましい。

【００２５】具体的には、例えばＬａＢ₆，ＣｅＢ₆，Ｙ
Ｂ₄，ＣｄＢ₄等の硼化物、ＴｉＣ，ＺｒＣ，ＨｆＣ，Ｔ
ａＣ，ＳｉＣ，ＷＣ等の炭化物、ＴｉＮ，ＺｒＮ，Ｈｆ
Ｎ等の窒化物、Ｎｂ，Ｍｏ，Ｒｈ，Ｈｆ，Ｔａ，Ｗ，Ｒ
ｅ，Ｉｒ，Ｐｔ，Ｔｉ，Ａｕ，Ａｇ，Ｃｕ，Ｃｒ，Ａ
ｌ，Ｃｏ，Ｎｉ，Ｆｅ，Ｐｂ，Ｐｄ，Ｃｓ等の金属、Ｉ
ｎ₂Ｏ₃，ＳｎＯ₂，Ｓｂ₂Ｏ₃等の金属酸化物、Ｓｉ，Ｇ
ｅなどの半導体、カーボン，Ａｇ，Ｍｇ等の微粒子を挙
げることができ、これらを一種又は二種以上が混合され
たものでもよい。

【００２６】上記微粒子を含む薄膜導電体１８４とは、
上記微粒子が密に分布する連続微粒子膜の構造を有し、
かつ、電気抵抗が１０³〜１０⁷Ω／□（シート抵抗）程
度のものをいう。また、この連続微粒子膜中の一部に微
粒子の不連続を有しても何ら支障をきたさない。

【００２７】微粒子を含む薄膜導電体１８４は、素子電
極１８５，１８６の対向部間に確実に付設することがで
きれば、基板１８１に素子電極１８５，１８６を付設し
た後に付設しても、素子電極１８５，１８６の付設に先
立って付設してもよい。図１８に示されるものは、素子
電極１８５，１８６の付設後にその上から薄膜導電体１
８４を付設したものとなっている。

【００２８】上記薄膜導電体１８４の付設は、例えばガ
スデポジションや真空蒸着（初期膜の状態）の他、次の
ようにしても行うことができる。

【００２９】まず、有機分散媒に前記材質又は前記材質
を含む化合物の微粒子と必要に応じて添加剤を加え、撹
拌して、ほぼ均一に微粒子が分散された微粒子分散液を
調整する。次いで、この微粒子分散液を、基板１８１
（素子電極１８５，１８６の付設前又は後）の表面に、
例えばデッピングやスピンコート等の方法で塗布し、分
散媒を蒸発除去でき、また化合物使用のときはこれを分
解し得る温度と時間、焼成を行う。

【００３０】上述のようにすることによって、微粒子を
含む薄膜導電体１８４が、素子電極１８５，１８６の対
向部間（図１８に示される間隔Ｌ１の箇所）に付設され
る。この薄膜導電体１８４は、例えば素子電極１８５，
１８６の付設後に設けた場合、図１８に示されるよう
に、素子電極１８５，１８６の対向部間以外の素子電極
１８５，１８６上にも付設されがちとなるが、素子電極
１８５，１８６の対向部間以外の薄膜導電体１８４には
実質的に電圧が印加されないので、何ら支障をきたさな
い。

【００３１】前記有機分散媒としては、微粒子を変質さ
せることなく分散させることができるものであればよ
く、例えば酢酸ブチル、アルコール類、メチルエチルケ
トン、シクロヘキサン及びこれらの混合物等を用いるこ
とができ、微粒子の種類に応じて選択すればよい。

【００３２】前記添加剤は、微粒子の分散を促進するも
ので、例えば通常良く知られている表面活性剤等の分散
補助剤等を用いることができる。

【００３３】前記焼成温度と時間は、使用する有機分散
媒の種類、塗布量等によっても相違するが、通常２００
〜１０００℃で０．１〜１時間程度である。

【００３４】微粒子分散液の固形分濃度と塗布回数（塗
布量）は、所望の薄膜導電体１８４の特性、ひいては所
望の電子放出部１８３の特性に応じて調整する。即ち、
前記１０³〜１０⁷Ω／□（シート抵抗）の電気抵抗の薄
膜導電体１８４が得られる範囲で微粒子分散液の固形分
濃度と塗布量を定めればよい。固形分濃度と塗布量が大
き過ぎると薄膜導電体１８４の電気抵抗が低くなり過
ぎ、逆に固形分濃度と塗布量が小さ過ぎると、薄膜導電
体１８４の電気抵抗が高くなり過ぎ、いずれの場合も良
好な表面伝導型放出素子が得にくくなる。

【００３５】本発明における電子放出部１８３は、通電
処理、即ちフォーミング処理によって、含有されている
微粒子が島となって不連続状態膜化した、素子電極１８
５，１８６間の薄膜導電体１８４部分で、素子電極１８
５，１８６間の薄膜導電体１８４全体が電子放出部１８
３となっていても、その一部が電子放出部１８３となっ
ていてもよい。

【００３６】上記通電処理は、大気中で行ってもよい
が、素子損傷防止のため、真空下又は不活性ガス下で行
うことが好ましい。また、通電処理時に印加する電圧
は、希望する表面伝導型放出素子の特性に応じて調整す
ることが好ましい。

【００３７】尚、本発明にかかわる電子放出素子は、上
述の製法に限るものではなく、上述の製法の一部を変更
しても良い。

【００３８】上述のような素子構成と製造方法によって
作成された本発明にかかわる電子放出素子の基本特性に
ついて図１９を用いて説明する。

【００３９】図１９は、図１８で示した構成を有する素
子の電子放出特性を測定するための測定評価装置の概略
構成図である。図１９において、２０１は素子に素子電
圧Ｖｆを印加するための電源、２００は素子電極１８
５，１８６間の電子放出部を含む薄膜１８４を流れる素
子電流Ｉｆを測定するための電流計、２０４は素子の電
子放出部より放出される放出電流Ｉｅを捕捉するための
アノード電極、２０３はアノード電極２０４に電圧を印
加するための高圧電源、２０２は素子の電子放出部１８
３より放出される放出電流Ｉｅを測定するための電流計
である。電子放出素子の上記素子電流Ｉｆ、放出電流Ｉ
ｅの測定にあたっては、素子電極１８５，１８６に電源
２０１と電流計２００とを接続し、該電子放出素子の上
方に電源２０３と電流計２０２とを接続したアノード電
極２０４を配置している。また、本電子放出素子及びア
ノード電極２０４は真空装置内に設置され、その真空装
置には不図示の排気ポンプ及び真空計等の真空装置に必
要な機器が具備されており、所望の真空下で本素子の測
定評価を行えるようになっている。

【００４０】なお、アノード電極の電圧は１ｋＶ〜１０
ｋＶ、アノード電極と電子放出素子との距離Ｈは３ｍｍ
〜８ｍｍの範囲で測定した。

【００４１】本発明に関わる表面伝導形放出素子の典型
的なＩ−Ｖ特性、即ち、該素子に流れる電流（Ｉｆ）と
該素子に印加される電圧（Ｖｆ）との関係について、図
９を用いて説明する。

【００４２】本発明に関わる表面伝導型放出素子におい
ては、該素子に印加される電圧（Ｖｆ）に対して該素子
に流れる電流（Ｉｆ）は必ずしも一義的に定まるもので
はない。その特性には大別して２つの型があるが、この
うち第一の型においては該素子に流れる電流（Ｉｆ）
は、印加電圧（Ｖｆ）を０［Ｖ］から増加させてゆくに
つれて、一旦は増加するが、その後減少に転じ、さらに
その後はほぼ一定もしくは微増傾向を示す。一方、第二
の型においては該素子に流れる電流（Ｉｆ）は、印加電
圧（Ｖｆ）を０［Ｖ］から増加させてゆくにつれて、常
に増加傾向を示すものである。

【００４３】説明の便宜上、前記第一の型を静特性、前
記第二の型を動特性と呼ぶ。

【００４４】図９中、破線は、約１Ｖ／分以下の電圧掃
引スピードで得られる静特性である。つまり、Ｖｆ＝０
〜Ｖ１の領域（Ｉ領域）では、素子に流れる電流（Ｉ
ｆ）は電圧（Ｖｆ）の増加に伴い単調増加しＶ１で最大
となる。Ｖｆ＝Ｖ１〜Ｖ２の領域（ＩＩ領域）では、素
子に流れる電流（Ｉｆ）は電圧（Ｖｆ）の増加に伴い減
少する、所謂、電圧制御型負性抵抗特性（以下、ＶＣＮ
Ｒ［ｖｏｌｔａｇｅ ｃｏｎｔｒｏｌｌｅｄ ｎｅｇａ
ｔｉｖｅ ｒｅｓｉｓｔａｎｃｅ］特性という）を示
す。Ｖｆ＝Ｖ２〜Ｖｄの領域（ＩＩＩ領域）では、該素
子に流れる電流（Ｉｆ）は電圧（Ｖｆ）の増加に対して
ほとんど変化しない。尚、Ｖ１は電流Ｉｆが極大値を示
す値、Ｖ２は電流Ｉｆの減少曲線の接線のうち最大傾き
接線のＶｆ軸切片である。一方、素子からの放出電流
（Ｉｅ）は、電圧（Ｖｆ）の増加に伴いＶｅを電子放出
しきい値として、増加してゆく。

【００４５】また、図中、実線は、約１０Ｖ／秒以上の
電圧掃引スピードで得られる動特性である。つまり、最
大電圧がＶｄで掃印した場合（図中Ｉｆ（Ｖｄ）曲線参
照）、Ｖｅ付近から素子に流れる電流（Ｉｆ）が徐々に
増加し、Ｖｄで静特性のＩｆとほぼ一致する。最大電圧
がＶ２で掃印した場合（図中Ｉｆ（Ｖ２）曲線参照）、
同様にＩｆは徐々に増加し、Ｖ２においては静特性のＩ
ｆとほぼ一致する。また、最大電圧が上記のＩ領域内の
電圧で掃引すると、静特性のＩｆカーブとほぼ一致す
る。

【００４６】勿論、上記Ｉ−Ｖ特性に関する静特性、動
特性は、素子を構成する材料、素子形態などを変えるこ
とにより変化するが、一般に良好な電子放出特性を有す
る表面伝導形放出素子は上記３つの領域Ｉ〜ＩＩＩを有
しているといって良い。

【００４７】以上のようなＩ−Ｖ特性を有する電子放出
素子を用いた電子源装置及び画像形成装置の駆動は、一
般に以下の通り行われる。

【００４８】図１１に示すのは、説明を簡単にするため
に、表面伝導形放出素子を６×６個だけ単純マトリック
ス配線したもので、説明上、各素子を区別するために、
Ｄ（１，１）、Ｄ（１，２）‥‥、Ｄ（６，６）のよう
に、（Ｘ，Ｙ）座標にて示してある。このマルチ電子線
発生装置を平板型ＣＲＴに応用する際、表示に必要な輝
度を得るために、表面伝導形放出素子の一素子当たりＩ
ｓの電子線出力が必要であるとした場合、図９に示した
特性より、発光する画素に対応する素子（以下、選択素
子という）にはＶｄ、非発光の画素に対応する素子（以
下、非選択素子という）には、Ｖｅ以下の電圧を印加す
れば良いわけである。

【００４９】そこで、前記線順次走査方式で画像を形成
する場合、Ｘ軸と平行な６つの素子列を順次走査して一
画面を形成するが、例えば、図１１において、ＸＥ₁〜
ＸＥ₆のうちから選択された任意の一列（ＸＥ₁列）に０
Ｖを、非選択の他列（ＸＥ₂〜ＸＥ₆）にＶ_xを印加す
る。また、選択された該一列の中の所望素子（Ｄ［１，
１］）から上記Ｉｓの電子線出力を得るために、ＹＥ₁
〜ＹＥ₆のうちから該所望素子に結線された配線（Ｙ
Ｅ₁）にＶｄを、他配線（ＹＥ₂〜ＹＥ₆）にＶ_xを印加す
る。その結果、選択素子Ｄ（１，１）にはＶｄの電位差
が、非選択素子Ｄ（２〜６，２〜６）には０Ｖの電位差
が、非選択素子Ｄ（２〜６，１）にはＶ_Xの電位差が、
非選択素子Ｄ（１，２〜６）にはＶｄ−Ｖ_Xの電位差が
それぞれ印加される。ここで、Ｖ_X及びＶｄ−Ｖ_Xは図９
に示した特性より、Ｖｅ以下で選定される。かかる動作
を各列（ＸＥ₂〜ＸＥ₆）順次行うことで一画面が形成さ
れる。

【００５０】しかしながら、以上のような駆動では、上
記非選択素子の中でもＤ（２〜６，１）及びＤ（１，２
〜６）には電位差が印加されてしまうため、図９から明
らかである通り、該非選択素子には印加電圧（素子電
圧）に応じて電流（Ｉｆ）が流れ、この電流（Ｉｆ）が
装置全体の消費電力の増大をまねいていた。尚、上記の
如き単純マトリックス配線において、全ての非選択素子
の電位差を０Ｖとすることは不可能である。

【００５１】上記説明においては、簡単の為、６×６個
のマトリックスにて説明したが、画像形成装置の実用画
での画素数は、例えば、１０００×１０００画素程度の
規模となり、装置全体の無効消費電力は大幅に増大して
しまう。さらには、かかる装置の電源、駆動回路、及び
配線材には上記無効分をも見込んだ電流容量の大きなも
のを用いねばならず、コストの面においても非常に高価
な装置となってしまう。

【００５２】本発明者らは、ＭＩＭ素子、表面伝導形放
出素子等の冷陰極素子の上記Ｉ−Ｖ特性と、これら素子
を単純マトリックス配線した装置の駆動における消費電
力の増大との上述の関係に着目し、以下の知見を得るこ
とで本発明に至った。

【００５３】即ち、上記電子放出素子に降電圧レート１
０Ｖ／ｓｅｃ以上の電圧パルスを印加すると、前記図９
のＩ〜ＩＩＩ領域よりなるＩ−Ｖ静特性とは異なる、高
抵抗状態に遷移する。ここで、高抵抗状態とは、素子が
有限時間の間、前記動特性に沿った電流−電圧特性に従
う状態を指す。例えば、前記図９のＩ−Ｖ特性を有する
表面伝導形放出素子に対して、波高値Ｖｄ、降電圧レー
ト１０Ｖ／ｓｅｃ以上の電圧パルスを印加した直後に
は、該素子のＩ−Ｖ特性は前記図９中、Ｉｆ（Ｖｄ）で
示すような高抵抗状態を示す。また、このように高抵抗
状態に遷移した後でも、該素子に対してＶｄを印加すれ
ば放出電流Ｉｓを得ることが可能であり、しかも実線Ｉ
ｆ（Ｖｄ）で示される特性から明らかなように、該素子
に対してＶｅ以下の電圧を印加したとしても、点線にて
示される静特性と比較して、該素子に流れる電流（Ｉ
ｆ）は大幅に低減される。

【００５４】また、このような素子の高抵抗状態は、上
記電圧パルス印加後、有限時間保持されるが、その後は
再び、図９の点線で示されるＩ−Ｖ静特性に戻る。そこ
で、所望の期間、かかる高抵抗状態を持続する必要があ
る場合には、高抵抗状態が保持されている間に、上記電
圧パルスを再度繰り返し印加することにより、高抵抗状
態の保持時間を所望期間、延長することができる。

【００５５】本発明によれば、上記Ｉ−Ｖ静特性を有す
る冷陰極素子を単純マトリックス配線したマルチ電子線
発生素子及び画像形成装置において、予め上記の降電圧
レート１０Ｖ／ｓｅｃ以上の電圧パルス（以下、高抵抗
化パルスという）を印加することで、その素子のＩ−Ｖ
特性を異なる状態に遷移せしめる。即ち、該素子を高抵
抗状態に遷移せしめることにより、上述の非選択素子に
流れる無効電流を減少せしめ、駆動時における装置全体
の消費電力を大幅に低減させることができる。尚、上記
高抵抗化パルスの降電圧レートの上限は、実用的には１
０¹⁰［Ｖ／ｓｅｃ］である。

【００５６】本発明を主として特徴づける上記高抵抗化
パルスの波形としては、例えば、三角波、矩形波、或い
は、正弦波等を用いることが可能である。更に、この高
抵抗化パルスの波高値は、図９に示すＩＩ領域（ＶＣＮ
Ｒ領域）のＶ１以上、特に好ましくは、前記ＩＩＩ領域
のＶ２以上であることが望ましい。

【００５７】また、図１０に示したような、マルチ電子
線発生装置においては、例えば、駆動信号の垂直同期信
号期間中か、或いは、水平同期信号期間中を利用して、
定期的に高抵抗化パルスを印加することにより、表示動
作中、常に、電子放出素子を高抵抗状態に維持し、消費
電力を大幅に低減することができる。ここで、１回の高
抵抗化パルスの印加により電子放出素子が高抵抗化状態
に保持される時間をＴ_HR［ｓｅｃ］、１画面の走査時間
をＴ_SCAN［ｓｅｃ］とした時、連続的に画面を走査する
場合には、（１）式を満足する限り、上記高抵抗化パル
スはＰ画面毎に１回印加すれば良い。

【００５８】 Ｔ_HR＞Ｐ×Ｔ_SCAN（Ｐは正の整数） ・・・・・ （１）式

【００５９】

【実施例】次に、本発明の実施例を説明するが、説明の
便宜上まずはじめに以下の実施例で用いた多数の表面伝
導型放出素子を二次元的にマトリクス配線した電子源の
製法について述べる。

【００６０】さらにその後、本発明の特徴である高抵抗
化パルスを実施した例について具体的に説明する。

【００６１】先ず、以下の実施例で用いた電子源の作成
方法について説明する。

【００６２】電子源の一部の平面図を図２０に示す。ま
た、図中のＡ−Ａ’断面図を図２１に示す。ここで２２
１は基板、２２２は行方向配線に対応する下配線、２２
３は列方向配線に対応する上配線、２２４は電子放出部
形成用薄膜、２２５，２２６は素子電極、２２７は層間
絶縁層、２２８はコンタクトホールである。次に製造方
法を図２２により工程順に従って具体的に説明する。

【００６３】工程−（ａ） 清浄化した青板ガラスからなる基板２２１上に、真空蒸
着により厚さ５０ÅのＣｒ、厚さ６０００ÅのＡｕを順
次積層した後、ホトレジスト（ＡＺ１３７０ヘキスト社
製）をスピンナーにより回転塗布、ベークした後、ホト
マスク像を露光、現像して、下配線２２２のレジストパ
ターンを形成しＡｕ／Ｃｒ堆積膜をウエットエッチング
して所望の形状の下配線２２２を形成する。

【００６４】工程−（ｂ） 次に厚さ１．０ミクロンのシリコン酸化膜からなる層間
絶縁層２２７をＲＦスパッタ法により堆積する。

【００６５】工程−（ｃ） 工程（ｂ）で堆積したシリコン酸化膜にコンタクトホー
ル２２８を形成するためのホトレジストパターンを作
り、これをマスクとして層間絶縁層２２７をエッチング
してコンタクトホール２２８を形成する。エッチングは
ＣＦ₄とＨ₂ガスを用いたＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉ
ｏｎ Ｅｔｃｈｉｎｇ）法によった。

【００６６】工程−（ｄ） その後、素子電極２２５，２２６と素子電極間ギャップ
となるべきパターンをホトレジスト（ＲＤ−２０００Ｎ
−４１ 日立化成社製）ｄｅ形成し、真空蒸着法によ
り、厚さ５０ÅのＴｉ、厚さ１０００ÅのＮｉを順次堆
積した。ホトレジストパターンを有機溶剤で溶解し、Ｎ
ｉ／Ｔｉ堆積膜をリフトオフし、素子電極間隔Ｌ１は３
ミクロンとし、素子電極の幅Ｗ１を３００ミクロン、を
有する素子電極２２５，２２６を形成した。

【００６７】工程−（ｅ） 素子電極２２５，２２６の上に上配線２２３のホトレジ
ストパターンを形成した後、厚さ５０ÅのＴｉ、厚さ５
０００ÅのＡｕを順次真空蒸着により堆積し、リフトオ
フにより不要の部分を除去して、所望の形状の上配線２
２３を形成した。

【００６８】工程−（ｆ） 図２３に本工程に関わる電子放出素子の電子放出部形成
用薄膜２２４のマスクの平面図の一部を示す。素子電極
間ギャップＬ１およびこの近傍に開口を有するマスクで
あり、このマスクにより膜厚１０００ÅのＣｒ膜２２９
を真空蒸着により堆積・パターニングし、その上に微粒
子分散液をスピンコート法で塗布した。

【００６９】微粒子分散液としては、次の材料をガラス
ビーズと共にペイントシェーカーで２４時間撹拌したも
のを用いた。

【００７０】 微粒子ＳｎＯ₂（粒径１０００Å以下） １．０ｇ 有機分散媒ＭＥＫ（メチルエチルケトン）： シクロヘキサン＝３：１ ８００ｃｃ 次に、２５０℃で１０分間焼成することを繰り返し、微
粒子を含む、電子放出部形成用薄膜であるところの薄膜
導電体２２４を形成した。

【００７１】また、こうして形成された主元素としてＳ
ｎＯ₂よりなる微粒子からなる電子放出部形成用薄膜２
２４の膜厚は１００Åであった。なおここで述べる微粒
子膜とは、上述したように、複数の微粒子が集合した膜
であり、その微細構造として、微粒子が個々に分散配置
した状態のみならず、微粒子が互いに隣接、あるいは、
重なり合った状態（島状も含む）の膜をさし、その粒径
とは、前記状態で粒子形状が認識可能な微粒子について
の径をいう。

【００７２】工程−（ｇ） Ｃｒ膜２２９および焼成後の電子放出部形成用薄膜２２
４を酸エッチャントによりウェットエッチングして所望
のパターンを形成した。

【００７３】工程−（ｈ） コンタクトホール２２８部分以外にレジストを塗布する
ようなパターンを形成し、真空蒸着により厚さ５０Åの
Ｔｉ、厚さ５０００ÅのＡｕを順次堆積した。リフトオ
フにより不要の部分を除去することにより、コンタクト
ホール２２８を埋め込んだ。

【００７４】以上の工程により同一基板上に下配線２２
２、層間絶縁層２２７、上配線２２３、素子電極２２
５，２２６、電子放出部形成用薄膜２２４等を形成し、
電子源を作成した。

【００７５】尚、電子放出部を形成するフォーミング処
理は、昇圧レートが１Ｖ／１００秒〜１Ｖ／分で行なわ
れ、電子源作製後に行なう場合には、上述の工程（ｈ）
の後に行い、また、後述する画像形成装置を作製する場
合には、上述の工程（ａ）〜（ｈ）にて作製された未フ
ォーミング電子源を真空容器内に配置した後、真空中で
フォーミング処理を行った。

【００７６】なお上記工程は薄膜、フォトリソグラフ
ィ、エッチング等の技術を用いた例であるが、配線形成
技術である印刷などを用いてもよく、その他種々の技術
によってもよい。

【００７７】また、各部材の材料に自由度があり、たと
えば配線材料は通常電極材と使用されるものであれば良
く、Ａｕ、Ａｇ、Ｃｕ、Ａｌ、Ｎｉ、Ｗ、Ｔｉ、Ｃｒな
どが挙げられる。層間絶縁層２２７もシリコン酸化膜の
他にＭｇＯ、ＴｉＯ₂、Ｔａ₂Ｏ₅、Ａｌ₂Ｏ₃およびこれ
らの積層物、混合物などが挙げられる。また素子電極２
２５，２２６は先に挙げた配線材料以外にも導電性を有
するものを用いてよい。

【００７８】（実施例１）図１は、本発明の一実施例で
ある電子源を示す図で、図中、１０１は上述の工程で作
成した電子源からなる電子放出素子アレイ、１０２はス
イッチング素子アレイ、１０３は制御回路、１０４はシ
フトレジスタ、１０５はラインメモリ、１０６はＯＲゲ
ート、１０７は駆動素子アレイ、Ｖ_Xは定電圧電源であ
る。

【００７９】電子放出素子アレイ１０１は、図１０で説
明したように、表面伝導形放出素子のＭ×Ｎ個を単純マ
トリックス配線したもので、走査配線電極ＸＥ₁〜ＸＥ_N
と信号配線電極ＹＥ₁〜ＹＥ_Mとを介してスイッチング素
子アレイ１０２と駆動素子アレイ１０７とからそれぞれ
駆動信号が供給されるものである。

【００８０】また、スイッチング素子アレイ１０２は、
Ｓ₁〜Ｓ_NのＮ個のスイッチング素子を内蔵しており、各
スイッイング素子は、制御回路１０３より伝達される制
御信号Ｔ_SXに基づき動作する。

【００８１】スイッチング素子Ｓ₁〜Ｓ_Nは各々、走査配
線電極ＸＥ₁〜ＸＥ_Nに対し、定電圧電源Ｖ_Xもしくは、
０［Ｖ］（グランドレベル）を選択的に接続する役割を
有し、例えばＦＥＴ（電界効果型トランジスタ）のよう
な半導体スイッチング素子を用いれば、スイッチング素
子アレイ１０２を容易に小型化することが可能である。
尚、本実施例においてＶ_Xは、７［Ｖ］の一定電圧を出
力するものである。

【００８２】また、制御回路１０３は、各部の動作を整
合させるために、前記スイッチング素子アレイ１０２に
対する制御信号Ｔ_SXをはじめとする、Ｔ_SFT、Ｔ_MRY、Ｔ
_RPなどの制御信号を発生する。尚、これら制御信号のタ
イミングについては、図２を用いて後述する。

【００８３】シフトレジスタ１０４は、外部からシリア
ルに送られてくる電子放出素子駆動のデジタルデータ
を、シリアル／パラレル変換するためのもので、前記制
御回路１０３より送られるシフトクロック信号Ｔ_SFTに
基づいて動作するものである。

【００８４】シフトレジスタ１０４で、シリアル／パラ
レル変換された１ライン分の電子放出素子駆動データＩ
_D1〜Ｉ_DMは、ラインメモリ１０５に送られるが、ライン
メモリ１０５は、前記制御回路１０３より送られるメモ
リロードタイミング信号Ｔ_MRYに基づき適宜データを蓄
積する。

【００８５】ラインメモリ１０５は蓄積された１ライン
分のデータは、ラインメモリ１０５から信号Ｉ’_D1〜
Ｉ’_DMとして出力され、ＯＲゲート１０６に入力され
る。また、ＯＲゲート１０６には、制御回路１０３よ
り、高抵抗化パルスを印加するための制御信号Ｔ_RPも入
力される。

【００８６】そこで、制御信号Ｔ_RPがロジック的に０の
場合には、ＯＲゲート１０６から駆動素子アレイ１０７
に出力される信号Ｉ”_D1〜Ｉ”_DMの内容は、前記ライン
メモリ１０５の出力信号Ｉ’_D1〜Ｉ’_DMと等しくなり、
一方、Ｔ_RPがロジック的に１の場合には、ＯＲゲート１
０６に出力信号Ｉ”_D1〜Ｉ”_DMの内容は全て１となる。

【００８７】駆動素子アレイ１０７は、例えば、ＦＥＴ
のような半導体スイッチング素子により構成されるもの
で、駆動素子アレイ１０７への入力信号Ｉ”_D1〜Ｉ”_DM
の各々が１であるか、０であるかにより、電子放出素子
アレイ１０１の電極ＹＥ₁〜ＹＥ_Mに駆動電圧を供給する
ものである。即ち、Ｉ”_D1〜Ｉ”_DMのうち、１であるも
のに対しては、対応するＶＹ₁〜ＶＹ_MにはＶｄ電圧（電
子放出電圧）を供給し、また０であるものに対しては、
Ｖ_X電圧（７［Ｖ］）を供給する。尚、本実施例におい
ては、Ｖｄ電圧として１４［Ｖ」を供給した。

【００８８】以上、本実施例における電子源の各部の機
能について説明したが、次に、図２のタイムチャートを
用いて、全体としての動作手順を説明する。

【００８９】図２の（Ａ）に示すのは、電子放出素子駆
動データが外部からシフトレジスタ１０４にシリアルに
送られてくる時の動作手順であり、図２の（Ａ）に示す
様に、１ライン目データから順次、２ライン目データ、
３ライン目データ、‥‥と送られてくるが、これに同期
して制御回路１０３からシフトレジスタ１０４に対し
て、図２の（Ｂ）に示される様にシフトクロック信号Ｔ
_SFTが出力される。

【００９０】シフトレジスト１０４に１ライン分のデー
タが蓄積されると、図２の（Ｃ）に示すタイミングで、
制御回路１０３からラインメモリ１０５に対してメモリ
ロードタイミング信号Ｔ_MRYが出力され、１ライン（１
〜Ｍ素子）分の駆動データがパラレルにロードされる。
その結果、ラインメモリ１０５の出力信号Ｉ’_D1〜Ｉ’
_DMの内容は、図２の（Ｄ）に示すタイミングで変化す
る。

【００９１】一方、スイッチング素子アレイ１０２の動
作を制御する信号Ｔ_SXの内容は、図２の（Ｅ）に示すよ
うなものとなる。即ち、１ライン目の駆動データが、ラ
インメモリ１０５から出力されるまでは、スイッチング
素子アレイ１０２内のスイッチング素子Ｓ₁〜Ｓ_Nは全て
グランドレベル（０［Ｖ］）を選択するように制御さ
れ、その後、ラインメモリ１０５から出力される駆動デ
ータに同期して、例えば１ライン目を駆動する場合に
は、スイッチング素子Ｓ₁のみが０［Ｖ］、また、２ラ
イン目を駆動する場合には、スイッチング素子Ｓ₂のみ
が０［Ｖ］というように動作が制御される。

【００９２】一方、制御回路１０３からＯＲゲート１０
６に送られる高抵抗化パルスを印加する為の制御信号Ｔ
_RPは、図２の（Ｆ）に示す様に、スイッチング素子アレ
イ１０２が全て０［Ｖ］を選択している期間中に、高抵
抗化パルスが印加することができる様に、図中、斜線で
示すようなパルスを含む信号波形が送られる。従って、
駆動素子アレイ１０７から出力されるＶ_Y1〜Ｖ_YMは、図
２の（Ｇ）に示される様なものになる。

【００９３】以上の結果、前記図１の電子源において
は、外部より送られてくる電子放出素子駆動データに基
づき駆動を開始するのに先駆けて、Ｍ×Ｎ個の全電子放
出素子に対して、Ｖｄ電圧（本実施例においては１４
［Ｖ］）の高抵抗化パルスが印加されるわけである。

【００９４】図３に示すのは、図１１の６×６個の電子
放出素子アレイに対し、本実施例の上記動作手順を実行
した場合の、各配線電極に印加される電圧波形であり、
図１２に示されるパターンを、ライン順次駆動で１画面
分駆動する毎に、全電子放出素子に対して高抵抗化パル
スが印加される例である。

【００９５】以上説明した様に、本実施例においては、
Ｍ×Ｎ個の電子放出素子を単純マトリックス配線した電
子源に対し、全ての電子放出素子に同時に高抵抗化パル
スを印加し、あらかじめ電子放出素子を高抵抗化状態に
遷移させた後、所望の電子線パターンを出力せしめたも
のである。尚、図３の例では、電子放出素子アレイを１
画面分走査する毎に、高抵抗化パルスを印加している
が、先述の（１）式を満足する限りにおいては、数画面
毎に１回印加すれば良い。

【００９６】（実施例２）本実施例では、図１に示した
実施例１のＭ×Ｎ個の電子放出素子アレイ１０１への高
抵抗化パルスの印加方法に関する別の態様について述べ
る。

【００９７】本実施例の高抵抗化パルスの印加方法は、
電子放出素子アレイ１０１を複数の群に分割し、各群毎
に高抵抗化パルスを印加する方法であり、図４、図５を
用いて係る方法について２つの例を挙げ、以下に説明す
る。尚、説明を簡単化する為に、実施例１同様、電子放
出素子アレイとして、図１１の６×６個のマトリックス
の場合について述べる。

【００９８】まず、図４に示すのは、電子放出素子群Ｄ
（Ｘ，Ｙ）を、第１群（Ｘ＝１〜３，Ｙ＝１〜６）と、
第２群（Ｘ＝４〜６，Ｙ＝１〜６）の２つの群に分割
し、第１群、第２群の順で、群毎に高抵抗化パルスを印
加する場合の各配線に印加する電圧波形及び結果として
各群の電子放出素子に印加される高抵抗化パルスの電圧
波形の例である。

【００９９】また、図５に示すのは、電子放出素子群Ｄ
（Ｘ，Ｙ）を、第１群（Ｘ＝１〜６，Ｙ＝１〜２）、第
２群（Ｘ＝１〜６，Ｙ＝３〜４）、第３群（Ｘ＝１〜
６，Ｙ＝５〜６）の３つの群に分割し、各群に対して順
次異なるタイミングで高抵抗化パルスを印加する場合の
各配線の印加する電圧波形の例である。

【０１００】以上の様に、ＸＹマトリックス配列された
電子放出素子群を、Ｘ軸あるいはＹ軸と平行な矩形領域
に分割し、各領域毎に高抵抗化パルスを印加することは
容易に可能であり、この方法によれば、高抵抗化パルス
印加時の瞬時電流が少なくてすむ為、電源回路の負担を
軽減できる。

【０１０１】以上説明した実施例１及び２においては、
高抵抗化パルスとしてほぼ矩形の電圧パルスを用いた
が、高抵抗化パルスの電圧波形は、必ずしも矩形波形に
限定されるものではない。例えば、図６の（Ａ）〜
（Ｃ）に示すような三角波や台形波、あるいは正弦波を
用いることも可能である。即ち、（Ａ）の三角波や
（Ｂ）の台形波を用いる場合には、波高値Ｖ_HRPが、前
記図９で説明した領域ＩＩもしくは領域ＩＩＩに達する
電圧であり、且つ、電圧波形の立ち下がり部が、少なく
とも１０［Ｖ／ｓｅｃ］以上の降電圧レートを有してい
れば、高抵抗化パルスとして有効に作用させることが可
能である。また、（Ｃ）の正弦波（もしくはこれと類似
の波形）の場合にも、波高値Ｖ_HRPは、図９の領域ＩＩ
もしくは領域ＩＩＩに達する電圧であれば良く、降電圧
レートは、正弦波の場合には時間的に一定しないが、お
おむねその平均値が１０［Ｖ／ｓｅｃ］以上の波形であ
れば良い。換言するならば、Ｖ_HRP／Ｔ_R≧１０［Ｖ／ｓ
ｅｃ］を満足する正弦波であれば、高抵抗化パルスとし
て有効に作用させることが可能である。

【０１０２】（実施例３）本実施例では、本発明の一実
施例である画像形成装置について説明する。

【０１０３】図７に示すのは、単純マトリックス配線さ
れた表面伝導形放出素子を有する先述の電子源を用いた
平板形ＣＲＴパネルの概略構造を説明するための斜視図
で、内部構造の説明を容易にするために、一部を切り欠
いて示している。

【０１０４】図７中、ＶＣはガラス性の真空容器で、そ
の一部であるＦＰは、表示面側のフェースプレートを示
している。フェースプレートＦＰの内面には、たとえ
ば、ＩＴＯを材料とする透明電極が形成され、さらにそ
の内側には、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の蛍光体が
モザイク状に塗り分けられ、ＣＲＴの分野では公知のメ
タルバック処理が施されている（透明電極、蛍光体、メ
タルバックは不図示）。また、前記透明電極は、加速電
圧を印加するために、端子ＥＶを通じて真空容器外と電
気的に接続されている。また、Ｓは前記真空容器ＶＣの
底面に固定されたガラス基板で、その上面には、前記電
子放出素子がＭ個×Ｎ列にわたり配列されている。該電
子放出素子群は、配線ＸＥ₁、ＸＥ₂、・・・ＸＥ_N-1、
ＸＥ_N及びＹＥ₁、ＹＥ₂、・・・ＹＥ_M-1、ＹＥ_M（図を
簡略化するため一部省略した）により、単純マトリック
ス配線されており、各配線は、真空容器外に電気的に取
り出されている。また、図中、円内に拡大図示したの
は、表面伝導形放出素子の一例で、正極（高電位側電
極）１０８及び負極（低電位側電極）１０９が基板上に
対向配置され、これに挟まれて電子放出部１１０が設け
られている。正極１０８はＹ方向配線電極（不図示）
と、また負極１０９はＸ方向配線電極とそれぞれ電気的
に接続している。

【０１０５】本発明の画像形成装置において、電子線の
照射により画像を形成する画像形成部材としては、上記
蛍光体以外にもレジスト材等、電子が衝突することによ
り発光、変色、帯電、変質等する部材を用いることがで
きる。

【０１０６】次に、図８を用いて、前記図７の平板形Ｃ
ＲＴパネルを駆動するための回路構成について説明す
る。

【０１０７】図８は、駆動回路の概略構成をブロック化
して示したものであり、図中、１１１は前記図７で説明
した表示パネル、１１２は同期分離回路、１１３はＡ／
Ｄ変換器、１１４は各部の動作タイミングを調整するた
めのタイミング制御回路、１１５はシリアル／パラレル
変換を行うためのシフトレジスタ、１１６は１ライン分
の画像データを蓄えるためのラインメモリー、１１７は
Ｍ個のパルス幅変調器、１１８はスイッチング素子アレ
イ、１１９は高抵抗化パルス発生器、１０２はスイッチ
ング素子アレイ、Ｖ_X、Ｖ_Hは定電圧を出力する定電圧電
源である。尚、本実施例においては、Ｖ_Xを７［Ｖ］、
Ｖ_Hを１０［ｋＶ］とした。

【０１０８】以下に順を追って、上記各部の動作を説明
していく。

【０１０９】まず、外部から供給されるＮＴＳＣ信号は
同期分離回路１１２により、垂直同期信号ＶＤ、水平同
期信号ＨＤ及び輝度信号に分離される。

【０１１０】タイミング制御回路１１４は、垂直同期信
号ＶＤ及び水平同期信号ＨＤに基づき、シフトレジスタ
１１５のクロック信号及びラインメモリ１１６の書き込
みタイミング信号を発生させる。一方、高抵抗化パルス
発生器１１９及びスイッチング素子アレイ１０２、１１
８に対して、動作を制御するための制御信号を適宜発生
する。

【０１１１】前記同期分離回路１１２で分離された輝度
信号はＡ／Ｄ変換器１１３により、デジタル化され、シ
フトレジスタ１１５に逐次取り込まれる。そして、画像
１ライン分のデータがシリアル／パラレル変換された時
点で、ラインメモリ１１６にデータが書き込まれる。ラ
インメモリ１１６は、蓄えられた１ライン分のデータを
パルス幅変調器１１７に出力するが、パルス幅変調器１
１７は入力される輝度データに応じて異なる長さの電圧
パルスを発生する。

【０１１２】即ち、例えば、画像を１２８階調表示する
場合には、１ラインの走査時間のほぼ１／１２８を単位
とする時間幅を輝度レベルに応じて整数倍（ｎ＝０〜１
２７）した矩形電圧パルスを発生するものである。矩形
パルスの電圧レベルとしては、例えば、７［Ｖ］を基準
レベルとし、パルスのＯＮレベルが１４［Ｖ］であるよ
うな、振幅７［Ｖ］のパルスを用いるものである。

【０１１３】次に、スイッチング素子アレイ１１８は、
タイミング制御回路１１４の発生する制御信号Ｔ_Yにも
とづいて、前記パルス幅変調器１１７の出力信号かある
いは、高抵抗化パルス発生器１１９の出力信号のいずれ
かを選択的に表示パネル１１１の配線電極ＹＥ₁〜ＹＥ_M
に接続する役割を果たす。通常、表示動作中は、パルス
幅変調器１１７の出力が選択されているが、後述するよ
うに、高抵抗化パルスを表示パネル１１１の電子放出素
子に印加する場合は、高抵抗化パルス発生器１１９の出
力が選択される。

【０１１４】一方、表示パネル１１１の配線電極ＸＥ₁
〜ＸＥ_Nと接続しているスイッチング素子アレイ１０２
はタイミング制御回路１１４から出力される制御信号Ｔ
_Xに基づき動作する。

【０１１５】通常、表示動作中は、先に説明したパルス
幅変調器１１７より出力されるパルス信号と同期して、
ＸＥ₁〜ＸＥ_Nのうち表示すべきラインに対応する配線電
極にグランドレベル（０［Ｖ］）、他の電極には、Ｖ_X
が接続されるよう動作する。また、高抵抗化パルスを表
示パネル１１１の電子放出素子に印加する場合は、制御
信号Ｔ_Xにより、Ｓ₁〜Ｓ_Nのすべてのスイッチング素子
は同時にグランドレベル（０［Ｖ］）を選択するように
動作制御される。

【０１１６】以上、各部の動作を個別に説明したが、全
体の動作については再度説明を加える。

【０１１７】本発明の画像形成装置においては、装置電
源を投入すると、表示動作を開始する前に、あらかじめ
タイミング制御回路１１４より、高抵抗化パルス発生器
１１９、及びスイッチング素子アレイ１１８、１０２に
対して、高抵抗化パルスを表示パネル１１１の電子放出
素子に印加するように制御信号が出力される。

【０１１８】即ち、本装置においては、画面の表示を開
始する前に、予め、全ての表面伝導形放出素子を高抵抗
化状態に遷移させることを特徴としている。尚、この
際、高抵抗化パルス印加には、ほぼ矩形に近い波形のパ
ルスを用いることにより、１０μｓｅｃ以下の時間しか
要しないため、例えば、ＴＶ受像器として使用する上
で、実用上、使用者が待ち時間を苦痛に感じることは無
い。

【０１１９】また、本装置においては、表示動作中にお
いても、定期的に、表面伝導形放出素子に対して、高抵
抗化パルスを印加するが、高抵抗化パルスを印加するた
めに表示画像が失われることが無いように、前記タイミ
ング制御回路１１４より適切なタイミング制御が行われ
る。

【０１２０】即ち、一般にＮＴＳＣ信号を初めとして、
画像情報を伝送する信号には、輝度や色などの画像デー
タを含まない同期信号部分が存在するが、この期間を利
用して、表面伝導形放出素子に高抵抗化パルスを印加す
るものである。例えば、ＮＴＳＣ信号の場合、垂直帰線
消去期間として約１．２７ｍｓｅｃ、また、水平帰線消
去期間として約１０．９μｓｅｃの期間が設けられる
が、このうちいずれか、もしくは両方の期間を利用して
高抵抗化パルスを印加すれば良い。もちろん、必ずしも
毎回、帰線消去期間全てにおいて高抵抗化パルスを印加
する必要があるわけでは無く、例えば、２０フィールド
毎の垂直帰線消去期間毎に、高抵抗化パルスを印加する
ように制御しても良い。

【０１２１】以上、図７と図８を用いて、本発明の画像
形成装置の例を説明したが、次に高抵抗化パルスの印加
に関して、画像のコントラスト低下を防止する方法を説
明する。

【０１２２】先に説明した様に、表面伝導形放出素子を
高抵抗状態に遷移、もしくは、維持するためには、前記
図９で説明した様に、波高値がＩＩ領域もしくはＩＩＩ
領域に達する電圧パルスを印加すれば良いのであるが、
その際に、例えば、表示用素子駆動電圧源と高抵抗パル
ス用電圧源とを共用した場合には、高抵抗化パルス電圧
が素子のしきい値電圧（Ｖ_th）を越えるため、この高抵
抗化パルスの印加により電子放出素子が電子放出してし
まう。画像形成装置に応用した場合、この高抵抗化パル
ス印加により発生した電子線で蛍光スクリーン等が発光
すると、これが背景輝度となり、表示画像のコントラス
トを低下させるもととなる。

【０１２３】そこで発明者らは、高抵抗化パルスで低消
費電力化を行いつつ、かつ、画像のコントラストが低下
しない方法についても考察した結果、以下の知見を得
た。

【０１２４】まず第１に、高抵抗化パルスの波形を適宜
選択することにより、視覚上、コントラスト低下が感じ
ない程度に電子放出量を制限する方法がある。

【０１２５】具体的には、例えば、ＴＶ画像を２５６階
調で表示する場合、最低発光輝度（黒）を０、最高発光
輝度を２５５としたとき、高抵抗化パルスによる発光が
０〜１の範囲であれば、視覚上ほとんど影響が無いとい
える。そこで、例えば、前記図８の様に、パルス幅で輝
度変調を行う場合には、前記高抵抗化パルス発生器１１
９の発生するパルス幅を、前記パルス幅変調器１１７の
発生する輝度１に対応するパルス幅以下とすれば良い。
もちろんこれは、高抵抗化パルス発生器１１９とパルス
幅変調器１１７の発生するパルスとして、互いに電圧の
等しい矩形パルスを用いる場合の例であり、これ以外に
も、例えば、高抵抗化パルスとして、三角波や正弦波を
用いて、電子放出が生じるＶ_th以上の部分の電力を小さ
くする方法であっても良い。

【０１２６】次に、第２の方法として、高抵抗化パルス
により、電子放出が生じる期間、蛍光体に印加する加速
電圧Ｖ_Hを減じて、発光輝度を抑制する方法であっても
良い。

【０１２７】図１３に示すのは、その実施例であり、基
本的には前記図８の実施例とほぼ同様の構成であるが、
本図の場合、高電圧電源１２０を可変電圧源とし、タイ
ミング制御回路１１４の出力信号Ｔ_Hの制御に基づき、
出力電圧を変えられる点が異なる。そして、前述の様
に、表示パネル１１１の電子放出素子に高抵抗化パルス
を印加する間、高電圧電源１２０の出力を例えば、１
［ｋＶ］以下とすることにより、この間の発光輝度を、
コントラスト劣化が視覚上問題にならないレベルにまで
引き下げることが可能である。

【０１２８】次に第３の方法として、表面伝導形放出素
子と蛍光体との間に、電子線の飛翔を制御するための電
極を設ける方法も有効である。

【０１２９】図１４はその一例を説明するための図で、
表示装置の一部断面を示しており、基本的な構成は前記
図７に示した装置と同じであるが、本装置の場合には、
表面伝導形放出素子と蛍光体との間に、電子線透過孔が
設けられたメッシュ電極１２１が付加されている。例え
ば、表面伝導形放出素子と蛍光体との距離ｈ₁を１０ｍ
ｍ、表面伝導形放出素子と前記メッシュ電極１２１との
距離ｈ₂を０．５ｍｍとし、蛍光体に印加する加速電圧
を１０［ｋＶ］としたとき、表面伝導形放出素子に高抵
抗化パルスを印加する間は、前記メッシュ電極１２１の
電位を０［Ｖ］とすることにより、高抵抗化パルスによ
り放出された電子線が蛍光体に到達するのを防止するこ
とが可能である。一方、通常の画像表示動作を行う際に
は、前記メッシュ電極１２１の電位を約５００［Ｖ］と
することにより、メッシュ電極の透過孔を通じて電子線
を支障無く蛍光体に照射することが可能である。

【０１３０】

【発明の効果】以上説明した様に、本発明によれば以下
の効果を奏する。

【０１３１】（１）冷陰極素子に高抵抗化パルスを印加
して該素子を高抵抗状態にせしめることで、非選択状態
にある素子に流れる無効電流を大幅に減少でき、駆動時
における装置全体の消費電力を大幅に低減することがで
きる。

【０１３２】（２）装置の電源、駆動回路及び配線材の
電気容量を小さくでき、大幅なコストダウンが可能とな
る。

【図面の簡単な説明】

【図１】本発明の一実施例であるマルチ電子線発生装置
の概略構成図である。

【図２】図１の装置の動作を説明するためのタイミング
チャートである。

【図３】図１の装置の各配線電極に印加される電圧波形
の一例である。

【図４】図１の装置の各配線電極に印加される電圧波形
の他の例である。

【図５】図１の装置の各配線電極に印加される電圧波形
の他の例である。

【図６】本発明に係る高抵抗化パルスの電圧波形の例で
ある。

【図７】本発明の一実施例である画像形成装置の一部切
り欠き斜視図である。

【図８】図７の装置の駆動回路の一例を示す概略図であ
る。

【図９】本発明に係る冷陰極素子のＩ−Ｖ特性を説明す
るための図である。

【図１０】単純マトリックス配線された複数の電子放出
素子を示す図である。

【図１１】単純マトリックス配線された複数の電子放出
素子を示す図である。

【図１２】電子放出素子アレイの駆動パターン例であ
る。

【図１３】図７の装置の駆動回路の他の例を示す概略構
成図である。

【図１４】本発明の一実施例である画像表示装置の一部
断面図である。

【図１５】従来例の画像表示装置の概略構成図である。

【図１６】従来例の単純マトリックス配線された電子放
出素子アレイの斜視図である。

【図１７】表面伝導形放出素子の一例を示す構成図であ
る。

【図１８】表面伝導形放出素子の他の例を示す構成図で
ある。

【図１９】本発明に係る電子放出素子の電子放出特性を
測定するための測定評価装置の概略構成図である。

【図２０】本発明に係る電子源の一部平面図である。

【図２１】図２０の電子源の部分断面図である。

【図２２】図２０の電子源の製造工程を説明するための
図である。

【図２３】図２０の電子源の製造工程におけるマスクの
一部平面図である。

【符号の説明】

１０１ 電子放出素子アレイ １０２ スイッチング素子アレイ １０３ 制御回路 １０４ シフトレジスタ １０５ ラインメモリ １０６ ＯＲゲート １０７ 駆動素子アレイ １０８ 高電位側電極 １０９ 低電位側電極 １１０ 電子放出部 １１１ 表示パネル １１２ 同期分離回路 １１３ Ａ／Ｄ変換器 １１４ タイミング制御回路 １１５ シフトレジスタ １１６ ラインメモリ １１７ パルス幅変調器 １１８ スイッチング素子アレイ １１９ 高抵抗化パルス発生器 １２０ 高電圧電源 １２１ メッシュ電極

───────────────────────────────────────────────────── フロントページの続き (72)発明者 長田 芳幸 東京都大田区下丸子３丁目30番２号 キ ヤノン株式会社内 (56)参考文献 特開 平５−12987（ＪＰ，Ａ) 特開 昭62−116919（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G09G 3/00 - 3/38 H04N 5/66 - 5/74 H01J 1/30 H01J 29/98 H01J 31/12

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 走査電極と信号電極とにマトリックス状
   に結線された複数の冷陰極素子と、該冷陰極素子から放
   出される電子線の照射により画像を形成する画像形成部
   材とを有する画像形成装置において、上記複数の冷陰極
   素子に対し、画像データに基づいて印加される駆動信号
   とは別に、該画像データに依存しない、１０［Ｖ／ｓｅ
   ｃ］以上の降電圧レートを有する電圧パルスを各々該走
   査電極と信号電極とを介して印加する手段を具備するこ
   とを特徴とする画像形成装置。
2. 【請求項２】 請求項１に記載の画像形成装置の駆動方
   法であって、前記電圧パルス印加手段により前記複数の
   冷陰極素子に前記電圧パルスを定期的に印加することを
   特徴とする画像形成装置の駆動方法。
3. 【請求項３】 前記電圧パルスが、前記駆動信号の垂直
   同期信号期間中あるいは水平同期信号期間中に前記複数
   の冷陰極素子に印加されることを特徴とする請求項２に
   記載の画像形成装置の駆動方法。