JP3302093B2 - Manufacturing method of vertical MOSFET - Google Patents
Manufacturing method of vertical MOSFETInfo
- Publication number
- JP3302093B2 JP3302093B2 JP10387293A JP10387293A JP3302093B2 JP 3302093 B2 JP3302093 B2 JP 3302093B2 JP 10387293 A JP10387293 A JP 10387293A JP 10387293 A JP10387293 A JP 10387293A JP 3302093 B2 JP3302093 B2 JP 3302093B2
- Authority
- JP
- Japan
- Prior art keywords
- diffusion layer
- type
- gate electrode
- conductivity type
- deep
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 238000009792 diffusion process Methods 0.000 claims description 116
- 239000000758 substrate Substances 0.000 claims description 32
- 239000012535 impurity Substances 0.000 claims description 26
- 238000000034 method Methods 0.000 claims description 16
- 229910052796 boron Inorganic materials 0.000 description 7
- 150000002500 ions Chemical class 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- XHXFXVLFKHQFAL-UHFFFAOYSA-N phosphoryl trichloride Chemical compound ClP(Cl)(Cl)=O XHXFXVLFKHQFAL-UHFFFAOYSA-N 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- RLOWWWKZYUNIDI-UHFFFAOYSA-N phosphinic chloride Chemical compound ClP=O RLOWWWKZYUNIDI-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
Description
【０００１】[0001]
【産業上の利用分野】この発明は縦型ＭＯＳＦＥＴの製
造方法に関する。より詳しくは、高耐圧かつ低オン抵抗
の縦型ＭＯＳＦＥＴを製造する方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a vertical MOSFET. More specifically, the present invention relates to a method for manufacturing a vertical MOSFET having a high withstand voltage and a low on-resistance.
【０００２】[0002]
【従来の技術】この種の高耐圧縦型ＭＯＳＦＥＴとして
は、図４に示すように、高濃度Ｎ型基板１０１上のＮ型
エピタキシャル層１０２の表面に、深いＰ型拡散層１０
３と、この拡散層１０３の周縁に設けられた浅いＰ型拡
散層１０４と、上記拡散層１０３，１０４内で拡散層１
０４の端部に近接して設けられたＮ型拡散層（ソース拡
散層）１０５と、上記拡散層１０４，１０５の端部をゲ
ート絶縁膜１１２を介して覆うゲート電極１０６を持つ
ものが知られている。上記Ｐ型拡散層１０４のうちＰ型
拡散層１０４の端部とＮ型拡散層１０５の端部との間の
表面近傍部分がチャネル領域Ｃを構成する。また、Ｎ型
エピタキシャル層１０２のうちゲート電極１０６の直下
で互いに対向するＰ型拡散層１０４，１０４の間の表面
近傍部分がＪＦＥＴ（接合電界効果トランジスタ）部Ｊ
を構成する。動作時には、上記チャネル領域Ｃのしきい
値電圧を超える電圧がゲート電極１０６に印加され、裏
面電極１０９側からＮ型基板１０１、Ｎ型エピタキシャ
ル層１０２の基板側部分、ＪＦＥＴ部Ｊ、チャネル領域
Ｃ、Ｎ型拡散層１０５を順に通して表面電極１０８側へ
電流が流れる。2. Description of the Related Art As shown in FIG. 4, a deep P-type diffusion layer 10 is formed on the surface of an N-type epitaxial layer 102 on a high-concentration N-type substrate 101, as shown in FIG.
3, a shallow P-type diffusion layer 104 provided on the periphery of the diffusion layer 103, and a diffusion layer 1 in the diffusion layers 103 and 104.
One having an N-type diffusion layer (source diffusion layer) 105 provided in the vicinity of the end of the gate electrode 04 and a gate electrode 106 covering the ends of the diffusion layers 104 and 105 via a gate insulating film 112 is known. ing. A portion of the P-type diffusion layer 104 near the surface between the end of the P-type diffusion layer 104 and the end of the N-type diffusion layer 105 constitutes a channel region C. Further, in the N-type epitaxial layer 102, a portion near the surface between the P-type diffusion layers 104 and 104 facing each other immediately below the gate electrode 106 is a JFET (junction field effect transistor) portion J.
Is configured. In operation, a voltage exceeding the threshold voltage of the channel region C is applied to the gate electrode 106, and the N-type substrate 101, the substrate-side portion of the N-type epitaxial layer 102, the JFET portion J, the channel region C , An electric current flows to the surface electrode 108 side through the N-type diffusion layer 105 in order.
【０００３】従来、チャネル領域Ｃの長さ（チャネル
長）Ｘ、ＪＦＥＴ部Ｊの幅Ｙを規定するＰ型拡散層１０
４とＮ型拡散層１０５は、いずれもゲート電極１０６を
マスクとして不純物をイオン注入し、注入した不純物を
それぞれ横方向および深さ方向に所定距離だけ拡散して
形成されている。なお、図中のＢは、Ｐ型拡散層１０
４、Ｎ型拡散層１０５を形成するために、各不純物を注
入する領域を示している。また、Ａは、Ｐ型拡散層１０
３を形成するために、不純物を注入する領域を示してい
る。Conventionally, a P-type diffusion layer 10 that defines a length (channel length) X of a channel region C and a width Y of a JFET portion J
4 and the N-type diffusion layer 105 are formed by ion-implanting impurities using the gate electrode 106 as a mask and diffusing the implanted impurities by a predetermined distance in the lateral direction and the depth direction, respectively. B in the figure is the P-type diffusion layer 10.
4, a region into which each impurity is implanted to form the N-type diffusion layer 105 is shown. A is the P-type diffusion layer 10
3 shows a region into which impurities are implanted in order to form No. 3.
【０００４】[0004]
【発明が解決しようとする課題】ところで、上記縦型Ｍ
ＯＳＦＥＴのオン抵抗Ｒｏｎは、実質的に次式（１）に
よって与えられる。 Ｒｏｎ＝Ｒｃｈ＋Ｒｊ＋Ｒｅｐｉ …（１） ここで、Ｒｃｈはチャネル領域Ｃの抵抗、ＲｊはＪＦＥ
Ｔ部Ｊの抵抗、Ｒｅｐｉはエピタキシャル層１０２の基
板側部分の抵抗をそれぞれ表している。このうちＲｅｐ
ｉは、この縦型ＭＯＳＦＥＴに要求される耐圧によって
定まる。したがって、オン抵抗を低減するためには、残
りのＲｃｈとＲｊを低下させることが重要となる。By the way, the vertical M
The on-resistance Ron of the OSFET is substantially given by the following equation (1). Ron = Rch + Rj + Repi (1) where Rch is the resistance of the channel region C, and Rj is JFE
The resistance of the T section J and Repi represent the resistance of the substrate side portion of the epitaxial layer 102, respectively. Of these, Rep
i is determined by the breakdown voltage required for the vertical MOSFET. Therefore, in order to reduce the on-resistance, it is important to reduce the remaining Rch and Rj.
【０００５】ＲｃｈとＲｊを低下させる手段として、Ｐ
型拡散層１０４の拡散距離を短くして、チャネル長Ｘを
短くするとともにＪＦＥＴ部の幅Ｙを広くすることが考
えられる。しかしながら、単にＰ型拡散層１０４の拡散
距離を短くした場合、横方向だけでなく深さ方向の拡散
距離も短くなる。このため、Ｎ型エピタキシャル層１０
２、Ｐ型拡散層１０４およびＮ型拡散層１０５からなる
寄生バイポーラトランジスタのベース幅が狭くなり、ｈ
FEが増大し、この結果、Ｌ負荷で動作させると、素子が
誤動作して破壊されるという不具合が生じる。このた
め、従来は、縦型ＭＯＳＦＥＴのオン抵抗を十分には低
減できなかった。As means for lowering Rch and Rj, P
It is conceivable to shorten the diffusion length of the diffusion layer 104 to shorten the channel length X and increase the width Y of the JFET portion. However, if the diffusion distance of the P-type diffusion layer 104 is simply reduced, the diffusion distance in the depth direction as well as in the lateral direction is also reduced. Therefore, the N-type epitaxial layer 10
2. The base width of the parasitic bipolar transistor including the P-type diffusion layer 104 and the N-type diffusion layer 105 is reduced, and h
FE increases, and as a result, when operated with an L load, a malfunction occurs in that the element malfunctions and is destroyed. For this reason, conventionally, the on-resistance of the vertical MOSFET cannot be sufficiently reduced.
【０００６】そこで、この発明の目的は、耐圧および寄
生バイポーラトランジスタのｈFEを従来並みに維持した
上、オン抵抗を低減できる縦型ＭＯＳＦＥＴの製造方法
を提供することにある。[0006] It is an object of the present invention, on the h FE of breakdown voltage and the parasitic bipolar transistor and maintained in conventional par is to provide a method for manufacturing the vertical MOSFET which can reduce the on-resistance.
【０００７】[0007]
【課題を解決するための手段】上記目的を達成するため
に、この発明の縦型ＭＯＳＦＥＴの製造方法は、Ｎ型と
Ｐ型のうち一方の導電型の基板の表面に、Ｎ型とＰ型の
うち他方の導電型を持つ深い拡散層と、上記他方の導電
型を持ち上記深い拡散層の周縁に設けられた浅い拡散層
と、上記一方の導電型を持ち上記両拡散層内で上記浅い
拡散層の端部に近接して設けられたソース拡散層と、上
記浅い拡散層と上記ソース拡散層の端部をゲート絶縁膜
を介して覆うゲート電極とを備えた縦型ＭＯＳＦＥＴの
製造方法であって、上記基板表面の所定領域に上記深い
拡散層を形成する工程と、上記基板表面にゲート絶縁膜
を形成する工程と、上記深い拡散層から基板表面に沿っ
て所定寸法だけ離間した箇所にゲート電極を形成する工
程と、上記基板表面のうち上記深い拡散層内から上記ゲ
ート電極の近い側の端部に至る領域に、上記ゲート電極
をマスクとして上記一方の導電型の不純物をイオン注入
する工程と、上記ゲート電極の側面に所定の厚さのサイ
ドウォールを形成する工程と、上記基板表面のうち上記
深い拡散層内から上記サイドウォールの近い側の端部に
至る領域に、上記ゲート電極およびサイドウォールをマ
スクとして上記他方の導電型の不純物をイオン注入する
工程と、上記注入した一方の導電型の不純物と他方の導
電型の不純物をそれぞれ横方向および深さ方向に所定距
離だけ拡散して、上記ソース拡散層と上記浅い拡散層を
形成する工程を有することを特徴としている。In order to achieve the above object, a method of manufacturing a vertical MOSFET according to the present invention comprises forming an N-type and a P-type on a surface of one of N-type and P-type conductive substrates. A deep diffusion layer having the other conductivity type, a shallow diffusion layer having the other conductivity type and provided on the periphery of the deep diffusion layer, and a shallow diffusion layer having the one conductivity type and having the one conductivity type in both the diffusion layers. A method for manufacturing a vertical MOSFET, comprising: a source diffusion layer provided close to an end of a diffusion layer; and a gate electrode covering the shallow diffusion layer and an end of the source diffusion layer via a gate insulating film. A step of forming the deep diffusion layer in a predetermined region of the substrate surface; a step of forming a gate insulating film on the substrate surface; and a step of separating a predetermined dimension from the deep diffusion layer along the substrate surface. A step of forming a gate electrode; A step of ion-implanting the one conductivity type impurity using the gate electrode as a mask in a region extending from the deep diffusion layer to an end on the side closer to the gate electrode; Forming a sidewall having a thickness, and forming the other conductive type in the region from the deep diffusion layer to the end on the side closer to the sidewall on the substrate surface, using the gate electrode and the sidewall as a mask. Implanting the impurity of one conductivity type and the impurity of the other conductivity type implanted by a predetermined distance in the lateral direction and the depth direction, respectively, to thereby implant the source diffusion layer and the shallow diffusion layer. Is formed.
【０００８】[0008]
【作用】この発明によれば、上記ソース拡散層を形成す
るために注入される他方の導電型の不純物は、従来と同
様に、上記深い拡散層内からゲート電極の端部に至る領
域、すなわち、ゲート電極の端部ぎりぎりに注入され
る。一方、上記浅い拡散層を形成するために注入される
一方の導電型の不純物は、ゲート電極の端部からサイド
ウォールの厚さ分だけ離間した領域に注入される。した
がって、上記一方の導電型の不純物と他方の導電型の不
純物を、従来と同じ距離だけ拡散した場合、上記ソース
拡散層、上記浅い拡散層の深さを従来並みに維持した状
態で、チャネル領域（上記浅い拡散層のうちこの浅い拡
散層の端部とソース拡散層の端部との間の表面近傍部
分）の長さが短く、かつ、ＪＦＥＴ部（基板表面のうち
ゲート電極の直下で互いに対向する浅い拡散層の間の部
分）の幅が広くなる。したがって、耐圧および寄生バイ
ポーラトランジスタのｈFEを従来並みに維持した状態
で、チャネル領域の抵抗ＲｃｈとＪＦＥＴ部の抵抗Ｒｊ
が従来に比して低下して、全体として素子のオン抵抗が
低減される。According to the present invention, the impurity of the other conductivity type implanted to form the source diffusion layer is formed in the region extending from the deep diffusion layer to the end of the gate electrode, that is, as in the conventional case. , Is injected almost at the end of the gate electrode. On the other hand, one conductivity-type impurity implanted to form the shallow diffusion layer is implanted into a region separated from the end of the gate electrode by the thickness of the sidewall. Therefore, when the impurity of one conductivity type and the impurity of the other conductivity type are diffused by the same distance as in the related art, the channel region is kept in a state where the depths of the source diffusion layer and the shallow diffusion layer are maintained at the same level as in the related art. (The portion of the shallow diffusion layer near the surface between the end of the shallow diffusion layer and the end of the source diffusion layer) is short, and the JFET portion (the portion immediately below the gate electrode on the substrate surface) The portion between the opposing shallow diffusion layers) becomes wider. Accordingly, in a state where the h FE of breakdown voltage and the parasitic bipolar transistor and maintained in conventional par, resistance Rj of the resistor Rch and JFET portion of the channel region
Is lower than in the prior art, and the on-resistance of the device is reduced as a whole.
【０００９】[0009]
【実施例】以下、この発明の縦型ＭＯＳＦＥＴの製造方
法を実施例により詳細に説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, a method for manufacturing a vertical MOSFET according to the present invention will be described in detail with reference to embodiments.
【００１０】図１に示す高耐圧縦型ＭＯＳＦＥＴを製造
するものとする。図示のように、この縦型ＭＯＳＦＥＴ
は、高濃度Ｎ型基板１上のＮ型エピタキシャル層２の表
面に、深いＰ型拡散層３と、この拡散層３の周縁に設け
られた浅いＰ型拡散層４と、上記拡散層３，４内で拡散
層４の端部に近接して設けられたＮ型拡散層（ソース拡
散層）５と、上記拡散層４，５の端部をゲート絶縁膜２
を介して覆うゲート電極６を備えている。上記Ｐ型拡散
層４のうちＰ型拡散層４の端部とＮ型拡散層５の端部と
の間の表面近傍部分がチャネル領域Ｃを構成する。ま
た、Ｎ型エピタキシャル層２のうちゲート電極６の直下
で互いに対向するＰ型拡散層４，４の間の表面近傍部分
がＪＦＥＴ部Ｊを構成している。It is assumed that the high voltage vertical MOSFET shown in FIG. 1 is manufactured. As shown, this vertical MOSFET
A deep P-type diffusion layer 3 on the surface of an N-type epitaxial layer 2 on a high-concentration N-type substrate 1; a shallow P-type diffusion layer 4 provided on the periphery of the diffusion layer 3; 4, an N-type diffusion layer (source diffusion layer) 5 provided close to an end of the diffusion layer 4, and an end of the diffusion layers 4 and 5 are connected to the gate insulating film 2.
And a gate electrode 6 that covers through the gate electrode. A portion of the P-type diffusion layer 4 near the surface between the end of the P-type diffusion layer 4 and the end of the N-type diffusion layer 5 constitutes a channel region C. Further, a portion of the N-type epitaxial layer 2 near the surface between the P-type diffusion layers 4 and 4 facing each other immediately below the gate electrode 6 constitutes the JFET portion J.
【００１１】図２(a)に示すように、まず、高濃度Ｎ
型シリコン基板１の表面に、Ｎ型エピタキシャル層２を
成長させる。基板１は、例えばＮ型不純物としてアンチ
モン（Ｓｂ）を約７×１０18ａｔｏｍｓ／ｃｍ3の濃度
で含むものとする。Ｎ型エピタキシャル層２は、厚さが
約４５μｍで、シリコンにＮ型不純物としてリン（Ｐ）
を約３×１０14ａｔｏｍｓ／ｃｍ3の濃度で含むものと
する。As shown in FIG. 2A, first, a high concentration N
An N-type epitaxial layer 2 is grown on the surface of a silicon substrate 1. The substrate 1 contains, for example, antimony (Sb) as an N-type impurity at a concentration of about 7 × 10 18 atoms / cm 3 . The N-type epitaxial layer 2 has a thickness of about 45 μm, and contains phosphorus (P) as an N-type impurity in silicon.
At a concentration of about 3 × 10 14 atoms / cm 3 .
【００１２】次に、同図(b)に示すように、エピタキ
シャル層２の表面（以下「基板表面」という。）を酸化
して酸化膜１１を形成する。フォトリソグラフィを行っ
て、酸化膜１１の所定領域に開口を形成する。そして、
Ｐ型不純物としてボロン（Ｂ）を、加速電圧４０ｋｅ
ｖ，ドーズ量１〜２×１０15ｉｏｎｓ／ｃｍ2の条件で
イオン注入し、注入したボロン（Ｂ）を温度１１００℃
で拡散して、基板表面に深いＰ型拡散層３，３，３を形
成する。Next, as shown in FIG. 1B, the surface of the epitaxial layer 2 (hereinafter referred to as “substrate surface”) is oxidized to form an oxide film 11. An opening is formed in a predetermined region of the oxide film 11 by performing photolithography. And
Boron (B) as a P-type impurity and an accelerating voltage of 40 ke
ion implantation under the conditions of v, dose amount of 1 to 2 × 10 15 ions / cm 2 , and implanted boron (B) at a temperature of 1100 ° C.
To form deep P-type diffusion layers 3, 3, 3 on the substrate surface.
【００１３】次に、同図(c)に示すように、基板表面
の上記深いＰ型拡散層３，３，３の間の領域に存する酸
化膜１１を除去して、代わりに厚さ約６００Åのゲート
酸化膜１２を形成する。Next, as shown in FIG. 1C, the oxide film 11 existing in the region between the deep P-type diffusion layers 3, 3, 3 on the substrate surface is removed, and the thickness is reduced to about 600. Of the gate oxide film 12 is formed.
【００１４】次に、この上に、減圧ＣＶＤ法により厚
さ約７０００Åのポリシリコン膜６を堆積する。このポ
リシリコン膜６に、オキシ塩化リン（ＰＯＣｌ3）を用
いて、リン（Ｐ）を約９００℃で熱拡散して、シート抵
抗を約８０Ω／□に低下させる。この後、同図(d)に示
すように、フォトリソグラフィおよびリアクティブ・イ
オン・エッチング（ＲＩＥ）を行ってポリシリコン膜６
をパターン加工する。これにより、上記深いＰ型拡散層
３から基板表面に沿って所定寸法だけ離間した箇所にゲ
ート電極６を形成する。このとき、基板表面のうち深い
Ｐ型拡散層３内からゲート電極６の近い側の端部に至る
領域に厚さ２００Å程度の酸化膜１３を残すようにす
る。Next, a polysilicon film 6 having a thickness of about 7,000 ° is deposited thereon by a low pressure CVD method. Phosphorus (P) is thermally diffused into the polysilicon film 6 at about 900 ° C. using phosphorus oxychloride (POCl 3 ) to lower the sheet resistance to about 80 Ω / □. Thereafter, as shown in FIG. 4D, photolithography and reactive ion etching (RIE) are performed to form the polysilicon film 6.
Is patterned. As a result, the gate electrode 6 is formed at a position separated from the deep P-type diffusion layer 3 by a predetermined dimension along the substrate surface. At this time, the oxide film 13 having a thickness of about 200 ° is left in a region from the inside of the deep P-type diffusion layer 3 to the end near the gate electrode 6 on the substrate surface.
【００１５】次に、酸化膜１３を残した領域に、ゲー
ト電極６をマスクとして、Ｎ型不純物として砒素（Ａ
ｓ）をイオン注入する。注入条件は、加速電圧８０ｋｅ
ｖ，ドーズ量１×１０15〜１×１０16ｉｏｎｓ／ｃｍ2
とする。なお、図中、注入されたＡｓを「・」で表して
いる。このとき、Ａｓは、ゲート電極６の端部ぎりぎり
に注入される。Next, in the region where the oxide film 13 is left, arsenic (A) is
s) is ion-implanted. The injection conditions were an acceleration voltage of 80 ke.
v, dose amount 1 × 10 15 to 1 × 10 16 ions / cm 2
And In the figure, the implanted As is represented by “•”. At this time, As is injected almost immediately at the end of the gate electrode 6.
【００１６】次に、図３(e)に示すように、この上
に、常圧ＣＶＤ法により厚さ約８０００Åの酸化膜１４
を堆積してアニールする。ゲート電極６の側面は、段差
に起因して、酸化膜１４の厚さが他の平坦領域よりも厚
い状態になる。ここで、同図(f)に示すように、リアク
ティブ・イオン・エッチングにより異方性のエッチング
を行って、基板表面のうちゲート電極６の両側の平坦領
域に存する酸化膜１４を除去する一方、ゲート電極６の
側面に所定の厚さのサイドウォール７を形成する。な
お、エッチング用ガスは、上記ポリシリコン膜６をエッ
チングしたものとは異なるものを使用する。Next, as shown in FIG. 3 (e), an oxide film 14 having a thickness of about 8000.degree.
And annealed. The side surface of the gate electrode 6 is in a state where the thickness of the oxide film 14 is thicker than other flat regions due to the step. Here, as shown in FIG. 2F, anisotropic etching is performed by reactive ion etching to remove the oxide film 14 existing in the flat regions on both sides of the gate electrode 6 on the substrate surface. Then, a sidewall 7 having a predetermined thickness is formed on a side surface of the gate electrode 6. It should be noted that an etching gas different from that used for etching the polysilicon film 6 is used.
【００１７】次に、基板表面のうち上記深いＰ型拡散
層３内からサイドウォール７の近い側の端部に至る領域
に、上記ゲート電極６およびサイドウォール７をマスク
として、Ｐ型不純物としてボロン（Ｂ）をイオン注入す
る。注入条件は、加速電圧１０ｋｅｖ，ドーズ量１×１
０13〜１×１０14ｉｏｎｓ／ｃｍ2とする。なお、図
中、注入されたボロン（Ｂ）を「×」で表している。こ
のとき、Ｂは、ゲート電極６の端部からサイドウォール
７の厚さ分だけ離間した領域に注入される。Next, in the region from the inside of the deep P-type diffusion layer 3 to the end near the side wall 7 on the substrate surface, boron is used as a P-type impurity by using the gate electrode 6 and the side wall 7 as a mask. (B) is ion-implanted. The implantation conditions were as follows: acceleration voltage 10 keV, dose amount 1 × 1.
0 13 to 1 × 10 14 ions / cm 2 . In the figure, the implanted boron (B) is represented by “x”. At this time, B is injected into a region separated from the end of the gate electrode 6 by the thickness of the sidewall 7.
【００１８】次に、同図(g)に示すように、この上に
ノンドープＣＶＤ膜１５を厚さ約３０００Åだけ堆積
し、続いて、温度１１００℃で熱拡散を行って、上記工
程，で注入されたＡｓ，Ｂをそれぞれ横方向および
深さ方向に所定距離だけ拡散する。これにより、基板表
面にＮ型拡散層（ソース拡散層）５と浅いＰ型拡散層４
を形成する。なお、ＢよりもＡｓの方が拡散係数が小さ
いことから、Ｎ型拡散層５は浅いＰ型拡散層４（および
深いＰ型拡散層５）内に形成される。Next, as shown in FIG. 2G, a non-doped CVD film 15 is deposited thereon to a thickness of about 3000.degree., Followed by thermal diffusion at a temperature of 1100.degree. The obtained As and B are diffused by a predetermined distance in the lateral direction and the depth direction, respectively. Thus, the N-type diffusion layer (source diffusion layer) 5 and the shallow P-type diffusion layer 4 are formed on the substrate surface.
To form Since As has a smaller diffusion coefficient than B, the N-type diffusion layer 5 is formed in the shallow P-type diffusion layer 4 (and the deep P-type diffusion layer 5).
【００１９】次に、同図(h)に示すように、この上
に、ＣＶＤ法によりリンを５〜８ｍｏｌ％含んだＰＳＧ
膜１６を堆積し、コンタクト用の開口を形成する。最後
に、表面電極８と裏面電極９を形成して、図１に示した
構造の縦型ＭＯＳＦＥＴを得る。なお、図１中、Ａは深
いＰ型拡散層３を形成するためにイオン注入した領域、
Ｂは浅いＰ型拡散層４を形成するためにイオン注入した
領域、Ｂ′はソース拡散層を形成するためにイオン注入
した領域をそれぞれ示している。Next, as shown in FIG. 1H, a PSG containing 5 to 8 mol% of phosphorus is formed thereon by CVD.
A film 16 is deposited and an opening for contact is formed. Finally, the front surface electrode 8 and the back surface electrode 9 are formed to obtain the vertical MOSFET having the structure shown in FIG. In FIG. 1, A is a region where ions are implanted to form a deep P-type diffusion layer 3;
B indicates a region where ions are implanted to form a shallow P-type diffusion layer 4, and B 'indicates a region where ions are implanted to form a source diffusion layer.
【００２０】このように、この製造方法では、ソース拡
散層５を形成するためのＡｓがゲート電極６の端部ぎり
ぎりに注入される一方、浅いＰ型拡散層４を形成するた
めのボロンが、ゲート電極６の端部からサイドウォール
４の厚さ分だけ離間した領域に注入される。したがっ
て、工程でＡｓとＢを、従来と同じ距離だけ拡散した
場合、ソース拡散層５、浅いＰ型拡散層４の深さを従来
並みに維持した状態で、チャネル長Ｘを短く、かつ、Ｊ
ＦＥＴ部Ｊの幅Ｙを広くすることができる。したがっ
て、耐圧および寄生バイポーラトランジスタのｈFEを従
来並みに維持したまま、式（１）に示したチャネル領域
Ｃの抵抗ＲｃｈとＪＦＥＴ部Ｊの抵抗Ｒｊを従来に比し
て低下でき、全体として素子のオン抵抗Ｒｏｎを低減す
ることができる。As described above, in this manufacturing method, As for forming the source diffusion layer 5 is implanted almost immediately at the end of the gate electrode 6, while boron for forming the shallow P-type diffusion layer 4 contains: It is implanted into a region separated from the end of the gate electrode 6 by the thickness of the sidewall 4. Therefore, when As and B are diffused in the process by the same distance as the conventional one, the channel length X is reduced while the depth of the source diffusion layer 5 and the shallow P-type diffusion layer 4 is maintained at the same level as the conventional one.
The width Y of the FET section J can be increased. Thus, while the h FE of breakdown voltage and the parasitic bipolar transistor and maintained in conventional par, can decrease as compared to the resistance Rj of the resistor Rch and the JFET portion J of the channel region C shown in Formula (1) in the conventional, whole element Can be reduced.
【００２１】[0021]
【発明の効果】以上より明らかなように、この発明の縦
型ＭＯＳＦＥＴの製造方法は、Ｎ型とＰ型のうち一方の
導電型の基板の表面に、Ｎ型とＰ型のうち他方の導電型
を持つ深い拡散層と、上記他方の導電型を持ち上記深い
拡散層の周縁に設けられた浅い拡散層と、上記一方の導
電型を持ち上記両拡散層内で上記浅い拡散層の端部に近
接して設けられたソース拡散層と、上記浅い拡散層と上
記ソース拡散層の端部をゲート絶縁膜を介して覆うゲー
ト電極とを備えた縦型ＭＯＳＦＥＴの製造方法であっ
て、上記基板表面の所定領域に上記深い拡散層を形成す
る工程と、上記基板表面にゲート絶縁膜を形成する工程
と、上記深い拡散層から基板表面に沿って所定寸法だけ
離間した箇所にゲート電極を形成する工程と、上記基板
表面のうち上記深い拡散層内から上記ゲート電極の近い
側の端部に至る領域に、上記ゲート電極をマスクとして
上記一方の導電型の不純物をイオン注入する工程と、上
記ゲート電極の側面に所定の厚さのサイドウォールを形
成する工程と、上記基板表面のうち上記深い拡散層内か
ら上記サイドウォールの近い側の端部に至る領域に、上
記ゲート電極およびサイドウォールをマスクとして上記
他方の導電型の不純物をイオン注入する工程と、上記注
入した一方の導電型の不純物と他方の導電型の不純物を
それぞれ横方向および深さ方向に所定距離だけ拡散し
て、上記ソース拡散層と上記浅い拡散層を形成する工程
を有しているので、ソース拡散層を形成するための不純
物がゲート電極の端部ぎりぎりに注入される一方、浅い
拡散層を形成するための不純物が、ゲート電極の端部か
らサイドウォールの厚さ分だけ離間した領域に注入され
る。したがって、上記両不純物を、従来と同じ距離だけ
拡散することによって、上記ソース拡散層、浅い拡散層
４の深さを従来並みに維持した状態で、チャネル長を短
く、かつ、ＪＦＥＴ部の幅を広くすることができる。し
たがって、耐圧および寄生バイポーラトランジスタのｈ
FEを従来並みに維持したまま、式（１）に示したチャネ
ル領域の抵抗ＲｃｈとＪＦＥＴ部の抵抗Ｒｊを従来に比
して低下でき、全体として素子のオン抵抗Ｒｏｎを低減
することができる。As is apparent from the above description, the method for manufacturing a vertical MOSFET according to the present invention provides a method for manufacturing a vertical MOSFET on a surface of a substrate of one of N-type and P-type, and the other of N-type and P-type. A deep diffusion layer having a conductivity type, a shallow diffusion layer having the other conductivity type and provided on the periphery of the deep diffusion layer, and an end portion of the shallow diffusion layer having the one conductivity type in both the diffusion layers. A method of manufacturing a vertical MOSFET, comprising: a source diffusion layer provided in close proximity to a substrate; and a gate electrode covering an end of the shallow diffusion layer and the source diffusion layer via a gate insulating film. Forming the deep diffusion layer in a predetermined region on the surface, forming a gate insulating film on the substrate surface, and forming a gate electrode at a location separated from the deep diffusion layer by a predetermined dimension along the substrate surface Process and the deep of the substrate surface A step of ion-implanting the impurity of the one conductivity type with the gate electrode as a mask in a region extending from the inside of the layer to the end on the side closer to the gate electrode; A step of forming a wall, and ion-implanting the impurity of the other conductivity type with the gate electrode and the sidewall as a mask in a region from the inside of the deep diffusion layer to an end near the sidewall on the substrate surface. Implanting, and diffusing the implanted one conductivity type impurity and the other conductivity type impurity by a predetermined distance in the lateral direction and the depth direction, respectively, to form the source diffusion layer and the shallow diffusion layer. Therefore, the impurity for forming the source diffusion layer is implanted almost at the end of the gate electrode, while the impurity for forming the shallow diffusion layer is doped with the gate electrode. It is injected from the end of the electrode by the thickness of spaced-apart regions of the side walls. Therefore, the channel length is reduced and the width of the JFET portion is reduced while maintaining the same depth of the source diffusion layer and the shallow diffusion layer 4 by diffusing the two impurities by the same distance. Can be wider. Therefore, the breakdown voltage and h of the parasitic bipolar transistor
The resistance Rch of the channel region and the resistance Rj of the JFET portion shown in the equation (1) can be reduced as compared with the related art while maintaining the FE at the same level as the related art, and the on-resistance Ron of the device can be reduced as a whole.
【図１】 この発明を適用して作製すべき縦型ＭＯＳＦ
ＥＴを例示する断面図である。FIG. 1 is a vertical MOSF to be manufactured by applying the present invention.
It is sectional drawing which illustrates ET.
【図２】 この発明の一実施例の縦型ＭＯＳＦＥＴの製
造方法を説明する工程図である。FIG. 2 is a process diagram illustrating a method for manufacturing a vertical MOSFET according to one embodiment of the present invention.
【図３】 この発明の一実施例の縦型ＭＯＳＦＥＴの製
造方法を説明する工程図である。FIG. 3 is a process diagram illustrating a method for manufacturing a vertical MOSFET according to one embodiment of the present invention.
【図４】 従来の縦型ＭＯＳＦＥＴを示す断面図であ
る。FIG. 4 is a cross-sectional view showing a conventional vertical MOSFET.
１ 高濃度Ｎ型基板 ２ Ｎ型エピタキシャル層 ３ 深いＰ型拡散層 ４ 浅いＰ型拡散層 ５ Ｎ型拡散層（ソース拡散層） ６ ゲート電極 Ｃ チャネル領域 Ｊ ＪＦＥＴ部 DESCRIPTION OF SYMBOLS 1 High-concentration N type substrate 2 N type epitaxial layer 3 Deep P type diffusion layer 4 Shallow P type diffusion layer 5 N type diffusion layer (source diffusion layer) 6 Gate electrode C Channel region J JFET part
Claims (1)
表面に、Ｎ型とＰ型のうち他方の導電型を持つ深い拡散
層と、上記他方の導電型を持ち上記深い拡散層の周縁に
設けられた浅い拡散層と、上記一方の導電型を持ち上記
両拡散層内で上記浅い拡散層の端部に近接して設けられ
たソース拡散層と、上記浅い拡散層と上記ソース拡散層
の端部をゲート絶縁膜を介して覆うゲート電極とを備え
た縦型ＭＯＳＦＥＴの製造方法であって、 上記基板表面の所定領域に上記深い拡散層を形成する工
程と、 上記基板表面にゲート絶縁膜を形成する工程と、 上記深い拡散層から基板表面に沿って所定寸法だけ離間
した箇所にゲート電極を形成する工程と、 上記基板表面のうち上記深い拡散層内から上記ゲート電
極の近い側の端部に至る領域に、上記ゲート電極をマス
クとして上記一方の導電型の不純物をイオン注入する工
程と、 上記ゲート電極の側面に所定の厚さのサイドウォールを
形成する工程と、 上記基板表面のうち上記深い拡散層内から上記サイドウ
ォールの近い側の端部に至る領域に、上記ゲート電極お
よびサイドウォールをマスクとして上記他方の導電型の
不純物をイオン注入する工程と、 上記注入した一方の導電型、他方の導電型の不純物をそ
れぞれ横方向および深さ方向に所定距離だけ拡散して、
上記ソース拡散層と上記浅い拡散層を形成する工程を有
することを特徴とする縦型ＭＯＳＦＥＴの製造方法。1. A deep diffusion layer having the other conductivity type of the N type and the P type on the surface of a substrate of one of the N type and the P type, and the deep diffusion layer having the other conductivity type. A shallow diffusion layer provided on the periphery of the layer, a source diffusion layer having one conductivity type and being provided near an end of the shallow diffusion layer in both diffusion layers, the shallow diffusion layer and the A method for manufacturing a vertical MOSFET, comprising: a gate electrode that covers an end of a source diffusion layer via a gate insulating film; a step of forming the deep diffusion layer in a predetermined region of the substrate surface; Forming a gate insulating film at a location separated from the deep diffusion layer by a predetermined dimension along the substrate surface; and forming the gate electrode from within the deep diffusion layer on the substrate surface. In the area reaching the near end, A step of ion-implanting the one conductivity type impurity using an electrode as a mask; a step of forming a sidewall having a predetermined thickness on a side surface of the gate electrode; and a step of forming a side wall from within the deep diffusion layer on the substrate surface. A step of ion-implanting the impurity of the other conductivity type using the gate electrode and the sidewall as a mask in a region reaching the end on the side closer to the wall; and implanting the impurity of the one conductivity type and the impurity of the other conductivity type. Diffusion a predetermined distance in the horizontal direction and the depth direction, respectively,
A method for manufacturing a vertical MOSFET, comprising a step of forming the source diffusion layer and the shallow diffusion layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10387293A JP3302093B2 (en) | 1993-04-30 | 1993-04-30 | Manufacturing method of vertical MOSFET |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10387293A JP3302093B2 (en) | 1993-04-30 | 1993-04-30 | Manufacturing method of vertical MOSFET |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06314792A JPH06314792A (en) | 1994-11-08 |
| JP3302093B2 true JP3302093B2 (en) | 2002-07-15 |
Family
ID=14365533
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10387293A Expired - Fee Related JP3302093B2 (en) | 1993-04-30 | 1993-04-30 | Manufacturing method of vertical MOSFET |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3302093B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100297704B1 (en) * | 1998-10-27 | 2001-10-27 | 김덕중 | Power Semiconductors with Overlapping Well Regions |
-
1993
- 1993-04-30 JP JP10387293A patent/JP3302093B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06314792A (en) | 1994-11-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2859351B2 (en) | Method for manufacturing semiconductor device | |
| KR940004446B1 (en) | Method of making semiconductor device | |
| JP2837014B2 (en) | Semiconductor device and manufacturing method thereof | |
| EP0422940B1 (en) | Method of forming a DMOS transistor | |
| KR950006479B1 (en) | Laieral transistor | |
| JP3395603B2 (en) | Semiconductor device including lateral MOS element | |
| US20050205897A1 (en) | High voltage insulated-gate transistor | |
| JP3915180B2 (en) | Trench type MOS semiconductor device and manufacturing method thereof | |
| JP2003529940A (en) | High voltage thin film transistor with improved on-state characteristics and method of manufacturing the same | |
| KR20200018301A (en) | Oxygen inserted si-layers for reduced contact implant outdiffusion in vertical power devices | |
| JP3307112B2 (en) | Method for manufacturing semiconductor device | |
| JPH09213939A (en) | Semiconductor device | |
| US5485028A (en) | Semiconductor device having a single crystal semiconductor layer formed on an insulating film | |
| EP0193934A2 (en) | Semiconductor integreated circuit device and method of manufacturing the same | |
| JPH1197689A (en) | Semiconductor device | |
| US20020050618A1 (en) | Semiconductor device and manufacturing method thereof | |
| US6451645B1 (en) | Method for manufacturing semiconductor device with power semiconductor element and diode | |
| JP3302093B2 (en) | Manufacturing method of vertical MOSFET | |
| KR100204033B1 (en) | High voltage device and manufacturing method of the same | |
| JP3106757B2 (en) | Method for manufacturing MOS field effect semiconductor device | |
| JPH10335660A (en) | Semiconductor device and manufacture thereof | |
| JP3105229B2 (en) | Semiconductor device and manufacturing method thereof | |
| JPH11186402A (en) | Semiconductor device and manufacture of semiconductor | |
| KR19980048922A (en) | High voltage device with insulated gate fastening structure | |
| JP3300238B2 (en) | Semiconductor device and manufacturing method thereof |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |