KR100204033B1 - High voltage device and manufacturing method of the same - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title abstract description 16
- 238000000034 method Methods 0.000 claims abstract description 17
- 239000012535 impurity Substances 0.000 claims description 31
- 238000002955 isolation Methods 0.000 claims description 13
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 3
- 238000005468 ion implantation Methods 0.000 claims description 3
- 230000003647 oxidation Effects 0.000 claims description 3
- 238000007254 oxidation reaction Methods 0.000 claims description 3
- 239000000758 substrate Substances 0.000 abstract description 15
- 229910052710 silicon Inorganic materials 0.000 abstract description 14
- 239000010703 silicon Substances 0.000 abstract description 14
- 230000015556 catabolic process Effects 0.000 abstract description 13
- 239000004065 semiconductor Substances 0.000 abstract description 6
- 239000012212 insulator Substances 0.000 abstract description 2
- 229910044991 metal oxide Inorganic materials 0.000 abstract description 2
- 150000004706 metal oxides Chemical class 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 28
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 13
- 238000006243 chemical reaction Methods 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
- H01L29/7824—Lateral DMOS transistors, i.e. LDMOS transistors with a substrate comprising an insulating layer, e.g. SOI-LDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
- H01L29/66704—Lateral DMOS transistors, i.e. LDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
- H01L29/7825—Lateral DMOS transistors, i.e. LDMOS transistors with trench gate electrode
Abstract
본 발명은 실리콘 반도체를 이용한 100V급 이상의 MOS(Metal Oxide Semiconductor)형의 고압 소자인 SOI(Silicon On Insulator) 구조의 LDMOS(Lateral Double diffused MOS)를 제조하는데 있어서 소자의 전류 구동력을 개선하기 위한 것이다. 고압 소자에서는 드레인에 인가된 고전압을 주위의 낮은 배경전압에 대하여 전압항복없이 지탱시키는 방법으로서 종래는 SOI의 기판과 트렌치(trench) 구조와 같은 수직 절연막의 벽을 이용하였다. 그러나 이 수직 절연막은 소자 외부에 대해서는 절연이 가능하지만 소자 내부의 채널영역의 보호는 불가능하여 SOI상의 활성층의 두께를 얇게 할 수밖에 없었고, 이렇게 할 경우에는 소자의 전류 구동 능력이 현저하게 감소하였다. 본 발명에서는 SOI 활성층의 두께를 유지하면서도 소자의 내부의 채널영역의 보호를 위하여, 기존의 수평 게이트외에 다시 트렌치형의 수직 게이트를 추가로 형성시켜 다리(bridge)형의 게이트를 만들어 줌으로써 소자 내부의 표류영역과 소오스간의 전류단락(punch through)과, 표류영역과 채널영역간의 접합(junction) 전압항복을 방지할 수 있어 고압에서도 낮은 동작저항(Ron)과 높은 전류 구동력을 갖는 SOI형 LDMOS를 제작할 수가 있다.The present invention relates to a device for improving the current driving capability of a device in manufacturing an LDMOS (Lateral Double diffused MOS) structure of an SOI (Silicon On Insulator) structure, which is a high voltage device of a metal oxide semiconductor (" In the high-voltage device, a wall of a vertical insulating film such as a substrate and a trench structure of SOI is conventionally used as a method for holding a high voltage applied to a drain without voltage breakdown against a low background voltage around the periphery. However, the vertical insulating film can be insulated from the outside of the device, but the channel region inside the device can not be protected, so that the thickness of the active layer in the SOI layer can not be reduced. In this case, the current driving capability of the device is remarkably reduced. In the present invention, in order to protect the channel region of the device while maintaining the thickness of the SOI active layer, a trench-type vertical gate is additionally formed in addition to the conventional horizontal gate to form a bridge-type gate, It is possible to prevent the current punch through between the drift region and the source and the junction voltage breakdown between the drift region and the channel region to fabricate an SOI LDMOS having a low operating resistance (R on ) and a high current driving capability even at a high voltage There is a number.
Description
본 발명은 수 백V 급의 고압 소자 및 그 제조 방법에 관한 것으로, 특히 고압동작이 필요한 표시소자(display device)나 서보모터, 엑추에이터 등의 구동기(driver)에 사용되는 SOI(Silicon On Insulator) 구조의 LDMOS(Lateral Double diffused MOS)형 고압 소자 및 그 제조 방법에 관한 것이다.The present invention relates to a high-voltage device of several hundreds of volts and a method of manufacturing the same, and more particularly to a silicon-on-insulator (SOI) structure used for a driver for a display device, a servo motor, (Lateral Double diffused MOS) type high-voltage device and its manufacturing method.
고압 소자는 드레인에 인가되는 높은 동작전압을 견디게 하기 위하여 수백 v급에서는 공통적으로 표류영역은 수 1015/㎤정도의 낮은 도핑 농도와 10㎛ 이상의 긴 채널영역과 드레인 간의 수평거리를 필요로 하고 있다. 그 뿐만 아니라 pn 접합 역바이어스의 내압만으로 드레인의 고전압을 견디게 하기 위해서는 5㎛ 이상의 깊은 표류영역의 수직적인 접합깊이를 필요로 한다. 이러한 깊은 접합깊이는 보통 전압의 CMOS(Complementary Metal Oxide Semiconductor)소자의 얕은 접합깊이와는 상반된 것으로서 동일기판에 논리제어 회로 소자인 CMOS와 고압 소자인 LDMOS(Lateral Double Diffused MOS)를 탑재히기 때문에 정밀하게 도핑 농도를 제어한다는 것을 어렵게 할 뿐만 아니라, 낮은 도핑 농도에서 깊은 접합 깊이를 얻는다는 것 자체도 제조 공정상 한계가 있다.In order to withstand the high operating voltage applied to the drain, the high-voltage device requires a low doping concentration of about 10 15 / cm 3 in the drift region and a long distance between the long channel region and the drain in the order of several hundreds of V . In addition, a vertical junction depth of a deep drift region of 5 μm or more is required to withstand the high voltage of the drain only by the internal pressure of the pn junction reverse bias. This deep junction depth is contrary to the shallow junction depth of a CMOS (Complementary Metal Oxide Semiconductor) device, which is usually a voltage. Since the logic control circuit element CMOS and the high pressure element LDMOS (Lateral Double Diffused MOS) In addition to making it difficult to control the doping concentration, obtaining a deep junction depth at a low doping concentration itself has limitations in the manufacturing process.
이하, 첨부된 도면 도 1A 내지 도 1B를 참조하여 종래 기술 및 그 문제점을 고찰한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will now be described with reference to the accompanying drawings, in which: FIG.
먼저, 도 1A는 종래 기술에 따라 형성된 다리형 게이트 구조의 고압 소자의 평면도로써, 도면 부호 102는 표류영역, 103은 채널영역, 104는 소자분리 산화막, 105는 폴리 실리콘막, 106은 소오스, 107은 드레인, 108은 채널영역 연결층, 109는 게이트 산화막, 110은 게이트 전극, 111은 소오스 단자, 112는 게이트 단자, 113은 드레인 단자을 각각 나타낸다. 단면도 절단면을 따라 절단한 단면도를 도 1B에 나타내었다.1A is a plan view of a high-voltage device of a legged gate structure formed according to the prior art, in which reference numeral 102 denotes a drift region, 103 denotes a channel region, 104 denotes a device isolation oxide film, 105 denotes a polysilicon film, 106 denotes a source, 107 Reference numeral 108 denotes a channel region connection layer, reference numeral 109 denotes a gate oxide film, reference numeral 110 denotes a gate electrode, reference numeral 111 denotes a source terminal, reference numeral 112 denotes a gate terminal, and reference numeral 113 denotes a drain terminal. 1 is a cross-sectional view taken along the cutting plane.
종래의 고압 소자는 도 1B에 도시된 바와 같이 고전압이 인가된 드레인(107) 및 표류영역(102)을 하부의 실리콘 기판(100)과 측방의 낮은 전압 영역으로부터 지탱시키는 방식으로서, 소자 외부에 대해서는 절연층인 산화막(101,104)의 벽으로 에워싸서 격리시켰으나, 소자의 내부 즉, 채널영역(103)은 표류영역(102)으로부터 역바이어스된 pn 접합으로 보호하였다. 이렇게 하는 경우에는 소오스(106)와 표류영역(102)과의 전류 단락이나 채널영역(103)과 표류영역(102)간의 전압항복이 일어나기 쉽기 때문에, 이를 방지하기 위하여 SOI(Silicon On Insulator)의 활성층의 두께를 얇게 해야 하고, 그 결과 소자 동작시 내부 저항의 증가로 전류 구동력이 저하되고, 회로상에서 최저출력 전압이 상승하게 된다.1B, the conventional high-voltage device has a structure in which a drain 107 and a drift region 102 to which a high voltage is applied are supported by a silicon substrate 100 and a low-voltage region on the side of the lower silicon substrate 100, The inner portion of the device, that is, the channel region 103, was protected by the pn junction reversely biased from the drift region 102. In this case, In this case, a current short-circuit between the source 106 and the drift region 102 and a voltage drop between the channel region 103 and the drift region 102 are likely to occur. To prevent this, As a result, the current driving force is lowered due to the increase of the internal resistance during operation of the device, and the lowest output voltage rises on the circuit.
이러한 문제점을 좀더 자세히 살펴보면, 전류단락은 드레인(107)에 인가하는 전압이 높아짐에 따라 표류영역(102)의 전위가 높아질 때 채널영역(103)에서의 공핍층이 소오스(106)까지 확장됨으로써 채널영역(103)이 전자의 흐름을 막아주는 장벽 역할을 못하게 되고, 결국 소오스(106)에서 막대한 양의 전자가 채널영역(103)과 표류영역(102)을 거쳐 드레인(107)쪽으로 흘러나가는 일종의 회로단락(short) 현상이다. 이러한 전류단락은 같은 기판상에 탑재되는 CMOS의 회로에서 논리 동작전압을 안정화 시키는데 도움이 되도록 하기 위하여 채널영역(103)의 도핑농도를 1016/㎤ 정도로 낮게 하거나, 소자의 전류변환 이득을 크게하기 위하여 소오스(106)와 표류영역(102)간의 거리를 짧게 했을 때 일어나기 쉽다.When the potential of the drift region 102 increases as the voltage applied to the drain 107 increases, the depletion layer in the channel region 103 expands to the source 106, The region 103 does not act as a barrier for blocking the flow of electrons and eventually a kind of circuit in which a great amount of electrons flow from the source 106 through the channel region 103 and the drift region 102 to the drain 107 It is a short phenomenon. In order to stabilize the logic operation voltage in the CMOS circuit mounted on the same substrate, such a current short circuit is required to lower the doping concentration of the channel region 103 to about 10 16 / cm 3, to increase the current conversion gain of the device It is likely to occur when the distance between the source 106 and the drift region 102 is shortened.
또한, 문제점인 표류영역(102)과 채널영역(103) pn 접합의 역바이어스 전압항복을 방지하기 위하여 하부의 산화막이 없는 경우에는, 즉 SOI 구조가 아닌 경우, 실리콘의 기판(100)은 보통 p형을 사용하게 되고, 이때 표류영역(102)과 채널영역(103) 및 실리콘 기판(100)의 pn 접합만으로 견디는 항복전압은 표류영역(102)의 도핑농도가 낮고 수직적 깊이가 깊을수록 증가되어 개선된다. 그러나, 이 전압항복을 수 백V 이상으로 크게 해주기 위하여 표류영역(102)의 도핑농도는 수 1015/㎤ 이내로 해주어야 하고, 표류영역(102)의 깊이도 보통 5㎛ 이상이 요구되는 제약이 따르며, 이 조건들은 제조 과정에서 도핑 농도의 조절을 어렵게 하는 요인이 된다.In addition, in order to prevent reverse bias voltage breakdown of the drift region 102 and the channel region 103 pn junction, which is a problem, when the underlying oxide film is not present, that is, when the SOI structure is not used, The breakdown voltage endured by the pn junction of the drift region 102 and the channel region 103 and the silicon substrate 100 is increased as the doping concentration of the drift region 102 is lower and the vertical depth is deeper do. However, in order to increase the voltage drop to several hundred V or more, the doping concentration of the drift region 102 should be within a range of 10 15 / cm 3, and the depth of the drift region 102 is usually required to be 5 μm or more , These conditions make it difficult to control the doping concentration in the manufacturing process.
또한, 도 1B에서와 같이 SOI 구조인 경우, 즉 하부의 절연을 위한 산화막(101)이 있는 경우에는 산화막(101)을 적극적으로 이용하여 절연층의 외부에서 전위를 조정함으로써 접합 항복전압의 개선이 가능하다. 이 항복전압을 증가시키기 위해서는 외부에서 절연층을 통한 반도체 소자 내부의 전기장의 조절을 용이하게 하기 위하여 산화막(101) 위의 채널영역(103) 및 표류영역(102)으로 이루어지는 활성층의 두께를 오히려 얇게 하여야 한다.1B, in the case of the SOI structure, that is, when there is the oxide film 101 for the lower insulation, the oxide breakdown voltage is improved by adjusting the potential outside the insulation layer by positively using the oxide film 101 It is possible. In order to increase the breakdown voltage, the thickness of the active layer composed of the channel region 103 and the drift region 102 on the oxide film 101 is preferably made thinner in order to easily control the electric field inside the semiconductor device through the insulating layer from the outside shall.
그러나, 이렇게 활성층의 두께를 얇게 할 경우에는 표류영역(102)의 두께가 얇아서 소자의 내부 저항이 증가하며, 회로상에서 볼 때도 동작저항(Ron)이 증가하고 출력 최저전압이 상승하여 소자의 동작 특성이 열화되는 문제점이 있다.However, when the thickness of the active layer is made thin, the thickness of the drift region 102 is so thin that the internal resistance of the device increases, the operating resistance (R on ) increases as seen in the circuit, There is a problem that the characteristics are deteriorated.
미설명 도면 부호 A는 정상 전류가 흐르는 채널영역 표면에서 접합 전압항복이 일어나는 경로, B는 표류영역과 소오스 사이에서 전류단락이 일어나는 경로, C는 표류영역과 채널영역 사이의 접합에서 전압항북이 일어나는 경로를 각각 나타낸다.A is a path where the junction voltage breakdown occurs at the surface of the channel region where the normal current flows, B is a path where a current short circuit occurs between the drift region and the source, and C is a voltage clipping occurs at the junction between the drift region and the channel region Respectively.
본 발명은 활성층의 두께를 줄이지 않고서도 채널영역과 표류영역 사이의 pn접합 부위에 수직 트렌치 게이트 형성하고, 깊은 소오스를 형성함으로써 전류단락이나 전압항복을 방지하는 고압 소자 및 그 제조 방법을 제공하는데 그 목적이 있다.The present invention provides a high-voltage device for preventing current short circuit or voltage breakdown by forming a vertical trench gate at a pn junction between a channel region and a drift region without reducing the thickness of the active layer and forming a deep source, There is a purpose.
도 1A는 종래 기술에 따라 형성된 다리형 게이트 구조의 고압 소자의 평면도,1A is a top view of a high voltage device of a legged gate structure formed in accordance with the prior art,
도 1B는 종래 기술에 따라 형성된 다리형 게이트 구조의 고압 소자의 단면도,1B is a cross-sectional view of a high voltage device of a legged gate structure formed according to the prior art,
도 2는 본 발명의 일실시예에 따라 형성된 다리형 게이트 구조의 고압 소자의 단면도,2 is a cross-sectional view of a high-voltage device of a bridge-type gate structure formed in accordance with an embodiment of the present invention,
도 3A 내지 도 3K는 본 발명의 일실시예에 따른 다리형 게이트 구조의 고압 소자 형성 공정도,FIGS. 3A to 3K are diagrams illustrating a process of forming a high-voltage element of a bridge-type gate structure according to an embodiment of the present invention,
* 도면의 주요 부분에 대한 부호의 설명DESCRIPTION OF THE REFERENCE NUMERALS
100, 200, 202 : 실리콘 기판101, 201 : 산화막100, 200, 202: silicon substrate 101, 201: oxide film
102, 203 : 표류영역103, 204,204a : 채널영역102, 203: drift region 103, 204, 204a: channel region
104, 207,: 소자분리 산화막 207a : 산화막104, 207,: Element isolation oxide film 207a:
105, 209b : 폴리 실리콘막 106, 205 : 소오스105 and 209b: polysilicon films 106 and 205: source
107, 213 : 드레인108, 212 : 채널영역 연결층107, 213: drain 108, 212: channel region connection layer
109 : 게이트 산화막110 : 게이트 전극109: gate oxide film 110: gate electrode
111, 214 : 소오스 단자112, 215 : 게이트 단자111, 214: source terminal 112, 215: gate terminal
113, 216 : 드레인 단자206 : 트렌치113, 216: drain terminal 206: trench
208 : 수직 트렌치 게이트 산화막209a : 수직 트렌치 게이트 전극208: vertical trench gate oxide film 209a: vertical trench gate electrode
210 : 수평 게이트 산화막211 : 수평 게이트 전극210: horizontal gate oxide film 211: horizontal gate electrode
A : 정상 전류가 흐르는 채널영역 표면에서 접합 전압항복이 일어나는 경로A: The path where the junction voltage breakdown occurs at the surface of the channel region where the normal current flows
B : 표류영역과 소오스 사이에서 전류단락이 일어나는 경로B: the path where the current short circuit occurs between the drift region and the source
C : 표류영역과 채널영역 사이의 접합에서 전압항북이 일어나는 경로C: The path where voltage clamping occurs at the junction between the drift region and the channel region
상기 목적을 달성하기 위하여 본 발명은 제1 불순물이 도핑된 제1 웨이퍼 상에 형성된 제1 절연막; 상기 제1 절연막 상부에 형성되는, 제1 불순물이 도핑된 표류영역 및 제2 불순물이 도핑된 채널영역; 소자의 분리를 위하여 상기 표류영역 및 상기 채널영역 주위를 에워싸는 제2 절연막; 상기 표류영역 상에 고농도의 제1 불순물을 도핑시켜 형성된 드레인; 상기 채널영역 상에 고농도의 제1 불순물을 도핑시켜 형성된 소오스; 상기 소오스의 일측에 접하도록 고농도의 제2 불순물로 도핑시켜 형성된 채널영역 연결층; 상기 소오스의 타측, 상기 표류영역 및 상기 채널영역에 접하여 수직으로 형성된 다수의 수직 게이트 절연막 및 다수의 수직 게이트 전극; 상기 소오스 및 상기 채널영역에 접하도록 상기 수직 게이트 전극 상부에 형성된 수평 게이트 절연막 및 수평 게이트 전극; 전체구조 상부를 덮는 제3 절연막, 및 상기 제3 절연막을 관통하여 각각 상기 소오스, 상기 드레인, 상기 수평 게이트 전극에 접하는 연결 단자를 구비하여 이루어진다. 또한, 본 발명은 제1 불순물이 도핑된 제1 웨이퍼 상에 제1 절연막을 형성하고, 그 상부에 활성층을 형성하기 위한 제1 불순물이 도핑된 소정 두께의 제2 웨이퍼를 형성하는 단계; 상기 제2 웨이퍼 상에 소정의 선택적 이온주입을 실시하여 제1 불순물이 도핑된 표류영역 및 제2 불순물이 도핑된 채널영역을 형성하고, 상기 채널영역 상에 고농도의 제1 불순물로 도핑된 소오스를 형성하는 단계; 상기 제2 웨이퍼를 선택적 식각하여 소자의 분리와 수직 게이트 형성을 위한 다수의 트렌치를 형성하는 단계; 상기 트렌치 내부에 소자의 분리를 위한 제2 절연막을 형성하는 단계; 상기 수직 게이트 형성을 위한 다수의 트렌치 내부에 형성된 상기 제2 절연막을 제거하고, 열산화를 실시하여 다수의 수직 게이트 절연막을 형성하는 단계; 상기 트렌치 내부에 제1 전도막을 매립하여 다수의 수직 게이트 전극을 형성하는 단계; 전체구조 상부에 수평 게이트 절연막을 형성하고, 그 상부에 제2 전도막을 형성한 다음, 이를 패터닝하여 수평 게이트 전극을 형성하는 단계; 고농도의 제1 불순물을 선택적 이온주입하여 상기 표류영역 상에 드레인을 형성하고, 고농도의 제2 불순물을 선택적 이온주입하여 기 채널영역 상에 소오스의 일측에 접하는 채널영역 연결층을 형성하는 단계, 및 전체구조 상부에 제3 절연막을 형성하고, 상기 소오스, 상기 드레인 및 상기 수평 게이트 전극에 각각 접촉되는 연결단자를 형성하는 단계를 포함하여 이루어진다.According to an aspect of the present invention, there is provided a semiconductor device comprising: a first insulating layer formed on a first wafer doped with a first impurity; A floating region formed on the first insulating film and doped with the first impurity and a channel region doped with the second impurity; A second insulating layer surrounding the drift region and the channel region for isolation of the device; A drain formed on the drift region by doping a first impurity at a high concentration; A source formed by doping a high concentration first impurity on the channel region; A channel region connection layer formed by doping with a high concentration second impurity so as to be in contact with one side of the source; A plurality of vertical gate insulating films and a plurality of vertical gate electrodes vertically formed in contact with the other side of the source, the drift region, and the channel region; A horizontal gate insulating film and a horizontal gate electrode formed on the vertical gate electrode so as to contact the source and the channel region; A third insulating film covering the entire top of the structure, and a connection terminal penetrating the third insulating film and contacting the source, the drain, and the horizontal gate electrode, respectively. According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: forming a first insulating film on a first wafer doped with a first impurity; forming a second wafer of a predetermined thickness doped with a first impurity for forming an active layer thereon; A first selective ion implantation is performed on the second wafer to form a drift region doped with a first impurity and a channel region doped with a second impurity, and a source doped with a first impurity at a high concentration on the channel region ; Selectively etching the second wafer to form a plurality of trenches for device isolation and vertical gate formation; Forming a second insulating film for isolating elements in the trench; Removing the second insulating film formed in the plurality of trenches for vertical gate formation and performing thermal oxidation to form a plurality of vertical gate insulating films; Burying a first conductive layer in the trench to form a plurality of vertical gate electrodes; Forming a horizontal gate insulating film on the entire structure, forming a second conductive film on the second conductive film, and patterning the second conductive film to form a horizontal gate electrode; Selectively implanting a first impurity at a high concentration to form a drain on the drift region and selectively implanting a second impurity at a high concentration to form a channel region junction layer contacting one side of the source region on the first channel region, Forming a third insulating film on the entire structure, and forming connection terminals to be in contact with the source, the drain, and the horizontal gate electrode, respectively.
이하, 첨부된 도면 도 2 및 도 3A 내지 도 3K를 참조하여 본 발명의 일실시예를 상술한다.Hereinafter, one embodiment of the present invention will be described in detail with reference to the accompanying drawings 2 and 3A to 3K.
도 2는 본 발명의 일실시예에 따라 형성된 고압 소자의 평면도를 나타낸 것으로, 도면 부호 203은 표류 영역, 204는 채널영역, 205는 소오스, 207은 소자분리 산화막, 208은 수직 트렌치 게이트 산화막, 209a는 수직 트렌치 게이트 전극, 209b는 폴리 실리콘막, 210은 수평 게이트 산화막, 211은 수평 게이트 전극, 212는 채널영역 연결층, 213 드레인, 214는 소오스 단자, 215는 게이트 단자, 216은 드레인 단자를 나타낸 것이다.2 is a plan view of a high-voltage device formed in accordance with an embodiment of the present invention. Reference numeral 203 denotes a drift region, 204 a channel region, 205 a source, 207 a device isolation oxide film, 208 a vertical trench gate oxide, Reference numeral 210 denotes a horizontal gate oxide, reference numeral 211 denotes a horizontal gate electrode, reference numeral 212 denotes a channel region connection layer, reference numeral 213 denotes a drain, reference numeral 214 denotes a source terminal, reference numeral 215 denotes a gate terminal, and reference numeral 216 denotes a drain terminal. will be.
도 3A 내지 도 3K는 본 발명의 일실시예에 따른 고압 소자의 제조 공정도를 나타낸 것으로, 먼저, 도 3A는 n형의 불순물이 도핑된 실리콘 기판(200)에 900℃ 이상의 고온에서 산소(O2)로 실리콘 기판(200)의 표면을 열산화(thermal oxidation)시켜 주거나, 화학적 기상 증착(chemical vapor deposition)으로 절연층인 산화막(201)을 수㎛ 정도의두께로 증착한다. 산화막(201)의 두께는 동작 내압이 클수록 증대된다.Figures 3A-3K is that showing a manufacturing process chart of the high-pressure device according to one embodiment of the present invention, first, Figure 3A is oxygen in more than 900 ℃ high temperature in the silicon substrate 200, an impurity is doped in n-type (O 2 The surface of the silicon substrate 200 is subjected to thermal oxidation or the oxide film 201 as an insulating layer is deposited to a thickness of several micrometers by chemical vapor deposition. The thickness of the oxide film 201 increases as the operation withstand voltage increases.
다음으로, 도 3B에 도시된 바와 같이 기판의 윗면 즉, 소자가 탑재될, 채널영역과 표류영역으로 이루어진 활성층을 만들어 주기 위하여 n-형 불순물이 도핑된 또다른 실리콘 기판(202)을 웨이퍼 직접 접합법(wafer direct bonding)으로 밀봉접착 시키고, 열처리한다. 이때, 실리콘 기판(202)의 도핑 농도는 1x1015/㎤ 이하가 되도록 한다.Next, as shown in FIG. 3B, another silicon substrate 202 doped with n - type impurities is formed on the upper surface of the substrate, that is, the active layer made of the channel region and the drift region, on which the device is to be mounted, (wafer direct bonding), and heat-treated. At this time, the doping concentration of the silicon substrate 202 is set to 1 x 10 15 / cm 3 or less.
이어서, 도 3C에 도시된 바와 같이 활성층의 두께 즉, 실리콘 기판(202)의 두께를 약 2㎛ 내지 약 10㎛ 정도로 남기기 위하여 화학-기계적 연마법(chemical-mechanical polishing)으로 표면을 연마한다. 이 실리콘 기판(202)의 두께는 두꺼울수록 전류 구동력이 증대되나, 그 반면 트렌치 공정이 어렵게 된다.Next, the surface is polished by chemical-mechanical polishing so as to leave the thickness of the active layer, that is, the thickness of the silicon substrate 202, as shown in FIG. 3C at about 2 μm to about 10 μm. As the thickness of the silicon substrate 202 becomes thicker, the current driving force is increased, while the trenching process becomes difficult.
계속하여, 도 3D는 소정의 불순물을 선택적으로 도핑시켜 깊은 활성층을 만들어 주는 과정으로서, 채널영역(204) 형성을 위하여 붕소(B)를 수 1013/㎤ 정도로 이온주입하고, 표류영역(203)을 형성하기 위하여 인(P)을 수 1012/㎤ 정도로 이온주입하고, 1000℃ 이상에서 수 시간 이상 열확산 시킨 후, 깊은 소오스(205)를 형성하기 위하여 인(P)을 수 1015/㎤ 정도로 채널영역 상에 다시 이온주입하고, 다시 1000℃ 정도에서 수 시간 동안 열처리하여 채널영역(204), 표류영역(203), 소오스(205)를 형성한 후의 상태를 나타낸 것이다.3D is a process of forming a deep active layer by selectively doping a predetermined impurity to ion implant boron (B) at a concentration of several 10 13 / cm 3 to form a channel region 204, phosphorus (P) to form a deep source 205 is then ion-implanted (P) can be about 10 12 / ㎤, and the thermal diffusion more than several hours at above 1000 ℃ to form a number of 10 15 / ㎤ so The channel region 204, the drift region 203, and the source 205 are formed by performing ion implantation again on the channel region and further heat treatment at about 1000 ° C. for several hours.
여기서, 소오스(205)은 산화막(201)까지는 이르지 않고, 산화막(201)에서 약간의 거리(약 1㎛ 내지 약 2㎛ 정도)를 두고 위로 떨어져 있다. 이는 이후 형성되는 수직 트렌치 게이트 밑 채널영역(204a)의 전위를 소오스(205)와 같은 0V로 유지시키기 위한 것이다. 그러나, 그 거리가 너무 떨어져 있으면 표류영역(203)과 채널영역(204a)간의 접합 전압항복이 되살아나기 쉽기 때문에 소자의 구동 전류와 채널영역(204)의 도핑 농도를 고려하여 적절한 선택이 필요하다. 이 과정에서 형성된 깊은 소오스(205)는 이후 형성되는 수직 트렌치 게이트와 함께 넓은 채널 단면을 이용할 수 있게 함으로써 종래의 소자에 비하여 큰 전류변환 이득을 얻기 위한 것이다.Here, the source 205 does not reach the oxide film 201 but is spaced apart from the oxide film 201 with a slight distance (about 1 占 퐉 to about 2 占 퐉). This is to maintain the potential of the formed vertical trench gate under channel region 204a at the same level as the source 205 at 0V. However, if the distance is too large, the junction voltage breakdown between the drift region 203 and the channel region 204a tends to be regressed. Therefore, an appropriate selection is necessary in consideration of the driving current of the device and the doping concentration of the channel region 204. [ The deep source 205 formed in this process is intended to obtain a large current conversion gain compared to conventional devices by allowing the use of a wide channel cross-section with a later formed vertical trench gate.
다음으로, 도 3E에 도시된 바와 같이 소자 외부의 소자분리 구조와 내부의 다수의 수직 게이트를 만들기 위한 준비 단계로서 활성층의 소정 부위를 수직으로 선택적 식각하여 트렌치(206)를 형성한다. 트렌치(206)의 깊이는 산화막의 절연층까지 닿으면 되고, 그 폭은 2㎛ 정도가 적당하다.Next, as shown in FIG. 3E, a trench 206 is formed by vertically selectively etching a predetermined portion of the active layer as a preparation step for forming a plurality of vertical gates in an element isolation structure and an element isolation structure outside the device. The depth of the trenches 206 is sufficient to reach the insulating layer of the oxide film, and the width of the trenches 206 is preferably about 2 占 퐉.
이어서, 도 3F에 도시된 바와 같이 외부와의 소자분리를 위하여 400℃ 이하의 저온에서 화학적 기상 증착법으로 트렌치(206) 내에 소자분리 산화막(207)을 증착한다. 이때, 소자분리 산화막(207)의 두께는 0.5㎛ 정도이다.Next, as shown in FIG. 3F, a device isolation oxide film 207 is deposited in the trench 206 by a chemical vapor deposition method at a low temperature of 400 ° C or lower for device isolation from the outside. At this time, the thickness of the element isolation oxide film 207 is about 0.5 mu m.
다음으로, 도 3G에 도시된 바와 같이 수직 트렌치를 형성하기 위하여 게이트가 형성될 트렌치(206) 내부에 형성된 소자분리 산화막(207)을 불산(HF) 용액으로 세정하여 제거하고, 다시 850℃에서 수 십분 동안 산소(O2)로서 실리콘의 표면을 열산화 시켜 약 200Å 내지 약 500Å 두께의 얇은 수직 트렌치 게이트 산화막(208)을 형성시킨다.Next, as shown in FIG. 3G, the device isolation oxide film 207 formed inside the trench 206 in which the gate is to be formed is cleaned with a hydrofluoric acid (HF) solution and removed, The surface of the silicon as oxygen (O 2 ) is thermally oxidized for ten minutes to form a thin vertical trench gate oxide film 208 of about 200 Å to about 500 Å thick.
이어서, 도 3H에 도시된 바와 같이 600℃에서 저압 화학적 기상 증착법(LPCVD : Low Pressure CVD)으로 폴리 실리콘막(109a,109b)을 전체구조 상부에 증착한 후, 표면을 화학-기계적 연마법으로 연마하고 평탄화한다. 폴리 실리콘막(209a,209b)은 고농도의 n형 불순물로 도핑되어 있어 수직 트렌치 게이트 전극(209a)으로 사용된다. 이러한 수직 트렌치 게이트를 형성함으로써 수직 트렌치 게이트의 외부 즉, 수직 트렌치 게이트의 전위에 의하여 이후 형성되는 채널영역(204)과 표류영역(203) 간에 존재하는 pn 접합 자체에 의한 전기장의 영향은 축소되어 종래의 소자에서 나타나는 소오스(205)와 표류영역(203)과의 전류단락이나, 채널영역(204)과 표류영역(203) 간에 발생하는 전압항복이 방지될 수 있다.Next, as shown in FIG. 3H, polysilicon films 109a and 109b are deposited on the entire structure by low-pressure chemical vapor deposition (LPCVD) at 600 ° C., and then the surface is polished by chemical-mechanical polishing And planarize. The polysilicon films 209a and 209b are doped with a high concentration n-type impurity and used as the vertical trench gate electrode 209a. By forming such a vertical trench gate, the influence of the electric field due to the pn junction itself existing between the channel region 204 and the drift region 203 formed later by the potential of the vertical trench gate, that is, the potential of the vertical trench gate, A current short circuit between the source 205 and the drift region 203 and a voltage drop between the channel region 204 and the drift region 203 can be prevented.
다음으로, 도 3I에 도시된 바와 같이 수평 게이트 산화막(210)과 수평 게이트 전극(211)를 형성한다. 수평 게이트 산화막(210)은 850℃의 온도에서 수 십분 동안 산소(O2)로서 실리콘 기판 표면을 열산화 시킴으로써 약 200Å 내지 약 500Å 두께로 성장시켜 형성시킨다. 또한, 수평 게이트 전극(211)은 600℃에서 저압 화학적 기상 증착법으로 약 3000Å 두께로 폴리 실리콘막을 증착한 다음, 포토 리소그라피 공정으로 패터닝(patterning)하여 형성한다. 종래 기술의 문제점 중의 하나인 채널 전압항복은 상기와 같이 수평 게이트 산화막(210)을 사이에 둔 게이트의 경계면에 의하여 형성되는 기하학적인 배치 구조에 의하여 크게 영향을 받으며, 이 채널 항복전압을 충분히 높이려면 게이트 확장지역(211)을 만들어 주고, 그 수평 거리가 채널영역(204) 및 표류영역(203) 사이의 표면 접합으로부터 충분한 거리(수 ㎛)가 되도록 유지시켜 주면 된다Next, a horizontal gate oxide film 210 and a horizontal gate electrode 211 are formed as shown in FIG. 3I. The horizontal gate oxide film 210 is formed by growing the silicon substrate surface to a thickness of about 200 ANGSTROM to about 500 ANGSTROM by thermally oxidizing the surface of the silicon substrate as oxygen (O 2 ) at a temperature of 850 DEG C for several tens of minutes. The horizontal gate electrode 211 is formed by depositing a polysilicon film at a thickness of about 3000 Å at 600 ° C. by a low-pressure chemical vapor deposition method, and then patterning it by a photolithography process. Channel voltage breakdown, which is one of the problems of the related art, is greatly influenced by the geometrical arrangement structure formed by the interface of the gate sandwiched between the horizontal gate oxide films 210. In order to sufficiently increase the channel breakdown voltage The gate extension region 211 is formed and the horizontal distance thereof is maintained to be a sufficient distance (several mu m) from the surface junction between the channel region 204 and the drift region 203
이어서, 도 3J는 소정의 불순물을 선택적으로 도핑시켜 얕은 도핑층을 형성하는 과정으로서, 우선 채널영역(204)의 채널영역 연결층(212)을 형성하기 위하여 붕소(B)를 그리고, 드레인(213) 형성을 위하여 비소(As) 또는 인(P)을 각각 수 1015/㎠으로 선택적 이온주입하고, 900℃ 정도의 온도에서 수 십분 동안 열처리하여 채널영역 연결층(212) 및 드레인(213)을 형성한 상태를 나타낸 것이다.3J is a process of selectively doping predetermined impurities to form a shallow doped layer. First, boron (B) is formed to form the channel region connection layer 212 of the channel region 204, and boron (B) (As) or phosphorus (P) are selectively ion-implanted at a dose of several 10 15 / cm 2 and heat treatment is performed at a temperature of about 900 ° C. for several tens of minutes to form the channel region connection layer 212 and the drain 213 As shown in FIG.
끝으로, 도 3K에 도시된 바와 같이 전체구조 상부에 층간 절연막(도시 안됨)을 증착한 후에, 이를 선택적 식각하여 콘택홀(contact hole)을 형성하고, 최종적으로, 금속막을 전체구조 상부에 증착한 다음, 패터닝하여 연결 단자(214,215,216)를 형성함으로써 소자의 제조를 완료한다.Finally, as shown in FIG. 3K, after an interlayer insulating film (not shown) is deposited on the entire structure, it is selectively etched to form a contact hole, and finally, a metal film is deposited on the entire structure Next, patterning is performed to form connection terminals 214, 215, and 216, thereby completing the fabrication of the device.
상기와 같은 본 발명의 일실시예에 나타난 바와 같이 본 발명은 드레인에 수 백V 이상의 고전압을 인가하여 동작하는 SOI LDMOS형의 고압 소자를 제조하는데 있어서, SOI위의 활성층의 두께를 두껍게 유지하면서도 소자 내부의 채널 영역이 보호될 수 있도록 하기 위하여, 기존의 수평 게이트에 다시 트렌치형의 수직 게이트를 추가로 형성하여 다리(bridge)형 게이트를 만들어 줌으로써, 소자 내부의 표류영역과 소오스 간의 전류단락(punch through)과, 표류영역과 채널영역 간의 접합 전압항복을 방지하고 전류변환 이득을 향상시킴은 물론, 소자의 내부 저항을 감소시켜 고압에서도 높은 전류 구동력을 갖게 한다.As described above, according to the present invention, in manufacturing a SOI LDMOS type high-voltage device that operates by applying a high voltage of several hundreds V or more to a drain, it is possible to reduce the thickness of the active layer on the SOI, In order to protect the internal channel region, a bridge type gate is formed by further forming a trench-type vertical gate again on the existing horizontal gate, so that a current short circuit between the drift region and the source in the device (punch Through, it prevents the junction voltage breakdown between the drift region and the channel region, improves the current conversion gain, and reduces the internal resistance of the device so that it has high current driving capability even at high pressure.
또한, 본 발명에 따른 고압 소자 제조 방법은 종래의 고압 소자의 제조과정과 비교할 때, 깊은 소오스를 형성시켜 주는것과, 트렌치 형성과정에서 수직 트렌치 게이트를 형성하는 과정이 더 추가될 뿐이며, 이를 포함하여 본 발명에서 사용되는 모든 개별 공정들은 일반적인 반도체 장치 제조 공정에서 이미 사용되는 기술로서 구현이 가능하므로 제조 공정상의 어려움은 없다.In addition, the method of manufacturing a high-voltage device according to the present invention further includes a process of forming a deep source and a process of forming a vertical trench gate in the process of forming a trench, in comparison with a conventional process of manufacturing a high-voltage device. All the individual processes used in the present invention can be implemented as a technique already used in a general semiconductor device manufacturing process, so that there is no difficulty in the manufacturing process.
본 발명의 효과는 채널영역과 표류영역의 구조를 갖는 SOI LDMOS형 고압소자를 제조하는데 있어서 SOI활성층의 두께를 두껍게 유지하면서도 소자 내부에 채널영역의 보호를 위하여 기존의 수평 게이트 이외에 다시 트렌치(trench)형의 수직 게이트를 추가로 형성한 다리(bridge)형 게이트를 만들어 줌으로써, 첫째, 활성층이 두꺼워도 수직 게이트에 의하여 내부의 채널영역과 표류영역간의 pn접합의 전기장이 분산됨으로써 채널영역이 보호되어 고전압에 견디면서도 내부저항이 작은 소자를 용이하게 제작할 수가 있고, 둘째, 추가된 수직 게이트와 깊은 소오스에 의하여 소자의 전류변환 이득이 개선되어 전류가 구동력이 향상된다.The effect of the present invention is that a SOI LDMOS type high-voltage device having a channel region and a drift region is manufactured. In order to protect the channel region in the device while keeping the thickness of the SOI active layer thick, A bridge type gate is formed by further forming a vertical gate of the first conductivity type. First, even if the active layer is thick, the electric field of the pn junction between the channel region and the drift region is dispersed by the vertical gate, Second, the current conversion gain of the device is improved by the added vertical gate and the deep source, and the driving force is improved by the current.
결론적으로 말하여, 본 발명에 의하여 SOI LDMOS를 기본으로 수평 채널형 구조의 고압소자를 제조하는데 있어서, 기존의 수평 게이트에 수직의 트렌치 게이트가 추가됨으로써, 채널영역과 표류영역 사이에서 일어나는 전류단락과 전압항복이 방지되어, 표류층이 두껍고 내부 저항이 작은 소자의 제조를 가능하게 하고, 입체화된 게이트의 구조에 의하여 전류변환 이득이 향상되어 소자의 전류 구동력이 개선 되는 효과가 있다.In conclusion, in the fabrication of the horizontal channel type high voltage device based on the SOI LDMOS according to the present invention, since the vertical trench gate is added to the conventional horizontal gate, the current short circuit between the channel region and the drift region It is possible to manufacture a device in which the drift layer is thick and the internal resistance is small, and the current conversion gain is improved by the structure of the three-dimensional gate, thereby improving the current driving force of the device.
Claims (4)
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960054589A KR100204033B1 (en) | 1996-11-15 | 1996-11-15 | High voltage device and manufacturing method of the same |
| JP9308850A JP2961692B2 (en) | 1996-11-15 | 1997-11-11 | High voltage element and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960054589A KR100204033B1 (en) | 1996-11-15 | 1996-11-15 | High voltage device and manufacturing method of the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980036106A KR19980036106A (en) | 1998-08-05 |
| KR100204033B1 true KR100204033B1 (en) | 1999-06-15 |
Family
ID=19482129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960054589A KR100204033B1 (en) | 1996-11-15 | 1996-11-15 | High voltage device and manufacturing method of the same |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2961692B2 (en) |
| KR (1) | KR100204033B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10319851B2 (en) | 2016-10-14 | 2019-06-11 | Hyundai Motor Company | Semiconductor device and method for manufacturing same |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4590884B2 (en) * | 2003-06-13 | 2010-12-01 | 株式会社デンソー | Semiconductor device and manufacturing method thereof |
| DE102006053145B4 (en) | 2005-11-14 | 2014-07-10 | Denso Corporation | Semiconductor device with separation region |
| JP4984839B2 (en) * | 2005-11-14 | 2012-07-25 | 株式会社デンソー | Semiconductor device |
| JP4933776B2 (en) * | 2005-12-07 | 2012-05-16 | ラピスセミコンダクタ株式会社 | Semiconductor device and manufacturing method thereof |
| CN104882470B (en) * | 2014-02-27 | 2018-10-23 | 中芯国际集成电路制造(上海)有限公司 | The preparation method of electronic component and electronic component |
-
1996
- 1996-11-15 KR KR1019960054589A patent/KR100204033B1/en not_active IP Right Cessation
-
1997
- 1997-11-11 JP JP9308850A patent/JP2961692B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10319851B2 (en) | 2016-10-14 | 2019-06-11 | Hyundai Motor Company | Semiconductor device and method for manufacturing same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10150207A (en) | 1998-06-02 |
| KR19980036106A (en) | 1998-08-05 |
| JP2961692B2 (en) | 1999-10-12 |
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