JP3301112B2 - マルチチップパッケージ型半導体装置の製造方法 - Google Patents
マルチチップパッケージ型半導体装置の製造方法Info
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- JP3301112B2 JP3301112B2 JP16230792A JP16230792A JP3301112B2 JP 3301112 B2 JP3301112 B2 JP 3301112B2 JP 16230792 A JP16230792 A JP 16230792A JP 16230792 A JP16230792 A JP 16230792A JP 3301112 B2 JP3301112 B2 JP 3301112B2
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Description
【０００１】
【産業上の利用分野】本発明は、複数のチップを単一パ
ッケージに格納するマルチチップパッケージ型半導体装
置の製造方法に関する。
ッケージに格納するマルチチップパッケージ型半導体装
置の製造方法に関する。
【０００２】
【従来の技術及び解決すべき問題点】ＬＳＩの高集積化
が進むに従って、チップ面積の増大、配線プロセス工数
の増大が問題になっている。
が進むに従って、チップ面積の増大、配線プロセス工数
の増大が問題になっている。
【０００３】これらの問題を解決し、更に集積度を上げ
る一手段として、１つのパッケージに複数のＬＳＩチッ
プを実装し、みかけ上、１つのパッケージでの高機能
化、高集積化を実現することは従来から行われてきてい
る。
る一手段として、１つのパッケージに複数のＬＳＩチッ
プを実装し、みかけ上、１つのパッケージでの高機能
化、高集積化を実現することは従来から行われてきてい
る。
【０００４】しかし、更に集積度が高まり、機能の高度
化が進むに従って、従来行われているワイヤボンディン
グによるチップ間、パッケージ内配線は、特に多数の配
線をチップ間で行うには、信頼性上加工技術上、限界に
近づいている。（なお日経マグローヒル社「ＮＩＫＫＥ
Ｉ ＭＩＣＲＯＤＥＶＩＣＥＳ」１９８９年１２月号の
４１頁以下には、基板とインナーリードをスルーホール
で接続する技術が示されているが、この技術でもＬＳＩ
チップとＣｕ配線との間はワイヤボンディングによる配
線が用いられており、上記問題は避けられないと思われ
る）。
化が進むに従って、従来行われているワイヤボンディン
グによるチップ間、パッケージ内配線は、特に多数の配
線をチップ間で行うには、信頼性上加工技術上、限界に
近づいている。（なお日経マグローヒル社「ＮＩＫＫＥ
Ｉ ＭＩＣＲＯＤＥＶＩＣＥＳ」１９８９年１２月号の
４１頁以下には、基板とインナーリードをスルーホール
で接続する技術が示されているが、この技術でもＬＳＩ
チップとＣｕ配線との間はワイヤボンディングによる配
線が用いられており、上記問題は避けられないと思われ
る）。
【０００５】
【発明の目的】本発明は上記事情に鑑みてなされたもの
で、高密度であって、しかも信頼の高いマルチチップパ
ッケージ型半導体装置の製造方法を提供することを目的
とする。
で、高密度であって、しかも信頼の高いマルチチップパ
ッケージ型半導体装置の製造方法を提供することを目的
とする。
【０００６】
【課題を解決するための手段】本出願に係る各発明は、
以下の構成により上記目的を達成した。
以下の構成により上記目的を達成した。
【０００７】請求項１の発明は、複数のチップを単一パ
ッケージに格納するマルチパッケージ型半導体装置の製
造方法において、各チップをパッケージ基板に搭載する
チップ搭載工程と、基板上に搭載されたチップの搭載位
置を測定する工程と、基板上に絶縁膜を形成する工程
と、接続孔開口を形成する工程と、配線材料を成膜する
工程と、配線材料をパターニングする工程とを備え、前
記チップの搭載位置測定工程は、基板及びチップに設け
た確認用マークを用い、光学的読み取り手段によって当
該チップの基板に対するＸ−Ｙ位置及び回転位置を測定
し、前記接続孔開口形成工程は、設計値による接続孔パ
ターン情報を、前記チップ搭載位置測定により得た前記
Ｘ−Ｙ位置及び前記回転位置で修正した情報に基づい
て、この開口形成工程を行い、前記配線材料パターニン
グ工程は、設計値による配線情報を、前記チップ搭載位
置測定により得た前記Ｘ−Ｙ位置及び前記回転位置で修
正した情報に基づいて、このパターニング工程を行うマ
ルチパッケージ型半導体装置の製造方法であって、これ
により上記目的を達成するものである。
ッケージに格納するマルチパッケージ型半導体装置の製
造方法において、各チップをパッケージ基板に搭載する
チップ搭載工程と、基板上に搭載されたチップの搭載位
置を測定する工程と、基板上に絶縁膜を形成する工程
と、接続孔開口を形成する工程と、配線材料を成膜する
工程と、配線材料をパターニングする工程とを備え、前
記チップの搭載位置測定工程は、基板及びチップに設け
た確認用マークを用い、光学的読み取り手段によって当
該チップの基板に対するＸ−Ｙ位置及び回転位置を測定
し、前記接続孔開口形成工程は、設計値による接続孔パ
ターン情報を、前記チップ搭載位置測定により得た前記
Ｘ−Ｙ位置及び前記回転位置で修正した情報に基づい
て、この開口形成工程を行い、前記配線材料パターニン
グ工程は、設計値による配線情報を、前記チップ搭載位
置測定により得た前記Ｘ−Ｙ位置及び前記回転位置で修
正した情報に基づいて、このパターニング工程を行うマ
ルチパッケージ型半導体装置の製造方法であって、これ
により上記目的を達成するものである。
【０００８】請求項２の発明は、前記接続孔開口形成工
程及び前記配線材料パターニング工程は、直接描画手段
を用いて行う請求項１に記載のマルチパッケージ型半導
体装置の製造方法であって、これにより上記目的を達成
するものである。
程及び前記配線材料パターニング工程は、直接描画手段
を用いて行う請求項１に記載のマルチパッケージ型半導
体装置の製造方法であって、これにより上記目的を達成
するものである。
【０００９】
【００１０】
【作用】本出願の発明によれば、パッケージ基板に搭載
したチップと基板との位置ズレを測定して、そのデータ
を利用するので、チップの位置補正を行ったデータに基
づくようにすることができ、これにより直接描画法によ
って配線パターンを形成できる。従って、高密度・高信
頼性のマルチチップパッケージ型半導体装置を得ること
ができる。
したチップと基板との位置ズレを測定して、そのデータ
を利用するので、チップの位置補正を行ったデータに基
づくようにすることができ、これにより直接描画法によ
って配線パターンを形成できる。従って、高密度・高信
頼性のマルチチップパッケージ型半導体装置を得ること
ができる。
【００１１】
【実施例】以下図面を参照して、本発明の実施例につい
て説明する。但し当然のことではあるが、本発明は図示
の実施により限定を受けるものではない。
て説明する。但し当然のことではあるが、本発明は図示
の実施により限定を受けるものではない。
【００１２】実施例１ 図２に、本実施例において対象となるマルチチップパッ
ケージの構成の概要を示す。１，２，３はそれぞれＬＳ
Ｉチップ、１１はパッケージ基板、１２はリード端子、
１３はチップ間配線用金属である。
ケージの構成の概要を示す。１，２，３はそれぞれＬＳ
Ｉチップ、１１はパッケージ基板、１２はリード端子、
１３はチップ間配線用金属である。
【００１３】従来のマルチチップモジュールでは、図１
の１３に対応するチップ間配線に金属ワイヤを用い、い
わゆるワイヤボンディング技術で接続を行っていた。こ
の理由は、チップと基板との相対的位置精度が数十μｍ
以上あること、基板を含んだマルチチップモジュールそ
のものに半導体加工技術、具体的にはフォトリソグラフ
ィ、エッチング等の技術を適用しにくいという理由か
ら、ワイヤボンディングを用いる方法が最も採用しやす
かったからである。しかしワイヤボンディングを用いる
ことは、パッケージの厚さを薄くしにくい、信頼性に欠
ける、という問題があり、蒸着金属膜によるチップ基板
間、あるいはチップ−チップ間の配線が望まれているわ
けである。
の１３に対応するチップ間配線に金属ワイヤを用い、い
わゆるワイヤボンディング技術で接続を行っていた。こ
の理由は、チップと基板との相対的位置精度が数十μｍ
以上あること、基板を含んだマルチチップモジュールそ
のものに半導体加工技術、具体的にはフォトリソグラフ
ィ、エッチング等の技術を適用しにくいという理由か
ら、ワイヤボンディングを用いる方法が最も採用しやす
かったからである。しかしワイヤボンディングを用いる
ことは、パッケージの厚さを薄くしにくい、信頼性に欠
ける、という問題があり、蒸着金属膜によるチップ基板
間、あるいはチップ−チップ間の配線が望まれているわ
けである。
【００１４】本実施例においては、チップ−基板間及び
チップ−チップ間の蒸着金属膜による配線を実現するた
め、図１に示すプロセスフローに従って配線を行う。
チップ−チップ間の蒸着金属膜による配線を実現するた
め、図１に示すプロセスフローに従って配線を行う。
【００１５】即ち、本実施例は、複数のチップを単一パ
ッケージに格納するマルチチップパッケージ型半導体装
置の製造方法において、各チップをパッケージ基板に搭
載するチップ搭載工程Ｉと、基板上に搭載されたチップ
の搭載位置を測定する工程IIと、基板上に絶縁膜を形成
する工程 VIIと、接続孔開口を形成する工程VIIIと、配
線材料を成膜する工程IXと、配線材料をパターニングす
る工程Ｘとを備え、前記接続孔開口形成工程VIIIは、前
記チップ搭載位置測定IIにより得たチップ搭載位置（デ
ータ記憶III で示すもの) と、設計値とによる補正情報
（チップ基板接続個所IV）に従ってこの開口形成工程を
行い、前記配線材料パターニング工程Ｘは、前記チップ
搭載位置測定により得たチップ搭載位置（同じくIII で
示す）と、設計値とによる補正情報（配線情報Ｖ）に従
ってこのパターニング工程を行うものである。
ッケージに格納するマルチチップパッケージ型半導体装
置の製造方法において、各チップをパッケージ基板に搭
載するチップ搭載工程Ｉと、基板上に搭載されたチップ
の搭載位置を測定する工程IIと、基板上に絶縁膜を形成
する工程 VIIと、接続孔開口を形成する工程VIIIと、配
線材料を成膜する工程IXと、配線材料をパターニングす
る工程Ｘとを備え、前記接続孔開口形成工程VIIIは、前
記チップ搭載位置測定IIにより得たチップ搭載位置（デ
ータ記憶III で示すもの) と、設計値とによる補正情報
（チップ基板接続個所IV）に従ってこの開口形成工程を
行い、前記配線材料パターニング工程Ｘは、前記チップ
搭載位置測定により得たチップ搭載位置（同じくIII で
示す）と、設計値とによる補正情報（配線情報Ｖ）に従
ってこのパターニング工程を行うものである。
【００１６】まず、マルチチップ搭載用基板１１上に、
一般的な方法でＬＳＩチップ１〜３をボンディングす
る。このとき基板１１及び各ＬＳＩチップ１〜３には、
座標確認用のマークを付けておく。具体的には、図３に
示すようにＬＳＩチップ１のほぼ対角線上に十字マーク
を入れるなどし、基板１１についても同様にマークを付
けて、チップのＸ，Ｙ座標及び回転を測定できるように
する。以上が図１のプロセスフロー図における基板への
チップの搭載（チップボンディング）工程Ｉである。
一般的な方法でＬＳＩチップ１〜３をボンディングす
る。このとき基板１１及び各ＬＳＩチップ１〜３には、
座標確認用のマークを付けておく。具体的には、図３に
示すようにＬＳＩチップ１のほぼ対角線上に十字マーク
を入れるなどし、基板１１についても同様にマークを付
けて、チップのＸ，Ｙ座標及び回転を測定できるように
する。以上が図１のプロセスフロー図における基板への
チップの搭載（チップボンディング）工程Ｉである。
【００１７】次に、チップ位置読み取り工程IIを行う。
具体的には、チップボンディングした基板を光学的に評
価し、各チップの基板に対する正確なＸ−Ｙの位置、及
び回転を読み取る。これのデータを記憶する（図１のデ
ータ記憶III)。
具体的には、チップボンディングした基板を光学的に評
価し、各チップの基板に対する正確なＸ−Ｙの位置、及
び回転を読み取る。これのデータを記憶する（図１のデ
ータ記憶III)。
【００１８】このデータは、あらかじめ設計されてい
た、チップと基板との接続をそれぞれどの場所でどう接
続するかという接続孔パターン情報（接続個所情報IV）
と、更に配線パターン情報（配線情報Ｖ）と合成され、
上記基板に１対１で対応した配線形成用情報VIａ，VIｂ
となる。
た、チップと基板との接続をそれぞれどの場所でどう接
続するかという接続孔パターン情報（接続個所情報IV）
と、更に配線パターン情報（配線情報Ｖ）と合成され、
上記基板に１対１で対応した配線形成用情報VIａ，VIｂ
となる。
【００１９】上記測定を終了した基板１１には、絶縁膜
を形成する（図１の工程VII)。絶縁膜としては、例えば
ポリイミド膜やリンガラス膜等を用いることができ、こ
れを表面に堆積あるいは塗布する。
を形成する（図１の工程VII)。絶縁膜としては、例えば
ポリイミド膜やリンガラス膜等を用いることができ、こ
れを表面に堆積あるいは塗布する。
【００２０】次にフォトリソグラフィ工程に進む。フォ
トリソグラフィ工程では、例えば、レジストを塗布後、
電子ビーム露光あるいはレーザービーム描画露光等、直
接描画装置VIIIａを用いてパターンを直接描画する方法
で（描画装置を図１に符号VIIIａで示す）、コンタクト
ホールのパターン形成を行う。続くエッチングでコンタ
クトホールを開口、パターニングする（図１の工程VII
I) 。このとき、上記接続孔パターン情報（図１のVIａ
で示す情報）を用い、チップ位置によるパターンの補正
を行う。
トリソグラフィ工程では、例えば、レジストを塗布後、
電子ビーム露光あるいはレーザービーム描画露光等、直
接描画装置VIIIａを用いてパターンを直接描画する方法
で（描画装置を図１に符号VIIIａで示す）、コンタクト
ホールのパターン形成を行う。続くエッチングでコンタ
クトホールを開口、パターニングする（図１の工程VII
I) 。このとき、上記接続孔パターン情報（図１のVIａ
で示す情報）を用い、チップ位置によるパターンの補正
を行う。
【００２１】また絶縁膜として感光性ポリイミドを用い
るとレジストを用いず、直接絶縁膜に開口できるので便
利である。
るとレジストを用いず、直接絶縁膜に開口できるので便
利である。
【００２２】次に配線材料、例えばＣｕやＡｌ等の金属
材料をチップ１〜３及び基板１１上に蒸着等で堆積し
（図１の配線金属装置工程IX）、更にコンタクトホール
の場合と同じように、位置補正された設計データVIｂを
用いた直接描画（描画装置を図１に符号Ｘａで示す）に
よって、配線のパターニング（図１の配線金属パターニ
ング工程Ｘ）を行うことができる。
材料をチップ１〜３及び基板１１上に蒸着等で堆積し
（図１の配線金属装置工程IX）、更にコンタクトホール
の場合と同じように、位置補正された設計データVIｂを
用いた直接描画（描画装置を図１に符号Ｘａで示す）に
よって、配線のパターニング（図１の配線金属パターニ
ング工程Ｘ）を行うことができる。
【００２３】配線用金属の堆積には、蒸着法のほか、無
電解メッキ法などを状況に応じて選択することが可能で
ある。
電解メッキ法などを状況に応じて選択することが可能で
ある。
【００２４】配線パターニング工程Ｘの後、一般に、保
護膜形成工程XIを行う。
護膜形成工程XIを行う。
【００２５】次に、実施に当たっての具体的な座標デー
タの修正方法の例について示す。
タの修正方法の例について示す。
【００２６】図４において、Ｓは基板、Ａ0 ，Ｂ0 は、
チップＡ，Ｂについてのチップ取り付けの設計位置、Ａ
1 ，Ｂ1 は実際に取り付けられたチップの位置とする。
なお図４は、実際より誇張して示してある。
チップＡ，Ｂについてのチップ取り付けの設計位置、Ａ
1 ，Ｂ1 は実際に取り付けられたチップの位置とする。
なお図４は、実際より誇張して示してある。
【００２７】まずチップＡでは、原点位置が設計場所か
ら（Δｘ10，Δｙ10）だけズレていいることは容易に理
解できる。次にチップがθ1 だけ回転して取り付けられ
ているとすると、仮定する。
ら（Δｘ10，Δｙ10）だけズレていいることは容易に理
解できる。次にチップがθ1 だけ回転して取り付けられ
ているとすると、仮定する。
【００２８】原点Ｏ1 を中心として（ｘ1 ，ｙ1 ）をθ
1 だけ回転した時（ｘ1 ，ｙ1 ）の座標は（ｘ1 ′, ｙ
1 ′）に移動するとすれば、 Δｘ1 ＝ｘ1 ′−ｘ1 ＝ｒ（ｃｏｓψ−ｃｏｓ（ψ−θ
1 ）） Δｙ1 ＝ｙ1 ′−ｙ1 ＝ｒ（ｓｉｎψ−ｓｉｎ（ψ−θ
1 ）） ｒ1 2＝ｘ1 2＋ｙ1 2 ψ＝ｔａｎ-1（ｙ1 ／ｘ1 ） と表される。
1 だけ回転した時（ｘ1 ，ｙ1 ）の座標は（ｘ1 ′, ｙ
1 ′）に移動するとすれば、 Δｘ1 ＝ｘ1 ′−ｘ1 ＝ｒ（ｃｏｓψ−ｃｏｓ（ψ−θ
1 ）） Δｙ1 ＝ｙ1 ′−ｙ1 ＝ｒ（ｓｉｎψ−ｓｉｎ（ψ−θ
1 ）） ｒ1 2＝ｘ1 2＋ｙ1 2 ψ＝ｔａｎ-1（ｙ1 ／ｘ1 ） と表される。
【００２９】従ってチップＡにおける設計値と実際の位
置ズレは、Ｏ1 を原点とするＸ−Ｙ座標で表すと一般に Δｘ＝Δｘ10＋ｒ（ｃｏｓψ−ｃｏｓ（ψ−θ1 ）） Δｙ＝Δｙ10＋ｒ（ｓｉｎψ−ｓｉｎ（ψ−θ1 ））
置ズレは、Ｏ1 を原点とするＸ−Ｙ座標で表すと一般に Δｘ＝Δｘ10＋ｒ（ｃｏｓψ−ｃｏｓ（ψ−θ1 ）） Δｙ＝Δｙ10＋ｒ（ｓｉｎψ−ｓｉｎ（ψ−θ1 ））
【式１】
【００３０】従って、例えばチップＡ上のａと基板上の
Ｓ1 とを接続する場合には、上記のΔｘ，Δｙの位置補
正をａ側にかけた上で描画すればよい。
Ｓ1 とを接続する場合には、上記のΔｘ，Δｙの位置補
正をａ側にかけた上で描画すればよい。
【００３１】またチップ間の相互配線を行う場合、例え
ばａとｂとを接続する場合は、例えばａ−Ｓ1 −Ｓ2 −
ｂの経路で配線を形成し、位置補正をかけるのはａ−Ｓ
1 間，Ｓ2 −ｂ間だけにすれば、Ｓ1 −Ｓ2 間には余分
な補正作業が入らなくなるので、複雑な配線パターンに
も、より容易に対応できる。
ばａとｂとを接続する場合は、例えばａ−Ｓ1 −Ｓ2 −
ｂの経路で配線を形成し、位置補正をかけるのはａ−Ｓ
1 間，Ｓ2 −ｂ間だけにすれば、Ｓ1 −Ｓ2 間には余分
な補正作業が入らなくなるので、複雑な配線パターンに
も、より容易に対応できる。
【００３２】なお、ここに示した方法は位置補正の一例
にすぎず、他の方法を用いても本発明の主旨を何らそこ
なうものではない。
にすぎず、他の方法を用いても本発明の主旨を何らそこ
なうものではない。
【００３３】本実施例によれば、マルチチップモジュー
ルのチップの位置補正を行った上で、そのデータをもと
に直接描画法により配線パターンを形成するので、高密
度、高信頼性のマルチチップモジュールを実現できる。
ルのチップの位置補正を行った上で、そのデータをもと
に直接描画法により配線パターンを形成するので、高密
度、高信頼性のマルチチップモジュールを実現できる。
【００３４】
【発明の効果】本発明のマルチチップパッケージ型半導
体装置の製造方法によれば、高密度の装置を、高い信頼
性をもって得ることができる。
体装置の製造方法によれば、高密度の装置を、高い信頼
性をもって得ることができる。
【図１】実施例１のプロセスフロー図である。
【図２】実施例１のマルチチップパッケージの構成の概
略を示す。
略を示す。
【図３】実施例１のチップを示し、特にその位置測定用
マークを示す。
マークを示す。
【図４】座標データの修正方法の一例を説明する図であ
る。
る。
【符号の説明】 １〜３ チップ １１ 基板 １２ リード端子 １３ 配線 Ｉ チップ搭載工程 II チップ搭載位置測定工程 III 位置測定データ記憶 IV，Ｖ 設計情報 VIａ，VIｂ 合成情報 VIIIａ，Ｘａ 直接描画装置 VII 絶縁膜形成工程 VIII 接続孔開口パターニング工程 IX 配線材料成膜工程 Ｘ 配線材料パターニング工程
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 23/538 H01L 25/00 H01L 21/60 H01L 21/52
Claims (2)
- 【請求項１】複数のチップを単一パッケージに格納する
マルチパッケージ型半導体装置の製造方法において、 各チップをパッケージ基板に搭載するチップ搭載工程
と、 基板上に搭載されたチップの搭載位置を測定する工程
と、 基板上に絶縁膜を形成する工程と、 接続孔開口を形成する工程と、 配線材料を成膜する工程と、 配線材料をパターニングする工程とを備え、 前記チップの搭載位置測定工程は、基板及びチップに設
けた確認用マークを用い、光学的読み取り手段によって
当該チップの基板に対するＸ−Ｙ位置及び回転位置を測
定し、 前記接続孔開口形成工程は、設計値による接続孔パター
ン情報を、前記チップ搭載位置測定により得た前記Ｘ−
Ｙ位置及び前記回転位置で修正した情報に基づいて、こ
の開口形成工程を行い、 前記配線材料パターニング工程は、設計値による配線情
報を、前記チップ搭載位置測定により得た前記Ｘ−Ｙ位
置及び前記回転位置で修正した情報に基づいて、このパ
ターニング工程を行うマルチパッケージ型半導体装置の
製造方法。 - 【請求項２】前記接続孔開口形成工程及び前記配線材料
パターニング工程は、直接描画手段を用いて行う請求項
１に記載のマルチパッケージ型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16230792A JP3301112B2 (ja) | 1992-05-28 | 1992-05-28 | マルチチップパッケージ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16230792A JP3301112B2 (ja) | 1992-05-28 | 1992-05-28 | マルチチップパッケージ型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06169055A JPH06169055A (ja) | 1994-06-14 |
| JP3301112B2 true JP3301112B2 (ja) | 2002-07-15 |
Family
ID=15752025
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16230792A Expired - Fee Related JP3301112B2 (ja) | 1992-05-28 | 1992-05-28 | マルチチップパッケージ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3301112B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5779145B2 (ja) * | 2012-06-28 | 2015-09-16 | 株式会社Ｓｃｒｅｅｎホールディングス | 配線データの生成装置、生成方法、そのプログラム、および描画装置 |
| CN113097080B (zh) * | 2021-03-23 | 2024-05-07 | 合肥芯碁微电子装备股份有限公司 | 晶圆级芯片扇出封装方法 |
-
1992
- 1992-05-28 JP JP16230792A patent/JP3301112B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH06169055A (ja) | 1994-06-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |