JP3297060B2 - Insulated gate thyristor - Google Patents

Insulated gate thyristor

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JP3297060B2
JP3297060B2 JP21322691A JP21322691A JP3297060B2 JP 3297060 B2 JP3297060 B2 JP 3297060B2 JP 21322691 A JP21322691 A JP 21322691A JP 21322691 A JP21322691 A JP 21322691A JP 3297060 B2 JP3297060 B2 JP 3297060B2
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和也 中山
孝 四戸
正一 山口
南 竹内
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株式会社東芝
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Description

【発明の詳細な説明】[発明の目的] DETAILED DESCRIPTION OF THE INVENTION [purpose of the invention]

【0001】 [0001]

【産業上の利用分野】本発明は、小さいゲート電力で大きい主電流を制御することができる絶縁ゲート型サイリスタに関する。 The present invention relates to relates to insulated gate thyristor which can control a large main current with a small gate power.

【0002】 [0002]

【従来の技術】ゲート電力低減のために絶縁ゲート構造を採用した各種サイリスタが提案されている。 Various thyristors employing an insulated gate structure for BACKGROUND ART gate power reduction has been proposed.

【0003】図139は、その様な絶縁ゲート型サイリスタの一種である。 [0003] FIG. 139, which is a kind of such insulated gate thyristor. このサイリスタは、p型アノード層,n型ベース層、p型ベース層およびn型エミッタ層のpnpn4層構造を持つ。 This thyristor, the p-type anode layer, n-type base layer, having a pnpn4 layer structure of p-type base layer and the n-type emitter layer. p型ベース層内にはn型エミッタ層に隣接してn型ソース層が形成され、これをエミッタとする寄生サイリスタがラッチアップするのを防止するためにこれとオーバーラップして高濃度p型層が形成されている。 p-type base layer is formed n-type source layer adjacent to the n-type emitter layer, a high concentration p-type parasitic thyristor to as emitter overlaps therewith in order to prevent latch-up layers are formed. n型エミッタ層とn型ソース層の間のp型ベース層上にゲート絶縁膜を介してゲート電極が形成されている。 Gate electrode through a gate insulating film on the p-type base layer between the n-type emitter layer and the n-type source layer is formed. カソード電極は、n型エミッタ層ではなく、n型ソース層と高濃度p型層に同時にコンタクトして配設されている。 The cathode electrode is not a n-type emitter layer is disposed in contact simultaneously with the n-type source layer and the high-concentration p-type layer. p型エミッタ層にはアノード電極が形成されている。 The p-type emitter layer is an anode electrode is formed.

【0004】この絶縁ゲート型サイリスタは、ゲート電極に印加する電圧によってn型ソース層とn型エミッタ層の間のチャネルをオン,オフすることにより、ターンオン,ターンオフ制御がなされる。 [0004] The insulated gate thyristor, on the channel between the n-type source layer and the n-type emitter layer by the voltage applied to the gate electrode, by turning off, turning on, off control is performed.

【0005】この絶縁ゲート型サイリスタでは、p型ベース層が高濃度p型層を介してカソード電極と常にコンタクトしているため、所謂カソードショートとなり、電子の注入効率が低く、サイリスタのオン電圧が高いという問題があった。 [0005] In this insulated gate thyristor, the p-type base layer is always contact with the cathode electrode via the high-concentration p-type layer becomes a so-called cathode short, the injection efficiency of electrons is low, the ON voltage of the thyristor there is a problem that high.

【0006】また、この絶縁ゲート型サイリスタでは、 [0006] In addition, in the insulated gate thyristor,
p型エミッタ層,n型ベース層,p型ベース層およびn p-type emitter layer, n-type base layer, p-type base layer and the n
型ソース層からなるpnpn構造が寄生サイリスタとなり、またn型エミッタ層,p型ベース層およびn型ソース層からなるnpn構造が寄生バイポーラトランジスタとなる。 pnpn structure consisting -type source layer becomes parasitic thyristor, and n-type emitter layer, npn structure composed of the p-type base layer and the n-type source layer becomes parasitic bipolar transistor. これらの寄生素子が動作するとゲートによる制御が不能になるため、ターンオフ能力が著しく低いという問題があった。 Because these parasitic elements becomes impossible to control by the gate when activated, turn-off performance is disadvantageously extremely low.

【0007】図140および図141は、埋込み絶縁ゲート構造を用いた絶縁ゲートサイリスタの例である(H.R.Chang,IEDM,1989)。 [0009] FIG. 140 and FIG 141 is an example of an insulated gate thyristor using buried insulated gate structure (H.R.Chang, IEDM, 1989). これらは、いゆわる静電誘導サイリスタ(SIサイリスタ)の一種である。 These are a kind of Iyuwaru static induction thyristor (SI thyristor).

【0008】図140(a) のものは、高抵抗のn型ベース層の一方の面にn型バッファ層を介してp型アノード層(ドレイン層)が形成されている。 [0008] Figure 140 (a) is given, p-type anode layer through the n-type buffer layer on one surface of the n-type base layer of high-resistance (drain layer) is formed. n型ベース層の他方の面には所定間隔をもって一対の溝が形成されて、ここに絶縁ゲートが埋込み形成されている。 The other surface of the n-type base layer is formed a pair of grooves at predetermined intervals, wherein the insulated gate is buried. 溝の間がチャネル領域であって、その表面部にn型カソード層(ソース層)が形成されている。 Be between groove channel region, n-type cathode layer (source layer) is formed on the surface portion. 溝の外側には、ホール排出のための高濃度p型層が形成されている。 On the outside of the groove, the high-concentration p-type layer for the hole-ejection are formed. カソード電極はn型エミッタ層および溝の外側の高濃度p型層に同時にコンタクトして設けられている。 The cathode electrode is provided so as to contact at the same time a high concentration p-type layer outside the n-type emitter layer and the grooves. p型アノード層にはアノード電極が設けられている。 The p-type anode layer is an anode electrode is provided.

【0009】この素子は、ゲート電極にバイアスを印加しなければオンしているノーマリオン型である。 [0009] This device is a normally-being turned unless applying a bias to the gate electrode. ターンオフするには、ゲート電極にカソード電極に対して負の電圧を印加する。 To turn off, to apply a negative voltage to the cathode electrode to the gate electrode. これにより、溝の間のn型ベース層領域が空乏化し、n型カソード層からの電子注入が止まる。 Accordingly, turned into depletion n-type base layer region between the grooves, the electron injection from the n-type cathode layer stops. n型ベース層内に蓄積しているホールは、p型ウェルを介してカソード電極に排出される。 Holes are accumulated in the n-type base layer is discharged to the cathode electrode through the p-type well. このホール排出部分は、pnpトランジスタになっている。 This hole discharge portion is made to the pnp transistor.

【0010】図140(b) は、図140(a) と各部の導電型を逆にしただけである。 [0010] Figure 140 (b) is only reversed FIG 140 (a) and the conductivity type of each part.

【0011】図141の素子は、図140(b) の素子を3次元的に展開した構造である。 [0011] device of Fig. 141 is a expanded structure elements three-dimensionally in FIG. 140 (b). すなわち、オン状態で電流通路となるダイオード領域は、ストライプ状のアノード領域とゲート領域が交互に配列された状態として、 That is, the diode region becomes a current path in the on state, a state in which stripe-shaped anode region and a gate region are alternately arranged,
これらダイオード領域のストライプ端部にキャリア(図の場合電子)排出用のトランジスタ領域が形成されている。 (In the case of FIG electrons) carriers to the stripe ends of the diode region transistor region for discharge is formed.

【0012】これらの埋込み絶縁ゲートを持つSIサイリスタでは、ターンオフ時のキャリア排出用バイポーラトランジスタ領域がダイオード領域に並列に寄生トランジスタとして設けられている。 [0012] In SI thyristor with these buried insulated gate, the carrier discharging bipolar transistor region during turn-off is provided as a parasitic transistor in parallel to the diode region. SIサイリスタがオン状態ではこのバイポーラトランジスタもオンであって、そのベースにはキャリア蓄積が生じる。 SI thyristor in the on state there is also on the bipolar transistor, the carrier accumulation occurs on the base. このため、ターンオフ時のキャリア排出に時間がかかる。 For this reason, it takes a long time to the carrier discharging at the time of turn-off. また、ターンオフ時に絶縁ゲートにより制御されるのは、電子,ホールのうち一方の注入のみであり、これもキャリア排出に時間がかかる原因となっている。 Also, being controlled by the insulated gate at turn-off, electronic, only one injection of holes, which also caused the time-consuming to the carrier discharge. したがって、ターンオフ能力が低い。 Therefore, a low turn-off capability.

【0013】また上述した従来のSIサイリスタは、ノーマリオン型であるため、何等かの原因でゲートバイアスが印加できなくなると、ターンオフできずにオン状態のままになるため、フェールセーフの観点からも問題であった。 Further conventional SI thyristor described above, since a normally-, the gate bias can not be applied for some reason, for it remains in the ON state unable off, from the viewpoint of fail-safe It was a problem a.

【0014】 [0014]

【発明が解決しようとする課題】以上のように従来の絶縁ゲート型サイリスタは、一般にターンオフ能力が低く、特に優れたオン特性を維持しながら高速のターンオフを行なわせることが難しい、という問題があった。 More conventional insulated gate thyristor as [0006] generally low turn-off capability, it is difficult to perform high-speed turn-off while maintaining particularly good ON characteristics, a problem that It was.

【0015】本発明は、第1に、優れたオン特性を維持しながら、高速のターンオフを行うことのできる絶縁ゲート型サイリスタを提供することを目的とする。 The present invention, in the first, and to provide an insulated gate thyristor which can be performed while the fast turn-off to maintain excellent on-state characteristics.

【0016】本発明は、第2に、寄生バイポーラトランジスタや寄生サイリスタ動作を抑制して、ターンオフ能力の向上を図った絶縁ゲート型サイリスタを提供することを目的とする。 The present invention, in the second, by suppressing the parasitic bipolar transistor or the parasitic thyristor action, and to provide an insulated gate thyristor with improved turn-off performance.

【0017】本発明は、第3に、ゲートバイアスが零ではオフ状態に保たれるノーマリオフ型とした絶縁ゲート型サイリスタを提供することを目的とする。 The present invention, in a third, gate bias and to provide an insulated gate thyristor and a normally-off type is kept in the OFF state at zero.

【0018】本発明は、第4に、素子の有効導通面積を確保しながら、ターンオフ能力の向上を図った絶縁ゲート型サイリスタを提供することを目的とする。 The present invention, in the fourth, while ensuring the effective conduction area of ​​the element, and an object thereof is to provide an insulated gate thyristor with improved turn-off performance.

【0019】 [0019]

【課題を解決するための手段】本発明に係る絶縁ゲート型サイリスタは、ターンオフ時のキャリア排出部に絶縁ゲート型トランジスタ構造を導入したことを特徴とする。 Insulated gate thyristor according to the present invention, in order to solve the problem] is characterized in the carrier discharge portion at the turn-off to the introduction of the insulated gate transistor structure.

【0020】 [0020]

【作用】本発明によれば、キャリア排出部に絶縁ゲート型トランジスタ構造を導入することによって、優れたオン特性を維持しながら、高速でターンオフできる絶縁ゲート型サイリスタが得られる。 According to the present invention, by introducing an insulated gate transistor structure in the carrier discharge portion, while maintaining excellent on-state characteristics, the turn-off can be insulated gate thyristor is obtained at high speed. また、寄生バイポーラトランジスタや寄生サイリスタ動作を抑制し、高いターンオフ能力を実現することができる。 Further, to suppress the parasitic bipolar transistor or the parasitic thyristor operation, it is possible to realize a high turn-off performance.

【0021】 [0021]

【実施例】以下、図面を参照しながら本発明の実施例を説明する。 EXAMPLES Hereinafter, an embodiment of the present invention with reference to the drawings. なお以下の各実施例では原則として、通常種々の繰り返しパターンで一つの基板上にレイアウトされるサイリスタの単位セル部分のみ構造を示す。 Incidentally, in principle the following embodiments, typically showing a structure only the unit cell portions of the thyristor to be laid on one substrate at various repeating patterns.

【0022】図1は、本発明の一実施例に係る絶縁ゲート型サイリスタである。 [0022] Figure 1 is an insulated gate thyristor according to an embodiment of the present invention. 高抵抗のn -型ベース層1の一方の面に所定間隔をもってストライプ状に一対の溝4が形成されている。 High resistance n - type base layer pair of grooves 4 in stripes at predetermined intervals on one surface of 1 is formed. 溝4には、内壁にゲート絶縁膜が形成されてゲート電極材料が平坦に埋め込まれた絶縁ゲート電極5が設けられている。 The groove 4, the gate electrode material a gate insulating film is formed an insulated gate electrode 5 that is embedded in the flat is provided on the inner wall. 溝4に挟まれた領域のn -型ベース層1の表面には、n +型カソード層(ソース層) The region sandwiched between the n in the groove 4 - -type base layer 1 of the surface, n + -type cathode layer (source layer)
7が形成されている。 7 is formed. -型ベース層1の他方の面には、n型バッファ層2を介してp +型アノード層(ドレイン層)3が形成されている。 the n - the other surface of the mold base layer 1, p + -type anode layer through the n-type buffer layer 2 (drain layer) 3 is formed. これにより、カソード層7下の溝4で挟まれた領域がチャネル領域6となるSI Thus, the area which is sandwiched by the cathode layer 7 grooves 4 of the lower becomes the channel region 6 SI
サイリスタが構成されている。 Thyristor is configured.

【0023】絶縁ゲート電極5とカソード層7が形成された領域がダイオード領域であって、その端部,すなわちストライプ状のゲート電極5の端部に接する領域が、 [0023] The region where the insulating gate electrode 5 and the cathode layer 7 is formed is a diode region, the end portion, i.e., a region in contact with the end portion of the gate electrode 5 of the stripe,
ターンオフ時にn -型ベース層1内のホールをカソード側に排出するホールバイパス領域である。 A hole bypass region for discharging hole -type base layer 1 to the cathode side - n during turn-off. 絶縁ゲート電極5の側面部に接する状態で縦方向に、p +型ソース層8,n型チャネル層9およびp +型ドレイン層10が形成されて、絶縁ゲート電極5をSIサイリスタ部と共有するホール排出用の縦型のpチャネルMOSトランジスタが構成されている。 In the longitudinal direction in a state in contact with the side surface portion of the insulated gate electrode 5, p + -type source layer 8, n-type channel layer 9 and the p + -type drain layer 10 is formed, share the insulated gate electrode 5 and the SI thyristor unit vertical p-channel MOS transistor for hole-ejection is constituted.

【0024】素子裏面のp +型アノード層3にはアノード電極11が形成され、素子表面には、仮想的に破線で示したが、n +型カソード層7およびp +型ドレイン層10に同時にコンタクトするカソード電極12が形成される。 The anode electrode 11 is formed on the element rear surface of the p + -type anode layer 3, the element surface, showed virtually by the broken line, n + -type cathode layer 7 and the p + -type drain layer 10 at the same time cathode electrode 12 which contacts are formed.

【0025】この絶縁ゲート型サイリスタの動作を説明する。 [0025] explaining the operation of the insulated gate thyristor. 絶縁ゲート電極5にカソードに対して正の電圧を印加すると、チャネル領域6には空乏層が形成されないので、n +型カソード層7から電子が注入されてターンオンする。 When applying a positive voltage to the cathode to the insulated gate electrode 5, a depletion layer in the channel region 6 is not formed, electrons from n + -type cathode layer 7 are injected to turn it.

【0026】絶縁ゲート電極5にカソードに対して負の電圧を印加すると、チャネル領域6に空乏層が拡がり、 [0026] By applying a negative voltage to the cathode to the insulated gate electrode 5 spreads a depletion layer in the channel region 6,
+型カソード層7からの電子注入が抑制される。 electron injection from the n + -type cathode layer 7 is suppressed. このとき同時に、ゲート電極5の端部に形成された縦型pチャネルMOSトランジスタがオンとなり、n -型ベース層1内に蓄積しているホールがこのMOSトランジスタを通してカソード電極に排出される。 At the same time, it formed at the end of the gate electrode 5 vertical p-channel MOS transistor is turned on, n - holes are accumulated in the mold base layer 1 is discharged to the cathode through the MOS transistor. これにより、サイリスタはターンオフする。 As a result, the thyristor is turned off.

【0027】この実施例によれば、従来のようなサイリスタと同時にオンする寄生バイポーラトランジスタがない。 According to this embodiment, there is no parasitic bipolar transistor which is turned on at the same time as conventional such thyristor. すなわちホール排出領域にはホールの蓄積は少なく、ターンオフ時のn -型ベース層1のホール排出が縦型MOSトランジスタによって速やかに行われる。 That accumulation of holes in the hole-ejection region is small, at the turn-off time n - hole-ejection type base layer 1 is rapidly performed by the vertical type MOS transistor. これによりターンオフ時間の短縮が図られる。 Thus reduction of the turn-off time can be reduced.

【0028】図2は、図1の実施例の各部の導電型を逆にした実施例である。 [0028] Figure 2 is an embodiment in which the opposite conductivity type of each part of the embodiment of FIG. 高抵抗のp -型ベース層21の一方の面にストライプ状に一対の溝24が形成され、溝2 High resistance p - a pair of grooves 24 in a stripe shape on one surface of the mold base layer 21 is formed, the groove 2
4には絶縁ゲート電極25が埋込み形成されている。 The insulated gate electrode 25 is buried in the 4. 溝24に挟まれた領域のp -型ベース層21の表面に、p P of the region sandwiched between the groove 24 - on the surface of the mold base layer 21, p
+型アノード層27が形成されている。 + -type anode layer 27 is formed. -型ベース層21の他方の面にはp型バッファ層22を介してn +型カソード層23が形成されている。 p - type on the other surface of the base layer 21 n + -type cathode layer 23 through the p-type buffer layer 22 is formed. アノード層27下の溝24で挟まれた領域がチャネル領域26となる。 Region between the anode layer 27 a groove 24 of the lower becomes the channel region 26.

【0029】絶縁ゲート電極25とアノード層27が形成された領域がダイオード領域であって、その端部に接する領域が、ターンオフ時にp -型ベース層21内の電子をアノード側に排出する電子バイパス領域である。 [0029] The region where the insulating gate electrode 25 and the anode layer 27 is formed is a diode region, a region in contact with the end, p at turn-off - electronic bypass to discharge electrons in the mold base layer 21 on the anode side it is a region. すなわち絶縁ゲート電極25の側面部に接する状態で縦方向に、n +型ソース層28,p型チャネル層29およびn +型ドレイン層30が形成されて、絶縁ゲート電極2 That isolation in the vertical direction in a state in contact with the side surfaces of the gate electrode 25, n + -type source layer 28, p-type channel layer 29 and the n + -type drain layer 30 is formed, the insulated gate electrode 2
5をSIサイリスタ部と共有する、電子排出用の縦型のnチャネルMOSトランジスタが構成されている。 5 shares with SI thyristor unit, a vertical n-channel MOS transistor is configured for electronic emissions.

【0030】素子裏面のn +型カソード層23にはカソード電極12が形成されている。 [0030] The element rear surface of the n + -type cathode layer 23 cathode electrode 12 is formed. 素子表面には、p +型アノード層27およびn +型ドレイン層30に同時にコンタクトするアノード電極11が形成される。 The device surface, the anode electrode 11 to contact simultaneously the p + -type anode layer 27 and the n + -type drain layer 30 is formed.

【0031】この実施例によっても、先の実施例と同様に短いターンオフ時間が得られる。 [0031] The embodiment also, the previous examples as well as short turn-off time can be obtained.

【0032】図3は、カソード側とアノード側に共に埋込み絶縁ゲート電極を設けた実施例の絶縁ゲートサイリスタである。 [0032] Figure 3 is an insulated gate thyristor of the embodiments provided both buried insulated gate electrode on the cathode side and the anode side. -型ベース層1のカソード側には、図1 the n - the cathode side of the mold base layer 1, Fig. 1
の実施例と同様の構造で第1の埋込み絶縁ゲート電極5 In the same structure as the embodiment of the first buried insulating gate electrode 5
およびn +型カソード層7が形成される。 And n + -type cathode layer 7 is formed. -型ベース層1の他方の面にはp -型チャネル層32を介してp + n - is the other surface of the mold base layer 1 p - through the mold channel layer 32 p +
型アノード層3が形成されている。 -type anode layer 3 is formed. そしてこのアノード側にも、n -型ベース層1に達する溝35がカソード側と同様にストライプ状をなして形成され、この溝35に第2の絶縁ゲート電極36が埋込み形成されている。 And in this anode, n - -type base layer groove 35 reaching 1 is formed at an cathode side as well as stripes, the second insulated gate electrode 36 is buried in the groove 35.

【0033】この様に構成されたダイオード領域の端部には、n -型ベース層1のカソード側にp +型層33、 [0033] At the end of the configured diode region in this manner, n - -type base layer 1 of the cathode side to the p + -type layer 33,
アノード側にn +型層34が形成されて、逆並列ダイオードが構成されている。 N + -type layer 34 on the anode side is formed, the anti-parallel diode is constructed.

【0034】サイリスタのp +型アノード層3および逆並列ダイオードのカソード層であるn +型層34に同時にコンタクトするアノード電極11が形成され、サイリスタのn +型カソード層7および逆並列ダイオードのアノード層であるp +型層33に同時にコンタクトするカソード電極(図示せず)が形成されている。 The anode electrode 11 to contact simultaneously with the n + -type layer 34 is a cathode layer of the thyristor of the p + -type anode layer 3 and the anti-parallel diode is formed, the anode of the thyristor of the n + -type cathode layer 7 and the anti-parallel diode cathode electrode contact simultaneously the p + -type layer 33 is a layer (not shown) is formed.

【0035】この素子をターンオンするには、第1のゲート電極5にカソード電極に対して正の電圧を印加する。 [0035] To turn on this device applies a positive voltage to the cathode electrode to the first gate electrode 5. 第2のゲート電極36は零バイアスのままでよい。 The second gate electrode 36 may remain zero bias.
これにより、n +型カソード層7から電子注入がなされて、ターンオンする。 Thus, the n + -type cathode layer 7 have been made electron injection, it is turned on.

【0036】ターンオフ時は、第1のゲート電極5にカソードに対して負の電圧を印加し、同時に第2のゲート電極36にアノードに対して正の電圧を印加する。 [0036] During turn-off, a negative voltage is applied to the cathode to the first gate electrode 5, a positive voltage is applied to the anode to the second gate electrode 36 simultaneously. これにより、n +型カソード層7からの電子注入が抑制されると同時に、アノード側ではp -型チャネル層33の電位が上昇して空乏化し、p +型アノード層3からのホール注入が抑制される。 Thus, at the same time electrons injected from the n + -type cathode layer 7 is suppressed, at the anode side p - potential type channel layer 33 is depleted to rise, hole injection from the p + -type anode layer 3 is suppressed It is. また、n -型ベース層1内の蓄積キャリアは、ホールがp +型層33を介してカソード電極へ、電子がn +型層34を介してアノード電極11へそれぞれ排出される。 Further, n - accumulated carrier type base layer 1, holes to the cathode electrode via the p + -type layer 33, electrons are respectively discharged to the anode electrode 11 through the n + -type layer 34.

【0037】こうしてこの実施例によれば、ターンオフ時には、カソード側,アノード側で共にキャリア注入が抑えられ、さらに逆並列ダイオードによって蓄積キャリアの排出がなされるため、高速のターンオフができる。 [0037] Thus, according to this embodiment, at the time of turn-off, the cathode side, because the carrier injection are both suppressed by the anode side, which further discharge of accumulated carriers by the inverse-parallel diode is made, it is fast turn-off.

【0038】図4は、図3の実施例のキャリア排出を行う逆並列ダイオードの部分を、縦型MOSトランジスタ構造とした実施例である。 [0038] Figure 4 is a part of the anti-parallel diode for performing carrier discharging of the embodiment of FIG. 3, an embodiment in which a vertical type MOS transistor structure. カソード側には、図1の実施例と同様に、第1の絶縁ゲート電極5の端部に接してp The cathode side, as in the embodiment of FIG 1, in contact with the end of the first insulated gate electrode 5 p
+型ソース層8,n型チャネル層9およびp +型ドレイン層10が形成されて縦型のpチャネルMOSトランジスタが構成されている。 + -type source layer 8, n-type channel layer 9 and the p + -type drain layer 10 is formed by a vertical p-channel MOS transistor is formed. アノード側には、第2の絶縁ゲート電極36の端部にに接してn +型ソース層37,p The anode side, a second insulated to an end in contact n + -type source layer 37 of the gate electrode 36, p
型チャネル層38およびn +型ドレイン層39が形成されて、縦型のnチャネルMOSトランジスタが構成されている。 And type channel layer 38 and the n + -type drain layer 39 is formed, a vertical n-channel MOS transistor is formed.

【0039】この実施例の素子は、ターンオフ時、第1 The device of this embodiment, upon turn-off, first
の絶縁ゲート電極5に負の電圧を印加することによってカソード側のpチャネルMOSトランジスタがオンし、 And p-channel MOS transistor of the cathode side is on by the application of a insulated gate electrode 5 a negative voltage,
第2の絶縁ゲート電極36に正の電圧を印加することによってアノード側のnチャネルMOSトランジスタがオンする。 n-channel MOS transistor of the anode side is turned on by applying a positive voltage to the second insulated gate electrode 36. これらの縦型MOSトランジスタによって、n These vertical MOS transistor, n
-型ベース層のキャリア排出が行われる。 - the carrier discharging type base layer is performed. サイリスタがオン状態では、これらの縦型MOSトランジスタはオフに保たれる。 Thyristor in the on state, these vertical MOS transistor is kept turned off.

【0040】したがってこの実施例によれば、優れたオン特性を維持しながら、高速のターンオフが可能になる。 [0040] Therefore, according to this embodiment, while maintaining excellent on-characteristics, allowing fast turn-off.

【0041】図5は、カソード側からの溝4をp +型アノード層3に達するまで深く形成した実施例である。 FIG. 5 shows an embodiment in which the grooves 4 were formed deeply to reach the p + -type anode layer 3 from the cathode side. キャリア排出領域は、n -型ベース層1の表面にp +型層10が形成されて、pnpトランジスタが構成されている。 Carrier discharging region, n - -type base layer p + -type layer 10 to the first surface is formed, pnp transistor is formed. このキャリア排出領域の構造は、従来の図141のそれと同様である。 The structure of this carrier discharging region is similar to that of conventional Figure 141.

【0042】この実施例の素子は、ターンオン時、絶縁ゲート電極5に正の電圧を印加すると、溝4の側壁にn The device of this embodiment, when turned on, a positive voltage is applied to the insulated gate electrode 5, n in the side wall of the trench 4
+型カソード層7からn型バッファ層2にまで達する電子蓄積層が形成され、n +型カソード層7がこの蓄積層を介してn型バッファ層2につながるため、速やかに定常オン状態にまで素子電圧が降下する。 From + -type cathode layer 7 electron accumulation layer reaching the n-type buffer layer 2 is formed, for n + -type cathode layer 7 is connected to the n-type buffer layer 2 through the accumulation layer, to a rapidly steady ON state element voltage drops. ターンオフ時は、絶縁ゲート電極5に負の電圧を印加すると、溝4の側壁にp型チャネルが形成される。 Turn-off, when a negative voltage is applied to the insulated gate electrode 5, p-type channel is formed on the side wall of the groove 4. -型ベース層1内のホールはこのp型チャネル層を介し、p +型層10を介してカソード電極に排出される。 n - Hole type base layer 1 through the p-type channel layer, is discharged to the cathode electrode via the p + -type layer 10.

【0043】従ってこの実施例の素子は、ターンオン, [0043] Accordingly element of this example, the turn-on,
ターンオフともに高速になる。 It becomes a high speed in both turn-off.

【0044】図6は、図5の実施例の素子の各部の導電型を逆にした実施例である。 [0044] Figure 6 shows an embodiment in which to reverse the conductivity type of each part of the device of the embodiment of FIG. 詳細な説明は省略するが、 A detailed description is omitted,
この実施例の素子でも高速のターンオン,ターンオフが可能である。 Fast turn-on in device according to this embodiment, it is possible to turn off.

【0045】図7は、図5の実施例の素子を変形した実施例である。 [0045] Figure 7 is an embodiment obtained by modifying the device of the embodiment of FIG. この実施例では、溝4がウェハのカソード側表面からアノード側表面にまで貫通する状態で形成されて、この中に絶縁ゲート電極5が埋込み形成されている。 In this embodiment, are formed in a state where the groove 4 is penetrated from the cathode side surface of the wafer to the anode-side surface, the insulated gate electrode 5 is buried therein.

【0046】この実施例の素子は、製造する際に溝4が基板を貫通して設けられるので、ゲート絶縁膜の形成時、溝4内に酸素が十分に供給されて、均一な膜厚のゲート絶縁膜が得られる。 The device of this embodiment, since the grooves 4 are provided through the substrate during the manufacturing, during the formation of the gate insulating film, oxygen is sufficiently supplied into the groove 4, of uniform thickness the gate insulating film can be obtained. 埋込みゲート電極5をCVD法による多結晶シリコンで形成する場合にも同様に、原料ガスが溝4内に十分に供給されるので、均一に電極埋込みが行われる。 Similarly in the case of forming a buried gate electrode 5 of polycrystalline silicon by a CVD method, since the raw material gas is sufficiently supplied into the groove 4, it is uniformly electrode buried performed.

【0047】以上の図1から図7の実施例において、溝間のチャネル領域となる部分が低いバイアス状態で完全空乏化する素子を得るためには、その幅と不純物濃度を最適設計する必要がある。 [0047] In the embodiment of FIGS. 1-7 above, to obtain a device for fully depleted channel region and becomes part at low bias state between the grooves, is necessary to optimally design the width and the impurity concentration is there. 具体的に例えば、チャネル領域の不純物濃度を5×10 13 /cm 3とする。 Specifically, for example, the impurity concentration of the channel region is 5 × 10 13 / cm 3. このとき、 At this time,
ゲート電極側から伸びる空乏層の飽和値は5μm 以上となるから、溝を反応性イオンエッチングによって間隔5 Since the saturation value of the depletion layer extending from the gate electrode side becomes higher 5 [mu] m, interval by reactive ion etching a trench 5
μm 以下の狭い状態で加工すれば、しきい値の浅い素子が容易に得られる。 Be processed in the following narrow state [mu] m, shallow device threshold can be easily obtained.

【0048】図8は、溝間隔を更に微小値に設定した実施例の素子である。 [0048] Figure 8 is an element of the embodiment set further small value groove spacing. 図8(a) に示すように、半導体基板中央部に高抵抗のn -型ベース層1が設けられている。 As shown in FIG. 8 (a), the high-resistance n in the semiconductor substrate central portion - -type base layer 1 is provided.
基板の一方の面にはn -型ベース層1に達する深さの第1の溝4が、例えば1μm 以下の微小間隔をもって形成されて、この中に第1の絶縁ゲート電極5が埋込み形成されている。 On one surface of the substrate n - first grooves 4 -type base layer to reach the depth 1, for example, 1μm are formed with the following small distance, a first insulated gate electrode 5 is buried in the ing. 基板の他方の面にも同様に微少間隔の第2 The similarly minute intervals on the other surface of the substrate 2
の溝35がn -型ベース層1に達する深さに形成されて、ここに第2の絶縁ゲート電極36が埋込み形成されている。 Grooves 35 of the n - is formed to a depth reaching the mold base layer 1, a second insulated gate electrode 36 is buried here.

【0049】第1の溝4の間にはn -型ベース層1に接するn型チャネル層42が形成され、その表面部にn + [0049] Between the first groove 4 n - n-type channel layer 42 in contact with the mold base layer 1 is formed, n on the surface portion +
型カソード層7が形成されている。 Type cathode layer 7 is formed. 第2の溝35の間にも、n -型ベース層1に接するn型チャネル層43が形成され、その表面部にp +型アノード層3が形成されている。 Also between the second groove 35, n - n-type channel layer 43 in contact with the mold base layer 1 is formed, p + -type anode layer 3 is formed on the surface portion. アノード層3にはアノード電極11が形成され、 The anode electrode 11 is formed on the anode layer 3,
カソード層7にはカソード電極12が形成されている。 The cathode layer 7 the cathode electrode 12 is formed.

【0050】この素子をオン電圧の小さい十分なオン状態にするには、図8(b) に示すように、第1の絶縁ゲート電極5にカソードに対して正の電圧を印加し、第2のゲート電極36にアノードに対して負の電圧を印加する。 [0050] To a small enough on state of the device on-state voltage, as shown in FIG. 8 (b), a positive voltage is applied to the cathode to the first insulated gate electrode 5, the second applying a negative voltage to the anode to the gate electrode 36 of. このとき、第1の絶縁ゲート電極5に挟まれた領域のn型チャネル層42は高濃度の電子蓄積層42aとなり、ここまで実質的なカソード層となる。 At this time, n-type channel layer 42 of the region between the first insulated gate electrode 5 is a high concentration next to the electron storage layer 42a, a substantial cathode layer far. 第2の絶縁ゲート電極36に挟まれた領域のn型チャネル層43は逆にp型反転層43aとなり、低濃度のアノード層3は高濃度のホール蓄積層となって、これら全体が実質的なアノード層となる。 Second insulated gate electrode 36 to the n-type channel layer 43 of the region sandwiched between the next p-type inversion layer 43a Conversely, the low concentration anode layer 3 is a high concentration hole accumulation layer of the whole they are substantially become an anode layer. この結果、カソード・アノード間距離が実質的に小さいものとなり、順バイアス時のカソードからの電子注入,アノードからホール注入の効率が大きく向上し、低いオン電圧が得られる。 As a result, the cathode-anode distance is assumed substantially small, electron injection from the cathode of the forward biased, greatly improves the efficiency of hole injection from the anode, low on-voltage.

【0051】この素子をオフにするには、図8(c) に示すように、第1の絶縁ゲート電極5にカソードに対して負の電圧を印加し、第2のゲート電極36にアノードに対して正の電圧を印加する。 [0051] To turn off the device, as shown in FIG. 8 (c), a negative voltage is applied to the cathode to the first insulated gate electrode 5, the anode to the second gate electrode 36 a positive voltage is applied for. このとき、第1の絶縁ゲート電極5に挟まれた領域のn型チャネル層42はp型反転層42bとなり、第2の絶縁ゲート電極36に挟まれた領域のn型チャネル層43は逆に高濃度の電子蓄積層43bとなる。 At this time, n-type channel layer 42 of the region between the first insulated gate electrode 5 becomes p-type inversion layer 42b, n-type channel layer 43 of the region sandwiched between the second insulated gate electrode 36 is reversed a high concentration of the electron accumulation layer 43b. これにより、カソード・アノード間はp As a result, between the cathode and the anode p
npn構造となって、カソードからの電子注入、アノードからのホール注入が止り、素子はターンオフする。 Becomes npn structure, electrons injected from the cathode, the hole injected from the anode blind, element is turned off.

【0052】この実施例によれば、ターンオン時のキャリア注入効率の向上およびターンオフ時のキャリア注入の抑制が効果的に行われる。 [0052] According to this embodiment, the carrier injection efficiency improvement and carrier injection inhibition at the turn-off at turn-on is effectively performed. なおこの実施例において、 Note in this embodiment,
ターンオフ時のn -型ベース層1内のキャリア排出のための構造として、先の各実施例で用いたものを利用することができる。 Turn-off n - as structure for the carrier discharging -type base layer 1, it is possible to use those used in each of the previous embodiments.

【0053】図9は、図8の実施例を変形した実施例である。 [0053] Figure 9 is an embodiment obtained by modifying the embodiment of FIG. この実施例では、図8のアノード側のn型チャネル層43に代ってp型チャネル層44を用いている。 In this embodiment uses a p-type channel layer 44 in place of the n-type channel layer 43 of the anode side of FIG.

【0054】この素子をオン状態にするには、図8の実施例と同様、図9(b) に示すように、第1の絶縁ゲート電極5にカソードに対して正の電圧を印加し、第2のゲート電極36にアノードに対して負の電圧を印加する。 [0054] To this element to the ON state, similar to the embodiment of FIG. 8, as shown in FIG. 9 (b), a positive voltage is applied to the cathode to the first insulated gate electrode 5, applying a negative voltage relative to the anode to the second gate electrode 36.
このとき、第1の絶縁ゲート電極5に挟まれた領域のn In this case, n in the region between the first insulated gate electrode 5
型チャネル層42は高濃度の電子蓄積層42aとなり、 Type channel layer 42 is a high concentration next to the electron storage layer 42a,
第2の絶縁ゲート電極36に挟まれた領域のp型チャネル層44は高濃度のホール蓄積層44aとなる。 p-type channel layer 44 of the region sandwiched between the second insulated gate electrode 36 is a high concentration of the hole accumulation layer 44a. 従って先の実施例と同様に、順バイアス時のカソードからの電子注入,アノードからホール注入の効率が大きく向上し、低いオン電圧が得られる。 Thus as in the previous embodiment, the electron injection from the cathode of the forward biased, greatly improves the efficiency of hole injection from the anode, low on-voltage.

【0055】この素子をオフにするには、図9(c) に示すように、第1の絶縁ゲート電極5にカソードに対して負の電圧を印加し、第2のゲート電極36にアノードに対して正の電圧を印加する。 [0055] To turn off the device, as shown in FIG. 9 (c), a negative voltage is applied to the cathode to the first insulated gate electrode 5, the anode to the second gate electrode 36 a positive voltage is applied for. このとき、第1の絶縁ゲート電極5に挟まれた領域のn型チャネル層42はp型反転層42bとなり、第2の絶縁ゲート電極36に挟まれた領域のp型チャネル層44はn型反転層44bとなる。 At this time, n-type channel layer 42 of the region between the first insulated gate electrode 5 is p-type inversion layer 42b next, p-type channel layer 44 of the region sandwiched between the second insulated gate electrode 36 is n-type the inversion layer 44b. これにより、カソード・アノード間はpnpn構造となって、カソードからの電子注入、アノードからのホール注入が止り、素子はターンオフする。 Thus, between the cathode and anode becomes pnpn structure, electrons injected from the cathode, the hole injected from the anode blind, element is turned off.

【0056】なお以上において、図1の実施例に対して図2の実施例を示したように、他の実施例についても各部の導電型を逆にして構成することができる。 11. It should be noted above, it can be configured to reverse the embodiment as shown the embodiment of FIG. 2 for the example, the conductivity type of each part for the other embodiments of FIG. またオン時のエミッタ注入効率を高くするために、エミッタ接合部にヘテロ接合を用いることも有用である。 In order to increase the emitter injection efficiency when on, it is also useful to use a heterojunction emitter junction.

【0057】次に、埋込み絶縁ゲート構造であって、溝間隔が大きいものであってもノーマリオフ型となる絶縁ゲート型のSIサイリスタの実施例を説明する。 Next, a buried insulated gate structure, even if having a large groove spacing for explaining an embodiment of a insulated gate type SI thyristor as a normally-off.

【0058】図10は、その様な実施例のSIサイリスタの断面図である。 [0058] Figure 10 is a cross-sectional view of the SI thyristor of such examples. 高抵抗のn -型ベース層1の一方の面にp型ベース層45が形成され、このp型ベース層4 High resistance n - p-type base layer 45 is formed on one surface of the mold base layer 1, the p-type base layer 4
5の表面にn +型カソード層(ソース層)7が形成されている。 N + -type cathode layer on the surface of the 5 (source layer) 7 is formed. -型ベース層1の裏面にはp +型アノード層(ドレイン層)3が形成されている。 n - type on the back surface of the base layer 1 p + -type anode layer (drain layer) 3 is formed. カソード側には、 To the cathode side,
-型ベース層1に達する深さの溝4が少なくとも一対形成され、この溝4に絶縁ゲート電極5が埋込み形成されている。 n - -type base layer depth grooves 4 reaching 1 is at least one pair formed, insulated gate electrode 5 is buried in the groove 4.

【0059】n +型カソード層7にはカソード電極12 [0059] The cathode electrode 12 in the n + -type cathode layer 7
が形成され、p +型アノード層3にはアノード電極11 There is formed, the anode is the p + -type anode layer 3 electrode 11
が形成されている。 There has been formed. またp型ベース層45には直接接続されたゲート電極46が設けられている。 A gate electrode 46 that is directly connected to the p-type base layer 45 is provided also.

【0060】この実施例の素子は、pnpn構造を有するから、ゲートバイアス零のときはオフであり、ノーマリオフ型となる。 [0060] device according to this embodiment, since having a pnpn structure is off when the gate bias zero, the normally-off. 絶縁ゲート電極5にカソードに対して正の電圧を印加すると、p型ベース層45の溝4側壁部にn型チャネルが形成されて、n +型カソード層7からの電子がn -型ベース層1に注入される。 When applying a positive voltage to the cathode to the insulated gate electrode 5, and n-type channel is formed in the groove 4 the side wall portions of the p-type base layer 45, electrons from the n + -type cathode layer 7 is n - -type base layer It is injected into the 1. 注入された電子がp +型アノード層に達すると、p +型アノード層3 When injected electrons reach the p + -type anode layer, the p + -type anode layer 3
からはホールが注入され、サイリスタはターンオンする。 Holes are injected from the thyristor is turned on.

【0061】絶縁ゲート電極5をカソードに対して負または零とすることにより、カソード層7からの電子注入が止まり、素子はターンオフする。 [0061] With negative or zero for cathode insulated gate electrode 5, stops injection of electrons from the cathode layer 7, the element is turned off. このとき、n -型ベース層1内に蓄積されたホールはこのn -型ベース層1 At this time, the n - -type base layer holes accumulated in the 1 This n - -type base layer 1
に直接接続されたゲート電極46を介して外部に排出され、高速のターンオフができる。 Through a direct connection to a gate electrode 46 is discharged to the outside, it is fast turn-off.

【0062】なお、ゲート電極46は独立に端子として取り出してもよいし、カソード電極と短絡してもよいが、ツェナーダイオードかまたは、ターンオフ時に導通するように制御されるMOSトランジスタを設けておくことが好ましい。 [0062] Incidentally, the gate electrode 46 may be taken out as a terminal independently, may be short-circuited with the cathode electrode, but to be provided with a MOS transistor which is controlled so as Zener diode or made conductive upon turning off It is preferred.

【0063】この実施例によれば、ノーマリオフ型であって、高速のターンオン,ターンオフができるSIサイリスタが得られる。 [0063] According to this embodiment, a normally-off type, fast turn-on, the SI thyristor can turn off obtained. またオフ時には、n -型ベース層1 Also at the time of off, n - -type base layer 1
とp型ベース層45のpn接合部でn -型ベース層側に空乏層が伸びることによって、高耐圧特性が保証される。 N at the pn junction of the p-type base layer 45 - by a depletion layer extending type base layer side, high withstand voltage characteristics are guaranteed.

【0064】p +型アノード層3の部分を、図に示すようにn +型層とすれば、サイリスタではなく、絶縁ゲート型のSIトランジスタとなる。 [0064] The portion of the p + -type anode layer 3, if n + -type layer as shown in FIG, rather than thyristors, the SI insulated gate transistor. このことは、図11以下の実施例でも同様である。 This also applies to FIG. 11 the following examples.

【0065】図11は、図10の実施例を変形して、溝4をアノード層3に達する深さに形成した実施例である。 [0065] Figure 11 is a modification of the embodiment of FIG. 10, an embodiment in which a depth reaching a groove 4 in the anode layer 3. この実施例では、ターンオン時、n -型ベース層1 In this example, at turn, n - -type base layer 1
の溝4の側壁部に沿って電子蓄積層が形成されるため、 Since the electron accumulation layer is formed along the side wall of the groove 4,
速やかにカソード・アノード間が導通する。 Immediately between the cathode and the anode is conducting. したがってより高速のターンオンができる。 Therefore more can fast turn-on.

【0066】また、ターンオフ時、絶縁ゲート電極5にカソードに対して負の電圧を印加すれば、n -ベース層1の溝4側壁部にはp型反転層が形成される。 [0066] Also, at turn-off, by applying a negative voltage to the cathode to the insulated gate electrode 5, n - the groove 4 the side wall portions of the base layer 1 p-type inversion layer is formed. そしてn And n
-型ベース層1内の蓄積ホールはこのp型反転層を介し、p型ベース層45を介して外部に速やかに排出される。 - accumulation Hall type base layer 1 through the p-type inversion layer, is rapidly discharged to the outside through the p-type base layer 45. 従って、ターンオフ動作も高速に行われる。 Accordingly, the turn-off operation is also performed at high speed.

【0067】図12〜図15はやはり図10の実施例を変形した実施例であり、p型ベース層45とn +型カソード層7の間に低濃度のn -型チャネル層47が設けられている。 [0067] FIGS. 12 to 15 are examples that also modified to the embodiment of Figure 10, a low concentration of n between the p-type base layer 45 and the n + -type cathode layer 7 - -type channel layer 47 is provided ing. 溝4は、図12ではn -型チャネル層47の途中まで、図13ではp型ベース層45の途中まで、図14ではn -型ベース層1の途中まで、図15ではアノード層3に達する深さまで形成されている。 Groove 4, FIG. 12, n - halfway type channel layer 47, to the middle of FIG. 13 in p-type base layer 45, FIG. 14, n - halfway -type base layer 1, reaches the anode layer 3 in FIG. 15 It is formed to a depth. これら図1 These Figure 1
2〜図15の実施例でも、絶縁ゲート電極5にカソードに対して負の電圧を印加して、n -型チャネル層47の電位を下げてカソード層7からの電子注入を抑制することにより、ターンオフすることができる。 Also in the embodiment of 2 to FIG. 15, by applying a negative voltage to the cathode to the insulated gate electrode 5, n - by lowering the potential of the type channel layer 47 to suppress the injection of electrons from the cathode layer 7, it can be turned off.

【0068】なお図12の実施例では、絶縁ゲート電極5によってp型ベース層45の電位は制御されないから、ターンオン時にはp型ベース層45に接続されたゲート電極46にカソードに対して正の電圧を印加する。 [0068] Note that in the embodiment of FIG. 12, a positive voltage relative to the cathode to the p-type because the potential of the base layer 45 is not controlled, the gate electrode 46 connected to the p-type base layer 45 at the time of turn-on by an insulated gate electrode 5 It is applied to.

【0069】図14の実施例では、ターンオン時、絶縁ゲート電極5に印加する正電圧によってp型ベース層4 [0069] In the embodiment of FIG. 14, during turn, p-type base layer 4 by the positive voltage applied to the insulated gate electrode 5
5の溝4側壁にn型チャネルが形成されて、高速ターンオンができる。 5 grooves 4 n-type channel is formed on the side wall of the can fast turn.

【0070】図15の実施例では、図11の実施例と同様に、溝4の側壁に形成される蓄積層または反転層によって、高速のターンオン,ターンオフが可能である。 [0070] In the embodiment of FIG. 15, as with the embodiment of FIG. 11, the storage layer or inversion layer is formed on the side wall of the groove 4, it is possible fast turn-on, turn-off.

【0071】図16(a) は、図10の実施例について、 [0071] FIG. 16 (a), for the embodiment of FIG. 10,
p型ベース層45からのゲート電極46の取り出し方の具体的構造を示している。 Shows a specific structure how removal of the gate electrode 46 from the p-type base layer 45. 図に示すように、ストライプ状にパターン形成されるカソード層7の長手方向端部にp型ベース層45が露出しており、ここにゲート電極4 As shown in the figure, it is exposed p-type base layer 45 in the longitudinal ends of the cathode layer 7 to be patterned in a stripe shape, the gate electrode 4 here
6が形成されている。 6 is formed.

【0072】図16(b) は、この実施例の素子構造を等価回路で示したものである。 [0072] FIG. 16 (b) shows the device structure of this embodiment in an equivalent circuit. ただしこの等価回路は、基本素子がpnpn構造を持つSIサイリスタではなく、 However, this equivalent circuit is not a SI thyristor basic element has a pnpn structure,
npn構造のSIトランジスタの場合である。 It is the case of the SI transistor of npn structure. トランジスタTのドレイン・ソース間にEタイプMOSトランジスタQ1 が接続され、ドレインに直列にDタイプMOS E type MOS transistor Q1 between the drain and source of the transistor T is connected, D type MOS in series with the drain
トランジスタQ2 が接続された形になる。 Will form the transistor Q2 is connected. EタイプMO E type MO
SトランジスタQ1 は、p型ベース層45をチャネル領域とするトランジスタであり、DタイプMOSトランジスタQ2 は、絶縁ゲート電極5がn -型ベース層1中に埋め込まれた部分のn -型ベース層1をチャネル領域とするトランジスタである。 S transistor Q1 is a transistor for the p-type base layer 45 as a channel region, D-type MOS transistor Q2, an insulated gate electrode 5 is n - n portions embedded in the mold base layer 1 - -type base layer 1 which is a transistor having a channel region.

【0073】図17(a) は、図14の実施例について、 [0073] FIG. 17 (a), for the embodiment of FIG. 14,
p型ベース層45からのゲート電極46の取り出し方の具体的構造を示している。 Shows a specific structure how removal of the gate electrode 46 from the p-type base layer 45. 図16と同様に、ストライプ状にパターン形成されるカソード層7およびn -型チャネル層47の長手方向端部にp型ベース層45が露出しており、ここにゲート電極46が形成されている。 Similar to FIG. 16, the cathode layer 7 and n are patterned in stripes - it is exposed p-type base layer 45 in the longitudinal ends of the mold channel layer 47, where the gate electrode 46 is formed .

【0074】図17(b) は、この実施例の素子構造を、 [0074] FIG. 17 (b), the element structure of this embodiment,
基本素子がSIトランジスタの場合について等価回路で示したものである。 In which the basic elements are shown in an equivalent circuit for the case of SI transistor. トランジスタTのドレイン・ソース間にEタイプMOSトランジスタQ1 が接続され、ドレインおよびソースにそれぞれ直列にDタイプMOSトランジスタQ2 およびQ3 が接続された形になる。 E type MOS transistor Q1 between the drain and source of the transistor T is connected, D-type MOS transistors Q2 and Q3 in series is connected to form the drain and source. EタイプMOSトランジスタQ1 は、p型ベース層45をチャネル領域とするトランジスタであり、ドレイン側のDタイプMOSトランジスタQ2 は、絶縁ゲート電極5がn E type MOS transistor Q1 is a transistor for the p-type base layer 45 as a channel region, D-type MOS transistor Q2 on the drain side, the insulated gate electrode 5 n
-型ベース層1中に埋め込まれた部分のn -型ベース層1をチャネル領域とするトランジスタであり、ソース側のDタイプMOSトランジスタQ3 は、n -型チャネル層47をチャネル領域とするトランジスタである。 - n burried into the mold base layer 1 - -type base layer 1 is a transistor having a channel region, D-type MOS transistor Q3 on the source side, n - type channel layer 47 in the transistor to the channel region is there.

【0075】図18(a) (b) は、図10および図16の実施例を変形して、ターンオフ時のホール排出用の縦型MOSトランジスタを導入した実施例である。 [0075] Figure 18 (a) (b) is a modification of the embodiment of FIGS. 10 and 16, an embodiment in which the introduction of vertical MOS transistor of the hole for the discharge during turn-off. 図18 Figure 18
(a) に示すように、ストライプ状の絶縁ゲート電極5の端部に、図1の実施例と同様にして、p型ソース層8、 (A), the the end of the stripe-shaped insulated gate electrode 5, in the same manner as the embodiment of FIG. 1, p-type source layer 8,
n型チャネル層9およびp型ドレイン層10が形成されて、ゲート電極5を共有する縦型のpチャネルMOSトランジスタが構成されている。 n-type channel layer 9 and the p-type drain layer 10 is formed, p-channel MOS transistor of the vertical type which share the gate electrode 5 is formed.

【0076】縦型MOSトランジスタのドレイン電極4 [0076] The drain electrode of the vertical MOS transistor 4
1は、実際にはカソード電極12と一体に連続的に形成される。 1 is actually continuously formed integrally with the cathode electrode 12. カソード層7の端部には、図16或いは図17 At the end of the cathode layer 7, 16 or 17
の実施例と同様にp型ベース層45が露出していて、ここにもゲート電極46が形成されている。 Example and have exposed p-type base layer 45 as well are formed a gate electrode 46 is also here of. ただし、このゲート電極46は必ずしも必要ではない。 However, the gate electrode 46 is not necessarily required. このゲート電極46を設けなければ、カソード側はドレイン電極41 If providing the gate electrode 46, the cathode side drain electrode 41
を兼ねてカソード電極12を全面に形成してた単層電極構造とすることができる。 The cathode electrode 12 may be a single-layer electrode structure which has been formed on the entire surface serves as.

【0077】この様な単層電極構造は、大電力用素子として、圧接電極構造を採用する場合に有利である。 [0077] Such a single-layer electrode structure, as a large power element, it is advantageous when employing the pressure contact electrode structure.

【0078】図18(b) は、基本素子がやはりSIトランジスタである場合についての等価回路を示している。 [0078] FIG. 18 (b) shows an equivalent circuit for the case base elements are still SI transistor.
トランジスタTに並列に接続されるMOSトランジスタQ1、ドレインに直列接続されるMOSトランジスタQ2 MOS transistor Q1 connected in parallel with transistor T, MOS transistor Q2 connected in series to a drain
は、先の実施例と同様である。 Is similar to the previous embodiment. この実施例で導入されたホール排出用の縦型MOSトランジスタは、Q4 として、p型ベース層とソース間に挿入された形になる。 Vertical MOS transistors for hole-ejection introduced in this embodiment, as Q4, becomes inserted shape between p-type base layer and the source.

【0079】図19(a) (b) は、図14および図17の実施例を変形して、図18と同様に、ターンオフ時のホール排出用の縦型MOSトランジスタを導入した実施例である。 [0079] Figure 19 (a) (b) is a modification of the embodiment of FIGS. 14 and 17, similarly to FIG. 18, it is in the embodiment of introducing the vertical MOS transistor of the hole for the discharge at the turn-off time . 等価回路は、図17(b) に対して、MOSトランジスタQ4 が付加された形になっている。 The equivalent circuit for Fig. 17 (b), MOS transistor Q4 is turned added form.

【0080】図20は、図18の実施例を変形した実施例である。 [0080] Figure 20 is an embodiment obtained by modifying the embodiment of FIG. 18. この実施例では、素子のメイン・チャネルとp型ベース層45の露出部、およびターンオフ時のホール排出用縦型MOSトランジスタのチャネル領域を一列に並べて、埋込み絶縁ゲート電極5を、メイン・チャネルを制御するゲート電極(G1 )51 とホール排出用縦型MOSトランジスタのチャネルを制御するゲート電極(G2 )52 とに分離して別々に形成した実施例である。 In this embodiment, the exposed portion of the main channel and the p-type base layer 45 of the element, and a vertical channel region of the MOS transistor for hole emission at turn-off in a row, the buried insulated gate electrode 5, the main channel an example in which separately formed by separating the gate electrode (G2) 52 that controls the channel of the control gate electrode (G1) 51 and a hole for discharging the vertical MOS transistor.

【0081】この実施例の素子でのターンオフ時の二つのゲートG1 ,G2 の駆動例を図20(b) に示した。 [0081] showed the two driving example of the gate G1, G2 at the turn-off time of the device of this embodiment in FIG. 20 (b). 図に示すように先ず、ゲートG1 に負の電圧を印加してホール排出用MOSトランジスタを導通状態とし、これに遅れてゲートG2 に負の電圧を印加してメイン・チャネルでの電子注入を止める。 First, as shown in FIG, by applying a negative voltage to the gate G1 to a conductive state the MOS transistor for hole-ejection stop the electron injection at the main channel by applying a negative voltage to the gate G2 is delayed to .

【0082】この実施例のようなゲート駆動によって、 [0082] by a gate drive such as in this embodiment,
ターンオフ時のメイン・チャネルでの電子注入の抑制が効率的になり、高いターンオフ能力が得られる。 Suppression of electron injection in the main channel at turn-off is more efficient, higher turn-off capability.

【0083】図21は、図19の実施例の素子について同様に、埋込み絶縁ゲート電極5を、メイン・チャネルを制御するゲート電極51 とホール排出用縦型MOSトランジスタのチャネルを制御するゲート電極52 とに分離して別々に形成した実施例である。 [0083] Figure 21, like the device of the embodiment of FIG. 19, a gate electrode 52 of the buried insulated gate electrode 5, to control the channel of the vertical MOS transistor gate electrode 51 and the hole for discharging controlling the main channel an example in which formed separately by separate and. 図21(b) は、図20(b) と同様のゲート駆動法を示している。 FIG. 21 (b) shows the same gate driving method and FIG. 20 (b).

【0084】この実施例によっても、高いターンオフ能力が得られる。 [0084] In this embodiment also, high turn-off performance can be obtained.

【0085】図22は、図13の実施例の素子において、溝4の間隔を十分に小さく、例えば1μm 以下に設定した実施例である。 [0085] Figure 22, in the device of the embodiment of FIG. 13, a sufficient interval of the grooves 4 small, an embodiment in which set to, for example, 1μm or less. 図22(a) に示すように、n +型カソード層7とp型ベース層45の間にはn型ウェル層51(図13のn -型チャネル層47に相当する)が設けられている。 As shown in FIG. 22 (a), between the n + -type cathode layer 7 and the p-type base layer 45 n-type well layer 51 (n in FIG. 13 - corresponding to the type channel layer 47) is provided .

【0086】この実施例の素子をターンオンするには、 [0086] To turn on the device of this embodiment,
図22(b) に示すように、絶縁ゲート電極5にカソードに対して正の電圧を印加する。 As shown in FIG. 22 (b), applying a positive voltage relative to the cathode to the insulated gate electrode 5. このとき、n型ウェル層51は全体が高濃度n +の電子蓄積層51aとなり、実質的にカソード層がp型ベース層45に接する状態となる。 At this time, n-type well layer 51 is entirely a high concentration n + next electron accumulation layer 51a, substantially the cathode layer in a state in contact with the p-type base layer 45. この結果カソードの電子注入効率が向上する。 Consequently cathode electron injection efficiency is improved.

【0087】この実施例の素子をターンオフするには、 [0087] To turn off the device of this embodiment,
図22(c) に示すように、絶縁ゲート電極5にカソードに対して負の電圧を印加する。 As shown in FIG. 22 (c), to apply a negative voltage to the cathode to the insulated gate electrode 5. この時、n型ウェル層5 At this time, n-type well layer 5
1は全体が高濃度p +の反転層51cとなる。 1 whole has a higher concentration p + inversion layer 51c. これにより、カソードからの電子注入が効果的に抑制される。 Thereby, electron injection from the cathode can be effectively suppressed.

【0088】図23は、図22の実施例の溝4をn -型ベース層1に達する深さまで掘り下げた実施例である。 [0088] Figure 23 is a groove 4 in the embodiment of FIG. 22 n - an embodiment in which dug up type base layer to reach the depth 1.
図22の実施例と同様に、ターンオン時は図23(b) に示すようにゲート電極に正の電圧を与え、ターンオフ時は図23(c) に示すようにゲート電極5に負の電圧を与える。 As in the embodiment of FIG. 22, during turn gives a positive voltage to the gate electrode as shown in FIG. 23 (b), a negative voltage to the gate electrode 5 as at turn-off is shown in FIG. 23 (c) give. この実施例では、ターンオン時、p型ベース層4 In this embodiment, at the turn-on time, p-type base layer 4
5の側壁にn型チャネルが形成されるために、より高速のターンオン動作が可能になる。 To the 5 sidewalls of n-type channel is formed, allowing faster turn-on operation.

【0089】なお図23の実施例に於いて、溝4の深さは、n -型ベース層1内に食い込まないように、p型ベース層45とn -型ベース層1の接合部ぎりぎりの位置までとすることが特性上好ましい。 [0089] Note In the embodiment of FIG. 23, the depth of the grooves 4, n - not to bite into the mold base layer 1, p-type base layer 45 and the n - -type base layer 1 of the junction of barely it is a characteristic preferably up position. それ以上深くすると、溝4に挟まれた領域でn -型ベース層1の電位が制御されて、サイリスタ特性が悪化する可能性があるからである。 When more deep, n in the region sandwiched between the groove 4 - is the potential -type base layer 1 is controlled, there is a possibility that the thyristor characteristics are deteriorated.

【0090】図24は、図22の実施例のn型ウェル5 [0090] Figure 24, n-type well in the embodiment of FIG. 22 5
1の部分をp型ウェル52に置き換えた実施例である。 The first part is an embodiment obtained by replacing the p-type well 52.
この場合、ターンオン時にはゲート電極5に負の電圧を印加して、図24(b) に示すようにp型ウェル52をn In this case, at the time of turn-on by applying a negative voltage to the gate electrode 5, the p-type well 52 as shown in FIG. 24 (b) n
型反転層52aとする。 Of type inversion layer 52a. ターンオフ時はゲート電極5に正の電圧を印加して、図24(c) に示すようにp型ウェル52の部分をp型の電子蓄積層52cとする。 At turn-off is by applying a positive voltage to the gate electrode 5, is referred to as electron accumulation layer 52c of the p-type portion of the p-type well 52 as shown in FIG. 24 (c).

【0091】図25は、図23の実施例のn型ウェル5 [0091] Figure 25 is, n-type well in the embodiment of FIG. 23 5
1の部分をp型ウェル52に置き換えた実施例である。 The first part is an embodiment obtained by replacing the p-type well 52.
この場合、ターンオン時にはゲート電極5に負の電圧を印加して、図25(b) に示すようにp型ウェル52をn In this case, at the time of turn-on by applying a negative voltage to the gate electrode 5, the p-type well 52 as shown in FIG. 25 (b) n
型反転層52aとする。 Of type inversion layer 52a. ターンオフ時はゲート電極5に正の電圧を印加して、図25(c) に示すようにp型ウェル52の部分をp型の電子蓄積層52cとする。 At turn-off is by applying a positive voltage to the gate electrode 5, is referred to as electron accumulation layer 52c of the p-type portion of the p-type well 52 as shown in FIG. 25 (c).

【0092】なおこれら図22〜図25の実施例においても、先の実施例と同様に、n -型ベース層1内のホール排出用の縦型MOSトランジスタを組み込むことは有効である。 [0092] Note that also in the embodiment of these figures 22 to 25, as in the previous embodiment, n - incorporating a vertical MOS transistor for hole-ejection type base layer 1 is effective.

【0093】図26(a) (b) は、図14の実施例のサイリスタ構造の場合の断面図と等価回路図を示している。 [0093] Figure 26 (a) (b) is a cross-sectional view and an equivalent circuit diagram in the case of a thyristor structure of the embodiment of FIG. 14.
図26(b) に示すように、サイリスタTh のnpnトランジスタ部分に対して並列にEタイプMOSトランジスタQ1 が入り、カソード側に直列にDタイプMOSトランジスタQ3 が入る。 As shown in FIG. 26 (b), contains the E-type MOS transistor Q1 in parallel to the npn transistor section of the thyristor Th, D-type MOS transistor Q3 is inserted in series on the cathode side. トランジスタQ1 は、p型ベース層45をチャネルとするnチャネルMOSトランジスタであり、Q3 はn -型チャネル層47をチャネルとするnチャネルMOSトランジスタである。 Transistor Q1 is an n-channel MOS transistor to a p-type base layer 45 and the channel, Q3 the n - a n-channel MOS transistor to the channel type channel layer 47.

【0094】図27(a) (b) は、図26(a) (b) の実施例に対して、n -型ベース層1内のホール排出のための高濃度p +型層33を設けた実施例の断面構造と等価回路である。 [0094] Figure 27 (a) (b), relative to the embodiment of FIG. 26 (a) (b), n - provided a high-concentration p + -type layer 33 for the hole-ejection type base layer 1 and a cross-sectional structure and an equivalent circuit of the embodiment. ストライプ状にパターン形成されるn +型カソード層7の端部に、p型ベース層45に繋がる深さのp +型層33が形成されている。 The end portion of the n + -type cathode layer 7 to be patterned into stripes, p + -type layer 33 having a depth lead to p-type base layer 45 is formed. 図ではカソード電極を省略しているが、カソード電極はn +型カソード層7と同時にp +型層33にもコンタクトするように全面に配設される。 Although not cathode electrode in FIG., The cathode electrode is disposed on the entire surface so as to contact to the n + -type cathode layer 7 simultaneously with the p + -type layer 33.

【0095】p型ベース層45の横方向抵抗Rが、図2 [0095] lateral resistance R of the p-type base layer 45, FIG. 2
7(b) に示すように、サイリスタのp型ベース層をカソードに短絡する抵抗Rとなる。 As shown in 7 (b), a resistor R for short-circuiting the p-type base layer of the thyristor on the cathode.

【0096】図28(a) 〜(c) は、アノード側に埋込み絶縁ゲート電極36を有する絶縁ゲートサイリスタにおいて、p +型エミッタ層3とn -型ベース層1の間に低濃度のp -型チャネル層54が設けられた実施例である。 [0096] Figure 28 (a) ~ (c), in the insulated gate thyristor to the anode having a buried insulated gate electrode 36, p + -type emitter layer 3 and the n - between type base layer 1 low concentration p - the type channel layer 54 is an embodiment which is provided. 図28(a) では、絶縁ゲート電極36の埋込み溝3 Figure 28 (a), the embedded grooves 3 of the insulated gate electrode 36
5がp +型エミッタ層3からp -型チャネル層54の途中まで達する深さに形成されている。 5 from p + -type emitter layer 3 p - is formed to a depth reaching halfway type channel layer 54. 図28(b) では、 In FIG. 28 (b), the
埋込み溝35がn -型ベース層1に達する深さに形成され、図28(c) では埋込み溝35がp型ベース層45に達する深さに形成されている。 Embedding groove 35 the n - is formed to a depth reaching the mold base layer 1, a buried groove 35 in FIG. 28 (c) is formed to a depth reaching the p-type base layer 45.

【0097】これらの実施例によっても、ゲートバイアスは逆になるが、先の図12〜図14の実施例で説明したと同様の原理で高速のターンオン,ターンオフが可能である。 [0097] These examples also, the gate bias is reversed, the same principle a fast turn-on and described in the embodiment of the previous 12 to 14, turn-off possible.

【0098】図29(a) (b) は、図28(b) の実施例について、具体的にp型ベース層からのゲート電極46の取出しの構造と等価回路を示している。 [0098] Figure 29 (a) (b), for example in FIG. 28 (b), the specifically shows the structure and equivalent circuit of the extraction gate electrode 46 from the p-type base layer. ゲート電極46 Gate electrode 46
の取り出し構造は、先の図16,図17等の実施例と同様である。 Extraction structure of the previous figures 16 is similar to the embodiment of such Figure 17. 等価回路は、図29(b) に示すように、サイリスタTh のアノード側に直列にDタイプのpチャネルMOSトランジスタQ5 が接続された形になる。 Equivalent circuit, as shown in FIG. 29 (b), takes the form of a D-type p-channel MOS transistor Q5 are connected in series to the anode side of the thyristor Th.

【0099】図30は、カソード側に埋込み絶縁ゲート電極5を設けると共に、アノード側にも同様に埋込み絶縁ゲート電極36を設けた別の実施例の絶縁ゲートサイリスタである。 [0099] Figure 30 is a cathode provided with a buried insulated gate electrode 5, which is another embodiment of an insulated gate thyristor having a similarly buried insulated gate electrode 36 to the anode side. p型ベース層45には直接ゲート電極4 Directly to the p-type base layer 45 a gate electrode 4
6が接続されている。 6 is connected. +型エミッタ層3とn -型ベース層1の間にはp -型チャネル層54が設けられている。 Between type base layer 1 p - - p + -type emitter layer 3 and the n type channel layer 54 is provided.

【0100】図31は、図30の構造を僅かに変形した実施例で、n +型エミッタ層7とp型ベース層45の間にn -型チャネル層47が形成されている。 [0100] Figure 31 is a embodiment slightly modified the structure of FIG. 30, n between the n + -type emitter layer 7 and the p-type base layer 45 - -type channel layer 47 is formed.

【0101】これら図30,図31の実施例においても、ターンオフ時、カソード側からの電子注入とアノード側からのホール注入が抑制でき、高速のターンオフ動作が可能である。 [0102] These diagrams 30, also in the embodiment of FIG. 31, upon turn-off, can the hole injection suppression of electron injection and the anode side from the cathode side, which enables high-speed turn-off operation.

【0102】図32(a) (b) は、図31の素子構造のp [0102] Figure 32 (a) (b) is, p the element structure of FIG. 31
型ベース層45からのゲート電極取り出し構造と等価回路を示す。 Extraction gate electrode from the mold base layer 45 shows a structure and an equivalent circuit. ストライプ状に形成されるn +型エミッタ層7の端部に、n -型ベース層1に達する深さにp +型層33が形成され、ここに図示しないゲート電極が接続される。 The end portion of the n + -type emitter layer 7 formed in stripes, n - -type base layer p + -type layer 33 to a depth reaching the 1 is formed, a gate electrode (not shown) here is connected. 図では、アノード側にも、n -型ベース層1をアノード電極11に短絡するn +型層34が、やはりストライプ状に形成されるp +型エミッタ層3の端部に形成されている。 In the figure, the anode side, n - n + -type layer 34 for short-circuiting type base layer 1 to the anode electrode 11 are also formed on the end portion of the p + -type emitter layer 3 which is formed in a stripe shape.

【0103】図33は、図26の実施例の素子構造を基本として、カソード側にエミッタ短絡用のpチャネルM [0103] Figure 33 is a basic element structure of the embodiment of FIG. 26, p-channel M for the emitter shorted to the cathode side
OSトランジスタを組み込んだ実施例である。 Is an embodiment incorporating the OS transistor. p型ベース層45上に、n -型チャネル層47が形成され、さらにn型ウェル層56(n型エミッタ層)が形成されている。 on the p-type base layer 45, n - -type channel layer 47 is formed, it is further n-type well layer 56 (n-type emitter layer) is formed. このn型ウェル層56表面からn -型ベース層1に達する深さに溝4が形成されて、ここに絶縁ゲート電極5が埋込み形成されている。 The n-type well layer 56 surface n - -type base layer groove 4 to a depth reaching of 1 is formed, wherein the insulated gate electrode 5 is buried. n型ウェル層56の溝4の側壁部にp +型ドレイン層57が形成され、カソード電極12はn型ウェル層56と同時にこのp +型ドレイン層57に接続されている。 p + -type drain layer 57 is formed on the side wall of the groove 4 of the n-type well layer 56, the cathode electrode 12 is connected to the n-type well layer 56 at the same time as the p + -type drain layer 57.

【0104】この実施例の素子では、ターンオフ時、絶縁ゲート電極5にカソード電極に対して負の電圧を印加すると、溝4の側壁からn -型チャネル層47にのびる空乏層によってn型ウェル層45からの電子注入が抑制される。 [0104] In devices of this embodiment, the turn-off time, when a negative voltage is applied with respect to the cathode electrode insulated gate electrode 5, n from the side wall of the trench 4 - n-type well layer by a depletion layer extending type channel layer 47 electron injection from 45 is suppressed. 同時に、n型ウェル層56およびn -型チャネル層47の側壁に形成されるp型チャネルを介してn - At the same time, n-type well layer 56 and the n - n through the p-type channel formed on the side wall of the mold channel layer 47 -
型ベース層1内のホールがカソード電極12に排出される。 Hall type base layer 1 is discharged to the cathode electrode 12. これにより、高速のターンオフ動作ができる。 As a result, it is a high-speed turn-off operation.

【0105】図34は、図33の実施例に加えて、カソード側にもエミッタ短絡用のnチャネルMOSトランジスタを同様の構造をもって組み込んだ実施例である。 [0105] Figure 34, in addition to the embodiment of FIG. 33, to the cathode side is an embodiment incorporating the n-channel MOS transistors for emitter shorting with a similar structure. すなわちn -型ベース層1のアノード側に、所定厚みのp That the n - anode type base layer 1, of predetermined thickness p
型ウェル層58(p型エミッタ層)が形成され、これを貫通する形で溝35とこれに埋め込まれた絶縁ゲート電極36が形成される。 -type well layer 58 (p-type emitter layer) is formed, the insulated gate electrode 36 buried groove 35 to form there through is formed. そしてp型ウェルの溝35の側壁部にn +型ドレイン層59が形成される。 The n + -type drain layer 59 is formed on the side wall of the groove 35 of the p-type well. アノード電極14は、p型ウェル層58と同時にこのn +型ドレイン層59に接続される。 The anode electrode 14 is connected to the p-type well layer 58 at the same time as the n + -type drain layer 59.

【0106】この実施例の素子のターンオフ駆動は、好ましくは次のように行う。 [0106] off the drive of the device of this embodiment is preferably performed as follows. まずアノード側のゲート電極36にアノード電極14に対して正の電圧を印加する。 A positive voltage is applied to the first anode electrode 14 to the gate electrode 36 of the anode side.
これにより、p型ウェル層58の溝35側壁に形成されるn型チャネルを介してn-型ベース層1がアノード電極14に短絡されたアノード短絡状態となり、アノード側からのホール注入が抑制される。 Thus, it becomes an anode short-circuit state in which the groove 35 through the n-type channel formed in the side wall n- type base layer 1 is shorted to the anode electrode 14 of the p-type well layer 58, hole injection from the anode side is suppressed that. その後カソード側のゲート電極5にカソード電極12に対して負の電圧を印加する。 A negative voltage is applied to subsequent cathode electrode 12 on the gate electrode 5 on the cathode side. これにより、カソード側の電子注入を抑制すると同時に、ホールをカソード電極13に排出する。 Thus, at the same time suppressing the electron injection cathode, discharging hole to the cathode electrode 13.

【0107】この様なゲート駆動を行うことによって、 [0107] By carrying out such a gate drive,
効率的なターンオフができる。 It is efficient turn-off.

【0108】図35は、図33の実施例の構造を3次元的に展開した実施例の絶縁ゲートサイリスタである。 [0108] Figure 35 is an insulated gate thyristor of the embodiments to expand the structure of the example of FIG. 33 three-dimensionally. ストライプ状に埋込み形成される絶縁ゲート電極5に沿って、p型ドレイン層57が複数個に分割されて配置される。 Along the insulated gate electrode 5 which are buried in stripes, p-type drain layer 57 is disposed is divided into a plurality. 図33の素子断面では、絶縁ゲート電極5に挟まれた領域内にn型ウェル層56とp +型ドレイン層57が同時に形成されているのにたいして、この実施例では、 In a device cross section of FIG. 33, with respect to the n-type well layer 56 and the p + -type drain layer 57 in the region between the insulated gate electrode 5 is formed simultaneously, in this embodiment,
図33と同じ素子断面について見ると、在る箇所ではp Looking for the same element section as Figure 33, it is at a point where there p
型ドレイン層57のみ、他の箇所ではn型ウェル層56 Only -type drain layer 57, n-type well layer 56 elsewhere
のみが見える状態になっている。 Only in a state that can be seen.

【0109】図36は、同様に図34の実施例の素子を3次元的に展開した実施例の絶縁ゲートサイリスタである。 [0109] Figure 36 is an insulated gate thyristor of the embodiments developed similarly the elements of the embodiment of FIG. 34 three-dimensionally. カソード側のp +型ドレイン層57と同様に、アノード側のn +型ドレイン層59が、ストライプ状の埋込み絶縁ゲート電極36に沿って複数個に分割配置されている。 Similar to the cathode side of the p + -type drain layer 57, n + -type drain layer 59 of the anode side is distributed in a plurality along a striped buried insulated gate electrode 36.

【0110】これら図35および図36の実施例では、 [0110] In the embodiment of Figure 35 and Figure 36,
埋込みゲート電極の間の領域の幅いっぱいをMOSトランジスタのドレイン領域として利用することができる。 Can be utilized the full width of the region between the buried gate electrode as a drain region of the MOS transistor.
したがって、図33および図34の実施例と比較すると、溝4および35の間隔を狭くすることが容易である。 Accordingly, when compared with the embodiment of FIGS. 33 and 34, it is easy to reduce the distance of the grooves 4 and 35. 溝4および35の間隔を狭くすれば、それだけターンオフ時の絶縁ゲート電極側からの空乏化によるキャリア注入の抑制効果が大きくなり、ターンオフ能力の向上が可能になる。 If narrowing the spacing of the grooves 4 and 35, the more the effect of suppressing carrier injection is increased due to the depletion of the insulated gate electrode side during turn-off, it is possible to improve the turn-off performance.

【0111】図37(a) (b) は、図27の実施例の素子構造に更に、カソード側に縦型のnチャネルMOSトランジスタを組み込んだ実施例の素子構造と等価回路である。 [0111] Figure 37 (a) (b) is further element structure of the embodiment of FIG. 27, a device structure and an equivalent circuit of the embodiment incorporating a vertical n-channel MOS transistor of the cathode side. p型ベース層45上にn -型チャネル層47,n型ウェル層56が形成され、更にこの上にp型ウェル層6 n on the p-type base layer 45 - -type channel layer 47, n-type well layer 56 is formed, further p-type well layer on the 6
1,n +型ソース層62が形成されている。 1, n + -type source layer 62 is formed. +型ソース層62の表面からn -型ベース層1に達する深さに溝4が形成されて、絶縁ゲート電極5が埋込み形成されている。 n from the surface of the n + -type source layer 62 - -type base layer groove 4 to a depth reaching of 1 is formed, the insulated gate electrode 5 is buried. これにより、p型ウェル61の溝側壁をチャネル領域とするnチャネルMOSトランジスタQ6 が、図3 Thus, n-channel MOS transistor Q6 to the trench sidewall of the p-type well 61 and the channel region, FIG. 3
7(b) に示すように、サイリスタのカソードに直列に入った状態になる。 As shown in 7 (b), a state that has entered the series to the cathode of the thyristor. またストライプ状のカソード領域の端部には、n -型ベース層1に達する深いp +型層10が拡散形成されている。 Also at an end of the stripe-shaped cathode region, n - -type base layer deep p + -type layer 10 to reach 1 are formed diffusion.

【0112】この実施例の素子をターンオンするには、 [0112] In order to turn on the element of this embodiment,
絶縁ゲート電極5にカソード電極に対して正の電圧を印加する。 A positive voltage is applied to the cathode electrode insulated gate electrode 5. この時、p型ウェル層61とp型ベース層45 In this, p-type well layer 61 and the p-type base layer 45
の溝側壁にn型チャネルが形成され、n +型ソース層6 N-type channel is formed on the trench sidewall, n + -type source layer 6
2から電子がn -型ベース層1に注入される。 Electrons from 2 the n - is injected into the mold base layer 1. この電子注入に対応してp +型エミッタ層3からホール注入がなされて、高速にターンオンする。 The electron injection to the corresponding p + -type emitter layer 3 is made hole injection, turning at high speed.

【0113】ターンオフの際には絶縁ゲート電極5にカソード電極に対して負の電圧を印加する。 [0113] When the turn-off is to apply a negative voltage to the cathode electrode insulated gate electrode 5. これによりn This n
型チャネルは消滅してn +型ソース層62からの電子注入は止まり、同時にn -型チャネル層47に広がる空乏層によって電子注入が抑制される。 -type channel stop the electron injection from the n + -type source layer 62 and disappear, at the same time n - electron injection is suppressed by depletion layer spreading on type channel layer 47. -型ベース層1に蓄積していたホールは、p+ 型層10を介してカソード電極に排出される。 n - -type base layer holes are accumulated in 1 is discharged to the cathode electrode via the p + -type layer 10. 以上により、素子はターンオフする。 Thus, the device is turned off.

【0114】この実施例によれば、カソード側の電子注入がカソード側に直列に入ったMOSトランジスタの導通状態と、その下のn -型チャネル層への空乏層の広がりによって効果的に制御されるので、高いターンオフ能力が得られる。 [0114] According to this embodiment, the conductive state of the MOS transistor electron injection cathode enters in series to the cathode side, n underneath - is effectively controlled by the expansion of a depletion layer in the mold channel layer Runode, high turn-off performance can be obtained.

【0115】図38(a) (b) は、図37の素子を変形した実施例の素子断面構造と等価回路である。 [0115] Figure 38 (a) (b) is a device cross-sectional structure and an equivalent circuit of the embodiment obtained by modifying the device of Figure 37. この実施例では、ストライプ状の埋込みゲート電極5に沿って、n In this embodiment, along the stripe-shaped buried gate electrode 5, n
+型ソース層62が複数個に分割されて配置されている。 + -type source layer 62 is disposed is divided into a plurality. したがってカソード側にはp型ウェル層61も露出しており、カソード電極(図では省略している)がn + Thus the cathode side is also exposed p-type well layer 61, a cathode electrode (omitted in the figure) n +
型ソース層62と同時にp型ウェル層61にもコンタクトしている。 It is put in contact to -type source layer 62 simultaneously with the p-type well layer 61. 図37の実施例で設けられているホール排出用のp +型層10はこの実施例では設けられていない。 P + -type layer 10 for hole-ejection provided in the embodiment of FIG. 37 is not provided in this embodiment.

【0116】したがってこの実施例の素子は、図38 [0116] Accordingly element of this embodiment, FIG. 38
(b) に示すように、カソード側に直列にnチャネルMO (B), the cathode side in series n-channel MO
SトランジスタQ6 が入ると同時に、p型ベース層とカソードの間に、p型ウェル層61の抵抗を介してn型ウェル層56およびn -型チャネル層46をチャネルとするpチャネルMOSトランジスタQ4 が入った形になっている。 At the same time S transistor Q6 is turned on, while the p-type base layer and the cathode, n-type well layer 56 and the n through the resistance of the p-type well layer 61 - p-channel MOS transistor Q4 to channel type channel layer 46 It has become to enter form.

【0117】この実施例の素子では、pチャネルMOS [0117] In devices of this embodiment, p-channel MOS
トランジスタQ4 がターンオフ時のn -型ベース層1のホール排出用として機能する。 Transistor Q4 n turn-off - functions as a hole-ejection type base layer 1. この実施例によると、先の実施例と異なり、n -型ベース層1のホールが直接カソードに抜ける経路がないので、サイリスタのオン特性を損なうことなく、高いターンオフ能力を実現することができる。 According to this embodiment, unlike the previous embodiment, n - since Hall type base layer 1 there is no path passing the cathode directly, without impairing the on-state characteristics of the thyristor, it is possible to realize a high turn-off performance.

【0118】図39(a) (b) は、さらに図37或いは図38の実施例の素子を変形した実施例の素子構造と等価回路である。 [0118] Figure 39 (a) (b) is a further element structure and an equivalent circuit of the embodiment obtained by modifying the device of the embodiment of FIG. 37 or FIG. 38. この実施例では、埋込み絶縁ゲート電極5 In this embodiment, the buried insulated gate electrode 5
を長手方向に複数個に分割して配置し、その長手方向端部に挟まれた領域に、図1の実施例と同様の構造でpチャネルMOSトランジスタを形成している。 The longitudinally divided into a plurality arranged in a region sandwiched between the longitudinal ends to form a p-channel MOS transistor in the same structure as the embodiment of FIG.

【0119】この実施例によっても、オン特性を損なうことなく、優れたターンオフ能力を持つ絶縁ゲート型サイリスタが得られる。 [0119] The embodiment also, without impairing the on-state characteristics, is obtained insulated gate thyristor having superior turn-off capability. またホール排出用のpチャネルM The p-channel M for the hole-ejection
OSトランジスタは、サイリスタ本体の拡散層とは別個の拡散層を利用して形成しているので、その拡散層の不純物濃度をサイリスタ本体とは独立に設定することができ、所望のしきい値等特性の最適化が容易である。 OS transistor, since the diffusion layer of the thyristor body is formed by using a separate diffusion layer, it is possible to set the impurity concentration of the diffusion layer is independent of the thyristor body, the desired threshold, such as optimization of characteristics is easy.

【0120】図40(a) (b) は、図37の素子構造を基本として、これと図32の構造とを組み合わせた実施例の素子構造と等価回路である。 [0120] Figure 40 (a) (b) has a basic element structure of FIG. 37, a device structure and an equivalent circuit of the embodiment of a combination of a structure of this and Fig. 32. アノード側にもp -型チャネル層54が形成され、埋込み絶縁ゲート電極36が形成されている。 Also the anode side p - type channel layer 54 is formed, buried insulated gate electrode 36 is formed. ストライプ状ゲート電極36の端部には、アノード側,カソード側にそれぞれ、エミッタ短絡用のp +型層33,n +型層34が形成されている。 At the end of the stripe-shaped gate electrode 36, the anode side, respectively to the cathode side, p + -type layer 33 for an emitter short-circuit, n + -type layer 34 is formed.

【0121】この実施例の素子も、ターンオフ時、カソード側の電子注入とアノード側のホール注入がそれぞれ、縦型のMOSトランジスタQ6 ,Q5により抑制され、高いターンオフ能力が得られる。 [0121] device of this embodiment also, upon turn-off, hole injection cathode electron injecting and anode side, respectively, is inhibited by the vertical type MOS transistor Q6, Q5, high turn-off capability.

【0122】図41(a) (b) は、カソード側の構造を図38と同様とし、アノード側の構造を図40と同様とした実施例の素子構造と等価回路である。 [0122] Figure 41 (a) (b) is a structure of the cathode side was the same as that shown in FIG. 38, a device structure and an equivalent circuit of the embodiment of the structure of the anode was the same as FIG. 40.

【0123】この実施例によっても、ターンオフ時、カソード側の電子注入とアノード側のホール注入がMOS [0123] The embodiment also, upon turn-off, hole injection cathode electron injection and the anode side of MOS
トランジスタQ6 ,Q5 により抑制されて高いターンオフ能力が得られる。 High turn-off performance is suppressed by the transistors Q6, Q5 is obtained. しかも、n -型ベース層のホールが直接カソード電極に抜ける経路はないので、サイリスタのオン特性を損なうことはない。 Moreover, n - since Hall type base layer is not the path passing directly cathode electrode, it does not impair the on-state characteristics of the thyristor.

【0124】図42(a) (b) は、図39と図40の構造を組み合わせた実施例の素子構造と等価回路である。 [0124] Figure 42 (a) (b) is a device structure and an equivalent circuit of the embodiment combining the structure of FIG. 39 and FIG. 40.

【0125】この実施例によっても、ターンオフ時、カソード側の電子注入とアノード側のホール注入がMOS [0125] The embodiment also, upon turn-off, hole injection cathode electron injection and the anode side of MOS
トランジスタQ6 ,Q5 により抑制されて高いターンオフ能力が得られる。 High turn-off performance is suppressed by the transistors Q6, Q5 is obtained. -型ベース層のホールが直接カソード電極に抜ける経路はないので、サイリスタのオン特性を損なうことはない。 n - Since Hall type base layer is not the path passing directly cathode electrode, it does not impair the on-state characteristics of the thyristor. ホール排出用のpチャネルMO p-channel MO for the hole-ejection
Sトランジスタは、サイリスタ本体の拡散層とは別個の拡散層を利用しているので、その拡散層の不純物濃度の最適化が容易である。 S transistor, since the diffusion layer of the thyristor body utilizing a separate diffusion layer, the optimization of the impurity concentration of the diffusion layer is easy.

【0126】以上の図1から図42までの実施例において、絶縁ゲート電極が埋め込まれる溝の間隔とその領域の不純物濃度は、溝側壁からの空乏層の伸び方を考慮して最適設定される。 [0126] In the embodiments of Figure 1 to the Figure 42, the interval between the impurity concentration of the region of the grooves insulated gate electrode is embedded is optimally set in consideration of the elongation of the depletion layer from the trench sidewall . 絶縁ゲート電極により形成される空乏層幅は、絶縁ゲート電極に印加するバイアスが小さい間は反転層の少数キャリアが無視できるのでバイアスに比例して大きくなる。 Depletion layer width formed by the insulated gate electrode, while the bias applied to the insulated gate electrode is small minority carriers in the inversion layer increases in proportion to the bias is negligible. バイアスが大きくなって反転層のキャリアが多くなると、空乏層幅は飽和して一定値になる。 When a bias becomes large carrier inversion layer increases, the depletion layer width becomes a constant value is saturated. この空乏層幅の飽和値は、チャネル層の不純物濃度が低いほど大きいが、例えば、不純物濃度が5×10 13 Saturation value of the depletion layer width is greater the lower the impurity concentration of the channel layer, for example, an impurity concentration of 5 × 10 13
/cm 3以下では5μm 以上伸びる。 / Cm extend more than 5μm in 3 or less. 従って反応性イオンエッチングを利用して微細間隔のゲート埋込み用溝を形成すれば、溝間を比較的低いゲートバイアスで完全空乏化して、カソード或いはアノードからのキャリア注入を止めるという制御を容易に行うことができる。 Therefore, by forming the gate embedding trench fine by utilizing the reactive ion etching interval, fully depleted at a relatively low gate bias between the grooves, easily perform control of stopping the carrier injection from the cathode or the anode be able to.

【0127】次に、カソード・エミッタに直列にMOS [0127] Next, MOS in series with the cathode-emitter
トランジスタを挿入した構造のEST(Emitter Swi EST of the structure that was inserted transistor (Emitter Swi
tched Thyristor)と呼ばれる絶縁ゲート型サイリスタの実施例を説明する。 tched Thyristor) an embodiment of an insulated gate thyristor called will be described.

【0128】図43は、その基本実施例の素子構造であり、従来の図139で示す構造を改良したものである。 [0128] Figure 43 is an element structure of the basic embodiment, is an improvement of the structure shown in the conventional Figure 139.
高抵抗のn型ベース層1の一方にn型バッファ層2を介してp型エミッタ層3が形成されている。 p-type emitter layer 3 on one of the n-type base layer 1 having a high resistance through the n-type buffer layer 2 is formed. n型ベース層1の他方の面にはp型ベース層45が形成され、このp The other surface of the n-type base layer 1 p-type base layer 45 is formed, the p
型ベース層45の表面にn型エミッタ層7が形成されている。 n-type emitter layer 7 is formed on the surface of the mold base layer 45. ストライプ状のn型エミッタ層7の一辺に対向してホール排出用の高濃度p +型層71がストライプ状に形成され、このp +型層71のn型エミッタ層7側の辺に重なるようにn型ソース層72が形成されている。 The high concentration p + -type layer 71 for hole-ejection faces the one side of the stripe-shaped n-type emitter layer 7 is formed in stripes, so as to overlap the n-type emitter layer 7 side of the sides of the p + -type layer 71 n-type source layer 72 is formed. n
型エミッタ層7とn型ソース層72により挟まれた領域のp型ベース層45上にゲート絶縁膜73を介してゲート電極74が形成されている。 Gate electrode 74 is formed via a gate insulating film 73 on the p-type base layer 45 of the region sandwiched by the type emitter layer 7 and the n-type source layer 72. カソード電極12はn型ソース層72とp +型層71に同時にコンタクトして形成され、p型エミッタ層3にはアノード電極11が形成されている。 The cathode electrode 12 is formed in contact simultaneously with the n-type source layer 72 and the p + -type layer 71, the p-type emitter layer 3 anode electrode 11 is formed.

【0129】ここで、n型ソース層72は、図に示すように、ストライプ状のp +型層71に対してその長手方向に複数個に分割されて短冊状をなして、p +型層71 [0129] Here, n-type source layer 72, as shown in FIG., It is divided into a plurality in the longitudinal direction with respect to the stripe-shaped p + -type layer 71 forms a strip, p + -type layer 71
の端部に配列形成されている。 They are arranged and formed on the end portion. この点で従来の構造と異なる。 In this regard it differs from the conventional structure.

【0130】なお図では省略されているが、ゲート電極74と別に素子のターンオン用のゲート電極が必要である。 [0130] Note that is omitted in the drawing, it is necessary to gate electrode for turning on the separate element and the gate electrode 74. そのためには例えば、p型ベース層45のp型ウェル層71に対向する端部とは反対側(図の左側)のn型エミッタ層7とn型ベース層1で挟まれた領域にゲート絶縁膜を介してゲート電極が設けられる。 For this purpose for example, the gate insulation sandwiched between n-type emitter layer 7 and the n-type base layer 1 on the opposite side (left side in the drawing) region and the end opposite the p-type well layer 71 of p-type base layer 45 a gate electrode provided through a membrane. このことは、 This means that,
以下に示す実施例でも同様である。 The same applies to the following embodiments.

【0131】この実施例の絶縁ゲート型サイリスタのターンオン時は、図示しないターンオン用ゲート電極を用いてn型カソード層7からn型ベース層1に電子を注入する。 [0131] During the turn-on of the insulated gate thyristor of this embodiment, injects electrons from the n-type cathode layer 7 into the n-type base layer 1 using a turn-on gate electrode (not shown). このときゲート電極74には、カソード電極に対して正の電圧を印加する。 In this case the gate electrode 74 applies a positive voltage to the cathode electrode. これによりn型エミッタ層7 Thus n-type emitter layer 7
はn型反転チャネルを介し、n型ソース層72とを介してカソード電極12に接続される。 It is through the n-type inversion channel is connected to the cathode electrode 12 via the n-type source layer 72.

【0132】ターンオフ時は、ゲート電極74に零または負の電圧を印加する。 [0132] During the turn-off applies a zero or negative voltage to the gate electrode 74. これにより、n型チャネル層が消失して、n型エミッタ層7はn型ソース層72と切り離されてフローティングとなり、カソードからの電子注入が止まり、素子は高速にターンオフする。 Thus, n-type channel layer disappears, n-type emitter layer 7 is separated from the n-type source layer 72 becomes floating, stops injection of electrons from the cathode, the element is turned off at high speed.

【0133】ターンオフ時、n型ソース層72,p型ベース層45,n型ベース層1およびp型エミッタ層3からなる寄生サイリスタは、n型ベース層1のホールをカソード電極に排出する際の障害になる。 [0133] During turn-off, n-type source layer 72, p-type base layer 45 parasitic thyristor consisting, n-type base layer 1 and the p-type emitter layer 3, at the time of discharging holes of the n-type base layer 1 to the cathode electrode It becomes an obstacle. n型ソース層7 n-type source layer 7
2が、もし、p型ウェル層71の辺に沿って連続的に形成されていると、n型エミッタ層7がn型ソース層72 2, If the along the sides of the p-type well layer 71 are continuously formed, n-type emitter layer 7 is n-type source layer 72
から切り離された後にもn型ソース層72からの電子注入が止まらず、ターンオフ能力は著しく小さいものとなる。 After being disconnected from the well injection of electrons from the n-type source layer 72 may not stop, the turn-off capability becomes extremely small. これに対してこの実施例では、n型ソース層72が複数個に分割されて配置されているから、n型ソース層72からの電子注入量は抑えられ、寄生サイリスタ効果が低減されて高いターンオフ能力が得られる。 In this embodiment the contrary, since the n-type source layer 72 is disposed is divided into a plurality, electron injection amount from the n-type source layer 72 is suppressed, the parasitic thyristor effect is high is reduced off ability can be obtained.

【0134】図44〜図47は、図43の実施例の素子構造を基本として、より効果的に寄生バイポーラトランジスタ効果の影響低減を図った実施例である。 [0134] FIGS. 44 to 47 as a basic element structure of the embodiment of FIG. 43, an embodiment in which efforts to influence reduction of more effectively parasitic bipolar transistor effect.

【0135】図44(a) では、p型ウェル層71の底部により高濃度のp +型層75が設けられている。 [0135] In Figure 44 (a), a high concentration p + -type layer 75 is provided by the bottom of the p-type well layer 71. これにより、p型ベース層45の横方向抵抗が低減されて、寄生サイリスタ効果が抑制される。 Thus, lateral resistance of the p-type base layer 45 is reduced, the parasitic thyristor effect is suppressed. 図44(b) では、n型ベース層1のp型ベース層45との接合部近傍に低キャリアライフタイム層76が設けられている。 In FIG. 44 (b), the low carrier lifetime layer 76 is provided in the vicinity junction between p-type base layer 45 of n-type base layer 1. これにより、n型ベース層1内の過剰ホールの寿命が短くなり、 Thus, the lifetime of excess holes in the n-type base layer 1 is shortened,
寄生サイリスタ効果が抑制されてターンオフ能力が向上する。 Parasitic thyristor effect is improved turn-off performance is suppressed.

【0136】図45(a) では、アノード側に、n型ベース層1の一部を表面に露出させてアノード電極11に短絡するエミッタ短絡部77が設けられている。 [0136] In FIG. 45 (a), the anode side, the emitter short-circuit section 77 for short-circuiting the anode electrode 11 a portion of the n-type base layer 1 is exposed on the surface are provided. これにより、ターンオフ時、アノード側からのホール注入が抑制されるから、やはりターンオフ能力が改善される。 Thus, upon turn-off, since hole injection from the anode side is suppressed, it is also improved turn-off performance.

【0137】図45(b) では更に、p型エミッタ層3が選択的に拡散形成されてこの中にn型ソース層78が形成され、p型エミッタ層3のn型ベース層1とn型ソース層78に挟まれた領域にはゲート絶縁膜79を介してゲート電極80が形成されている。 [0137] Further in FIG. 45 (b), the p-type emitter layer 3 is n-type source layer 78 is formed is selectively formed by diffusion in this, n-type p-type emitter layer 3 base layer 1 and the n-type the region sandwiched between the source layer 78 a gate electrode 80 is formed via a gate insulating film 79. この実施例では、ターンオフ時、ゲート電極80にアノードに対して正の電圧を印加することによって、アノード側のエミッタ短絡構造が形成され、高速にターンオフができる。 In this embodiment, upon turn-off, by applying a positive voltage relative to the anode to the gate electrode 80, the emitter short-circuit structure of the anode side is formed, it is turned off at high speed. オン状態ではゲート電極80を零バイアスまたは負バイアスとすることにより、エミッタ短絡構造が形成されないから、 By the gate electrode 80 and the zero bias or a negative bias in the on state, because the emitter shorted structure is not formed,
サイリスタのオン特性を損なうことがない。 There is no prejudice to the on-state characteristics of the thyristor.

【0138】図46(a) は、図45(a) と図44(a) の構造を組み合わせた実施例である。 [0138] Figure 46 (a) is an embodiment combining FIG. 45 and (a) the structure of FIG. 44 (a). 図46(b) は、図4 Figure 46 (b) is 4
5(a) と図44(b) の構造を組み合わせた実施例である。 5 (a) and an embodiment in which a combination of the structure of FIG. 44 (b). 図47(a) は、図45(b) と図44(b) の構造を組み合わせた実施例である。 Figure 47 (a) is an embodiment combining FIG. 45 and (b) the structure of FIG. 44 (b). 図47(b) は、図45(a) と図44(a) および(b) の構造を組み合わせた実施例である。 Figure 47 (b) is an embodiment combining the structure of FIG. 45 (a) and FIG. 44 (a) and (b).

【0139】図48は、図47(a) の実施例の素子構造において、カソード側のゲート電極74(G1 )とアノード側のゲート電極80(G2)の駆動信号波形例を示している。 [0139] Figure 48, in the device structure of the embodiment of FIG. 47 (a), shows a drive signal waveform example of the cathode side of the gate electrode 74 (G1) and the anode-side gate electrode 80 of the (G2). オン状態では、カソード側のゲート電極74 In the on state, the cathode-side gate electrode 74
に正電圧VG1を与えて、n型エミッタ層をチャネルを介し、n型ソース層72を介してカソード電極12に接続した状態とし、アノード側のゲート電極80は零バイアスとしてp型エミッタ層3からの十分なホール注入を維持する。 To give a positive voltage VG1, through the channel n-type emitter layer, and a state of being connected to the cathode electrode 12 through the n-type source layer 72, gate electrode 80 of the anode side from the p-type emitter layer 3 as a zero bias to maintain a sufficient hole injection.

【0140】ターンオフ時は、まずアノード側のゲート電極80に正電圧VG2を印加してエミッタ短絡状態としてp型エミッタ層3からのホール注入を抑制しておく。 [0140] During turn-off, keep suppress injection of holes from the p-type emitter layer 3 as an emitter short-circuit state by first applying a positive voltage VG2 to the gate electrode 80 of the anode side.
その後、カソード側のゲート電極74のバイアス電圧V Thereafter, the bias voltage V of the gate electrode 74 of the cathode side
G1を零に落とすことにより、n型エミッタ層7をカソード電極12から切り離し、n型ベース層1のホールをカソード電極12に排出させる。 By dropping the G1 to zero, disconnect the n-type emitter layer 7 from the cathode electrode 12, to discharge the holes in n-type base layer 1 to the cathode electrode 12.

【0141】以上のようなタイミングで二つのゲート駆動を行うことによって、高いターンオフ能力が得られる。 [0141] By performing the two gate driver at a timing as described above, a high turn-off capability.

【0142】図49は、別の実施例の絶縁ゲート型サイリスタである。 [0142] Figure 49 is an insulated gate thyristor of another embodiment. この実施例では、p型ベース層45とp In this embodiment, p-type base layer 45 and the p
型ウェル層71の対向する辺の間に、n型ベース層1が露出した状態としている。 Between opposing edges of the type well layer 71, and a state where the n-type base layer 1 is exposed. 更に、p型ベース層45とp Further, p-type base layer 45 and the p
型ウェル層71の相対向する辺にそれぞれ、浅い低濃度のp型ウェル層81,82が形成されている。 Respectively opposing sides of the mold well layer 71, a low concentration of p-type well layers 81 and 82 are formed shallow. n型エミッタ層7のp型ウェル81側端部には高濃度のn +型層83が形成されている。 The p-type well 81 side end portion of the n-type emitter layer 7 high-concentration n + -type layer 83 is formed. そして、n型エミッタ層7とn Then, n-type emitter layer 7 and the n
型ソース層72により挟まれた領域のp型ウェル層8 p-type region sandwiched by -type source layer 72 well layers 8
1,82およびこれらp型ウェル層81,82に挟まれた領域に露出しているn型ベース層1を覆うようにゲート絶縁膜73を介してゲート電極74が形成されている。 1,82 and the gate electrode 74 via the gate insulating film 73 so as to cover the n-type base layer 1 exposed to the region sandwiched between the p-type well layers 81 and 82 are formed. n型ソース層72はこの実施例では、図43の実施例と異なり、ストライプ状のp型ウェル71内では分割されずストライプ状をなして形成されている。 The n-type source layer 72 in this embodiment, unlike the embodiment of FIG. 43, are formed to form a stripe not divided in the stripe-shaped p-type well 71.

【0143】この実施例の素子でも、オン状態ではゲート電極74にカソードに対して正の電圧が印加される。 [0143] Also the device of this embodiment, in the on state a positive voltage is applied to the cathode to the gate electrode 74.
このとき、p型ウェル層81,82の表面のn型反転チャネルとn型ベース層1を介して、n型エミッタ層7とn型ソース層72が短絡された状態となる。 At this time, through the n-type inversion channel and the n-type base layer 1 on the surface of the p-type well layer 81 and 82, n-type emitter layer 7 and the n-type source layer 72 is a state of being short-circuited. ターンオフ時はゲート電極74に零または負電圧が印加される。 Turn-off is zero or negative voltage is applied to the gate electrode 74. これにより、n型エミッタ層7はn型ソース層72から切り離される。 Thus, n-type emitter layer 7 is separated from the n-type source layer 72.

【0144】この実施例の素子では、ターンオン時にn [0144] In devices of this example, n at turn
型チャネルが形成されるp型ウェル層81,82がp型ベース層45およびp型ウェル層71とは別に形成されて、所望のしきい値に設定される。 p-type well layer 81 and 82 type channel is formed is formed separately from the p-type base layer 45 and the p-type well layer 71 is set to a desired threshold. 従ってp型ウェル層71のn型ソース層72下の部分を十分高濃度として横方向抵抗を小さくし、寄生サイリスタ効果を抑制して、 Therefore to reduce the lateral resistance of the n-type source layer 72 the lower part of the p-type well layer 71 as sufficiently high concentration, to suppress the parasitic thyristor effect,
ターンオフ時のホール排出を高速に行うことができる。 Hall emissions during the turn-off can be performed at a high speed.

【0145】図50は、図49の実施例において、n型ソース層72を図43の実施例と同様に複数個に分割して配置した実施例の部分図である。 [0145] Figure 50, in the embodiment of FIG. 49 is a partial view of the embodiment arranged by dividing the n-type source layer 72 into a plurality as in the embodiment of FIG 43. この実施例によれば、より高いターンオフ能力が得られる。 According to this embodiment, a higher turn-off capability.

【0146】図51〜図59は、図49或いは図50の実施例の素子構造に対して、さらにターンオフ能力の改善手段を講じた実施例である。 [0146] FIGS. 51 to FIG. 59, the element structure of the example of FIG. 49 or FIG. 50, a further embodiment in which take improved means of turn-off performance. 図51の実施例では、図44(a) と同様に、p型ウェル71の底部に高濃度のp In the embodiment of FIG. 51, similarly to FIG. 44 (a), a high concentration at the bottom of the p-type well 71 p
+型層75が設けられている。 + -type layer 75 is provided. 図52の実施例では、図44(b) と同様にn型ベース層1のp型ベース層45との接合部近傍に低キャリアライフタイム層76が形成されている。 In the embodiment of FIG. 52, the low carrier lifetime layer 76 is formed near the junction between the p-type base layer 45 similarly to FIG. 44 (b) n-type base layer 1. 図53の実施例では、アノード側に図45 In the embodiment of FIG. 53, FIG anode side 45
(a)と同様のエミッタ短絡部77が設けられている。 Similar emitter short-circuit portion 77 is provided with (a). 図54の実施例では、図45(b) 同様にアノード側にMO In the embodiment of FIG. 54, FIG. 45 (b) Similarly MO on the anode side
Sトランジスタによるエミッタ短絡構造が設けられている。 Emitter short-circuit structure is provided by the S transistor. 図55の実施例は、図52と図53の実施例の構造を組み合わせたもの、図56の実施例は、図51と図5 Embodiment of Figure 55, a combination of structures of the embodiment of FIG. 52 and FIG. 53, the embodiment of FIG. 56, FIG. 51 and FIG. 5
4の実施例の構造を組み合わせたもの、図57の実施例は、図51と図53の実施例の構造を組み合わせたもの、図58の実施例は、図51,図52および図54の実施例の構造を組み合わせたものである。 A combination of structure 4 embodiment, the embodiment of FIG. 57, a combination of structures of the embodiment of FIG. 51 and FIG. 53, the embodiment of FIG. 58, the implementation of FIG. 51, FIGS. 52 and 54 examples are a combination of structures. 図59は、図54の構造に対して、p型ベース層45とn型ベース層1の接合部に低キャリアライフタイム層76を設けたものである。 Figure 59 is obtained by providing to the structure of FIG. 54, the p-type base layer 45 and the n-type base layer low carrier lifetime layer 76 at the junction of the 1.

【0147】これらの実施例の絶縁ゲート型サイリスタにおいても、優れたターンオフ能力が得られる。 [0147] Also in the insulated gate thyristor of these embodiments, the resulting excellent turn-off performance.

【0148】図60は、別の実施例の絶縁ゲート型サイリスタである。 [0148] Figure 60 is an insulated gate thyristor of another embodiment. この実施例では、p型ベース層45とこれに隣接するp型ウェル層71の間に、これらより浅く低濃度のp型チャネル層84が形成されている。 In this embodiment, between the p-type well layer 71 adjacent thereto and the p-type base layer 45, p-type channel layer 84 of shallower than these low concentration is formed. p型ベース層45内のn型エミッタ層7のチャネル領域側端部には高濃度のn +型層83が形成されている。 The channel region side end portion of the n-type emitter layer 7 of p-type base layer 45 high-concentration n + -type layer 83 is formed. p型ウェル層71内のn型ソース層72は、チャネル側端部が一部p型チャネル層84の領域に入り込んだ状態で、複数個に分割されることなくストライプ状をなして形成されている。 n-type source layer 72 of the p-type well layer 71, the channel-side end in a state that has entered the area of ​​the part p-type channel layer 84, is formed without a stripe without being divided into a plurality there.

【0149】この実施例においても、p型チャネル層8 [0149] Also in this embodiment, p-type channel layer 8
4をp型ベース層45およびp型ウェル層71とは別に形成することで、n型エミッタ層7の短絡用MOSトランジスタのしきい値を最適設計することができる。 4 by separately forming the p-type base layer 45 and the p-type well layer 71, it is possible to optimally design the threshold of the short-circuit MOS transistor of n-type emitter layer 7. そしてp型ベース層45およびp型ウェル層71を十分高濃度とすることよって、高いターンオフ能力を得ることができる。 Then the p-type base layer 45 and the p-type well layer 71 I'll be sufficiently high concentration, it is possible to obtain a high turn-off performance.

【0150】図61は、図60の構造を変形した実施例の部分構造図であり、n型ソース層72が複数個に分割されて配列形成されている。 [0150] Figure 61 is a partial structural view of an embodiment obtained by modifying the structure of FIG. 60, n-type source layer 72 is formed and arranged is divided into a plurality. 図62は同様に図60の構造を変形した実施例の部分構造図であり、p型チャネル層84の一部をn型ベース層1を露出させている。 Figure 62 is a partial structural view of an embodiment obtained by modifying the structure of similarly FIG. 60, and a portion of the p-type channel layer 84 to expose the n-type base layer 1. これらの実施例によっても、図60の実施例と同様の効果が得られる。 These examples also, the same effect as the embodiment of FIG. 60 is obtained.

【0151】図63は、図60の構造を基本として図4 [0151] Figure 63, Figure 4 the structure of Figure 60 as a basic
4(a) と同様に高濃度p +型層75を設けた実施例、図64は図60の構造を基本として図44(b) と同様に低キャリアライフタイム層76を設けた実施例、図65は図60の構造を基本として図45(a) と同様にアノード側のエミッタ短絡部77を設けた実施例、図66は図6 4 (a) Example in which a high-concentration p + -type layer 75 in the same manner, FIG. 64 embodiment in which a FIG. 44 (b) similarly to the low carrier lifetime layer 76 the structure of Figure 60 as a base, Figure 65 embodiment in which a emitter short-circuit portion 77 of FIG. 45 (a) Similarly to the anode side to the structure of FIG. 60 as the base, FIG. 66 6
0の構造を基本としてアノード側にも絶縁ゲートを設けた実施例である。 The anode side of the structure of 0 as the base is also an embodiment in which an insulating gate. 更に図67は、図60の構造を基本としてこれに図44(a) および図45(a) の構造を組み合わせた実施例、図68は図60の構造を基本としてこれに図44(b) および図45(b) の構造を組み合わせた実施例である。 Furthermore FIG. 67, FIG thereto the structure of Figure 60 embodiment combining the structure of this Figure 44 (a) and 45 as a basic (a), as the basic structure of FIG. 68 FIG. 60 44 (b) and an embodiment in which a combination of the structure of FIG. 45 (b).

【0152】これらの実施例によって、更にターンオフ能力の向上を図った絶縁ゲート型サイリスタが得られる。 [0152] These examples, insulated gate thyristor is obtained further to improve the turn-off performance.

【0153】図69は、更に別の実施例の絶縁ゲート型サイリスタである。 [0153] Figure 69 is an insulated gate thyristor of yet another embodiment. ここまでの実施例では、n型エミッタ層4のn型ソース層72とは反対側のp型ベース層4 In the embodiment so far, the opposite side of the p-type base layer 4 and n-type source layer 72 of the n-type emitter layer 4
5の端部にターンオン用絶縁ゲート(図では省略している)が設けられるものとした。 5 ends the turn-on insulated gate (in the figure is omitted) was assumed that is provided. この実施例においては、 In this embodiment,
n型ソース層72を挟んでn型エミッタ層と反対側にターンオン用およびホールバイパス用のMOSトランジスタが構成されている。 Across the n-type source layer 72 MOS transistor for turning on and for holes bypass on the opposite side of the n-type emitter layer is formed.

【0154】すなわちp型ベース層45の端部に浅いp [0154] That shallow end of the p-type base layer 45 p
型ウェル層91が形成され、このp型ウェル層91内にp型ベース層45内のn型ソース層72と連続するn型ウェル層92が形成されている。 -type well layer 91 is formed, n-type well layer 92 which is continuous with n-type source layer 72 of p-type base layer 45 is formed on the p-type well layer 91. このn型ウェル層92 The n-type well layer 92
の表面にはp型ソース層93が形成されている。 p-type source layer 93 is formed on the surface of the. カソード電極12はn型ソース層72と同時にp型ソース層9 The cathode electrode 12 is n-type source layer 72 simultaneously with the p-type source layer 9
3にコンタクトして形成されている。 It is formed in contact with the 3. またp型ソース層93とn型ベース層1の間のp型ウェル層91およびn The p-type well layer 91 and the n between the p-type source layer 93 and the n-type base layer 1
型ウェル層92の表面を覆うようにゲート絶縁膜94を介してゲート電極95が形成されている。 Gate electrode 95 is formed via a gate insulating film 94 so as to cover the surface of the mold well layer 92.

【0155】なおゲート絶縁膜94およびゲート電極9 [0155] Note that the gate insulating film 94 and the gate electrode 9
5は、n型ソース層72とn型エミッタ層7間をオン, 5, on between n-type source layer 72 and the n-type emitter layer 7,
オフするためのゲート絶縁膜73およびゲート電極74 The gate insulating film 73 and the gate electrode 74 to turn off
と一体的に形成されていても良い。 It may be integrally formed with.

【0156】この実施例の素子は、ターンオン時、ゲート電極74および95にカソードに対して正電圧を印加する。 [0156] device according to this embodiment, when turned on to apply a positive voltage relative to the cathode to the gate electrode 74 and 95. これにより、ゲート電極95下のp型ウェル層9 Thus, under the gate electrode 95 p-type well layer 9
1の表面反転層を介してn型ウェル層92からn型ベース層1に電子が注入される。 Electrons are injected from the n-type well layer 92 through the first surface inversion layer in the n-type base layer 1. 同時にゲート電極74下のp型ベース層45表面の反転層を介してn型ソース層7 n-type source layer 7 through the inversion layer of the p-type base layer 45 surface under the gate electrode 74 at the same time
2とn型エミッタ層7が短絡され、n型エミッタ層7がカソード電極12に接続される。 2 and n-type emitter layer 7 are short-circuited, the n-type emitter layer 7 is connected to the cathode electrode 12.

【0157】ターンオフ時は、ゲート電極74および9 [0157] At the time of turn-off, the gate electrode 74 and 9
5に負電圧を印加する。 Applying a negative voltage to 5. これにより、n型エミッタ層7 Thus, n-type emitter layer 7
とn型ソース層72間が切り離される。 During the n-type source layer 72 is separated from the. また、p型ソース層93とp型ウェル層91間がn型ウェル層92の表面反転層を介して短絡される。 Further, while p-type source layer 93 and the p-type well layer 91 are short-circuited through the surface inversion layer of the n-type well layer 92. このpチャネルMOSトランジスタの動作により、p型ベース層45はp型ウェル層91を介し、p型ソース層93を介してカソード電極12に接続され、ホール排出がなされる。 By the operation of the p-channel MOS transistor, p-type base layer 45 through the p-type well layer 91 is connected to the cathode electrode 12 through the p-type source layer 93, hole-ejection is performed.

【0158】この実施例では、オン状態ではホール排出のバイパスがなく、従って優れたオン特性を維持することができる。 [0158] In this embodiment, there is no bypass of the hole-ejection is turned on, thus it is possible to maintain excellent on-state characteristics. またn型ソース層72の下は厚いp型ベース層45となっているので、寄生サイリスタ効果の影響は少ない。 Since under the n-type source layer 72 has a thick p-type base layer 45, the influence of the parasitic thyristor effect is small.

【0159】図70は、図69の構造を変形した実施例である。 [0159] Figure 70 is an embodiment obtained by modifying the structure of FIG. 69. この実施例では、p型ベース層45につながるp型ウェル層91が幅広く形成され、n型ソース層7 In this embodiment, p-type well layer 91 connected to the p-type base layer 45 is widely formed, n-type source layer 7
2,n型ウェル層92およびp型ソース層93はすべてこのp型ウェル層91の領域内にが形成されている。 2, n-type well layer 92 and the p-type source layer 93 are all within the area of ​​the p-type well layer 91 is formed. 幅広く形成されるp型ウェル層75の横方向抵抗を小さくするために、その底部に高濃度p +型層75が形成されている。 To reduce the lateral resistance of the p-type well layer 75 is widely formed, the high-concentration p + -type layer 75 is formed on the bottom thereof. それ以外は、図60の実施例と同様である。 Otherwise, the same as the embodiment of FIG. 60.

【0160】この実施例の素子動作は図69のそれと同じである。 [0160] device operation of this embodiment is the same as that of FIG. 69. n型ソース層72の下が浅いp型ウェル層9 p under the n-type source layer 72 is shallow type well layer 9
1になっているが、その底部にp +型層75が設けられているため、寄生サイリスタ効果は抑制される。 Although set to 1, since the p + -type layer 75 is provided on its bottom, a parasitic thyristor effect is suppressed.

【0161】図71は、図70の構造を僅かに変形した実施例である。 [0161] Figure 71 shows an embodiment in which slightly deform the structure of Figure 70. この実施例では、n型ソース層72の一部にp型ウェル層91を露出させて、カソード電極12 In this example, to expose the p-type well layer 91 on a part of the n-type source layer 72, the cathode electrode 12
を直接p型ウェル層91にコンタクトさせたカソード短絡構造としている。 And a shorted cathode structure with contacts directly to p-type well layer 91.

【0162】この実施例によれば、ターンオフ時のカソード電極へのホール排出がより効果的に行われ、高速のターンオフ動作が可能になる。 [0162] According to this embodiment, hole discharge to the cathode electrode at the time of turn-off is performed more effectively, allowing fast turn-off operation.

【0163】図72は、図70の実施例の構造に対して、アノード側にエミッタ短絡部77を形成した実施例、更に図73は、図70の実施例に対してアノード側に選択的にエミッタ短絡構造を得るためのMOSトランジスタを形成した実施例である。 [0163] Figure 72, to the structure of the embodiment of FIG. 70, the embodiment forming the emitter short-circuit portion 77 on the anode side, further 73 selectively to the anode side with respect to the embodiment of FIG. 70 it is an example of forming a MOS transistor for obtaining emitter shorted structure. これらの実施例によっても、高速のターンオフ動作が可能になる。 These examples also allows high-speed turn-off operation.

【0164】図74は、図69の実施例の構造を3次元的に展開した実施例である。 [0164] Figure 74 shows an embodiment in which to expand the structure of the example of FIG. 69 three-dimensionally. 図75は同様に図70の実施例の構造を3次元的に展開した実施例である。 Figure 75 is an embodiment developed similarly the structure of the example of FIG. 70 three-dimensionally. 図76 Figure 76
は同様に図71の実施例の構造を3次元的に展開した実施例である。 Is an embodiment obtained by expanding the structure of the embodiment of FIG. 71 three-dimensionally in the same manner. 図77は同様に図70の実施例の構造を3 Figure 77 similarly has 3 the structure of the embodiment of FIG. 70
次元的に展開した実施例である。 An embodiment in which the dimensionally expanded. 図78は同様に図73 Figure 78 is similar Figure 73
の実施例の構造を3次元的に展開した実施例である。 Embodiments are examples structure is three-dimensionally expand in. 図79は図78の構造を基本として、p型エミッタ層3を取り囲むように絶縁ゲートトランジスタ構造を設けた実施例である。 Figure 79 is a basic structure of FIG. 78, an embodiment in which an insulating gate transistor structure so as to surround the p-type emitter layer 3.

【0165】次にカソード側の構造を従来の図139と同じとして、アノード側にカソード側と同様のMOSトランジスタを導入した実施例を、図80〜図87に示す。 [0165] Next the structure of the cathode side as same as the conventional FIG. 139, the embodiment of introducing the same MOS transistor and the cathode side to the anode side, shown in Figure 80 to Figure 87.

【0166】図80の実施例では、アノード側にはp型エミッタ層3が選択的に形成され、これから所定距離離れてn +型層100が形成されている。 [0166] In the embodiment of FIG. 80, the anode-side p-type emitter layer 3 is selectively formed, it is now n + -type layer 100 by a predetermined distance is formed. +型層100 n + -type layer 100
のp型エミッタ層3側の端部にはp型ソース層101が形成されている。 The end portion of the p-type emitter layer 3 side p-type source layer 101 is formed. p型ソース層101とp型エミッタ層3の間のn型バッファ層2表面にはゲート絶縁膜102 Gate the n-type buffer layer 2 surface between the p-type source layer 101 and the p-type emitter layer 3 insulating film 102
を介してゲート電極103が形成されている。 Gate electrode 103 is formed via a. すなわちpチャネルMOSトランジスタが構成されている。 That p-channel MOS transistor is formed. アノード電極11は、n +型層100とp型ソース層101 The anode electrode 11, n + -type layer 100 and the p-type source layer 101
に同時にコンタクトして形成され、p型エミッタ層3には直接コンタクトしていない。 Is formed in contact at the same time, the p-type emitter layer 3 does not contact directly.

【0167】この実施例の素子では、ターンオン時、カソード側のゲート電極74にカソードに対して正の電圧が印加され、アノード側のゲート電極103にアノードに対して負の電圧が印加される。 [0167] In devices of this embodiment, when turned on, a positive voltage relative to the cathode to the gate electrode 74 on the cathode side is applied, a negative voltage is applied to the anode to the gate electrode 103 of the anode side. これにより、それぞれゲート電極下に形成されるチャネルを介して、n型エミッタ層7はn型ソース層72に、またp型エミッタ層3 Thus, each through a channel formed under the gate electrode, the n-type emitter layer 7 in the n-type source layer 72, and p-type emitter layer 3
はp型ソース層101に短絡される。 Is short-circuited to the p-type source layer 101. 図示しないターンオン用ゲートによりp型ベース層にベース電流が供給されると、素子はターンオンする。 When the base current is supplied to the p-type base layer by turn-on gate, not shown, device is turned on.

【0168】ターンオフ時は、カソード側のゲート電極74にカソードに対して零または負の電圧が印加され、 [0168] During turn-off, zero or negative voltage relative to the cathode to the gate electrode 74 on the cathode side is applied,
アノード側のゲート電極103にアノードに対して零または正の電圧が印加される。 Zero or positive voltage is applied to the anode to the gate electrode 103 of the anode side. これにより、n型エミッタ層7はn型ソース層72から切離され、n型エミッタ層7からの電子注入は止まる。 Thus, n-type emitter layer 7 is disconnected from the n-type source layer 72, electron injection from the n-type emitter layer 7 is stopped. また、p型エミッタ層3はp型ソース層101から切離され、p型エミッタ層3からのホール注入は止まる。 Further, p-type emitter layer 3 is disconnected from the p-type source layer 101, hole injection from the p-type emitter layer 3 stops.

【0169】以上のようにしてこの実施例によれば、カソード側,アノード側共にMOSゲートでキャリア注入を制御することによって、高速のターンオフができる。 [0169] According to this embodiment as described above, the cathode side, by controlling the carrier injection on the anode side both MOS gate can fast turn-off.
なおこの実施例の素子はターンオフに際して、先に図4 Note In this device embodiment off, FIG. 4 above
8で説明したようにアノード側のMOSトランジスタをオフにし、その後カソード側のMOSトランジスタをオフにする、というゲート制御を行うこともできる。 Off the anode side of the MOS transistor as described in 8, then turn off the cathode side of the MOS transistors, it is also possible to perform gated called. これにより、より高いターンオフ能力が得られる。 Thus, a higher turn-off capability.

【0170】図81は、アノード側のMOSトランジスタをnチャネルとした実施例である。 [0170] Figure 81 shows an embodiment in which the anode side of the MOS transistor is n-channel. p型エミッタ層3 p-type emitter layer 3
に連続するp型ウェル層104が形成され、p型エミッタ層とp型ウェル層104に跨がるようにn型ソース層106が形成され、これから所定距離離れてp型ウェル層104にn型ドレイン層105が形成されている。 p-type well layer 104 consecutive is formed, n-type source layer 106 so as to extend over the p-type emitter layer and the p-type well layer 104 is formed, n-type to the p-type well layer 104 is now separated by a predetermined distance drain layer 105 is formed. これらn型ソース層106とn型ドレイン層105の間のp型ウェル層104上にゲート絶縁膜102を介してゲート電極103が形成されて、nチャネルMOSトランジスタが構成されている。 The gate electrode 103 through the gate insulating film 102 on the p-type well layer 104 between these n-type source layer 106 and the n-type drain layer 105 is formed, n-channel MOS transistor is formed. n型ソース層106とp型エミッタ層3の間は不純物を高濃度にドープした多結晶シリコン膜或いは金属膜による短絡電極107で短絡されている。 During the n-type source layer 106 and the p-type emitter layer 3 are short-circuited by the short-circuit electrode 107 by a polycrystalline silicon film or a metal film doped with impurity at a high concentration.

【0171】この実施例では、ターンオン時、カソード側のゲート電極74にカソードに対して正の電圧が印加され、アノード側のゲート電極103にはアノードに対して正の電圧が印加される。 [0171] In this example, at turn, a positive voltage relative to the cathode is applied to the gate electrode 74 on the cathode side, a positive voltage is applied to the anode to the gate electrode 103 of the anode side. これにより、カソード側ではn型エミッタ層7はn型ソース層72と接続されて、 Thus, n-type emitter layer 7 on the cathode side is connected to the n-type source layer 72,
電子注入が行われる。 Electron injection is carried out. アノード側ではn型ドレイン層1 n-type drain layer 1 is on the anode side
05とn型ソース層106がつながり、短絡電極107 Connection 05 and n-type source layer 106, short-circuit electrode 107
によってp型エミッタ層3はアノード電極11と短絡されて、p型エミッタ層3からのホール注入がなされる。 The p-type emitter layer 3 is short-circuited with the anode electrode 11 by the hole injection from the p-type emitter layer 3 is made.

【0172】ターンオフ時は、カソード側のゲート電極74にカソードに対して零または負の電圧が印加され、 [0172] During turn-off, zero or negative voltage relative to the cathode to the gate electrode 74 on the cathode side is applied,
アノード側のゲート電極103にアノードに対して零または負の電圧が印加される。 Zero or negative voltage is applied to the anode to the gate electrode 103 of the anode side. これにより、n型エミッタ層7はn型ソース層72から切離され、n型エミッタ層7からの電子注入は止まる。 Thus, n-type emitter layer 7 is disconnected from the n-type source layer 72, electron injection from the n-type emitter layer 7 is stopped. また、p型エミッタ層3はn型ドレイン層105およびアノード電極11から切離され、p型エミッタ層3からのホール注入は止まる。 Further, p-type emitter layer 3 is disconnected from the n-type drain layer 105 and the anode electrode 11, the hole injection from the p-type emitter layer 3 stops.

【0173】この実施例によっても、高いターンオフ能力が得られる。 [0173] In this embodiment also, high turn-off performance can be obtained. 図80の実施例では、ターンオフ時、アノード側ではp型エミッタ層3からのホール注入が止まった後にもp型ソース層101からのホール注入が暫く続くが、この実施例ではゲート制御によってホール注入が完全に止まる。 In the embodiment of FIG. 80, during turn-off, but the hole injection from the p-type source layer 101 even after the stopped hole injection from the p-type emitter layer 3 at the anode side continues while, hole injection to the gate control in this embodiment It comes to a complete stop. したがって優れたターンオフ能力が得られる。 Thus excellent turn-off capability.

【0174】図82は、図80の実施例に対して、図4 [0174] Figure 82 for the embodiment of FIG. 80, FIG. 4
4(a) と同様にp型ウェル層71の底部に高濃度p +型層75を設けた実施例である。 4 (a) and an embodiment in which a high-concentration p + -type layer 75 at the bottom of the p-type well layer 71 similarly. 図83は、図80の実施例に対して、アノード側のn型ウェル層100の底部に高濃度n +型層108を設けた実施例である。 Figure 83 is with respect to the embodiment of FIG. 80, an embodiment in which the high-concentration n + -type layer 108 is provided on the bottom of the anode side of the n-type well layer 100. 図84 Figure 84
は、図82と図83を組み合わせた実施例である。 Is an example of a combination of Figure 82 and Figure 83.

【0175】図85は、図80の実施例に対して、図4 [0175] Figure 85, relative to the embodiment of FIG. 80, FIG. 4
4(b) と同様にn型ベース層1のp型ベース層45との接合部近傍に低キャリアライフタイム層76を設けた実施例である。 4 (b) and an embodiment in which a low carrier lifetime layer 76 near the junction between the p-type base layer 45 of n-type base layer 1 as well. 図86は、図80の実施例に対して、n型ベース層1のn型バッファ層2寄りのn +型層100下に低キャリアライフタイム層109を設けた実施例である。 Figure 86, with respect to the embodiment of FIG. 80, an example in which a low carrier lifetime layer 109 to the n + -type layer 100 under the n-type base layer 1 of n-type buffer layer 2 closer. 図87は、図80の実施例に対して、サイリスタの主電流経路のn型ベース層1中央部に低キャリアライフタイム層109を設けた実施例である。 Figure 87 is with respect to the embodiment of FIG. 80, an example in which a low carrier lifetime layer 109 to the n-type base layer 1 a central portion of the main current path of the thyristor.

【0176】これら図82〜図87の実施例によって、 [0176] Examples of these Figure 82 to Figure 87,
さらに高いターンオフ能力が得られる。 Even higher turn-off capability can be obtained.

【0177】次に、再度埋込みゲート構造の絶縁ゲート型サイリスタの実施例を、幾つか説明する。 [0177] Next, an embodiment of an insulated gate thyristor again buried gate structure, be some explanation.

【0178】図88はその様な実施例の絶縁ゲート型サイリスタである。 [0178] Figure 88 is an insulated gate thyristor of such examples. これは、先に説明した図37の構造と基本的に同じであり、埋込み絶縁ゲート電極5の間のn This is a structural basically the same as that of FIG. 37 described earlier, n between the buried insulated gate electrode 5
型エミッタ層7上にp型ウェル層61およびn +型ソース層62が形成されている。 P-type well layer 61 and the n + -type source layer 62 is formed on the type emitter layer 7. またn型ベース層1のp型エミッタ層3側にはn型バッファ層2が設けられている。 Is n-type buffer layer 2 is provided also in the p-type emitter layer 3 side of the n-type base layer 1. 上面全面に形成されるカソード電極は省略されている。 Cathode electrodes formed on the entire upper surface is omitted.

【0179】この実施例の素子は、ターンオン時、ゲート電極5にカソードに対して正の電圧が印加される。 [0179] element of this example, at turn, a positive voltage is applied to the cathode to the gate electrode 5. これにより、p型ウェル層61およびp型ベース層45の溝4側壁に形成されるn型チャネルを介してn +型ソース層62はn型エミッタ層7と短絡され、n型エミッタ層7はn型ベース層1と短絡される。 Thus, n + -type source layer 62 groove 4 through the n-type channel formed on the sidewalls of the p-type well layer 61 and the p-type base layer 45 is short-circuited with the n-type emitter layer 7, n-type emitter layer 7 It is short-circuited with the n-type base layer 1. これにより、n型ベース層1に電子注入が成される。 Thus, electron injection into the n-type base layer 1 is made. ターンオフ時は、ゲート電極5にカソードに対して零または負の電圧が印加される。 Turn-off is zero or negative voltage relative to the cathode is applied to the gate electrode 5. これにより、n型エミッタ層7はn +型ソース層62およびn型ベース層1から切り離され、電子注入が止まる。 Thus, n-type emitter layer 7 is disconnected from the n + -type source layer 62 and the n-type base layer 1, an electron injection stops. またn型ベース層1中のホールは、ゲート電極端部に設けられたp +型層10を介してカソード電極に排出される。 The holes in the n-type base layer 1 is discharged to the cathode electrode via the p + -type layer 10 provided on the end of the gate electrode.

【0180】図89は、図88の構造を改良して、アノード側にエミッタ短絡部77を設けた実施例である。 [0180] Figure 89 is to improve the structure of FIG. 88, an embodiment providing a emitter short-circuit portion 77 on the anode side. 図90は、同様に図88の構造を改良して、ダブルゲート構造とした実施例である。 Figure 90 similarly to improve the structure of FIG. 88, an embodiment in which a double gate structure. すなわちアノード側のp型エミッタ層3は選択的に形成され、このp型エミッタ層3 That p-type emitter layer 3 of the anode side is selectively formed, the p-type emitter layer 3
内にn +型ソース層78が形成され、n +型ソース層7 N + -type source layer 78 is formed within, n + -type source layer 7
8とn型バッファ層2により挟まれた領域にゲート絶縁膜79を介してゲート電極80が形成されている。 Gate electrode 80 is formed via a gate insulating film 79 in a region sandwiched by 8 and the n-type buffer layer 2. 図9 Figure 9
1は、図88の構造に対して、図1と同様にストライプ状ゲート電極の端部に、p型層8,n型層9,p +型層10が縦方向に形成されてn型層9をチャネルとするホールバイパス用の縦型pチャネルMOSトランジスタを構成した実施例である。 1, to the structure of FIG. 88, the end portion of similarly stripe-shaped gate electrode and FIG. 1, p-type layer 8, n-type layer 9, p + -type layer 10 is formed in the longitudinal direction n-type layer 9 is an implementation example in which the vertical p-channel MOS transistor for hole bypass to the channel. 図92は、図91の構造に対して、図89と同様にアノード側にエミッタ短絡部77を設けた実施例である。 Figure 92, to the structure of FIG. 91, an embodiment providing a emitter short-circuit portion 77 on the anode side as in FIG 89. 図93は、図91の構造に対して、図90と同様にアノード側にMOSトランジスタを構成した実施例である。 Figure 93, to the structure of FIG. 91, an embodiment example in which the MOS transistors on the anode side as in FIG 90.

【0181】これらの図88〜図93の実施例によっても、高いターンオフ能力を持つ絶縁ゲート型サイリスタが得られる。 [0181] Examples of these figures 88 to Figure 93 also, the insulated gate thyristor with a high turn-off capability.

【0182】図94は、図91と同様の構造を埋込みゲートではなく平面的に実現した実施例である。 [0182] Figure 94 shows an embodiment of realizing in a plane rather than a buried gate the same structure as shown in FIG. 91. p型ベース層45の表面にn +型エミッタ層7が形成され、またp型ベース層45の端部にn +型エミッタ層7と隣接してn +型ソース層72が形成されている。 p-type n + -type emitter layer 7 on the surface of the base layer 45 is formed, also n + -type source layer 72 adjacent to the n + -type emitter layer 7 on the end portions of the p-type base layer 45 is formed. +型ソース層72下のp型ベース層45は十分に厚い。 n + -type source layer 72 p-type base layer 45 of the bottom is sufficiently thick. さらにp型ベース層45の外にp型ベース層45に隣接してp +型ドレイン層10が形成されている。 P + -type drain layer 10 adjacent to the p-type base layer 45 is further formed on the outside of the p-type base layer 45. n型エミッタ層7とn型ソース層72の間にp型ベース層45表面および、 p-type base layer 45 surface and between the n-type emitter layer 7 and the n-type source layer 72,
+型ソース層71とp +型ドレイン層10に挟まれた領域のp型ベース層45およびn型ベース層1の表面には、ゲート絶縁膜73を介してゲート電極74が形成されている。 The n + -type source layer 71 and p + -type drain layer 10 to the region sandwiched between p-type base layer 45 and the n-type base layer 1 on the surface of the gate electrode 74 via the gate insulating film 73 is formed . カソード電極12はn +型エミッタ層72にコンタクトすると同時に、p +型ドレイン層10にもコンタクトするようにパターン形成されている。 The cathode electrode 12 at the same time contacts the n + -type emitter layer 72, are patterned to contact to the p + -type drain layer 10.

【0183】この実施例の素子は、ターンオン時、ゲート電極74にカソードに対して正の電圧が印加される。 [0183] element of this example, at turn, a positive voltage is applied to the cathode to the gate electrode 74.
これにより、n +型ソース層72とn +型エミッタ層7 Thus, n + -type source layer 72 and the n + -type emitter layer 7
の間がn型チャネルにより短絡される。 Between are short-circuited by the n-type channel. また、p型ベース層45の端部にn型チャネルが形成されて、n +型ソース層72からn型ベース層1に電子が注入される。 Also, n-type channel is formed in an end portion of the p-type base layer 45, electrons are injected from the n + -type source layer 72 to the n-type base layer 1. ターンオフ時は、ゲート電極74にカソードに対して負の電圧が印加される。 Turn-off, a negative voltage is applied to the cathode to the gate electrode 74. これにより、n +型エミッタ層7はn +型ソース層72から切り離される。 Thus, n + -type emitter layer 7 is separated from the n + -type source layer 72. また、p型ベース層とp +型ドレイン層10の間がn型ベース層1の表面に形成される反転チャネルを介して接続されて、カソード電極12にホール排出がなされる。 Moreover, are connected via the inversion channel between the p-type base layer and the p + -type drain layer 10 is formed on the surface of the n-type base layer 1, a hole discharging the cathode electrode 12 is made.

【0184】この実施例によれば、pチャネルMOSトランジスタ部分は素子がオン状態ではオフしているから、ホールバイパスはなく、したがってオン特性が損なわれることはない。 [0184] According to this embodiment, since the p-channel MOS transistor portion element in the on state is turned off, holes bypass is not, therefore never on characteristics may be impaired. また、n +型ソース層72下のp型ベース層45は十分厚いから、寄生トランジスタ効果の影響は少なく、ターンオフ時はp型ベース層45の小さい横方向抵抗を介し、p型反転チャネルを介してホール排出がなされるので高いターンオフ能力が得られる。 Further, since the n + -type source layer 72 p-type base layer 45 of the bottom is sufficiently thick, less the effect of the parasitic transistor effect, during turn-off via a small lateral resistance of p-type base layer 45, through the p-type inversion channel high turn-off performance is obtained since hole-ejection is made Te.

【0185】図95、図94の構造におけるn +型ソース層72下の部分を浅いp型ウェル層91とした実施例である。 [0185] Figure 95 is an embodiment in which a shallow p-type well layer 91 to the n + -type source layer 72 portion below in the structure of FIG. 94. p型ウェル層91の底部には高濃度p +型層7 the bottom of the p-type well layer 91 high density p + -type layer 7
5が形成されている。 5 is formed.

【0186】この実施例においては、p型ウェル層91 [0186] In this embodiment, p-type well layer 91
をp型ベース層45とは別に形成することによって、M By separately forming the p-type base layer 45, M
OSトランジスタのしきい値を最適設定することができ、しかも、高濃度p +型層75を設けることによって寄生サイリスタ効果を抑制して高いターンオフ能力を確保することができる。 Can be optimally set the threshold for OS transistor, moreover, it is possible to secure a high turn-off performance by suppressing the parasitic thyristor effect by providing a high concentration p + -type layer 75.

【0187】図96は、図95の構造に対してアノード側にエミッタ短絡部77を形成した実施例である。 [0187] Figure 96 is an example of forming the emitter short-circuit portion 77 on the anode side to the structure of FIG. 95. 図9 Figure 9
7は同様に図95の構造に対して、アノード側にもエミッタ短絡構造を選択的に形成するためのMOSトランジスタを構成した実施例である。 7 similarly to the structure of FIG. 95, an embodiment example in which the MOS transistors for selectively forming emitter shorted structure to the anode side. 図98は更に、図95の構造に対して、カソード側にエミッタ短絡部96を設けた実施例である。 Figure 98 further to the structure of FIG. 95, an embodiment providing a emitter short-circuit part 96 on the cathode side.

【0188】これら図96〜図98の実施例によっても、高いターンオフ能力の絶縁ゲート型サイリスタが得られる。 [0188] Examples of these figures 96 to Figure 98 also, the insulated gate thyristor of high turn-off capability.

【0189】図99は、図88の構造を埋込みゲート構造ではなく、平面ゲート構造によって実現した実施例である。 [0189] Figure 99 is not a buried gate structure the structure of FIG. 88, an example of realizing the planar gate structure. n型ベース層1に選択的にp型ベース層45が形成され、このp型ベース層45内に選択的にn型エミッタ層7が形成され、更にこのn型エミッタ層7内に選択的にp型ウェル層61が形成され、このp型ウェル層6 n-type base layer selectively p-type base layer 45 to 1 is formed, the p-type base layer 45 in the selective n-type emitter layer 7 is formed, selectively further to the n-type emitter layer 7 p-type well layer 61 is formed, the p-type well layer 6
1内に選択的にn +型ソース層62が形成されている。 Selectively n + -type source layer 62 is formed in one.
+型ソース層62とp型ウェル層61に同時にコンタクトするようにカソード電極12が形成されている。 The cathode electrode 12 so as to contact simultaneously with the n + -type source layer 62 and the p-type well layer 61 is formed. n
+型ソース層62とn型ベース層1により挟まれた領域のp型ウェル層61,n型エミッタ層7およびp型ベース層45の表面に連続してゲート絶縁膜73を介してゲート電極74が形成されている。 + -type source layer 62 and the n-type base layer a gate electrode 74 through the p-type well layer 61, n-type emitter layer 7 and the p-type base layer gate insulating film 73 continuously on the surface of 45 of the region sandwiched by one There has been formed.

【0190】この実施例の素子は、ターンオン時、ゲート電極74にカソードに対して正の電圧が印加される。 [0190] element of this example, at turn, a positive voltage is applied to the cathode to the gate electrode 74.
これにより、n +型ソース層62とn型エミッタ層7の間がn型チャネルにより短絡され、またn型エミッタ層7とn型ベース層1の間がn型チャネルにより短絡される。 Thus, during the n + -type source layer 62 and the n-type emitter layer 7 is short-circuited by the n-type channel, also between the n-type emitter layer 7 and the n-type base layer 1 is short-circuited by the n-type channel. これにより、n +型ソース層62からn型ベース層1に電子が注入される。 Thereby, electrons are injected from the n + -type source layer 62 to the n-type base layer 1. ターンオフ時は、ゲート電極7 At the turn-off time, the gate electrode 7
4にカソードに対して負の電圧が印加される。 4 negative voltage is applied to the cathode. これにより、n型エミッタ層62はn +型ソース層62およびn Thus, n-type emitter layer 62 is n + -type source layer 62 and the n
型ベース層1から切り離され、電子注入が止まる。 Detached from the mold base layer 1, an electron injection stops. また、p型ベース層とp型ウェル層61の間がn型エミッタ層7の表面に形成されるp型チャネルを介して短絡されて、n型ベース層1のホールはp型ベース層45からp型チャネルを介し、p型ウェル層61を介してカソード電極12に排出される。 Moreover, are short-circuited via the p-type channel between the p-type base layer and the p-type well layer 61 is formed on the surface of the n-type emitter layer 7, the hole of the n-type base layer 1 from the p-type base layer 45 through the p-type channel, it is discharged to the cathode electrode 12 through the p-type well layer 61.

【0191】この実施例によっても、オン状態でのホールバイパスはなく、またターンオフ時はカソード・エミッタからの電子注入が抑制されると同時にホールバイパスがなされる。 [0191] The embodiment also, no holes bypass the on-state, also at turn-off has holes bypass simultaneously made the electron injection from the cathode emitter is suppressed. したがってオン特性を損なうことなく、 Therefore, without prejudice to the on-state characteristics,
高速のターンオフができる。 It is a high-speed turn-off.

【0192】図100は、図99の構造を改良した実施例である。 [0192] Figure 100 shows an embodiment having an improved structure of Figure 99. この実施例では、n型ベース層1にp型ベース層45およびn型エミッタ層7を拡散形成した後、その表面にn -型エピタキシャル層111を形成している。 In this embodiment, after the p-type base layer 45 and the n-type emitter layer 7 is formed by diffusion in the n-type base layer 1, n to the surface - which -type epitaxial layer 111. そしてこのエピタキシャル層111にp型ウェル層61、およびp型ベース層45と繋がるp型ウェル層1 The p-type well layer 1 connected to the p-type well layer 61 and the p-type base layer 45, the epitaxial layer 111
13を同時に形成し、またこれらp型ウェル層61と1 13 were formed simultaneously, also with these p-type well layer 61 1
13の間にn型ウェル層112ウェル層を形成している。 Forming a n-type well layer 112 well layer between 13.

【0193】図99の実施例では、n型ベース草1にp [0193] In the embodiment of FIG. 99, p to n-type base grass 1
型ベース層45,n型エミッタ層7,p型ウェル層61 Type base layer 45, n-type emitter layer 7, p-type well layer 61
およびn +型ソース層62と順次不純物拡散によって形成すると、不純物濃度が順次高くなるために、各部のM And be formed by sequentially impurity diffused n + -type source layer 62, because the impurity concentration sequentially becomes higher, each component of M
OSトランジスタのしきい値の最適化が難しい。 It is difficult to optimize the threshold of the OS transistor. この実施例で、n型エミッタ層7まで形成した後にエピタキシャル成長を行って、p型ウェル層61,113およびn In this embodiment, by performing the epitaxial growth after the formation of the n-type emitter layer 7, p-type well layer 61,113 and n
型ウェル層112を形成するため、各MOSトランジスタのしきい値の最適設計が容易である。 To form a type well layer 112, it is easy to optimum design of the threshold of the MOS transistor.

【0194】図101は、図99の構造を基本として、 [0194] Figure 101 has a basic structure in FIG. 99,
アノード側にエミッタ短絡部77を形成した実施例である。 An embodiment in which the formation of the emitter short-circuit portion 77 on the anode side. 図102は同様に図99の構造を基本として、アノード側に選択的にエミッタ短絡構造を形成するためのM Figure 102 is a basic structure similar to FIG. 99, M for selectively forming the emitter shorted structure on the anode side
OSトランジスタを導入した実施例である。 Is an example the introduction of the OS transistor. これらの実施例によっても、同様の効果が得られる。 These examples also, the same effect can be obtained.

【0195】図103は、図43の実施例を改良した実施例の絶縁ゲート型サイリスタである。 [0195] Figure 103 is a insulated gate thyristor of the embodiment obtained by improving the embodiment of FIG. 43. 図43の実施例では、n +型ソース層72が複数個に完全に分離されて配置されたのに対して、この実施例では複数個のn +型ソース層72が完全には分離されず、n型エミッタ層7 In the embodiment of FIG. 43, while the n + -type source layer 72 is disposed is completely isolated into a plurality, the plurality of n + -type source layer 72 in this embodiment is not completely separated , n-type emitter layer 7
側で連続するようにパターン形成している。 It is patterned to be continuous with the side.

【0196】図43の実施例では、n +型ソース層72 [0196] In the embodiment of FIG. 43, n + -type source layer 72
を分割配置することによって前述のように寄生サイリスタ効果が低減されるが、反面、n +型ソース層72とn Parasitic thyristor effect is reduced as described above by dividing arranged, contrary, n + -type source layer 72 and the n
型エミッタ層7間に形成されるMOSトランジスタの実効ゲート幅(すなわちn+ 型ソース層72のn型エミッタ層7に対向する辺のトータルの長さ)が小さくなるために、オン電圧の上昇をきたす。 For effective gate width of the MOS transistor formed between the type emitter layer 7 (i.e. the length of the side of the total facing the n-type emitter layer 7 of n + -type source layer 72) is reduced, the increase in ON voltage cause. この実施例によれば、 According to this embodiment,
+型ソース層72がn型エミッタ層7に対向する辺ではつながっているから、実効ゲート幅を小さくすることなく、しかもカソード短絡率を十分大きく確保して寄生サイリスタ効果を低減することができる。 Since n + -type source layer 72 are connected in the side opposite to the n-type emitter layer 7, without reducing the effective gate width, yet it is possible to cathode shorting rate to ensure sufficiently large to reduce the parasitic thyristor effect .

【0197】図104は本発明の別の実施例の素子構造を示す平面図であり、図105は図104のA−A′断面図である。 [0197] Figure 104 is a plan view showing the device structure of another embodiment of the present invention, FIG. 105 is an A-A 'sectional view of FIG. 104. p型エミッタ層3に接してn型ベース層1 To contact the p-type emitter layer 3 n-type base layer 1
が形成され、このn型ベース層1内にp型ベース層45 There is formed, p-type base layer 45 to the n-type base layer 1
およびn型エミッタ層7が順次拡散形成されて、pnp And n-type emitter layer 7 are sequentially formed by diffusion, pnp
nサイリスタ構造が構成されている。 n thyristor structure is formed. n型エミッタ層7 n-type emitter layer 7
に隣接してn型ソース層72が形成され、n型エミッタ層7とn型ソース層72に挟まれるp型ベース層45の表面部分にゲート絶縁膜73を介して第1のゲート電極74(G1 )が形成されて、CH1 をチャネル領域とするnチャネルMOSFETが構成されている。 Adjacent to the n-type source layer 72 is formed, the first gate electrode 74 through the gate insulating film 73 on the surface portion of the p-type base layer 45 held between the n-type emitter layer 7 and the n-type source layer 72 ( G1) is formed, n-channel MOSFET to the CH1 channel region is formed.

【0198】この構造では、図139に示した従来構造ではあった高濃度p型層71は形成されていない。 [0198] In this structure, the high-concentration p-type layer 71 there is a conventional structure shown in FIG. 139 is not formed. これに代って、この実施例の構造では、n型ソース層72のn型エミッタ層7と反対側の端部にp型ソース層93が形成されている。 In place of this, in the structure of this embodiment, p-type source layer 93 to the end opposite to the n-type emitter layer 7 of n-type source layer 72 is formed. このp型ソース層93とp型ベース層45により挟まれた領域表面にゲート絶縁膜を介して第2のゲート電極95(G2 )が形成されている。 The p-type source layer 93 and the p-type base layer sandwiched by region surface by 45 through a gate insulating film a second gate electrode 95 (G2) are formed.

【0199】従って、ゲートG1 ,G2 共に正の電圧を印加すると、チャネル領域CH1 が導通し、チャネル領域CH2 が非導通となって、エミッタ短絡部はなくなる。 [0199] Thus, by applying a gate G1, G2 are positive voltages, and conduction channel region CH1 of the channel region CH2 is rendered non-conductive, the emitter short-circuit portion is eliminated. これにより、電子はn型エミッタ層7から高い注入効率でサイリスタ構造に注入される。 Thereby, electrons are injected into the thyristor structure at high injection efficiency from the n-type emitter layer 7. 一方、ゲートG1 Meanwhile, the gate G1
,G2 共に負電圧とすると、チャネル領域CH2 が導通,チャネル領域CH1 が非導通となり、n型エミッタ層7からの電子注入は止まり、正孔はチャネル領域CH , When G2 are both negative voltages, the channel region CH2 is conductive, the channel region CH1 is rendered non-conductive, electron injection from the n-type emitter layer 7 is stopped, the hole is a channel region CH
2 を通ってカソード電極13へ排出されるので、素子はターンオフする。 Is exhausted to the cathode electrode 13 through the 2, element is turned off.

【0200】以上のようにこの実施例では、サイリスタがオンしている間はカソード短絡とならないので高い注入効率で電子がサイリスタ構造へ注入される。 [0200] In this embodiment as described above, while the thyristor is turned on the electron at a high injection efficiency does not become shorted cathode are injected into the thyristor structure.

【0201】図106は、図104の実施例の改良型の素子構造を示す平面図であり、図107は図106のA [0202] Figure 106 is a plan view showing a variant of the device structure of the embodiment of FIG. 104, A of FIG. 107 FIG. 106
−A′断面図である。 -A 'is a cross-sectional view. この実施例では、ゲート電極74 In this embodiment, the gate electrode 74
の端部直下に高濃度n型ソース層72が形成されている。 End high-concentration n-type source layer 72 immediately below the is formed. したがって、ソース層抵抗を低減できると共に、チャネル長を高精度で制御することができる。 Therefore, it is possible to control it is possible to reduce the source layer resistance, the channel length with high accuracy. また、p型ベース層45、n型エミッタ層7の端部にp型ウェル9 Further, p-type well 9 to the end of the p-type base layer 45, n-type emitter layer 7
1、n型ソース層72および第3のゲート電極80が設けられている。 1, n-type source layer 72 and the third gate electrode 80 is provided. この様にn型エミッタ層72の端部にターンオン用MOSFETを形成すると、この部分からターンオンが開始するため、n型ウェル層92をn型エミッタとする寄生サイリスタがラッチアップしにくくなるという利点が得られる。 To form a turn-MOSFET on the end of such an n-type emitter layer 72, since the turn of this portion is started, the advantage that the parasitic thyristor to the n-type well layer 92 and the n-type emitter is less likely to latch-up can get.

【0202】図108は同じく図104の実施例の改良型の素子構造を示す平面図であり、図109はそのA− [0202] Figure 108 is a plan view of the same showing an improved device structure of the embodiment of FIG. 104, FIG. 109 Part A-
A′断面図である。 A 'is a cross-sectional view. この実施例では、n型ソース層72 In this embodiment, n-type source layer 72
とp型ソース層93が周期的に入り組んで形成されている。 p-type source layer 93 is formed convoluted periodically with. この実施例によれば、コンタクトホール105が小さいものであって、これらの層との十分低抵抗のコンタクトが可能となる。 According to this embodiment, there is a contact hole 105 is small, it is possible to contact a sufficiently low resistance between the layers. したがって素子領域のデッドスペースを低減することができる。 Therefore it is possible to reduce the dead space of the element region.

【0203】図111は、他の実施例の素子構造を示す平面図であり、図112は図111のA−A′断面図である。 [0203] Figure 111 is a plan view showing the device structure of another embodiment, FIG. 112 is an A-A 'sectional view of FIG. 111. この実施例では、n型ソース層72のn型エミッタ層7と隣接した側の端部にp型ソース層93が形成されている。 In this embodiment, p-type source layer 93 to the end on the side adjacent to the n-type emitter layer 7 of n-type source layer 72 is formed. この実施例によれば、ターンオフ時、サイリスタ領域に近い部分から効率的に正孔を排出することができるので、高いターンオフ能力が得られる。 According to this embodiment, upon turn-off, it is possible to discharge efficiently the hole from a portion close to the thyristor region, high turn-off performance can be obtained.

【0204】図113は、図111の実施例の改良型の素子構造を示す平面図であり、図114はそのA−A′ [0204] Figure 113 is a plan view showing a variant of the device structure of the embodiment of FIG. 111, FIG. 114 is the A-A '
断面図である。 It is a cross-sectional view. この実施例では、図111の実施例にターンオン用の絶縁ゲートが付加されている。 In this embodiment, an insulating gate for turning on the embodiment of FIG. 111 is added. したがって高速のターンオンが可能である。 Therefore it is capable of high-speed turn-on.

【0205】図115は、同じく図111の実施例の改良型の素子構造を示す平面図であり、図116,図11 [0205] Figure 115 is a plan view of the same showing an improved device structure of the embodiment of FIG. 111, FIG. 116, FIG. 11
7はそれぞれ、図115のA−A′,B−B′断面図である。 7 respectively, A-A of FIG. 115 ', B-B' is a cross-sectional view. この実施例では、n型ソース層72とp型ソース層93が周期的に入り組んで形成されている。 In this embodiment, n-type source layer 72 and the p-type source layer 93 is formed convoluted periodically. この実施例によれば、ソース層抵抗が低減され、したがって小さいオン電圧を得ることができる。 According to this embodiment, the source layer resistance is reduced, thus it is possible to obtain a small on-voltage.

【0206】図118は、本発明の他の実施例の素子構造を示す平面図であり、図119はそのA−A′断面図である。 [0206] Figure 118 is a plan view showing the device structure of another embodiment of the present invention, FIG. 119 is its A-A 'sectional view. この実施例では、n型エミッタ層7の端部にp In this example, p to the end of the n-type emitter layer 7
型ソース層93が形成されている。 -type source layer 93 is formed. したがって、ゲートGに正電圧を印加すると、チャネル領域CH1 が導通し、チャネル領域CH2 が非導通となって、エミッタ短絡部はなくなる。 Therefore, when a positive voltage is applied to the gate G, and conduction channel region CH1 of the channel region CH2 is rendered non-conductive, the emitter short-circuit portion is eliminated. これにより、電子はn型エミッタ層7 Thus, electrons are n-type emitter layer 7
から高い注入効率でサイリスタ部へ注入される。 It is injected into the thyristor at a high injection efficiency from. 一方、 on the other hand
ゲートGに負の電圧を印加すると、チャネル領域CH2 When a negative voltage is applied to the gate G, the channel region CH2
が導通,チャネル領域CH1 が非導通となって、n型エミッタ層7の電子注入は止まり、正孔がチャネル領域C There conduction, a channel region CH1 is rendered non-conductive, stop the injection of electrons n-type emitter layer 7, holes channel region C
H2 を通ってカソード電極12へ排出されるので、素子はターンオフする。 Is exhausted to the cathode electrode 12 through the H2, element is turned off.

【0207】この実施例の素子構造であれば、サイリスタがオンしている間はカソード短絡にならないので、高い注入効率で電子がサイリスタ構造に注入される。 [0207] If the element structure of this embodiment, while the thyristor is ON does not become shorted cathode, electrons at a high injection efficiency is injected into the thyristor structure. p型層71は、n型ソース層72をエミッタとする寄生サイリスタのラッチアップ防止のために設けられている。 p-type layer 71 is provided an n-type source layer 72 for preventing latch-up of the parasitic thyristor to the emitter.

【0208】図120は、図118の実施例の改良型の素子構造を示す平面図であり、図121はそのA−A′ [0208] Figure 120 is a plan view showing a variant of the device structure of the embodiment of FIG. 118, FIG. 121 is the A-A '
断面図である。 It is a cross-sectional view. この実施例は、図118の実施例にターンオン用の絶縁ゲートを付加したもので、これにより高速ターンオンが可能になる。 This embodiment is constituted by adding an insulated gate for turning on the embodiment of FIG. 118, thereby allowing fast turn-on.

【0209】図122は同じく図118の実施例の改良型の素子構造を示す平面図であり、図123はそのA− [0209] Figure 122 is a plan view of the same showing an improved device structure of the embodiment of FIG. 118, FIG. 123 its A-
A′断面図、図124は同じくB−B′断面図である。 A 'cross-sectional view, FIG. 124 is also B-B' is a cross-sectional view.
この実施例では高濃度n型ソース層72が形成されている。 High concentration n-type source layer 72 is formed in this embodiment. これにより、ソース層抵抗が低減され、小さいオン電圧を得ることができる。 Thus, the source layer resistance is reduced, it is possible to obtain a small on-voltage.

【0210】図125は、同じく図118の実施例の改良型の素子構造を示す平面図であり、図126はそのA [0210] Figure 125 is a plan view of the same showing an improved device structure of the embodiment of FIG. 118, FIG. 126 Part A
−A′断面図である。 -A 'is a cross-sectional view. この実施例では、高濃度p型ソース層93がn型エミッタ層7の全面にわたって形成されている。 In this embodiment, the high-concentration p-type source layer 93 is formed over the entire surface of the n-type emitter layer 7. この実施例によれば、主に電流が流れるサイリスタ領域上を熱伝導率の高い金属電極が覆うことになる。 According to this embodiment, it mainly current flows thyristor upper region covering high metal electrode thermal conductivity. これにより、素子内部で発生した熱が素子外部に効率よく排出されるので、結果的に素子の動作周波数を高めることができる。 Accordingly, the heat generated inside the device is efficiently discharged outside the device, it is possible to eventually increase the operating frequency of the device.

【0211】図127は、本発明の他の実施例の素子構造を示す平面図であり、図128は図127のA−A′ [0211] Figure 127 is a plan view showing the device structure of another embodiment of the present invention, FIG. 128 A-A of FIG. 127 '
断面図、図129は同じくB−B′断面図、図130は同じくC−C′断面図である。 Sectional view, FIG. 129 also cross section B-B ', and FIG. 130 is also C-C' is a cross-sectional view. この実施例は、ゲート電極95,80を互いに直交させて一体化し、n型エミッタ層7およびn型ソース層72を矩形状に形成している。 This embodiment is integrated by the orthogonal gate electrode 95,80 together to form the n-type emitter layer 7 and the n-type source layer 72 in a rectangular shape. 図128のA−A′断面図を見ると、従来例と同じ素子構造になっているが、p型ベース層45がカソード電極12と接触していないので高い電子注入効率が得られる。 Looking at the A-A 'sectional view of figure 128, but has the same element structure as the conventional example, since the p-type base layer 45 is not in contact with the cathode electrode 12 is higher electron injection efficiency. またターンオンの際にはn型エミッタ層7からチャネル領域CH3を通ってn型ベース層1に電子が注入されるので、高速でターンオンができる。 Since the time of turn-on electrons are injected into the n-type base layer 1 through the channel region CH3 of the n-type emitter layer 7, it is turned on at high speed. 一方、図12 On the other hand, FIG. 12
9,図130のB−B′断面,C−C′断面を見ると、 9, B-B 'cross section, C-C' of FIG. 130 Looking at section,
n型エミッタ層7或いはn型ソース層72の端部にp型ソース層93が形成されている。 p-type source layer 93 is formed on the end portion of the n-type emitter layer 7 or the n-type source layer 72. したがって、ゲートG Therefore, the gate G
2 をバイアスすると、チャネル領域CH2 を通って素子に蓄積されていた正孔がカソード電極12に排出されるから、素子は速やかにターンオフする。 When 2 to bias, since holes through the channel region CH2 accumulated in the element is discharged to the cathode electrode 12, the element is rapidly turned off.

【0212】この実施例では、p型ソース層93がn型ソース層72と離れて形成されるので、隣接して形成された場合よりもソース層抵抗を小さくすることができ、 [0212] In this embodiment, since the p-type source layer 93 is formed apart from the n-type source layer 72, it is possible to reduce the source layer resistance than when formed adjacent,
素子のオン電圧を小さくすることができる。 It is possible to reduce the on voltage of the device. またn型エミッタ層の幅と長さを変えることにより、チャネル領域CH1 ,CH2 の長さを独立に設定することができるので、オン電圧やターンオフ能力を、必要に応じて最適設計することが容易である。 Also by changing the width and length of the n-type emitter layer, it is possible to independently set the length of the channel region CH1, CH2, an on-voltage and the turn-off capability, easy to optimally designed if necessary it is.

【0213】この実施例では、3種類のゲート電極を一体化したが、駆動方法やプロセス上の利点を考慮してそれぞれを分離した構造としてもよい。 [0213] In this example, 3 was integrated type of gate electrode, it may be an advantage on the drive method or process as structures separated respectively in consideration. またp型ソース層93をn型エミッタ層とn型ソース層72の両方の端部に形成したが、いずれか一方のみとしてもよい。 Although the formation of the p-type source layer 93 to the both ends of the n-type emitter layer and the n-type source layer 72 may be only one.

【0214】また以上の実施例において、p型ソース層93をゲート電極95から離れた位置に形成すれば、このp型ソース層93は絶縁ゲート型トランジスタのソース層としてではなく、ツェナーダイオードのアノードとして働く。 [0214] In the above embodiment, by forming the p-type source layer 93 at a position apart from the gate electrode 95, the p-type source layer 93 is not as a source layer of an insulated gate transistor, the anode of the Zener diode It acts as a. この場合でも、カソード短絡部分は生じないので、高い注入効率で電子を注入することができる。 In this case, since the shorted cathode portion does not occur, it is possible to inject electrons with a high injection efficiency.

【0215】図131は、本発明の他の実施例の素子構造を示す平面図であり、図132は図131のA−A′ [0215] Figure 131 is a plan view showing the device structure of another embodiment of the present invention, FIG. 132 A-A of FIG. 131 '
断面図、図133は同じくB−B′断面図、図134は同じくC−C′断面図である。 Sectional view, FIG. 133 also cross section B-B ', and FIG. 134 also C-C' is a cross-sectional view. p型エミッタ層3に接してn型ベース層1が形成され、このn型ベース層1内にp型ベース層45およびn型エミッタ層7が順次拡散形成されて、pnpnサイリスタ構造が構成されている。 p-type n-type base layer 1 in contact with the emitter layer 3 is formed, a p-type base layer 45 and the n-type emitter layer 7 are sequentially formed by diffusion on the n-type base layer 1, it is constructed the pnpn thyristor structure there.
p型エミッタ層3にはアノード電極1が形成され、n型エミッタ層7にはカソード電極11が形成されている。 The p-type emitter layer 3 anode electrode 1 is formed, the cathode electrode 11 is formed on the n-type emitter layer 7.
n型エミッタ層7は複数個の矩形状領域に分割配置されており、カソード電極12はこれらの各n型エミッタ層7に低抵抗接触している。 n-type emitter layer 7 is distributed in a plurality of rectangular regions, the cathode electrode 12 is in contact resistance in each n-type emitter layer 7 thereof.

【0216】図132,図133に示すように、矩形状に形成された各n型エミッタ層7の長辺および一方の短辺に沿って、第3のゲート電極80が櫛歯状に形成されている。 [0216] Figure 132, as shown in FIG. 133, along the long side and one short side of each n-type emitter layer 7 is formed in a rectangular shape, a third gate electrode 80 is formed in a comb shape ing. この第3のゲート電極80の端部に自己整合的にn型ウェル92およびp型ソース層93が形成されて、ターンオフ用MOSFETのチャネル領域CH2 が形成されている。 Self-aligned manner n-type well 92 and p-type source layer 93 is formed on the end portion of the third gate electrode 80, the channel region CH2 of the turnoff MOSFET is formed. 図131に示すように、p型ソース層93は梯子状にパターン形成されている。 As shown in FIG. 131, p-type source layer 93 is patterned in a ladder shape. 図133はn Figure 133 is n
型エミッタ層7がカソード電極12とコンタクトしている部分の断面に対応し、図134はp型ソース層93がカソード電極12とコンタクトしている部分の断面に対応している。 -type emitter layer 7 corresponds to the cross section in the portion provided in contact with the cathode electrode 12, FIG. 134 corresponds to the cross section of the portion where the p-type source layer 93 is in contact with the cathode electrode 12. なお説明を簡単にするため、図132では梯子状パターンのp型ソース層93の一部を省略して示している。 Note For simplicity, we are not shown the part of the p-type source layer 93 of ladder pattern in FIG 132.

【0217】この様な形状のp型ソース層93を用いれば、n型エミッタ層7のコンタクトホールをぎりぎりまで縮めても、確実にカソード電極12をp型ソース層9 [0217] With the p-type source layer 93 having such a shape, even shorten the contact holes of the n-type emitter layer 7 until the last minute, certainly a cathode electrode 12 p-type source layer 9
3にコンタクトさせることができるため、素子寸法を小さくすることができる。 Since it is possible to contact the 3, it is possible to reduce the element size. その結果、キャリア排出経路の抵抗が低減されるので、高いピークターンオフ電流を得ることができる。 As a result, the resistance of the carrier discharge path is reduced, it is possible to obtain high peak turn-off current.

【0218】矩形状に形成された各n型エミッタ層7の他方の短辺に沿っては、図131,図132に示すように、ストライプ状の第1のゲート電極74および第2のゲート電極95が形成されている。 [0218] along the other short side of the n-type emitter layer 7 is formed in a rectangular shape, FIG. 131, as shown in FIG. 132, a stripe-shaped first gate electrode 74 and the second gate electrode 95 is formed. すなわち、n型ソース層72とn型ベース層1に挟まれた領域のp型ベース層45表面をチャネル領域CH1 として、この上にゲート絶縁膜73を介して第1のゲート電極74が形成されて、ターンオン用MOSFETが構成されている。 That is, the p-type base layer 45 surface region sandwiched between the n-type source layer 72 and the n-type base layer 1 as a channel region CH1, the first gate electrode 74 through the gate insulating film 73 is formed on this Te, turn-MOSFET is formed. またp型ソース層93とn型ソース層72に挟まれた領域のn型ウェル層92およびp型ベース層45の表面をそれぞれチャネル領域CH2 ,CH3 として、この上にゲート絶縁膜74を介して第2のゲート電極95が形成され、ターンオフ用MOSFETと本発明に特有の接続用MOSFETが構成されている。 As p-type source layer 93 and the n-type source layer 72 sandwiched by the regions of the n-type well layer 92 and the p-type base layer respectively the channel region CH2, the surface of 45 CH3, with a gate insulating film 74 on the formed second gate electrode 95 is, MOSFET for specific connections turnoff MOSFET and the present invention is constituted. この実施例では、n型ソース層72はn型ウェル層92と同時に拡散形成される。 In this embodiment, n-type source layer 72 is formed by diffusion simultaneously with the n-type well layer 92. これにより、プロセスの簡単化が図られている。 Accordingly, simplification of the process is achieved.

【0219】この実施例の素子の動作は次の通りである。 [0219] Operation of the device of this embodiment is as follows. ターンオン動作は、第1のゲート電極74および第2のゲート電極95に、正の電圧を印加することにより行われる。 Turn-on operation is performed by the first gate electrode 74 and the second gate electrode 95, a positive voltage is applied. このとき、チャネル領域CH1 およびCH3 At this time, the channel regions CH1 and CH3
が導通して、n型ウェル層92からチャネル領域CH3 There conductive, the channel region from the n-type well layer 92 CH3
,n型ソース層72,チャネル領域CH1 を通ってn , N-type source layer 72, through the channel region CH1 n
型ベース層1に電子が注入され、それに見合った正孔がp型エミッタ層3から注入されて、素子はターンオンする。 Electrons are injected into the mold base layer 1, holes commensurate therewith is injected from the p-type emitter layer 3, the element is turned on.

【0220】ターンオフ動作は、第2のゲート電極96 [0220] turn-off operation, the second gate electrode 96
および第3のゲート電極80に負の電圧を印加することにより行われる。 And it is performed by applying a negative voltage to the third gate electrode 80. これにより、チャネル領域CH2 が導通して、正孔がp型ベース層45からチャネル領域CH Thus, the conduction channel region CH2 is, holes p-type base layer 45 from the channel region CH
2 およびp型ソース層93を通ってカソード電極12へと排出される。 It is discharged to the cathode electrode 12 through the 2 and p-type source layer 93. このときn型エミッタ層7の電位がp型ベース層45と同電位になるため、n型エミッタ層7からの電子注入は止まり、このサイリスタはターンオフする。 Potential of the n-type emitter layer 7 at this time is to become the same potential as the p-type base layer 45, electron injection from the n-type emitter layer 7 is stopped, the thyristor is turned off.

【0221】この実施例の素子構造では、ターンオン用MOSFETのチャネル領域CH1とターンオフ用MO [0221] In the element structure of this embodiment, a turn-off channel region CH1 of the turn-MOSFET MO
SFETのチャネル領域CH2 が分離されるのでターンオフの際のキャリア排出経路の拡散層抵抗が低くなる。 Since the channel region CH2 of the SFET is isolation diffusion layer resistance of the carrier emission path during turn-off is low.
したがって反対側のチャネル領域CH2 と同等のターンオフ能力が得られる。 Thus the equivalent turn-off performance and the channel region CH2 of the opposite side can be obtained. またターンオン用MOSFETのn型ソース層72は、ターンオフ時にはチャネル領域C The n-type source layer 72 of the turn-on MOSFET is on at the turn-off channel region C
H3 が非導通となって他の層から分離されるので、n型ソース層72をエミッタとする寄生サイリスタがラッチアップしてターンオフ特性の劣化を引き起こすこともない。 Because and H3 are separated from the other layers in a non-conductive, the parasitic thyristor to the n-type source layer 72 and the emitter nor cause degradation of the turn-off characteristics and latchup. ターンオフの際のゲート駆動法として、まず第3のゲート電極80に負の電圧を印加し、これから一定時間遅れて第1のゲート電極74および第2のゲート電極9 As a gate driving method during turn-off, first the third negative voltage is applied to the gate electrode 80, now fixed time delay first gate electrode 74 and second gate electrode 9
5に負の電圧を印加するという方法を採用することもできる。 Negative voltage to 5 it is also possible to employ a method of applying a. この方法によれば、n型ベース層1内の過剰キャリアを排出した後にターンオフ動作を行うことになるので、ターンオフ損失を低減することができる。 According to this method, it means performing a turn-off operation after discharging the excess carriers in the n-type base layer 1, it is possible to reduce the turn-off loss. またこの実施例のように全てのゲート電極が分離されていると、 Further, when all of the gate electrodes are separated as in this embodiment,
それぞれのチャネル領域のしきい値電圧の大小関係がどのようになっていても、確実に動作させることができる。 Even if the magnitude relation between the threshold voltages of the channel region have been how, it can be operated reliably.

【0222】図135は、図131の実施例の改良型の素子構造を示す平面図である。 [0222] Figure 135 is a plan view showing a variant of the device structure of the embodiment of FIG. 131. 図のA−A′,B− Figure of A-A ', B-
B′,C−C′断面構造はそれぞれ、図132,図13 B ', C-C', respectively cross-sectional structure, FIG. 132, FIG. 13
3,図134と同じである。 3, is the same as FIG. 134. この実施例では、図131 In this embodiment, FIG. 131
の実施例の第1のゲート電極74と第2のゲート電極9 The first gate electrode 74 and second gate electrode 9 of the embodiment of
5が一体形成されている。 5 is integrally formed. 第1のゲート電極と第2のゲート電極とは、第3のゲート電極80の枝部分に対向する部分で接続されている。 A first gate electrode and the second gate electrode are connected by the portion facing the branch part of the third gate electrode 80.

【0223】この実施例によれば、矩形状のn型エミッタ層7の一方の短辺に形成されたトリガ部分のオン・オフ動作を一つのゲート電極で制御することができる、という利点が得られる。 [0223] According to this embodiment, it is possible to control the on-off operation of the one short side which is formed on the trigger portion of the rectangular n-type emitter layer 7 in one gate electrode, advantage is obtained It is. またこの実施例の構成では、チャネル領域CH1のしきい値電圧はチャネル領域CH2 のそれより低くなるので、ターンオンの際にはチャネル領域CH1 ,CH2 の順に導通し、ターンオフの際はCH In the arrangement of this embodiment, since the threshold voltage of the channel region CH1 is lower than that of the channel region CH2, the time of turn-on is conductive in the order of the channel region CH1, CH2, upon turn-off CH
2 ,CH1 の順に非導通となる。 2, the non-conductive in the order of CH1.

【0224】図136は、同じく図131の実施例の改良型の素子構造を示す平面図である。 [0224] Figure 136 is a plan view of the same showing an improved device structure of the embodiment of FIG. 131. 図のA−A′,B Figure of A-A ', B
−B′,C−C′断面構造はそれぞれ、図132,図1 -B ', C-C', respectively cross-sectional structure, FIG. 132, FIG. 1
33,図134と同じである。 33, the same as in FIG 134. この実施例では、図13 In this embodiment, FIG. 13
1の実施例の第2のゲート電極95と第3のゲート電極80が一体形成されている。 1 and the second gate electrode 95 of the embodiment the third gate electrode 80 are integrally formed.

【0225】この実施例によれば、矩形状のn型エミッタ層7の周囲に形成されたターンオフ用MOSFETを一つのゲート電極で制御できるという利点が得られる。 [0225] According to this embodiment, the advantage that a rectangular n-type turnoff MOSFET formed on the periphery of the emitter layer 7 can be controlled by a single gate electrode is obtained.
この実施例の構成では、ターンオフの際はゲート電極に正の電圧を印加して、電子をチャネル領域CH3 およびCH1 を通してn型ベース層1に注入することが必要である。 In the configuration of this embodiment, during the turn-off by applying a positive voltage to the gate electrode, it is necessary to inject the n-type base layer 1 and electrons through the channel region CH3 and CH1. またゲート電極に負の電圧を印加するだけでn型ソース層13がn型ウェル層5から切り離され、正孔がチャネル領域CH2を通って排出されるので、ターンオフ動作に入ることができる。 The n-type source layer 13 by only applying a negative voltage to the gate electrode is disconnected from the n-type well layer 5, since the holes are discharged through the channel region CH2, may enter the turn-off operation.

【0226】図137は、同じく図131の実施例の改良型の素子構造を示す平面図である。 [0226] Figure 137 is a plan view of the same showing an improved device structure of the embodiment of FIG. 131. 図のA−A′,B Figure of A-A ', B
−B′,C−C′断面構造はそれぞれ、図132,図1 -B ', C-C', respectively cross-sectional structure, FIG. 132, FIG. 1
33,図134と同じである。 33, the same as in FIG 134. この実施例では、図13 In this embodiment, FIG. 13
1の実施例のゲート電極74,95,80を一体化して一つのゲート電極として形成している。 It is formed as a single gate electrode by integrating the gate electrode 74,95,80 of one embodiment.

【0227】この実施例では、一つのゲート電極のみでターンオン,ターンオフ制御ができるという利点が得られる。 [0227] In this embodiment, the turn-on only one of the gate electrode, is the advantage that it is turned off control is obtained. この実施例の構成では、各チャネル領域のしきい値電圧の大きさが、CH3 >CH2 >CH1 となる。 In the configuration of this embodiment, the magnitude of the threshold voltage of each channel region, and CH3> CH2> CH1. したがって、ゲート電極にチャネル領域CH3 のしきい値電圧以上の電圧を印加することにより、素子はターンオンし、チャネル領域CH2 のしきい値電圧以下の電圧を印加することにより、素子はターンオフすることになる。 Therefore, by applying a voltage higher than the threshold voltage of the channel region CH3 gate electrode, the element is turned on by applying a threshold voltage below the voltage of the channel region CH2, that element is turned off Become. ターンオンの際はまず、ターンオフ用MOSFET During the turn-on first, the turn-off for the MOSFET
のチャネル領域CH2 が非導通となり、次いでターンオン用MOSFETのチャネル領域CH1 、接続用MOS The channel region CH2 is rendered non-conductive, and then the channel region CH1 of the turn-on MOSFET, MOS connection
FETのチャネル領域CH3 の順に導通する。 To conduct in the forward of the channel region CH3 of the FET. ターンオフの際は、最初に接続用MOSFETのチャネル領域C During turn-off, the channel region of the first connecting MOSFET C
H3 が非導通となり、次いでターンオン用MOSFET And H3 becomes non-conductive, then the turn-on MOSFET
のチャネル領域CH1 が非導通となり、その後ターンオフ用MOSFETのチャネル領域CH2 が導通状態になる。 Channel region CH1 is rendered non-conductive, then the channel region CH2 of the turnoff MOSFET is turned on for.

【0228】図138は、同じく図131の実施例の改良型の素子構造を示す断面図である。 [0228] Figure 138 is a sectional view showing the improved device structure of the embodiment of FIG. 131. の断面図は、図1 Sectional view of the FIG. 1
31,図135,図136,図137で示した平面図のA−A′断面に対応しており、図132で示した断面構造とすることもできる。 31, FIG. 135, FIG. 136 corresponds to the A-A 'cross section of the plan view shown in FIG. 137 may be a cross-sectional structure shown in FIG. 132. この実施例では、ターンオン用MOSFETのウェル層としてp型ベース層45とは別にp型ウェル層91が形成されている。 In this embodiment, p-type well layer 91 separately is formed a p-type base layer 45 as a well layer of the turn-on MOSFET.

【0229】この実施例によれば、p型ウェル層91の濃度がp型ベース層45の濃度とは別に最適設定されるから、所望のしきい値電圧を得ることができる。 [0229] According to this embodiment, since the concentration of the p-type well layer 91 is separately optimized set of the concentration of p-type base layer 45, it is possible to obtain a desired threshold voltage. この実施例において、p型ベース層45の端の位置をどこに選ぶかは、素子特性を決定する重要な要因になる。 In this example, where the pick position of the end of the p-type base layer 45 becomes an important factor that determines the device characteristics. p型ベース層45の端は、少なくともn型エミッタ層7よりはn型ソース層72側に設定しなければ、p型ベース層4 End of the p-type base layer 45, rather than at least the n-type emitter layer 7 must be set to n-type source layer 72 side, the p-type base layer 4
5の端にアノード電流が集中することになる。 So that the anode current is concentrated at the end of 5. またp型ベース層45の端を第2のゲート電極95よりn型ソース層72側に設定すれば、正孔の排出経路の拡散層抵抗が低くなり、高いターンオフ能力を得ることができる。 Also by setting the edge of the p-type base layer 45 to the n-type source layer 72 side of the second gate electrode 95, the diffusion layer resistance of the hole of the discharge path is lowered, it is possible to obtain a high turn-off performance.

【0230】本発明は、上記実施例に限られるものではなく、その趣旨を逸脱しない範囲でさらに種々変形して実施することができる。 [0230] The present invention is not limited to the above embodiments, but can be implemented in further various modifications without departing from the scope thereof.

【0231】 [0231]

【発明の効果】以上説明したように本発明によれば、優れたオン特性を維持しながら、ターンオフ能力の向上を図った絶縁ゲート型サイリスタを提供することができる。 According to the present invention described above, according to the present invention, it is possible to provide an excellent while maintaining on-state characteristics, insulated gate thyristor with improved turn-off performance.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】埋込みゲート構造を用いた実施例に係る絶縁ゲート型サイリスタを示す図。 FIG. 1 shows an insulated gate thyristor according to the embodiment using the buried gate structure.

【図2】図1の各部の導電型を逆にした実施例の絶縁ゲート型サイリスタを示す図。 FIG. 2 shows an insulated gate thyristor of the embodiment the conductivity type of each part of FIG. 1 was reversed.

【図3】両面に埋込みゲート構造を設けた実施例に係る絶縁ゲート型サイリスタを示す図。 FIG. 3 shows an insulated gate thyristor according to the embodiment in which a buried gate structure on both sides.

【図4】図3を変形した実施例の絶縁ゲート型サイリスタを示す図。 Figure 4 illustrates an insulated gate thyristor of the embodiment obtained by modifying the FIG.

【図5】図1の構造を変形して埋込み溝を深くした実施例の絶縁ゲート型サイリスタを示す図。 [Figure 5] by modifying the structure of FIG. 1 shows an insulated gate thyristor of the deep embodiment of the embedding groove Fig.

【図6】埋込み溝をさらに深くした実施例の絶縁ゲート型サイリスタを示す図。 6 shows an insulated gate thyristor of the embodiment in which the more deeply buried groove.

【図7】埋込み溝が基板を貫通する状態とした実施例の絶縁ゲート型サイリスタを示す図。 7 is a diagram buried groove indicates an insulated gate thyristor of the embodiments described a state of penetrating the substrate.

【図8】微細チャネルの埋込みゲート型ダイオードの実施例を示す図。 8 shows an embodiment of a buried gate-type diode of the fine channel.

【図9】同じく微細チャネルの埋込みゲート型ダイオードの実施例を示す図。 [9] Also shows an embodiment of a buried gate-type diode of the fine channel.

【図10】別の実施例の埋込みゲート構造の絶縁ゲート型サイリスタおよびトランジスタを示す図。 Figure 10 shows an insulated gate thyristor and transistor of a buried gate structure by the embodiment of FIG.

【図11】図10を変形した実施例の絶縁ゲート型サイリスタおよびトランジスタを示す図。 11 is a diagram showing an insulated gate thyristor and transistor embodiment which is a modification to FIG.

【図12】図10を変形した実施例の絶縁ゲート型サイリスタおよびトランジスタを示す図。 12 is a diagram showing an insulated gate thyristor and transistor embodiment which is a modification to FIG.

【図13】図12を変形した実施例の絶縁ゲート型サイリスタおよびトランジスタを示す図。 13 is a diagram showing an insulated gate thyristor and transistor embodiment which is a modification to FIG.

【図14】図13の埋込み溝をより深くした実施例の絶縁ゲート型サイリスタおよびトランジスタを示す図。 14 illustrates an insulated gate thyristor and transistor deeper the embodiments the embedded grooves of FIG.

【図15】埋込み溝をさらに深くした実施例の絶縁ゲート型サイリスタおよびトランジスタを示す図。 15 is a diagram showing an insulated gate thyristor and transistor further deeply embodiments the buried groove.

【図16】図10の構造を3次元的に展開した実施例の絶縁ゲート型サイリスタおよびトランジスタと、トランジスタの場合の等価回路を示す図。 FIG. 16 shows an insulated gate thyristor and transistor of the embodiment structure is three-dimensionally expand in FIG. 10, an equivalent circuit in the case of the transistor.

【図17】図12の構造を3次元的に展開した実施例の絶縁ゲート型サイリスタおよびトランジスタと、トランジスタの場合の等価回路を示す図。 17 illustrates insulated gate thyristor and transistor of the embodiment to expand the structure of FIG. 12 three-dimensionally, the equivalent circuit in the case of the transistor.

【図18】図16の実施例のホールバイパス部を縦型M [Figure 18] the vertical hole bypass section of the embodiment of FIG. 16 M
OSトランジスタにした実施例の絶縁ゲート型サイリスタおよびトランジスタと、トランジスタの場合の等価回路を示す図。 Shows an insulated gate thyristor and transistor embodiment that the OS transistor, the equivalent circuit in the case of the transistor.

【図19】図17の実施例のホールバイパス部を縦型M [Figure 19] the vertical hole bypass section of the embodiment of FIG. 17 M
OSトランジスタにした実施例の絶縁ゲート型サイリスタおよびトランジスタと、トランジスタの場合の等価回路を示す図。 Shows an insulated gate thyristor and transistor embodiment that the OS transistor, the equivalent circuit in the case of the transistor.

【図20】図18の構造のpチャネルMOSトランジスタを溝間に組込んで3次元的に展開した実施例の絶縁ゲート型サイリスタおよびトランジスタと、ゲート駆動波形を示す図。 FIG. 20 shows an insulated gate thyristor and transistor embodiment the p-channel MOS transistor having the structure deployed incorporated in three dimensions between the grooves of FIG. 18, the gate drive waveform.

【図21】図19の構造のpチャネルMOSトランジスタを溝間に組込んで3次元的に展開した実施例の絶縁ゲート型サイリスタおよびトランジスタと、ゲート駆動波形を示す図。 FIG. 21 shows an insulated gate thyristor and transistor embodiment the p-channel MOS transistor having the structure deployed incorporated in three dimensions between the grooves of FIG. 19, the gate drive waveform.

【図22】微細チャネルとした実施例の絶縁ゲート型サイリスタおよびトランジスタを示す図。 FIG. 22 shows an insulated gate thyristor and transistor of the embodiment as a fine channel.

【図23】図22の溝深さを変更した実施例の絶縁ゲート型サイリスタおよびトランジスタを示す図。 FIG. 23 is a diagram showing an insulated gate thyristor and transistor of the embodiment changes the groove depth of Figure 22.

【図24】図22の一部導電型を変更した実施例の絶縁ゲート型サイリスタおよびトランジスタを示す図。 FIG. 24 shows an insulated gate thyristor and transistor of the embodiment changes the partial conductive type of Figure 22.

【図25】図24の溝深さを変更した実施例の絶縁ゲート型サイリスタおよびトランジスタを示す図。 Figure 25 illustrates an insulated gate thyristor and transistor of the embodiment changes the groove depth of Figure 24.

【図26】図17の実施例のサイリスタの場合の断面構造と等価回路図。 Figure 26 is a cross-sectional structure and an equivalent circuit diagram in the case of a thyristor of the embodiment of FIG. 17.

【図27】同じく図17の実施例のサイリスタの場合の3次元構造と等価回路図。 [27] Also three-dimensional structure and the equivalent circuit diagram in the case of a thyristor of the embodiment of FIG. 17.

【図28】アノード側に埋込みゲート構造を用いた実施例の絶縁ゲート型サイリスタを示す図。 Figure 28 illustrates an insulated gate thyristor of the embodiment using the embedded gate structure on the anode side.

【図29】図28(b) の実施例の3次元的構造と等価回路図。 [29] Figure 28 three-dimensional structure and the equivalent circuit diagram of an embodiment of (b).

【図30】図10の構造にアノード側にも埋込みゲート構造を導入した実施例の絶縁ゲート型サイリスタを示す図。 Figure 30 is a view on the structure of FIG. 10 shows an insulated gate thyristor of Example introducing the buried gate structure in the anode side.

【図31】図30を変形した実施例の絶縁ゲート型サイリスタを示す図。 FIG. 31 shows an insulated gate thyristor of the embodiment obtained by modifying the FIG. 30.

【図32】図31の実施例のサイリスタの3次元構造と等価回路を示す図。 Figure 32 illustrates a three-dimensional structure and an equivalent circuit of the thyristor of the embodiment of FIG. 31.

【図33】溝の間にカソード・エミッタと共にホールバイパス用のpチャネルMOSトランジスタを形成した実施例の絶縁ゲート型サイリスタを示す図。 Figure 33 illustrates an insulated gate thyristor of the embodiment to form a p-channel MOS transistor for hole bypass with cathode-emitter between the grooves.

【図34】図33の構造をアノード側にも適用した実施例の絶縁ゲート型サイリスタを示す図。 Figure 34 illustrates an insulated gate thyristor of the embodiment of the structure was also applied to the anode side of FIG. 33.

【図35】図33の実施例を変形した実施例の絶縁ゲート型サイリスタを示す図。 Figure 35 illustrates an insulated gate thyristor of the embodiment obtained by modifying the embodiment of FIG. 33.

【図36】図34の実施例を変形した実施例の絶縁ゲート型サイリスタを示す図。 Figure 36 illustrates an insulated gate thyristor of the embodiment obtained by modifying the embodiment of FIG. 34.

【図37】縦型のpチャネルMOSトランジスタとnチャネルMOSトランジスタを溝間に形成した実施例の絶縁ゲート型サイリスタの構造と等価回路図。 [Figure 37] Structure and equivalent circuit diagram of an insulated gate thyristor of the embodiment to form a vertical p-channel MOS transistor and n-channel MOS transistor between the grooves.

【図38】図37を変形した実施例の絶縁ゲート型サイリスタの構造と等価回路図。 [Figure 38] Structure and equivalent circuit diagram of an insulated gate thyristor of the embodiment obtained by modifying the FIG. 37.

【図39】図32の構造に縦型のpチャネルMOSトランジスタを導入した実施例の絶縁ゲート型サイリスタと等価回路図。 [Figure 39] insulated gate thyristor equivalent circuit diagram of an embodiment of introducing a vertical p-channel MOS transistor of the structure of FIG. 32.

【図40】図37を変形したアノード側にも埋込み絶縁ゲートを導入した実施例の絶縁ゲート型サイリスタと等価回路図。 [Figure 40] insulated gate thyristor equivalent circuit diagram of an embodiment of introducing a buried insulating gate to the anode side was modified to FIG. 37.

【図41】図40の実施例を変形した実施例の絶縁ゲート型サイリスタと等価回路図。 [Figure 41] insulated gate thyristor equivalent circuit diagram of an embodiment obtained by modifying the embodiment of FIG. 40.

【図42】図41の実施例のカソード側に縦型のpチャネルMOSトランジスタを導入した実施例の絶縁ゲート型サイリスタと等価回路図。 [Figure 42] the vertical p insulated gate thyristor equivalent circuit of the embodiment introduces channel MOS transistor view of the cathode side of the embodiment of FIG. 41.

【図43】平面ゲート構造を用いた実施例の絶縁ゲート型サイリスタを示す図。 Figure 43 illustrates an insulated gate thyristor of the embodiment using the flat gate structure.

【図44】図43の実施例の改良型の絶縁ゲート型サイリスタを示す図。 Figure 44 illustrates a variant of the insulated gate thyristor of the embodiment of FIG. 43.

【図45】同じく図43の実施例の改良型の絶縁ゲート型サイリスタを示す図。 [Figure 45] also shows an improved insulated gate thyristor of the embodiment of FIG. 43.

【図46】同じく図43の実施例の改良型の絶縁ゲート型サイリスタを示す図。 [46] Also it shows an improved insulated gate thyristor of the embodiment of FIG. 43.

【図47】同じく図43の実施例の改良型の絶縁ゲート型サイリスタを示す図。 [47] Also it shows an improved insulated gate thyristor of the embodiment of FIG. 43.

【図48】図47(a) の実施例のゲート駆動波形の例を示す図。 FIG. 48 shows an example of a gate drive waveforms of the embodiment of FIG. 47 (a).

【図49】図43の実施例を変形した実施例の絶縁ゲート型サイリスタを示す図。 Figure 49 illustrates an insulated gate thyristor of the embodiment obtained by modifying the embodiment of FIG. 43.

【図50】図49の実施例を変形した実施例の絶縁ゲート型サイリスタを示す図。 Figure 50 illustrates an insulated gate thyristor of the embodiment obtained by modifying the embodiment of FIG. 49.

【図51】図49および図50の改良型の絶縁ゲート型サイリスタを示す図。 Figure 51 illustrates a variant of the insulated gate thyristor of FIG. 49 and FIG. 50.

【図52】同じく図49および図50の改良型の絶縁ゲート型サイリスタを示す図。 [Figure 52] also shows an improved insulated gate thyristor of FIG. 49 and FIG. 50.

【図53】同じく図49および図50の改良型の絶縁ゲート型サイリスタを示す図。 [Figure 53] also shows an improved insulated gate thyristor of FIG. 49 and FIG. 50.

【図54】同じく図49および図50の改良型の絶縁ゲート型サイリスタを示す図。 [Figure 54] also shows an improved insulated gate thyristor of FIG. 49 and FIG. 50.

【図55】同じく図49および図50の改良型の絶縁ゲート型サイリスタを示す図。 [Figure 55] also shows an improved insulated gate thyristor of FIG. 49 and FIG. 50.

【図56】同じく図49および図50の改良型の絶縁ゲート型サイリスタを示す図。 [Figure 56] also shows an improved insulated gate thyristor of FIG. 49 and FIG. 50.

【図57】同じく図49および図50の改良型の絶縁ゲート型サイリスタを示す図。 [Figure 57] also shows an improved insulated gate thyristor of FIG. 49 and FIG. 50.

【図58】同じく図49および図50の改良型の絶縁ゲート型サイリスタを示す図。 [Figure 58] also shows an improved insulated gate thyristor of FIG. 49 and FIG. 50.

【図59】同じく図49および図50の改良型の絶縁ゲート型サイリスタを示す図。 [Figure 59] also shows an improved insulated gate thyristor of FIG. 49 and FIG. 50.

【図60】図43の実施例を変形した実施例の絶縁ゲート型サイリスタを示す図。 Figure 60 illustrates an insulated gate thyristor of the embodiment obtained by modifying the embodiment of FIG. 43.

【図61】図60の実施例を変形した実施例の絶縁ゲート型サイリスタを示す図。 FIG. 61 shows an insulated gate thyristor of the embodiment obtained by modifying the embodiment of FIG. 60.

【図62】同じく図60の実施例を変形した実施例の絶縁ゲート型サイリスタを示す図。 [Figure 62] also shows an insulated gate thyristor of the embodiment obtained by modifying the embodiment of FIG. 60.

【図63】図60および図61の改良型の絶縁ゲート型サイリスタを示す図。 Figure 63 illustrates a variant of the insulated gate thyristor of FIG. 60 and FIG. 61.

【図64】同じく図60および図61の改良型の絶縁ゲート型サイリスタを示す図。 [Figure 64] also shows an improved insulated gate thyristor of FIG. 60 and FIG. 61.

【図65】同じく図60および図61の改良型の絶縁ゲート型サイリスタを示す図。 [Figure 65] also shows an improved insulated gate thyristor of FIG. 60 and FIG. 61.

【図66】同じく図60および図61の改良型の絶縁ゲート型サイリスタを示す図。 [Figure 66] also shows an improved insulated gate thyristor of FIG. 60 and FIG. 61.

【図67】同じく図60および図61の改良型の絶縁ゲート型サイリスタを示す図。 [Figure 67] also shows an improved insulated gate thyristor of FIG. 60 and FIG. 61.

【図68】同じく図60および図61の改良型の絶縁ゲート型サイリスタを示す図。 [Figure 68] also shows an improved insulated gate thyristor of FIG. 60 and FIG. 61.

【図69】別の実施例の絶縁ゲート型サイリスタを示す図。 FIG. 69 shows an insulated gate thyristor of another embodiment.

【図70】図69の実施例の改良型の絶縁ゲート型サイリスタを示す図。 Figure 70 illustrates a variant of the insulated gate thyristor of the embodiment of FIG. 69.

【図71】同じく図69の実施例の改良型の絶縁ゲート型サイリスタを示す図。 [Figure 71] also shows an improved insulated gate thyristor of the embodiment of FIG. 69.

【図72】同じく図69の実施例の改良型の絶縁ゲート型サイリスタを示す図。 [Figure 72] also shows an improved insulated gate thyristor of the embodiment of FIG. 69.

【図73】同じく図69の実施例の改良型の絶縁ゲート型サイリスタを示す図。 [Figure 73] also shows an improved insulated gate thyristor of the embodiment of FIG. 69.

【図74】図69の実施例を変形した実施例の絶縁ゲート型サイリスタを示す図。 FIG. 74 shows an insulated gate thyristor of the embodiment obtained by modifying the embodiment of FIG. 69.

【図75】図74の実施例の改良型の絶縁ゲート型サイリスタを示す図。 Figure 75 illustrates a variant of the insulated gate thyristor of the embodiment of FIG. 74.

【図76】同じく図74の実施例の改良型の絶縁ゲート型サイリスタを示す図。 [Figure 76] also shows an improved insulated gate thyristor of the embodiment of FIG. 74.

【図77】同じく図74の実施例の改良型の絶縁ゲート型サイリスタを示す図。 [Figure 77] also shows an improved insulated gate thyristor of the embodiment of FIG. 74.

【図78】同じく図74の実施例の改良型の絶縁ゲート型サイリスタを示す図。 [Figure 78] also shows an improved insulated gate thyristor of the embodiment of FIG. 74.

【図79】同じく図74の実施例の改良型の絶縁ゲート型サイリスタを示す図。 [Figure 79] also shows an improved insulated gate thyristor of the embodiment of FIG. 74.

【図80】アノード側にカソード側と同様のスイッチング用MOSトランジスタを平面構造で導入した実施例の絶縁ゲート型サイリスタを示す図。 Figure 80 illustrates an insulated gate thyristor of the embodiment similar switching MOS transistor and the cathode side to the anode side was introduced as a planar structure.

【図81】図80の実施例の改良型の絶縁ゲート型サイリスタを示す図。 Figure 81 illustrates a variant of the insulated gate thyristor of the embodiment of FIG. 80.

【図82】同じく図80の実施例の改良型の絶縁ゲート型サイリスタを示す図。 [Figure 82] also shows an improved insulated gate thyristor of the embodiment of FIG. 80.

【図83】同じく図80の実施例の改良型の絶縁ゲート型サイリスタを示す図。 [Figure 83] also shows an improved insulated gate thyristor of the embodiment of FIG. 80.

【図84】同じく図80の実施例の改良型の絶縁ゲート型サイリスタを示す図。 [Figure 84] also shows an improved insulated gate thyristor of the embodiment of FIG. 80.

【図85】同じく図80の実施例の改良型の絶縁ゲート型サイリスタを示す図。 [Figure 85] also shows an improved insulated gate thyristor of the embodiment of FIG. 80.

【図86】同じく図80の実施例の改良型の絶縁ゲート型サイリスタを示す図。 [Figure 86] also shows an improved insulated gate thyristor of the embodiment of FIG. 80.

【図87】同じく図80の実施例の改良型の絶縁ゲート型サイリスタを示す図。 [Figure 87] also shows an improved insulated gate thyristor of the embodiment of FIG. 80.

【図88】埋込み絶縁ゲート構造の実施例の絶縁ゲート型サイリスタを示す図。 Figure 88 illustrates an insulated gate thyristor of the embodiment of the buried insulated gate structure.

【図89】図88の実施例の改良型の絶縁ゲート型サイリスタを示す図。 Figure 89 illustrates a variant of the insulated gate thyristor of the embodiment of FIG. 88.

【図90】同じく図88の実施例の改良型の絶縁ゲート型サイリスタを示す図。 [Figure 90] also shows an improved insulated gate thyristor of the embodiment of FIG. 88.

【図91】同じく図88の実施例の改良型の絶縁ゲート型サイリスタを示す図。 [Figure 91] also shows an improved insulated gate thyristor of the embodiment of FIG. 88.

【図92】同じく図88の実施例の改良型の絶縁ゲート型サイリスタを示す図。 [Figure 92] also shows an improved insulated gate thyristor of the embodiment of FIG. 88.

【図93】同じく図88の実施例の改良型の絶縁ゲート型サイリスタを示す図。 [Figure 93] also shows an improved insulated gate thyristor of the embodiment of FIG. 88.

【図94】平面構造のMOSトランジスタを用いた他の実施例の絶縁ゲート型サイリスタを示す図。 Figure 94 illustrates an insulated gate thyristor of another embodiment using a MOS transistor of a planar structure.

【図95】図94の実施例の改良型の絶縁ゲート型サイリスタを示す図。 Figure 95 illustrates a variant of the insulated gate thyristor of the embodiment of FIG. 94.

【図96】同じく図94の実施例の改良型の絶縁ゲート型サイリスタを示す図。 [Figure 96] also shows an improved insulated gate thyristor of the embodiment of FIG. 94.

【図97】同じく図94の実施例の改良型の絶縁ゲート型サイリスタを示す図。 [Figure 97] also shows an improved insulated gate thyristor of the embodiment of FIG. 94.

【図98】同じく図94の実施例の改良型の絶縁ゲート型サイリスタを示す図。 [Figure 98] also shows an improved insulated gate thyristor of the embodiment of FIG. 94.

【図99】平面構造のMOSトランジスタを用いた他の実施例の絶縁ゲート型サイリスタを示す図。 Figure 99 illustrates an insulated gate thyristor of another embodiment using a MOS transistor of a planar structure.

【図100】図99の実施例の改良型の絶縁ゲート型サイリスタを示す図。 Figure 100 illustrates an improved insulated gate thyristor of the embodiment of FIG. 99.

【図101】同じく図99の実施例の改良型の絶縁ゲート型サイリスタを示す図。 [Figure 101] Similarly illustrates an improved insulated gate thyristor of the embodiment of FIG. 99.

【図102】同じく図99の実施例の改良型の絶縁ゲート型サイリスタを示す図。 [Figure 102] Similarly illustrates an improved insulated gate thyristor of the embodiment of FIG. 99.

【図103】図43の実施例を変形した実施例の絶縁ゲート型サイリスタを示す図。 Figure 103 illustrates an insulated gate thyristor of the embodiment obtained by modifying the embodiment of FIG. 43.

【図104】本発明の他の実施例の絶縁ゲート型サイリスタを示す平面図。 Figure 104 is a plan view showing an insulated gate thyristor according to another embodiment of the present invention.

【図105】図104のA−A′断面図。 [Figure 105] A-A 'sectional view of figure 104.

【図106】図104の実施例の改良型の絶縁ゲート型サイリスタを示す図。 Figure 106 illustrates an improved insulated gate thyristor of the embodiment of FIG. 104.

【図107】図106のA−A′断面図。 [Figure 107] A-A 'sectional view of figure 106.

【図108】図104の実施例の改良型の絶縁ゲート型サイリスタを示す図。 Figure 108 illustrates an improved insulated gate thyristor of the embodiment of FIG. 104.

【図109】図108のA−A′断面図。 [Figure 109] A-A 'sectional view of figure 108.

【図110】図108のB−B′断面図。 [Figure 110] B-B 'sectional view of FIG. 108.

【図111】本発明の他の実施例の絶縁ゲート型サイリスタを示す平面図。 Figure 111 is a plan view showing an insulated gate thyristor according to another embodiment of the present invention.

【図112】図111のA−A′断面図。 [Figure 112] A-A 'sectional view of figure 111.

【図113】図111の実施例の改良型の絶縁ゲート型サイリスタを示す図。 Figure 113 illustrates an improved insulated gate thyristor of the embodiment of FIG. 111.

【図114】図113のA−A′断面図。 [Figure 114] A-A 'sectional view of figure 113.

【図115】図111の実施例の改良型の絶縁ゲート型サイリスタを示す図。 Figure 115 illustrates an improved insulated gate thyristor of the embodiment of FIG. 111.

【図116】図115のA−A′断面図。 [Figure 116] A-A 'sectional view of figure 115.

【図117】図115のB−B′断面図。 [Figure 117] B-B 'sectional view of FIG. 115.

【図118】本発明の他の実施例の絶縁ゲート型サイリスタを示す平面図。 Figure 118 is a plan view showing an insulated gate thyristor according to another embodiment of the present invention.

【図119】図118のA−A′断面図。 A-A 'sectional view of FIG. 119] Figure 118.

【図120】図118の実施例の改良型の絶縁ゲート型サイリスタを示す図。 Figure 120 illustrates an improved insulated gate thyristor of the embodiment of FIG. 118.

【図121】図120のA−A′断面図。 [Figure 121] A-A 'sectional view of figure 120.

【図122】図118の実施例の改良型の絶縁ゲート型サイリスタを示す図。 Figure 122 illustrates an improved insulated gate thyristor of the embodiment of FIG. 118.

【図123】図122のA−A′断面図。 [Figure 123] A-A 'sectional view of figure 122.

【図124】図122のB−B′断面図。 [Figure 124] B-B 'sectional view of FIG. 122.

【図125】図118の実施例の改良型の絶縁ゲート型サイリスタを示す図。 Figure 125 illustrates an improved insulated gate thyristor of the embodiment of FIG. 118.

【図126】図125のA−A′断面図。 [Figure 126] A-A 'sectional view of figure 125.

【図127】本発明の他の実施例の絶縁ゲート型サイリスタを示す平面図。 Figure 127 is a plan view showing an insulated gate thyristor according to another embodiment of the present invention.

【図128】図127のA−A′断面図。 [Figure 128] A-A 'sectional view of figure 127.

【図129】図127のB−B′断面図。 [129] B-B 'sectional view of FIG. 127.

【図130】図127のC−C′断面図。 [Figure 130] C-C 'sectional view of FIG. 127.

【図131】本発明の他の実施例の絶縁ゲート型サイリスタを示す平面図。 Figure 131 is a plan view showing an insulated gate thyristor according to another embodiment of the present invention.

【図132】図131のA−A′断面図。 [Figure 132] A-A 'sectional view of figure 131.

【図133】図131のB−B′断面図。 [Figure 133] B-B 'sectional view of FIG. 131.

【図134】図131のC−C′断面図。 [Figure 134] C-C 'sectional view of FIG. 131.

【図135】図131の実施例の改良型の絶縁ゲート型サイリスタを示す図。 Figure 135 illustrates an improved insulated gate thyristor of the embodiment of FIG. 131.

【図136】同じく図131の実施例の改良型の絶縁ゲート型サイリスタを示す図。 [Figure 136] Similarly illustrates an improved insulated gate thyristor of the embodiment of FIG. 131.

【図137】同じく図131の実施例の改良型の絶縁ゲート型サイリスタを示す図。 [Figure 137] Similarly illustrates an improved insulated gate thyristor of the embodiment of FIG. 131.

【図138】同じく図131の実施例の改良型の絶縁ゲート型サイリスタのA−A′断面図。 [Figure 138] Also A-A 'sectional view of an improved insulated gate thyristor of the embodiment of FIG. 131.

【図139】従来の絶縁ゲート型サイリスタを示す図。 Figure 139 is a diagram showing a conventional insulated gate thyristor.

【図140】従来の他の絶縁ゲートサイリスタを示す図。 Figure 140 is a diagram showing another conventional insulated gate thyristor.

【図141】従来の他の絶縁ゲート型サイリスタを示す図。 Figure 141 is a diagram showing another conventional insulated gate thyristor.

【符号の説明】 DESCRIPTION OF SYMBOLS

1…n型ベース層、 2…n型バッファ層、 3…p型エミッタ層、 4…溝、 5…絶縁ゲート電極、 6…チャネル領域、 7…n型エミッタ層、 8…p型ソース層、 9…n型チャネル層、 10…n型ドレイン層、 11…アノード電極、 12…カソード電極、 35…溝、 36…絶縁ゲート電極、 41…カソード電極、 41b…ドレイン電極、 45…p型ベース層、 46…ゲート電極、 47…n型チャネル層、 54…n型チャネル層、 56…n型ウェル層(エミッタ層)、 57…p型ウェル層、 58…p型ウェル層(エミッタ層) 59…n型ウェル層、 61…p型ウェル層、 62…n型ソース層、 71…p +型層、 72…n型ソース層、 73…ゲート絶縁膜、 74…ゲート電極、 78…n型ソース層、 79…ゲート絶縁膜、 80… 1 ... n-type base layer, 2 ... n-type buffer layer, 3 ... p-type emitter layer, 4 ... groove, 5 ... insulated gate electrode, 6 ... channel region, 7 ... n-type emitter layer, 8 ... p-type source layer, 9 ... n-type channel layer, 10 ... n-type drain layer, 11 ... anode electrode, 12 ... cathode electrode, 35 ... groove, 36 ... insulated gate electrode, 41 ... cathode electrode, 41b ... drain electrode, 45 ... p-type base layer , 46 ... gate electrode, 47 ... n-type channel layer, 54 ... n-type channel layer, 56 ... n-type well layer (emitter layer), 57 ... p-type well layer, 58 ... p-type well layer (emitter layer) 59 ... n-type well layer, 61 ... p-type well layer, 62 ... n-type source layer, 71 ... p + -type layer, 72 ... n-type source layer 73 ... gate insulating film, 74 ... gate electrode, 78 ... n-type source layer , 79 ... gate insulating film, 80 ... ゲート電極、 81,82…p型ウェル層、 83…n +型層、 84…p型ウェル層、 91…p型ウェル層、 92…n型ウェル層、 93…p型ソース層、 94…ゲート絶縁膜、 95…ゲート電極、 100…n +型層、 101…p型ソース層、 102…ゲート絶縁膜、 103…ゲート電極、 104…層間絶縁膜、 105…コンタクトホール。 Gate electrodes, 81 and 82 ... p-type well layer, 83 ... n + -type layer, 84 ... p-type well layer, 91 ... p-type well layer, 92 ... n-type well layer, 93 ... p-type source layer 94 ... gate insulating film, 95 ... gate electrode, 100 ... n + -type layer, 101 ... p-type source layer, 102 ... gate insulating film, 103 ... gate electrode, 104 ... interlayer insulating film, 105 ... contact hole.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山口 正一 神奈川県川崎市幸区小向東芝町1番地 株式会社東芝総合研究所内 (56)参考文献 特開 昭57−43461(JP,A) 特開 昭62−247567(JP,A) 特開 平2−21661(JP,A) 特開 平4−312977(JP,A) 特開 昭63−209172(JP,A) 特開 昭63−288064(JP,A) 特開 平3−70152(JP,A) 特公 昭57−4100(JP,B1) 米国特許4847671(US,A) (58)調査した分野(Int.Cl. 7 ,DB名) H01L 29/74 H01L 29/78 H01L 27/08 ────────────────────────────────────────────────── ─── of the front page continued (72) inventor Shoichi Yamaguchi Kawasaki-shi, Kanagawa-ku, Saiwai Komukaitoshiba-cho, address, Ltd. Toshiba the laboratory (56) reference Patent Sho 57-43461 (JP, a) JP open Akira 62-247567 (JP, A) Patent Rights 2-21661 (JP, A) Patent Rights 4-312977 (JP, A) JP Akira 63-209172 (JP, A) JP Akira 63-288064 ( JP, a) JP flat 3-70152 (JP, a) Tokuoyake Akira 57-4100 (JP, B1) US Patent 4847671 (US, a) (58 ) investigated the field (Int.Cl. 7, DB name) H01L 29/74 H01L 29/78 H01L 27/08

Claims (8)

    (57)【特許請求の範囲】 (57) [the claims]
  1. 【請求項1】第1導電型ベース層と、 前記第1導電型ベース層の一方の面に形成された第1導電型の第1のエミッタ層と、 前記第1のエミッタ層に設けられた第1の電極と 、 前記第1導電型ベース層の他方の面に形成された第2導電型の第2のエミッタ層と、 前記第2のエミッタ層に設けられた第2の電極と、前記第1のエミッタ層から前記第1導電型ベース層の途中まで達する深さをもって形成された、所定間隔で対向する少なくとも一対の溝と、 前記溝の内部に埋込み形成された絶縁ゲート電極と、 前記第1の電極と前記第1導電型ベース層との間に設け And 1. A first conductivity type base layer, said first emitter layer of the first conductivity type formed on one surface of the first conductivity type base layer, provided on the first emitter layer a first electrode, said second emitter layer of the second conductivity type formed on the other surface of the first conductivity type base layer, and a second electrode provided on the second emitter layer, the was formed with a depth reaching from the first emitter layer to the middle of the first conductivity type base layer, at least a pair of grooves, and the insulated gate electrode which is buried inside the groove opposite at a predetermined interval, wherein provided between the first electrode and the first conductivity type base layer
    られ、前記第1導電型ベース層内の第2導電型キャリア Is, the second conductivity type carrier of the first conductivity type base layer
    を前記第1の電極に排出するためのターンオフ用絶縁ゲ Turnoff insulating gate for discharging said first electrode
    ート型トランジスタ構造と、 を備えたことを特徴とする絶縁ゲート型トランジスタ。 Insulated gate transistor, characterized in that it comprises a chromatography preparative transistor structure.
  2. 【請求項2】 第1導電型ベース層と、 前記第1導電型ベース層の一方の面に形成された第1導 Wherein the first conductivity type base layer, the first conductive formed on one surface of the first conductivity type base layer
    電型の第1のエミッタ層と、 前記第1のエミッタ層に設けられた第1の電極と、 前記第1導電型ベース層の他方の面に形成された第2導 The first emitter layer of the conductivity type, wherein a first electrode provided on the first emitter layer, a second conductive formed on the other surface of the first conductivity type base layer
    電型の第2のエミッタ層と、 前記第2のエミッタ層に設けられた第2の電極と、 前記第1のエミッタ層から前記第1導電型ベース層の途 A second emitter layer of the conductivity type, Application of the second electrode provided on the second emitter layer, the first first-conductivity-type base layer from the emitter layer
    中まで達する深さをもって形成された、所定間隔で対向 It was formed with a depth reaching in, opposed at a predetermined interval
    する少なくとも一対の溝と、 前記溝の内部に埋込み形成された絶縁ゲート電極と、 前記第1の電極と前記第1導電型ベース層との間に設け At least provided with a pair of grooves, and the insulated gate electrode which is buried inside the groove, between the first electrode and the first conductivity type base layer to
    られ、ターンオフ時に前記絶縁ゲート電極の制御により It is under the control of the insulated gate electrode when turned off
    前記第1導電型ベース層内の第2導電型キャリ アを前記 Said second conductivity type career of the first conductivity type base layer
    第1の電極に排出するバイパス領域構造と を備えたことを特徴とする絶縁ゲート型トランジスタ。 Insulated gate transistor is characterized in that a bypass region structure to discharge to the first electrode.
  3. 【請求項3】第1導電型ベース層と、 前記第1導電型ベース層の一方の面に形成された第2導電型ベース層と、 前記第2導電型ベース層表面に形成された第1導電型の第1のエミッタ層と、 前記第1のエミッタ層に設けられた第1の電極と、前記第1導電型ベース層の他方の面に形成された第2導電型の第2のエミッタ層と、 前記第2のエミッタ層に設けられた第2の電極と、前記第1のエミッタ層から前記第1導電型ベース層に達する深さで所定間隔をもって対向するように形成された少なくとも一対の溝と、 前記溝の内部に埋込み形成された絶縁ゲート電極と、 前記第1の電極と前記第1導電型ベース層との間に設け 3. A first conductivity type base layer, a second conductivity type base layer formed on one surface of the first conductivity type base layer, the first formed in the second conductivity type base layer surface the first emitter layer of the conductivity type, said first electrode and a second emitter of the second conductivity type formed on the other surface of the first conductivity type base layer formed on the first emitter layer layer and said second electrode provided on the second emitter layer, the first at least one pair formed to face each other with a predetermined distance in a depth reaching said first conductivity type base layer from the emitter layer provided and grooves, and the insulated gate electrode which is buried inside the groove, between the first electrode and the first conductivity type base layer
    られ、前記第1導電型ベース層内の第2導電型キャリアを前記第1の電極に排出するためのターンオフ用絶縁ゲートトランジスタ構造と、 を備えたことを特徴とする絶縁ゲート型サイリスタ。 It is, insulated gate thyristor, characterized in that and an insulated gate transistor structure for turning off for discharging the second conductivity type carrier of the first conductivity type base layer to the first electrode.
  4. 【請求項4】前記溝の間の前記第1 のエミッタ層表面に Wherein said first emitter layer surface between the groove
    複数の第2導電型領域が分散配置され、これら第2導電型領域下の第1のエミッタを第2導電型チャネル層として、ターンオフ用絶縁ゲート型トランジスタが構成されていることを特徴とする請求項記載の絶縁ゲート型サイリスタ。 A plurality of second conductivity type regions are distributed, the first emitter layer under these second conductivity type region as the second conductivity type channel layer, characterized in that the turn-off insulated gate type transistor is formed insulated gate thyristor according to claim 3, wherein.
  5. 【請求項5】 第1導電型ベース層と、 前記第1導電型ベース層の一方の面に形成された第2導 5. A first conductivity type base layer, a second conductive formed on one surface of the first conductivity type base layer
    電型ベース層と、 前記第2導電型ベース層表面に形成された第1導電型の A conductivity type base layer, the first conductivity type formed on said second conductivity type base layer surface
    第1のエミッタ層と、 前記第1のエミッタ層に設けられた第1の電極と、 前記第1導電型ベース層の他方の面に形成された第2導 A first emitter layer, the first and the first electrode provided on the emitter layer, the second conductive formed on the other surface of the first conductivity type base layer
    電型の第2のエミッタ層と、 前記第2のエミッタ層に設けられた第2の電極と、 前記第1のエミッタ層から前記第1導電型ベース層に達 A second emitter layer of the conductivity type, the second electrode provided on the second emitter layer, reaches from the first emitter layer to said first conductivity type base layer
    する深さで所定間隔をもって対向するように形成された It is formed so as to face each other with a predetermined distance in a depth of
    少なくとも一対の溝と、 前記溝の内部に埋込み形成された絶縁ゲート電極と、 前記第1の電極と前記第1導電型ベース層との間に設け At least a pair of grooves, and the insulated gate electrode which is buried inside the groove, provided between the first electrode and the first conductivity type base layer
    られ、ターンオフ時に前記絶縁ゲート電極の制御により It is under the control of the insulated gate electrode when turned off
    前記第1導電型ベース層内の第2導電型キャリアを前記 Said second conductivity type carrier of the first conductivity type base layer
    第1の電極に排出するバイパス領域構造と を備えたことを特徴とする絶縁ゲート型サイリスタ。 Insulated gate thyristor, characterized in that a bypass region structure to discharge to the first electrode.
  6. 【請求項6】第1導電型ベース層と、 前記第1導電型ベース層の一方の面に選択的に形成された第2導電型ベース層と、 前記第1導電型ベース層の他方の面に形成された第2導電型エミッタ層と、 前記第2導電型ベース層の表面に所定間隔をおいて形成された第1導電型エミッタ層および第1導電型ソース層と、 前記第2導電型ベース層の表面に前記第1導電型ソース層と連続して形成された第1導電型ウェル層と、 前記第1導電型ウェル層の表面に形成された第2導電型ソース層と、 前記第1導電型エミッタ層と第1導電型ソース層に挟まれた領域の前記第2導電型ベース層上に形成された第1 6. A first conductivity type base layer, a second conductivity type base layer selectively formed on one surface of the first conductivity type base layer, the other surface of said first conductivity type base layer a second conductivity type emitter layer formed on said second conductivity type base layer a first conductivity type emitter layer and the first conductive type source layer formed at predetermined intervals on the surface of the second conductivity type a first conductive type well layer which is formed continuously with the first conductivity type source layer on the surface of the base layer, a second conductivity type source layer formed on a surface of the first conductive type well layer, said first first formed on first conductivity type emitter layer and said second conductivity type base layer of the region sandwiched between the first conductive type source layer
    の絶縁ゲート電極と、 前記第2導電型ソース層と第2導電型ベース層に挟まれた領域の前記第1導電型ウェル層上に形成された第2の絶縁ゲート電極と、 前記第1導電型ソース層および第2導電型ソース層にコ Insulating a gate electrode, a second insulated gate electrode formed on said second conductivity type source layer and the first conductive type well layer of the region sandwiched between the second conductivity type base layer, the first conductive co the -type source layer and a second conductivity type source layer
    ンタクトして形成された第1の主電極と、 前記第2導電型エミッタ層に形成された第2の主電極と、 を備えたことを特徴とする絶縁ゲート型サイリスタ。 A first main electrode formed in Ntakuto, second insulated gate thyristor and the main electrode, comprising the to that formed on the second conductive type emitter layer.
  7. 【請求項7】第1導電型ベース層と、 前記第1導電型ベース層の一方の面に選択的に形成された第2導電型ベース層と、 前記第1導電型ベース層の他方の面に形成された第2導電型エミッタ層と、 前記第2導電型ベース層の表面に所定間隔をおいて形成された第1導電型エミッタ層および第1導電型ソース層と、 前記第2導電型ベース層の表面に前記第1導電型エミッタ層と連続して形成された第1導電型ウェル層と、 前記第1導電型ウェル層の表面に形成された第2導電型ソース層と、 前記第1導電型エミッタ層と第1導電型ソース層に挟まれた領域の第2導電型ベース層上に形成された第1の絶縁ゲート電極と、 前記第2導電型ソース層と第2導電型ベース層に挟まれた領域の前記第1導電型ウェル層上に形成された第2の絶縁ゲー 7. A first conductivity type base layer, a second conductivity type base layer selectively formed on one surface of the first conductivity type base layer, the other surface of said first conductivity type base layer a second conductivity type emitter layer formed on said second conductivity type base layer a first conductivity type emitter layer and the first conductive type source layer formed at predetermined intervals on the surface of the second conductivity type a first conductive type well layer which is formed continuously with the first conductivity type emitter layer on the surface of the base layer, a second conductivity type source layer formed on a surface of the first conductive type well layer, said first first an insulated gate electrode, the second conductive type source layer and a second conductivity type base formed on first conductivity type emitter layer and a second conductivity type base layer in the region sandwiched between the first conductive type source layer a second insulating gate formed on the region sandwiched between the first conductivity-type well layer in the layer ト電極と、 前記第1導電型ソース層および前記第2導電型ソース層 And gate electrode, the first conductivity type source layer and the second conductive type source layer
    にコンタクトして形成された第1の主電極と、 前記第2導電型エミッタ層に形成された第2の主電極と、 を備えたことを特徴とする絶縁ゲート型サイリスタ。 First main electrode and the insulated gate thyristor, characterized in that a second main electrode formed on the second conductive type emitter layer, comprising a formed in contact with the.
  8. 【請求項8】 前記第1の絶縁ゲート電極と前記第2の絶 Wherein said second insulation between the first insulated gate electrode
    縁ゲート電極とが一体形成されていることを特徴とする Characterized in that the edge gate electrode is integrally formed
    請求項6または7に記載の絶縁ゲート型サイリスタ。 Insulated gate thyristor according to claim 6 or 7.
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