JP3290061B2 - パルス計数回路およびｆｖ変換回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、所定時間当たりに
入力される各種パルス信号の数を計数するパルス計数回
路、およびパルス計数回路を用いて各種入力信号の周波
数を電圧に変換するＦＶ変換回路に関する。

【０００２】

【従来の技術】従来からのパルス計数回路およびＦＶ変
換回路の典型的な構成を図１４に示す。入力信号は、パ
ルス計数回路１で所定時間当たりのパルス数として計数
されてデジタル値に変換され、Ｄ／Ａ変換回路２によっ
てデジタル値からアナログ値を表す信号に変換される。
パルス計数回路１およびＤ／Ａ変換回路２を含むＦＶ変
換回路３は、入力信号の周波数を単位時間内のパルス数
として検出し、検出したパルス数に対応する電圧レベル
を有するアナログ出力を導出する。

【０００３】パルス計数回路１内には、各種入力信号を
波形整形してパルス波に変換する波形整形回路４と、パ
ルス波を計数する所定時間であるカウント期間Ｔを決定
するタイマ信号を出力するカウント期間設定用タイマ５
と、カウント期間Ｔの間に入る波形整形回路４からの出
力パルスの数をＮビットのデジタル値で計数する入力信
号カウンタ６と、タイマ信号によってカウント期間終了
時の入力信号カウンタ６の出力値を保持するラッチ７
と、カウント期間設定用タイマ５からのタイマ信号を一
定時間遅らせて入力信号カウンタ６をクリアする遅延回
路８とを含む。Ｄ／Ａ変換回路２は、ラッチ７からのデ
ジタル出力をアナログ出力に変換する。

【０００４】図１５は、図１４のパルス計数回路１の主
要部分の信号波形を示す。カウント期間設定用タイマ５
から出力されるタイマ信号は（ｂ）で示すラッチ信号と
してラッチ７のクロック入力ＣＫおよび遅延回路８の入
力に与えられる。遅延回路８は、タイマ信号を時間トｔ
だけ遅らせて、（ｃ）で示すクリア信号を入力信号カウ
ンタ６のクリア入力ＣＬに与える。カウント期間設定用
タイマ５は、（ａ）で示すリセット入力が解除される
と、カウント周期Ｔでタイマ出力をラッチ信号（ｂ）と
して導出する。時刻ｔ１でラッチ信号（ｂ）が立上がる
時点で、ラッチ７にはその直前の入力信号カウンタ６の
計数値ｍが取込まれて保持される。入力信号カウンタ６
は、（ｃ）のクリア信号によって計数値が零にクリアさ
れ、波形整形回路４から出力され、（ｄ）で示す入力パ
ルス信号を改めて計数する。時刻ｔ２までのカウント期
間Ｔの間に入力パルス信号（ｄ）の立上がりがｎ回あれ
ば、時刻ｔ２以降、ラッチ７からの（ｆ）で示すラッチ
出力はｍからｎに変わる。

【０００５】

【発明が解決しようとする課題】図１４および図１５で
説明したパルス計数回路１では、カウント期間Ｔが一定
であり、またラッチのデジタル出力やＤ／Ａ変換回路２
からのアナログ出力は、カウント期間Ｔ毎のラッチ信号
（ｂ）が入らないと出力値が変化しないため、変換の応
答性もカウント期間Ｔで決定される。このため、広い周
波数領域の信号をＦＶ変換する場合には、カウント期間
Ｔを低周波側に合わせて長くしておかなければならず、
応答性が悪くなり、高周波領域での周波数の変化に追従
することができなくなってしまう。

【０００６】図１４に示すパルス計数回路１やＦＶ変換
回路３は、種々の分野に使用される。たとえば自動車の
エンジン回転数を検出し、回転数に応じて各種制御を円
滑に行うためには、正確な回転数を常に応答性良く計測
可能な必要がある。

【０００７】本発明の目的は、パルス発生周期の広範囲
な変化に追従することができる応答性の良いパルス計数
回路、および入力信号の周波数の広範囲な変化に追従す
ることができる応答性の良いＦＶ変換回路を提供するこ
とである。

【０００８】

【０００９】

【課題を解決するための手段】本発明は、入力されるパ
ルス信号の数を計数し、パルス計数値を表す信号を導出
するパルス計数回路であって、計数期間が設定され、計
数期間毎にクロック信号を導出するタイマと、タイマか
らのクロック信号に応答し、クロック信号の周期に対応
する計数期間を予め定める複数個の整数から選択される
１つの選択値で除算した値の選択期間毎にセレクト信号
を導出するセレクタと、選択期間の終了に応じてクリア
され、入力されるパルス信号を計数し、計数値を表す信
号を導出するカウンタと、カウンタからの信号に応答
し、カウンタの計数値と前記選択値とを乗算し、乗算値
を表す信号を導出する乗算手段と、カウンタがクリアさ
れる直前の乗算手段からの信号に応答し、乗算手段の乗
算値を、パルス計数値を表す信号として導出するラッチ
と、ラッチからの信号に応答し、パルス計数値を予め設
定される複数個の基準値と比較し、その結果に応じてセ
レクタを制御する比較手段とを含むことを特徴とするパ
ルス計数回路である。本発明に従えば、セレクタによっ
て予め定める複数個の整数から選択される１つの選択値
で計数期間を除算した選択期間毎にカウンタは入力され
るパルス信号を計数する。カウンタの計数値には選択値
を乗算するので、選択期間内で計数期間とほぼ同等のパ
ルス計数を行うことができる。カウンタの計数値を選択
値で除算し、再び同じ選択値を乗算したときは、元の計
数値と同一になるとは限らないけれども、元の計数値が
比較的大きければ、除算して乗算した結果の誤差は小さ
くなる。比較手段はカウンタの計数値が１つの基準値以
上であるときには、さらに除算し乗算する選択値として
より大きな値の整数を選択し、選択期間を短くして、高
周波時など入力されるパルス信号の数が増大するときの
追従性を改善することができる。入力信号のパルス数が
減少するときには、係数値が１つの基準値以下であれば
除算し乗算する選択値としてより小さな値の整数を選択
するので、選択期間を長くして誤差の増大を防ぐことが
できる。

【００１０】また本発明で前記比較手段は、ラッチから
のパルス計数値を表すデジタル信号を、アナログ信号に
変換し、前記第１および第２の基準値に対応する基準レ
ベルと比較し、比較結果に従って前記選択値の選択を行
うようにセレクタを制御することを特徴とする。本発明
に従えば、比較手段はパルス計数値を変換したアナログ
信号と第１および第２の基準値に対応する基準レベルと
比較し、除算し乗算する整数値の選択を行うので、ＦＶ
変換回路などアナログ信号が容易に得られる場合に、特
に高周波時の応答性の向上を図ることができる。

【００１１】また本発明は、入力されるパルス信号の有
無を検出する入力検出手段を備え、前記比較手段は、入
力検出手段からの出力に応答し、カウンタがクリアされ
るまでにパルス信号が入力されないとき、カウンタをク
リアしないで前記選択値としてその時点で選択されてい
る値より小さな値を選択するようにセレクタを制御する
ことを特徴とする。本発明に従えば、入力されるパルス
信号が急激に減少するような場合に、選択期間を長く切
換えて、誤差の増大を防ぐことができる。

【００１２】また本発明で前記比較手段は、カウンタか
らの信号に応答し、カウンタがクリアされるまでの計数
値が予め定める基準値以下であるとき、カウンタをクリ
アしないで前記選択値としてその時点で選択されている
値より小さな値を選択するようにセレクタを制御するこ
とを特徴とする。本発明に従えば、カウンタが計数する
入力信号のパルス数が小さいときには、計数期間を除算
する選択値が小さくなるように選択し、カウンタの計数
値をそのまま利用してパルスの計数を続けるので、改め
て計数を開始する場合に比較して、入力信号のパルス数
が減少する方向に変化するときの応答性を改善すること
ができる。

【００１３】また本発明で前記セレクタは、初期状態で
最大の整数を選択することを特徴とする。本発明に従え
ば、初期状態ではセレクタによって最大の整数が選択さ
れるので、計数開始時に高周波の入力信号が入力されて
も充分に追従することができ、応答性を改善することが
できる。

【００１４】また本発明で前記比較手段は、カウンタか
らの信号に応答し、カウンタがクリアされるまでの計数
値が予め定める基準値以上であるとき、前記選択値とし
てその時点で選択されている値より大きな値を選択する
ようにセレクタを制御することを特徴とする。本発明に
従えば、入力信号の周波数が急激に上昇するような、パ
ルス数が急増する場合に、カウンタがクリアされるまで
の計数値は予め定める基準値以上となるので、比較手段
はセレクタを制御し、その時点で選択されている値より
大きな整数値を選択させる。これによって、周波数の急
上昇時などの追従性を改善し、応答性を向上させること
ができる。

【００１５】また本発明で前記セレクタは、初期状態で
最小の整数値を選択することを特徴とする。本発明に従
えば、初期状態ではセレクタによって選択される選択値
は最小の整数であるので、パルス信号の周期が長い周波
数の低い入力信号に対して充分な選択期間を設定し、正
確な計数を行うことができる。入力パルス数が大きいと
きには、セレクタで選択される選択値が大きくなるの
で、高周波側への追従性を向上させることができる。

【００１６】

【００１７】

【００１８】さらにまた本発明は、以上の特徴を有する
パルス計数回路と、パルス計数回路からの信号に応答
し、パルス計数値をアナログ値に変換するＤ／Ａ変換手
段とを含むことを特徴とするＦＶ変換回路である。入力
信号の周波数をアナログ値に変換するＦＶ変換回路に、
周波数の変化したときの応答性が改善されるパルス計数
回路からの計数値を変換したアナログ値を用いるので、
応答性の良好なＦＶ変換回路を得ることができる。

【００１９】

【発明の実施の形態】図１は、本発明の基礎となる形態
についての概略的な電気的構成を示す。パルス計数回路
１１は、入力信号の周波数に対応するパルス数を計数
し、パルス計数値を表す信号をＤ／Ａ変換回路１２に与
える。Ｄ／Ａ変換回路１２は、入力されたパルス計数値
を表すデジタル信号をアナログ信号に変換する。パルス
計数回路１１およびＤ／Ａ変換回路１２を含むＦＶ変換
回路１３は、入力信号の周波数を対応するアナログ信
号、たとえば周波数に比例する電圧レベルに変換する。
入力信号は波形整形回路１４によって波形整形され、一
定の振幅のパルス波に変換される。計数期間はカウント
期間設定用タイマ１５から導出されるクロック信号の周
期によって設定される。この計数期間内で、入力信号カ
ウンタ１６が入力信号のパルス数をＮビットのデジタル
値として計数し、計数値をラッチ１７によって記憶して
保持し、ラッチ１７が計数値を記録するタイミングと入
力信号カウンタ１６をクリアするタイミングとを調整す
るために遅延回路１８が用いられる。コンパレータ１９
は、入力信号カウンタ１６の計数値とラッチ１７の記憶
値とを比較し、小さくない方の値をパルス計数値として
導出する。

【００２０】図２は、図１のパルス計数回路１１の動作
を示す。ステップａ１から制御を開始し、ステップａ２
では入力信号カウンタ１６のカウント、すなわち計数動
作を開始する。ステップａ３では、入力信号カウンタ１
６の計数値Ｅ１とラッチ１７の記憶値Ｅ２との値を比較
する。Ｅ１の方がＥ２よりも大きければ、ステップａ４
でセレクタ２０が入力信号カウンタ１６の計数値Ｅ１を
選択する。ステップａ３でＥ１よりもＥ２の方が大きい
ときには、ステップａ５でセレクタ２０はラッチ１７の
記憶値Ｅ２を選択する。次にステップａ６では、カウン
ト期間が終了しているか否かが判断される。カウント期
間の終了はクロック信号の立上がりであるラッチタイミ
ングか否かで判断する。終了でないと判断されるときに
はステップａ３に戻り、終了のときはステップａ７に移
る。ステップａ７では、入力信号カウンタ１６の計数値
Ｅ１をラッチ１７にラッチして記憶保持し、ラッチ１７
の記憶値Ｅ２に対してそれまでの入力信号カウンタ１６
の計数値Ｅ１を代入する。その後、ステップａ８では入
力信号カウンタ１６がクリアされ、ステップａ２に戻
る。

【００２１】図３は、図１のパルス計数回路の動作タイ
ミングを示す。カウント期間設定用タイマ回路１５から
のクロック信号（Ｂ）は、計数期間Ｔ毎に導出される。
時刻ｔ１０からｔ１１までの計数期間に、波形整形回路
１４から入力信号カウンタ１６のクロック入力ＣＫに、
（Ｄ）に示すように４つのパルス信号が入力されると、
入力信号カウンタ１６の計数値Ｅ１は増加し、ラッチ１
７の記憶値Ｅ２は初期値であるたとえば零のままであ
る。コンパレータ１９の出力は、入力パルスが最初に与
えられる時刻ｔ１０ａ以降は、Ｅ１の方がＥ２よりも大
きいことを表すハイレベルとなる。次の計数期間が開始
される時刻ｔ１１では、入力信号カウンタ１６はクリア
入力ＣＬに遅延回路１８からクリア信号が与えられるの
で計数値は零となる。一方ラッチ１７には、クロック入
力ＣＫにクロック信号が与えられて入力信号カウンタ１
６の計数値「４」を記憶するので、時刻ｔ１１からの計
数期間では「４」を計数値として保持する。時刻ｔ１１
からの計数期間では、入力信号カウンタ１６の計数値は
時刻ｔ１１ｂ以降ラッチ１７の記憶値「４」よりも大き
くなる。このためコンパレータ１９の出力（Ｇ）も時刻
ｔ１１ｂ以降はハイレベルとなり、セレクタ２０は入力
信号カウンタ１６からの出力（Ｅ１）をパルス計数値と
して導出する。時刻ｔ１２以降の計数期間では、ラッチ
１７には記憶値「７」が保持され、入力信号カウンタ１
６の計数値が７を超えるまではラッチ１７の記憶値（Ｅ
２）がセレクタ２０によって選択される。したがってセ
レクタ２０によって選択され、Ｄ／Ａ変換回路１２に入
力されるパルス計数値（Ｆ）は、太線で示すような信号
となる。

【００２２】図４は、本発明の実施の第１形態の概略的
な電気的構成を示す。本実施形態で図１の基礎形態に対
応する部分には同一の参照符を付し、説明を省略する。
パルス計数回路２１とＤ／Ａ変換回路１２と比較手段２
２は、ＦＶ変換回路２３を構成する。パルス計数回路２
１内には、セレクタ２４、カウント期間設定回路２５お
よび乗算回路２６が含まれる。比較手段２２内には、２
つのコンパレータ２７，２８が含まれる。セレクタ２４
は、カウント期間設定回路２５から導出される計数期間
Ｔ、その１／２の分周期間Ｔ／２、およびそのさらに１
／２の分周期間Ｔ／４をそれぞれ表すクロック信号から
１つを選択し、（Ｂ）で示すセレクト信号としてラッチ
１７および遅延回路１８に与える。乗算回路２６は、入
力信号カウンタ１６の計数値ｎをα倍した乗算値Ｐ＝ｎ
×αを出力（Ｅ）として導出する。選択値である乗算値
αの値は、セレクタ２４が選択するセレクト信号の表す
期間がＴ／αとなるように選択される。コンパレータ２
７，２８は、ラッチ１７の保持するデジタル記憶値Ｐ
を、第１の規定値Ｒ１および第２の規定値Ｒ２とそれぞ
れ比較し、比較結果を表す信号Ｇ１，Ｇ２をそれぞれセ
レクタ２４および乗算回路２６に与え、αの値の選択を
制御する。

【００２３】図５は、図４のパルス計数回路２１および
比較手段２２の動作を示す。ステップｂ１から動作を開
始し、ステップｂ２ではＤ／Ａ変換回路１２への入力値
Ｐと規定値Ｒ１，Ｒ２とを比較する。ＰがＲ１およびＲ
２よりも小さいときにはステップｂ３でカウント期間と
してｔ＝Ｔが選択され、ステップｂ４で倍数αに１が設
定される。ＮがＲ１以上でＲ２よりも小さいときには、
ステップｂ５でカウント期間としてｔ＝Ｔ／２が選択さ
れ、ステップｂ６で倍数αが２に設定される。ＮがＲ１
およびＲ２以上であるときには、ステップｂ７でカウン
ト期間としてｔ＝Ｔ／４が選択され、ステップｂ８で倍
数α＝４が設定される。次にステップｂ９で入力信号カ
ウンタ１６のカウント値ｎが得られると、ステップｂ１
０で乗算回路２６によってＰ＝ｎ×αの演算が行われ、
ステップｂ１１でラッチ１７にＰの値が記憶される。ス
テップｂ１２では入力信号カウンタ１６がクリアされ、
ステップｂ２に戻る。

【００２４】図６は、図４のパルス計数回路２１の動作
タイミングを示す。（Ａ）のリセット入力が立上がる
と、カウント期間設定回路２５からは、３種類のクロッ
ク信号がＴ、Ｔ／２およびＴ／４の周期でそれぞれ導出
される。セレクタ２４は、（Ｂ）に示すようにクロック
信号を選択し、（Ｄ）で示すような入力信号を入力信号
カウンタ１６によって計数させる。最初の計数期間では
ラッチ１７の出力（Ｆ）は零であり、コンパレータ２
７，２８の出力（Ｇ１），（Ｇ２）も零であるので、ク
ロック信号Ｔおよび倍数α＝１がそれぞれ選択される。
基準値Ｒ１＝８、基準値Ｒ２＝１６であれば、次のクロ
ック信号はＴ／２が選択され，倍数α＝２となる。さら
に次のクロック信号はＴ／４が選択され、倍数α＝４と
なる。その期間では入力信号（Ｄ）のパルス数が少なく
なるので、次の計数期間ではクロック信号Ｔ／２に戻
り、倍数α＝２が設定される。

【００２５】図７は、本発明の実施の第２形態の電気的
構成を示す。本実施形態で、第１実施形態に対応する部
分には同一の参照符を付し、説明を省略する。パルス計
数回路２１内のセレクタ２４および乗算回路２６におけ
る選択は、比較手段３０内のアナログのコンパレータ３
１，３２からの出力（Ｇ１），（Ｇ２）によって行われ
る。コンパレータ３１，３２に入力される信号は、Ｄ／
Ａ変換回路１２からのアナログ信号である。コンパレー
タ３１，３２は、第１および第２の基準値に対応する基
準電圧Ｖ１，Ｖ２とＤ／Ａ変換回路１２のアナログ出力
とを比較し、比較結果に従って第１実施形態と同様の切
換えを行う。この第２実施形態の動作は、第１実施形態
の動作と同様である。

【００２６】図８は、本発明の実施の第３形態の概略的
な電気的構成を示す。本実施形態で第１または第２実施
形態に対応する部分には同一の参照符号を付し説明を省
略する。本実施形態では、比較手段４０、パルス計数回
路４１、入力信号検知回路４２およびＤ／Ａ変換回路１
２を含んでＦＶ変換回路４３が構成される。パルス計数
回路４１内には、セレクタ２４および入力信号検知回路
４２からの出力に応答するＡＮＤゲート４４が含まれ
る。比較手段４０内には、セレクタ２４および入力信号
検知回路４２からの出力に応答する演算用信号生成回路
４５、およびコンパレータ２７，２８からの出力に応答
する演算回路４６が含まれる。

【００２７】入力信号検出回路４２内には、カウンタ４
７およびコンパレータ４８が含まれる。コンパレータ４
８は、カウンタ４７の計数値ｎｉと予め設定される設定
値ｍとを比較し、比較結果を表す信号を導出する。

【００２８】図９は、図８の比較手段４０、パルス計数
回路４１および入力信号検知回路４２の動作を示す。ス
テップｃ１から動作を開始し、ステップｃ２からステッ
プｃ８までは図５のステップｂ２からステップｂ８まで
の各ステップの動作とそれぞれ同様である。ステップｃ
９では、入力信号検知回路４２内のカウンタ４７のカウ
ント値ｎｉを検出する。ステップｃ１０では、入力信号
検知回路４２内のコンパレータ４８が、カウント値ｎｉ
と設定値ｍとを比較する。ｎｉがｍより大きいときに
は、ステップｃ１１からステップｃ１３で、図５のステ
ップｂ１０からステップｂ１２までの各ステップとそれ
ぞれ同様の動作を行う。ステップｃ１０でカウント値ｎ
ｉが設定値ｍ以下であると判断されるときには、ステッ
プｃ１４でカウント期間ｔがＴに等しいか否かを判断す
る。等しいときには、それ以上カウント期間を長くする
ことができないのでステップｃ１１に移る。ステップｃ
１４でカウント期間ｔがＴに等しくないときには、ステ
ップｃ１５でカウント期間ｔを２倍し、ステップｃ１６
で倍数αの値を１／２にし、ステップｃ９に戻る。入力
信号検知回路４２内のカウンタ４７は、設定値ｍが零で
あるときには入力信号の有無を判断するだけでよく、フ
リップフロップなどに置き換えて回路構成を簡略化する
ことができる。またカウンタ４７の代わりに入力信号カ
ウンタ１６からの計数値を比較するようにすることもで
きる。

【００２９】図１０は、図８の比較手段４０およびパル
ス計数回路４１の動作タイミングを示す。カウント期間
設定回路２５からは、（Ａ）のリセット信号が立上がっ
た後、Ｔ、Ｔ／２およびＴ／４の３種類のクロック信号
が導出される。セレクタ２４によって（Ｂ）に示すよう
なクロック信号が選択され、セレクト信号としてＡＮＤ
ゲート４４を介してラッチ１７および遅延回路１８に与
えられる。（Ｄ）の入力信号が途切れる期間には入力信
号検知回路４２からの出力はローレベルのままであり、
クロック信号がラッチ１７および遅延回路１８に与えら
れない一方、演算用信号生成回路４５からは２ビットの
出力（Ｇ３）が導出される。コンパレータ２７，２８か
らの出力（ｇ１），（ｇ２）は図４のコンパレータ２
７，２８からの（Ｇ１），（Ｇ２）と同様に導出される
けれども、演算回路４２からセレクタ２４および乗算回
路２６に与えられる出力（Ｇ１），（Ｇ２）は演算用信
号生成回路４５からの出力（Ｇ３）が導出された後、α
の値を大きくし、カウント期間ｔの時間が長くなるよう
に変化させる。

【００３０】図１１は、本発明の実施の第４形態の部分
的構成を示す。本実施形態の他の部分は、図８に示す実
施形態と同一である。初期状態設定回路５０の出力をＯ
Ｒゲート（ＡＮＤゲートでも可。ただし、そのときは
（ｇ１），（ｇ２）の論理は逆）５１，５２に与え、コ
ンパレータ２７，２８の出力（ｇ１），（ｇ２）を、初
期状態には強制的に一定の値に変換し、演算回路４６に
与える。

【００３１】図１２は、本発明の実施の第５形態の部分
的な構成を示す。他の部分の構成は図４と同様である。
コンパレータ５５は、入力信号カウンタ１６の計数値を
予め設定される設定値ｂと比較し、図９のステップｃ７
から動作を開始させる。出力（ｇ１），（ｇ２）とし
て、図７に示すようなアナログのコンパレータ３１，３
２からの出力を用いることもできる。

【００３２】また本発明の実施の第６形態として、図１
２の構成を用い、図１３に示すような動作を行わせるこ
ともできる。図１３のステップｄ１からステップｄ９ま
では、図５のステップｂ１からステップｂ９までの各ス
テップとそれぞれ同様である。ステップｄ１０では、入
力信号カウンタ１６のカウント値ｎが設定値ｂより小さ
いか否かを判断する。小さくないと判断されるときに
は、ステップｄ１１でカウント期間ｔを１／２にし、ス
テップｄ２で倍数αを２倍にし、ステップｄ９に戻る。
ステップｄ１０でｎがｂよりも小さいと判断されるとき
には、ステップｄ１３からステップｄ１５まで、図５の
ステップｂ１０からステップｂ１２までの各ステップと
それぞれ同様の動作を行う。

【００３３】

【００３４】

【００３５】

【００３６】

【００３７】

【００３８】

【００３９】以上の各実施形態で、コンパレータの数お
よびカウント期間と倍数の設定値や組合わせの数および
ｋの数については代表的な例について説明してあるけれ
ども、他の値にすることも可能である。

【００４０】

【発明の効果】以上のように本発明によれば、カウンタ
の計数値とラッチの記憶値とを比較して小さくない方の
値をパルス計数値として導出するので、入力信号の急増
するときの追従性を改善し、応答性を向上させることが
できる。

【００４１】さらに、入力信号のパルス数が急増すると
きにはカウンタで計数する期間を短縮することができる
ので、応答性を向上させることができる。

【００４２】また本発明によれば、入力信号のパルス数
の増大を出力されるパルス計数値を表す信号を変換した
アナログ信号のレベルで比較し、パルス数の増大時に応
答性を改善することができる。これによってＦＶ変換回
路などで入力信号の周波数が急増するときの応答性を改
善することがでできる。

【００４３】また本発明によれば、入力されるパルス信
号が少なくなるときには、短い期間では入力信号が検出
されず、それまでの計数結果は次の計数にそのまま継続
し、計数期間を増大させて低周波側の応答性を改善する
ことができる。

【００４４】また本発明によれば、短い計数期間ではカ
ウンタが予め定める基準値以下の計数値までしか計数し
ないような場合であっても、計数期間を増大させ周波数
の低くなる方への応答性を向上させることができる。

【００４５】また本発明によれば、初期状態では計数期
間を分割する選択値が最大となるので、急に多くのパル
スが入力されても短時間でパルス計数値を導出し、応答
性を向上させることができる。

【００４６】本発明によれば、パルスの計数中に計数値
が予め定める基準値以上となるときには、セレクタによ
って選択される選択値をその時点で選択されている選択
値よりも大きくし、入力信号のパルス数が増大するとき
の応答性を向上させることができる。

【００４７】また本発明によれば、セレクタは初期状態
では最小の整数を選択するので、始めに周波数の低い少
ない個数のパルス信号が入力されても充分な精度で計数
することができる。

【００４８】

【００４９】

【００５０】さらにまた本発明によれば、入力信号に対
する応答性を改善したＦＶ変換回路を簡単な構成で得る
ことができる。

【図面の簡単な説明】

【図１】本発明の基礎となる形態についての概略的な電
気的構成を示すブロック図である。

【図２】図１の形態の動作を示すフローチャートであ
る。

【図３】図１の形態の動作を示すタイムチャートであ
る。

【図４】本発明の実施の第１形態の概略的な電気的構成
を示すブロック図である。

【図５】図４の実施形態の動作を示すフローチャートで
ある。

【図６】図４の実施形態の動作を示すタイムチャートで
ある。

【図７】本発明の実施の第２形態の概略的な電気的構成
を示すブロック図である。

【図８】本発明の実施の第３形態の概略的な電気的構成
を示すブロック図である。

【図９】図８の実施形態の動作を示すフローチャートで
ある。

【図１０】図８の実施形態の動作を示すタイムチャート
である。

【図１１】本発明の実施の第４形態の部分的な電気的構
成を示すブロック図である。

【図１２】本発明の実施の第５形態の部分的な電気的構
成を示すブロック図である。

【図１３】図１２の実施形態の動作を示すフローチャー
トである。

【図１４】先行技術の電気的構成を示すブロック図であ
る。

【図１５】図１４の先行技術の動作を示すタイムチャー
トである。

【符号の説明】

１２ Ｄ／Ａ変換回路 １４ 波形整形回路 １６ 入力信号カウンタ １７ ラッチ ２１，４１ パルス計数回路 ２２，３０，４０ 比較手段 ２３，３３，４３，１０３ ＦＶ変換回路 ２４ セレクタ ２５ カウント期間設定回路 ２７，２８，３１，３２，４８，５５ コンパレータ ４２ 入力信号検知回路 ４５ 演算用信号生成回路 ４６ 演算回路 ５０ 初期状態設定回路

フロントページの続き (56)参考文献 特開 昭50−39986（ＪＰ，Ａ) 特開 昭49−40975（ＪＰ，Ａ) 特開 昭57−211070（ＪＰ，Ａ) 特開 昭48−71878（ＪＰ，Ａ) 実開 昭62−155371（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G01R 23/10 G01P 3/489

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】 入力されるパルス信号の数を計数し、パ
   ルス計数値を表す信号を導出するパルス計数回路であっ
   て、 計数期間が設定され、計数期間毎にクロック信号を導出
   するタイマと、 タイマからのクロック信号に応答し、クロック信号の周
   期に対応する計数期間を予め定める複数個の整数から選
   択される１つの選択値で除算した値の選択期間毎にセレ
   クト信号を導出するセレクタと、 選択期間の終了に応じてクリアされ、入力されるパルス
   信号を計数し、計数値を表す信号を導出するカウンタ
   と、 カウンタからの信号に応答し、カウンタの計数値と前記
   選択値とを乗算し、乗算値を表す信号を導出する乗算手
   段と、 カウンタがクリアされる直前の乗算手段からの信号に応
   答し、乗算手段の乗算値を、パルス計数値を表す信号と
   して導出するラッチと、 ラッチからの信号に応答し、パルス計数値を予め設定さ
   れる複数個の基準値と比較し、その結果に応じてセレク
   タを制御する比較手段とを含むことを特徴とするパルス
   計数回路。
2. 【請求項２】 前記比較手段は、ラッチからのパルス計
   数値を表すデジタル信号を、アナログ信号に変換し、複
   数個の基準値に対応する基準レベルと比較し、比較結果
   に従って前記選択値の選択を行うようにセレクタを制御
   することを特徴とする請求項１記載のパルス計数回路。
3. 【請求項３】 入力されるパルス信号の有無を検出する
   入力検出手段を備え、 前記比較手段は、入力検出手段からの出力に応答し、カ
   ウンタがクリアされるまでにパルス信号が入力されない
   とき、カウンタをクリアしないで前記選択値としてその
   時点で選択されている値より小さな値を選択するように
   セレクタを制御することを特徴とする請求項１または２
   記載のパルス計数回路。
4. 【請求項４】 前記比較手段は、カウンタからの信号に
   応答し、カウンタがクリアされるまでの計数値が予め定
   める基準値以下であるとき、 カウンタをクリアしないで前記選択値としてその時点で
   選択されている値より小さな値を選択するようにセレク
   タを制御することを特徴とする請求項１または２記載の
   パルス計数回路。
5. 【請求項５】 前記セレクタは、初期状態で最大の整数
   を選択することを特徴とする請求項１または２記載のパ
   ルス計数回路。
6. 【請求項６】 前記比較手段は、カウンタからの信号に
   応答し、カウンタがクリアされるまでの計数値が予め定
   める基準値以上であるとき、前記選択値としてその時点
   で選択されている値より大きな値を選択するようにセレ
   クタを制御することを特徴とする請求項１または２記載
   のパルス計数回路。
7. 【請求項７】 前記セレクタは、初期状態で最小の整数
   値を選択することを特徴とする請求項６記載のパルス計
   数回路。
8. 【請求項８】 請求項１〜７のいずれかに記載のパルス
   計数回路と、 パルス計数回路からの信号に応答し、パルス計数値をア
   ナログ値に変換するＤ／Ａ変換手段とを含むことを特徴
   とするＦＶ変換回路。