JP3286196B2 - Structure of sealed semiconductor device having a plurality of IC chips - Google Patents
Structure of sealed semiconductor device having a plurality of IC chipsInfo
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- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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- Lead Frames For Integrated Circuits (AREA)
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、複数個のＩＣチッ
プを一つの合成樹脂製パッケージ体にて、当該パッケー
ジ体の側面から複数本の外部リード端子が突出するよう
に密封した半導体装置の構造に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a structure of a semiconductor device in which a plurality of IC chips are sealed in a single synthetic resin package so that a plurality of external lead terminals protrude from the side surface of the package. It is about.
【０００２】[0002]
【従来の技術と発明が解決しようとする課題】一般に、
密封型の半導体装置は、各種の回路素子を形成したＩＣ
チップを、リードフレームに搭載し、このＩＣチップに
おける接続電極とリードフレームにおける各リード端子
との間を、金属ワイヤによるワイヤボンディングにて接
続したのち、これらの全体を合成樹脂製のパッケージ体
にて密封すると言う構成にしている。2. Description of the Related Art In general,
A sealed semiconductor device is an IC in which various circuit elements are formed.
The chip is mounted on a lead frame, and the connection electrodes of this IC chip and the respective lead terminals of the lead frame are connected by wire bonding with a metal wire. It is configured to be sealed.
【０００３】従って、この従来の半導体装置において、
そのＩＣチップにおける回路素子の数を多くするには、
当該ＩＣチップの横幅及び長さ寸法を大きくするか、複
数個のＩＣチップを横に並べた形態にしなければならな
いことに加えて、このＩＣチップの周囲には、リード端
子との間を金属ワイヤにてワイヤボンディングするため
の寸法が必要であって、これら密封するパッケージ体に
おける横幅及び長さ寸法が可成り大きくなるから、半導
体装置をプリント基板の装着したときにおける占有面積
が増大し、プリント基板の大幅な大型化を招来するので
あり、しかも、面倒で、且つ、不良品の発生率の高い金
属ワイヤによるワイヤボンディング工程を必要とするか
ら、製造コストも大幅にアップするのであった。Therefore, in this conventional semiconductor device,
To increase the number of circuit elements in the IC chip,
In addition to increasing the width and length of the IC chip or forming a plurality of IC chips side by side, a metal wire is provided between the IC chip and the lead terminals. Since the dimensions required for wire bonding are required, and the width and length of these sealed packages become considerably large, the occupied area when the semiconductor device is mounted on the printed circuit board increases, of it is to lead to large width of size, moreover, it is cumbersome, and, since that requires wire bonding process due to the high metal wire of incidence of defective products were produced cost of being greatly increased.
【０００４】本発明は、これらの問題、すなわちＩＣチ
ップにおける回路素子を多くした場合における半導体装
置の大型化及び製造コストのアップ等を解消した半導体
装置の構造を提供することを技術的課題とするものであ
る。SUMMARY OF THE INVENTION It is a technical object of the present invention to provide a structure of a semiconductor device which solves these problems, that is, an increase in the size of the semiconductor device and an increase in manufacturing cost when the number of circuit elements in the IC chip is increased. Things.
【０００５】[0005]
【課題を解決するための手段】この技術的課題を達成す
るため本発明は、「メインＩＣチップと、このメインＩ
Ｃチップの片面に搭載される少なくとも一つのサブＩＣ
チップと、前記メインＩＣチップにおける片面のうち前
記サブＩＣチップより外側の部分に形成した各接続電極
に対して電気的に接続される多数本のリード端子と、前
記両ＩＣチップを密封する合成樹脂製のパッケージ体と
から成り、前記メインＩＣチップの片面に対して前記サ
ブＩＣチップ及び各リード端子を、これらの間に介挿し
た導電粒子入り接着フィルムにて、当該接着フィルムの
うち前記サブＩＣチップにおけるメインＩＣチップに対
する接続用電極部及び前記各リード端子の部分を部分的
に圧縮変形するようにして接着する。」と言う構成にし
た。In order to achieve the above technical object, the present invention provides a main IC chip and a main IC chip.
At least one sub IC mounted on one side of the C chip
A chip, a number of lead terminals electrically connected to respective connection electrodes formed on a portion of the one surface of the main IC chip outside the sub IC chip, and a synthetic resin for sealing the both IC chips The main IC chip has a sub IC chip and each lead terminal on one side of the main IC chip, and an adhesive film containing conductive particles interposed therebetween. The connection electrode portion and the respective lead terminals of the chip with respect to the main IC chip are bonded so as to be partially compressed and deformed. ".
【０００６】[0006]
【発明の作用・効果】このように構成することにより、
メインＩＣチップに対してサブＩＣチップ及び各リード
端子を、接着フィルムにて強固に固着することができる
と同時に、この接着フィルムのうち圧縮変形される部分
では、当該接着フィルムに混入されている導電粒子が互
いに接触することになって、接着フィルムのうち前記圧
縮変形の部分が、厚さ方向についてのみ導電性を呈する
ことになるから、メインＩＣチップに対して前記サブＩ
Ｃチップ及び各リード端子を電気的に接続することがで
きる。Operation and effect of the present invention
The sub IC chip and each lead terminal can be firmly fixed to the main IC chip with an adhesive film, and at the same time, in the part of the adhesive film that is compressed and deformed, the conductive mixed in the adhesive film is used. When the particles come into contact with each other and the compressively deformed portion of the adhesive film exhibits conductivity only in the thickness direction, the sub IC is not connected to the main IC chip.
The C chip and each lead terminal can be electrically connected.
【０００７】従って、本発明によると、 ．メインＩＣチップに対してサブＩＣチップを重ねて
搭載した構成であることにより、半導体装置の高さ寸法
が、サブＩＣチップを重ねて搭載する分だけ高くなるも
のの、一つの半導体装置における回路素子の数を、前記
メインＩＣチップにおける横幅及び長さ寸法を大きくす
ることなく、前記サブＩＣチップの分だけ多くすること
ができる。 ．各リード端子をメインＩＣチップに対して直接的に
接続するものであることにより、従来のように、ＩＣチ
ップの周囲と各リード端子との間に金属ワイヤによるワ
イヤボンディングを行うための寸法を設ける必要がない
から、前記したようにメインＩＣチップにおける横幅及
び長さ寸法を大きくしないことと相俟って、これら両Ｉ
Ｃチップを密封するパッケージ体における横幅及び長さ
寸法、ひいては、半導体装置における横幅及び長さ寸法
を、従来の場合よりも大幅に縮小できるのである。 ．メインＩＣチップに対して、サブＩＣチップ及び各
リード端子を電気的に接続した状態で固着することを、
その間に介挿した接着フィルムにて同時に行うことがで
きることに加えて、従来において必要であったワイヤボ
ンディング工程を省略できるから、製造工程が簡単にな
ると共に、不良品の発生率が低くなり、製造コストを大
幅に低減できる。 と言う効果を有する。Therefore, according to the present invention, With the configuration in which the sub IC chip is mounted on the main IC chip, the height of the semiconductor device is increased by the amount of mounting the sub IC chip, but the height of the circuit element in one semiconductor device is increased. The number can be increased by the number of the sub IC chips without increasing the width and length of the main IC chip. . Since each lead terminal is directly connected to the main IC chip, a dimension for performing wire bonding with a metal wire is provided between the periphery of the IC chip and each lead terminal as in the related art. Since there is no necessity, both the width and length of the main IC chip are not increased as described above.
The width and length of the package for sealing the C chip, and thus the width and length of the semiconductor device, can be significantly reduced as compared with the conventional case. . Fixing the sub IC chip and each lead terminal to the main IC chip in an electrically connected state,
In addition to being able to perform simultaneously with the adhesive film interposed in the meantime, the wire bonding step, which was required in the past, can be omitted, which simplifies the manufacturing process and reduces the incidence of defective products. Cost can be significantly reduced. It has the effect of saying.
【０００８】特に、請求項２に記載したように、メイン
ＩＣチップにおける回路素子を、当該メインＩＣチップ
のうち前記サブＩＣチップに対向する片面に設ける一
方、前記サブＩＣチップにおける回路素子を、当該サブ
ＩＣチップのうち前記メインＩＣチップに対向する片面
に設けることにより、両ＩＣチップにおける回路素子
を、その両ＩＣチップによって相互に保護することがで
きるから、前記したメインＩＣチップに対するサブＩＣ
チップ及び各リード端子の固着等の各種製造工程の途中
において両ＩＣチップにおける回路素子を損傷するこ
と、及び、合成樹脂にてパッケージ体を成形するときに
おいて両ＩＣチップにおける回路素子を損傷することを
確実に低減できる利点がある。In particular, the circuit element of the main IC chip is provided on one surface of the main IC chip facing the sub IC chip, while the circuit element of the sub IC chip is provided in the main IC chip. By providing one of the sub IC chips on one surface facing the main IC chip, the circuit elements of the two IC chips can be mutually protected by the two IC chips.
Damaging the circuit elements in the two IC chips in the middle of the chip and various manufacturing steps of the fixation of each lead terminal, and the circuit in <br/> Oite both IC chip when forming the package body of a synthetic resin There is an advantage that damage to the element can be reliably reduced.
【０００９】[0009]
【発明の実施の形態】以下、本発明の実施の形態を、図
１〜図６の図面について説明する。この図において符号
１は、多数本のリード端子１ａを内向きに突出するよう
に設けたリードフレームを、符号２は、メインＩＣチッ
プを、符号３は、サブＩＣチップを各々示す。DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of the present invention will be described below with reference to FIGS. In this figure, reference numeral 1 denotes a lead frame provided with a large number of lead terminals 1a protruding inward, reference numeral 2 denotes a main IC chip, and reference numeral 3 denotes a sub IC chip.
【００１０】前記メインＩＣチップ２の下面には、その
略中心の部分に図示しない能動素子又は受動素子等のよ
うな回路素子が形成されていると共に、この回路素子の
外側の部分に前記サブＩＣチップ３に対する複数個の接
続電極２ａが、更にその外側に前記リードフレーム１に
おける各リード端子１ａの各々に対する複数個の接続電
極２ｂが各々形成され、これら各接続電極２ａ，２ｂの
各々には、バンプ２ａ′，２ｂ′が設けられている。On the lower surface of the main IC chip 2, a circuit element such as an active element or a passive element (not shown) is formed at a substantially central portion thereof, and the sub IC is mounted on a portion outside the circuit element. A plurality of connection electrodes 2a for the chip 3 and a plurality of connection electrodes 2b for each of the lead terminals 1a in the lead frame 1 are further formed outside the plurality of connection electrodes 2a. Each of the connection electrodes 2a and 2b has Bumps 2a 'and 2b' are provided.
【００１１】一方、前記サブＩＣチップ３の上面には、
その略中心の部分に図示しない能動素子又は受動素子等
のような回路素子が形成されていると共に、この回路素
子の外側の部分に前記メインＩＣチップ２に対する複数
個の接続電極３ａが形成されている。また、符号４は、
前記メインＩＣチップ２に対して前記リードフレーム１
における各リード端子１ａ及び前記サブＩＣチップ３を
固着するための接着フィルムを示し、この接着フィルム
４には、導電粒子が混入されている。On the other hand, on the upper surface of the sub IC chip 3,
A circuit element such as an active element or a passive element (not shown) is formed at a substantially central portion thereof, and a plurality of connection electrodes 3a for the main IC chip 2 are formed outside the circuit element. I have. Reference numeral 4 is
The lead frame 1 with respect to the main IC chip 2
3 shows an adhesive film for fixing each of the lead terminals 1a and the sub IC chip 3, and the adhesive film 4 contains conductive particles.
【００１２】そして、前記メインＩＣチップ２の下面
に、前記接着フィルム４を重ね合わせ、この接着フィル
ム４の下面に、前記リードフレーム１における各リード
端子１ａを密接すると共に、前記サブＩＣチップ３を密
接し、次いで、前記各リード端子１ａ及び前記サブＩＣ
チップ３をメインＩＣチップ２に対して押圧し、この押
圧を保持した状態で、前記接着フィルム４を乾燥・硬化
することにより、メインＩＣチップ２に対してリードフ
レーム１における各リード端子１ａ及びサブＩＣチップ
３を固着するのである。Then, the adhesive film 4 is overlaid on the lower surface of the main IC chip 2, and the respective lead terminals 1 a of the lead frame 1 are brought into close contact with the lower surface of the adhesive film 4, and the sub IC chip 3 is Closely contact each other, and then each of the lead terminals 1a and the sub IC
The chip 3 is pressed against the main IC chip 2, and the adhesive film 4 is dried and cured in a state where the pressing is maintained, so that each of the lead terminals 1 a and the sub terminals 1 The IC chip 3 is fixed.
【００１３】この固着に際して、各リード端子１ａ及び
前記サブＩＣチップ３をメインＩＣチップ２に対して押
圧したとき、前記接着フィルム４は、図４に示すよう
に、当該接着フィルム４のうちメインＩＣチップ２にお
ける各接続電極２ａ，２ｂに設けたバンプ２ａ′，２
ｂ′に該当する部分が、このバンプ２ａ′，２ｂ′にて
部分的に圧縮変形されることになり、この圧縮変形され
る部分では、これに混入した導電粒子が互いに接触する
ことになる。When each of the lead terminals 1a and the sub IC chip 3 is pressed against the main IC chip 2 at the time of the fixing, the adhesive film 4 becomes, as shown in FIG. Bumps 2a ', 2 provided on connection electrodes 2a, 2b of chip 2
The portion corresponding to b ′ is partially compressed and deformed by the bumps 2a ′ and 2b ′, and the conductive particles mixed therein come into contact with each other in the portion that is compressed and deformed.
【００１４】その結果、前記接着フィルム４のうち前記
のように圧縮変形される部分が、厚さ方向についてのみ
導電性を呈することになるから、各リード端子１ａの各
々を、メインＩＣチップ２における各接続電極２ｂの各
々に対して電気的に確実に接続することができると共
に、サブＩＣチップ３における各接続電極３ａの各々
を、メインＩＣチップ２における各接続電極２ａの各々
に対して電気的に確実に接続することができるのであ
る。As a result, the portion of the adhesive film 4 which is compressed and deformed as described above exhibits conductivity only in the thickness direction, so that each of the lead terminals 1 a is connected to the main IC chip 2. Each of the connection electrodes 2a in the sub IC chip 3 can be electrically connected to each of the connection electrodes 2a in the main IC chip 2 while ensuring reliable electrical connection to each of the connection electrodes 2b. Can be reliably connected.
【００１５】このようにして、メインＩＣチップ２に対
してリードフレーム１における各リード端子１ａ及びサ
ブＩＣチップ３を固着すると、図５に示すように、これ
ら両ＩＣチップ２，３の全体を密封する合成樹脂製のパ
ッケージ体５を、トランスファ成形にて成形し、次い
で、図６に示すように、リードフレーム１から切り離し
たのち、各リード端子１ａのうち前記パッケージ体５の
側面から突出する部分を、パッケージ体５の下面と略同
一平面になるように折り曲げることにより、半導体装置
６の完成品とするのである。When the lead terminals 1a of the lead frame 1 and the sub IC chip 3 are fixed to the main IC chip 2 in this manner, as shown in FIG. The synthetic resin package 5 to be formed is formed by transfer molding, and then separated from the lead frame 1 as shown in FIG. 6, and a portion of each lead terminal 1 a protruding from the side surface of the package 5. Is bent so as to be substantially flush with the lower surface of the package body 5 to obtain a completed semiconductor device 6.
【００１６】本発明は、前記したように、メインＩＣチ
ップ２に対して、サブＩＣチップ３を重ねて搭載した形
態であるから、半導体装置６における回路素子の数を、
前記メインＩＣチップ２にける横幅及び長さ寸法を大き
くすることなく、前記サブＩＣチップ３の分だけ多くす
ることができるのであり、しかも、各リード端子をメイ
ンＩＣチップに対して直接的に接続するものであること
により、従来のように、ＩＣチップの周囲と各リード端
子との間に金属ワイヤによるワイヤボンディングを行う
ための寸法を設ける必要がないから、前記したようにメ
インＩＣチップにおける横幅及び長さ寸法を大きくする
必要がないことと相俟って、これら両ＩＣチップ２，３
を密封するパッケージ体５における横幅及び長さ寸法、
ひいては、半導体装置６における横幅及び長さ寸法を、
従来の場合によりも大幅に縮小できるのである。The present invention, as described above, the main IC chip 2, since the sub-IC chip 3 is in a form equipped with sleep heavy, the number of circuit elements in the semiconductor device 6,
The size of the main IC chip 2 can be increased by the size of the sub IC chip 3 without increasing the width and length of the main IC chip 2, and each lead terminal is directly connected to the main IC chip. Therefore, it is not necessary to provide a dimension for performing wire bonding with a metal wire between the periphery of the IC chip and each lead terminal as in the related art. In addition to the fact that there is no need to increase the length, these two IC chips 2 and 3
Width and length dimensions in the package body 5 for sealing
As a result, the width and length of the semiconductor device 6 are
It can be greatly reduced compared to the conventional case.
【００１７】その上、メインＩＣチップ２に対して、サ
ブＩＣチップ３及び各リード端子１ａを電気的に接続し
た状態で固着することを、その間に介挿した接着フィル
ム４にて同時に行うことができることに加えて、従来に
おいて必要であったワイヤボンディング工程を省略でき
るから、製造工程が簡単になると共に、不良品の発生率
が低くなるのである。In addition, the sub IC chip 3 and the respective lead terminals 1a are fixed to the main IC chip 2 while being electrically connected to each other by the adhesive film 4 interposed therebetween. In addition to being able to do so, the wire bonding step which has been conventionally required can be omitted, so that the manufacturing process is simplified and the occurrence rate of defective products is reduced.
【００１８】また、前記メインＩＣチップ２にサブＩＣ
チップ３を重ね搭載するに際して、メインＩＣチップ２
において回路素子を形成した面と、サブＩＣチップ３に
おいて回路素子を形成した面とを向かい合わせ（対向）
になるように重ね合わせることにより、両ＩＣチップ
２，３における回路素子を、その両ＩＣチップ２，３に
よって相互に保護することができるのである。The main IC chip 2 has a sub IC
When stacking the chips 3, the main IC chip 2
In (2), the surface on which the circuit element is formed and the surface on which the circuit element is formed in the sub IC chip 3 face (oppose)
Thus, the circuit elements in the two IC chips 2 and 3 can be mutually protected by the two IC chips 2 and 3.
【００１９】なお、前記実施の形態は、メインＩＣチッ
プ２における各接続電極２ａ，２ｂの各々にバンプ２
ａ′，２ｂ′を設けて、この各バンプ２ａ′，２ｂ′に
より、接着フィルム４を部分的に圧縮変形する場合であ
ったが、本発明は、これに限らず、前記各バンプ２
ａ′，２ｂ′を、リードフレーム１における各リード端
子１ａ及びサブＩＣチップ３における接続電極３ａに設
けるようにしても良く、また、前記各リード端子１ａに
対するバンプ２ｂ′を省略し、各リード端子１ａのみに
よって、接着フィルム４を部分的に圧縮変形するように
構成しても良く、更にまた、メインＩＣチップに対して
一つのサブＩＣチップを搭載することに限らず、メイン
ＩＣチップに対して複数個のサブＩＣチップを搭載する
場合にも適用できることは言うまでもない。In the embodiment, the bumps 2 are provided on each of the connection electrodes 2a and 2b in the main IC chip 2.
a 'and 2b' are provided, and the adhesive film 4 is partially compressed and deformed by the bumps 2a 'and 2b'. However, the present invention is not limited to this.
a 'and 2b' may be provided on each lead terminal 1a on the lead frame 1 and on the connection electrode 3a on the sub IC chip 3, and the bump 2b 'for each lead terminal 1a is omitted, and each lead terminal 1a is omitted. 1a, the adhesive film 4 may be partially compressed and deformed. Further, the present invention is not limited to mounting one sub IC chip on the main IC chip, It goes without saying that the present invention can be applied to a case where a plurality of sub IC chips are mounted.
【図１】本発明の実施の形態を示す分解斜視図である。FIG. 1 is an exploded perspective view showing an embodiment of the present invention.
【図２】図１の縦断正面図である。FIG. 2 is a vertical sectional front view of FIG.
【図３】メインＩＣチップに対してリードフレーム及び
サブＩＣチップを固着した状態を示す縦断正面図であ
る。FIG. 3 is a longitudinal sectional front view showing a state where a lead frame and a sub IC chip are fixed to a main IC chip.
【図４】図３の要部拡大図である。FIG. 4 is an enlarged view of a main part of FIG. 3;
【図５】全体をパッケージ体にて密封した状態を示す縦
断正面図である。FIG. 5 is a longitudinal sectional front view showing a state where the whole is sealed with a package body.
【図６】半導体装置の縦断正面図である。FIG. 6 is a vertical sectional front view of the semiconductor device.
１ リードフレーム １ａ リード端子 ２ メインＩＣチップ ２ａ，２ｂ 接続電極 ２ａ′，２ｂ′ バンプ ３ サブＩＣチップ ３ａ 接続電極 ４ 接着フィルム ５ パッケージ体 ６ 半導体装置 DESCRIPTION OF SYMBOLS 1 Lead frame 1a Lead terminal 2 Main IC chip 2a, 2b Connection electrode 2a ', 2b' Bump 3 Sub IC chip 3a Connection electrode 4 Adhesive film 5 Package body 6 Semiconductor device
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−89657（ＪＰ，Ａ) 特開 平４−32171（ＪＰ，Ａ) 特開 平８−186156（ＪＰ，Ａ) 特開 平11−288977（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 25/00 - 25/18 H01L 21/60 311 ──────────────────────────────────────────────────続 き Continuation of the front page (56) References JP-A-61-89657 (JP, A) JP-A-4-32171 (JP, A) JP-A-8-186156 (JP, A) JP-A-11- 288977 (JP, A) (58) Fields investigated (Int. Cl. 7 , DB name) H01L 25/00-25/18 H01L 21/60 311
Claims (2)
プの片面に搭載される少なくとも一つのサブＩＣチップ
と、前記メインＩＣチップにおける片面のうち前記サブ
ＩＣチップより外側の部分に形成した各接続電極に対し
て電気的に接続される多数本のリード端子と、前記両Ｉ
Ｃチップを密封する合成樹脂製のパッケージ体とから成
り、前記メインＩＣチップの片面に対して前記サブＩＣ
チップ及び各リード端子を、これらの間に介挿した導電
粒子入り接着フィルムにて、当該接着フィルムのうち前
記サブＩＣチップにおけるメインＩＣチップに対する接
続用電極部及び前記各リード端子の部分を部分的に圧縮
変形するようにして接着したことを特徴とする複数のＩ
Ｃチップを備えた密封型半導体装置の構造。1. A main IC chip, at least one sub IC chip mounted on one side of the main IC chip, and connection electrodes formed on a portion of one side of the main IC chip outside the sub IC chip. A large number of lead terminals electrically connected to the
A package made of a synthetic resin for sealing the C chip, wherein the sub IC is mounted on one side of the main IC chip.
The chip and each lead terminal are partially adhered to each other by using an adhesive film containing conductive particles interposed therebetween, in which part of the connection electrode portion of the sub IC chip to the main IC chip and each of the lead terminals are connected. Characterized in that the plurality of I
Structure of a sealed semiconductor device provided with a C chip.
を、当該メインＩＣチップのうち前記サブＩＣチップに
対向する片面に設ける一方、前記サブＩＣチップにおけ
る回路素子を、当該サブＩＣチップのうち前記メインＩ
Ｃチップに対向する片面に設けたことを特徴とする請求
項１に記載の複数のＩＣチップを備えた密封型半導体装
置の構造。Wherein the circuit elements before decided in IC chip, whereas provided on one opposed to the sub-IC chip of the main IC chip, the circuit elements in the sub-IC chip, among the sub-IC chip wherein Main I
Claims: provided on one side facing the C chip
Item 2. A structure of a sealed semiconductor device comprising the plurality of IC chips according to Item 1 .
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04368397A JP3286196B2 (en) | 1997-02-27 | 1997-02-27 | Structure of sealed semiconductor device having a plurality of IC chips |
| PCT/JP1998/000281 WO1998033217A1 (en) | 1997-01-24 | 1998-01-22 | Semiconductor device and method for manufacturing thereof |
| KR10-2004-7000090A KR100467946B1 (en) | 1997-01-24 | 1998-01-22 | Method for manufacturing a semiconductor chip |
| KR10-1998-0707403A KR100522223B1 (en) | 1997-01-24 | 1998-01-22 | Semiconductor device and method for manufacturing thereof |
| US09/155,134 US6133637A (en) | 1997-01-24 | 1998-01-22 | Semiconductor device having a plurality of semiconductor chips |
| EP98900725A EP0890989A4 (en) | 1997-01-24 | 1998-01-22 | Semiconductor device and method for manufacturing thereof |
| US09/612,480 US6458609B1 (en) | 1997-01-24 | 2000-07-07 | Semiconductor device and method for manufacturing thereof |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP04368397A JP3286196B2 (en) | 1997-02-27 | 1997-02-27 | Structure of sealed semiconductor device having a plurality of IC chips |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10242381A JPH10242381A (en) | 1998-09-11 |
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