JP3280186B2 - シリアル通信方法及び装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、シリアルラインを用い
て多数の入出力ポートの入出力情報を高速で伝達するた
めのシリアル通信方法及び装置に係り、とくに半導体集
積回路のシリアル通信用ゲートアレイを用いたシリアル
通信方法及び装置に関する。

【０００２】

【従来の技術】一般に、ＦＡ装置等においては、各種セ
ンサ、リミットスイッチ等の入力機器や、ソレノイドバ
ルブ、リレー、その他のアクチュエータ、発光ダイオー
ド（ＬＥＤ）等の出力機器が多数設置されており、入力
機器とこれに対応する出力機器とを一対一で全て直接配
線を行う場合、配線本数が極めて多くなり、配線作業が
大変であった。特に、可動部分と固定部分との間の配線
は、配線本数が増えると可動部分の動きの妨げになった
り、断線が発生したりする問題がある。

【０００３】そこで、従来から各種センサ、スイッチ等
の入力機器とアクチュエータ、表示機構等の出力機器と
の間をシリアルラインで接続し、シリアル通信によりア
クチュエータ、表示機構等の出力機器を駆動することが
提案されている。

【０００４】

【発明が解決しようとする課題】ところで、従来のシリ
アル通信によるアクチュエータ、表示機構等の出力機器
の駆動は、プログラマブルコントローラ、コントロール
用コンピュータを介して制御を行っており、その制御に
当たって高速化の配慮がなされていないため、伝送速度
が低速で、スイッチ、センサ等の入力機器よりの信号入
力に対しアクチュエータ等の出力機器駆動までの動作に
時間差があり、その時間差分を補償するためにスイッ
チ、センサ等の取付位置調整を行う必要があった。ま
た、シリアル通信での誤信号の発生を考慮して装置に対
する安全機構が必要であった。

【０００５】このため、シリアル通信を用いてスイッ
チ、センサ等の入力機器とアクチュエータ等の出力機器
が一対一で実質的に接続されるように、かつ間に制御装
置を介さずに制御を行えるようにし、また、センサやス
イッチ信号入力に対しアクチュエータ等の駆動の時間差
を少なくすることにより、スイッチ、アクチュエータ等
の取付位置調整を行わないで設計、組立ができるように
することが要望されている。さらに、シリアル通信にお
いて、伝送データの誤り検出を可能として高い信頼性を
確保することが要望されている。

【０００６】本発明は、上記の点に鑑み、パラレル−シ
リアル変換機能や通信機能を備える高速ゲートアレイを
用いて、高速かつ高信頼性のシリアル通信を可能にした
シリアル通信方法及び装置を提供することを目的とす
る。

【０００７】本発明のその他の目的や新規な特徴は後述
の実施例において明らかにする。

【０００８】

【課題を解決するための手段】上記目的を達成するため
に、本発明のシリアル通信方法は、シリアル−パラレル
変換用の受信ブロック及びパラレル−シリアル変換用の
送信ブロックを有するゲートアレイをそれぞれの送受信
部に設けるとともに各送受信部をシリアルラインで接続
しておき、送信側の送受信部では入出力ポートに入力さ
れたパラレル送信信号を前記送信ブロックでシリアル送
信出力信号に変換して送信し、受信側の送受信部では前
記受信ブロックで前記シリアルラインを経由したシリア
ル受信入力信号をパラレル受信信号に変換して入出力ポ
ートに出力する場合に、 前記送信ブロックは、前記シリ
アル送信出力信号のビット列を多項式とみなし、特定の
多項式である生成多項式で割り切れる構成とするために
伝送データに誤り検出用ビットを付加して前記シリアル
送信出力信号として送信し、前記受信ブロックは前記シ
リアル送信出力信号を前記生成多項式で割り算し、割り
切れたときに誤り無しとして正常に受信するとともに、
前記送信側の送受信部に正常受信であることを示すＡＣ
Ｋ信号を返送することを特徴としている。

【０００９】

【００１０】本発明のシリアル通信装置は、シリアル受
信入力信号をパラレル受信信号に変換するシリアル−パ
ラレル変換用の受信ブロックと、パラレル送信信号をシ
リアル送信出力信号に変換するパラレル−シリアル変換
用の送信ブロックと、前記受信ブロック又は送信ブロッ
クに選択的に接続される複数の入出力ポートとを有する
ゲートアレイを内蔵した複数の送受信部を備え、これら
の送受信部の受信ブロック及び送信ブロック同士をシリ
アルラインで接続する構成であって、 前記ゲートアレイ
が前記受信ブロック又は送信ブロックに選択的に接続さ
れるＣＰＵデータバス及びデータレジスタを有し、前記
ＣＰＵデータバスを介しＭＰＵで制御される前記データ
レジスタを入出力ポートとして使用することを特徴とし
ている。

【００１１】さらに、前記送受信部が、前記ゲートアレ
イを内蔵したベースターミナルと、入出力機器接続用の
サテライトターミナルとをパラレルラインで接続した構
成であってもよい。

【００１２】

【００１３】

【作用】本発明のシリアル通信方法及び装置において
は、シリアル受信入力信号をパラレル受信信号に変換す
るシリアル−パラレル変換用の受信ブロックと、パラレ
ル送信信号をシリアル送信出力信号に変換するパラレル
−シリアル変換用の送信ブロックと、前記受信ブロック
又は送信ブロックに選択的に接続される複数の入出力ポ
ートとを有する高速ゲートアレイを各送受信部に用いて
おり、高速シリアル通信が可能である。例えば、伝送遅
延時間は、入出力機器の接続点数にもよるが、０．５ｍ
Ｓ以内とすることができ、コンピュータ内部バスに匹敵
する程の伝送速度の高速化を図ることができる。従っ
て、スイッチ、センサ等の入力機器からの信号入力に対
するアクチュエータ等の出力機器駆動までの動作の時間
差は実質的に零とみなすことが可能で、その時間差分を
補償するためにスイッチ、センサ等の取付位置調整を行
う必要は無くなり、ＦＡ装置等の各種装置の設計も容易
となる。

【００１４】また、前記送信ブロックが、前記シリアル
送信出力信号のビット列を多項式とみなし、特定の多項
式である生成多項式で割り切れる構成とするために伝送
データに誤り検出用ビットを付加して前記シリアル送信
出力信号として送信し、前記受信ブロックが前記シリア
ル送信出力信号を前記生成多項式で割り算し、割り切れ
たときに誤り無しとして正常に受信するとともに、送信
側の送受信部に正常受信であることを示すＡＣＫ信号を
返送する場合、シリアル通信におけるデータ伝送の信頼
性を高めることができ、誤った伝送データで出力機器が
誤動作する事態の発生を未然に防止できる。

【００１５】さらに、前記送受信部を、前記ゲートアレ
イを内蔵したベースターミナルと、入出力機器接続用の
サテライトターミナルとをパラレルラインで接続した構
成とした場合、多種多様な入出力機器に合わせて複数種
のサテライトターミナルを予め用意しておくことで、多
種多様な入出力機器の接続を可能とすることができる。

【００１６】また、前記ゲートアレイが前記受信ブロッ
ク又は送信ブロックに選択的に接続されるＣＰＵデータ
バス及びデータレジスタを有する構成とし、前記ＣＰＵ
データバスを介しＭＰＵで制御される前記データレジス
タを入出力ポートとして使用することができる。前記デ
ータレジスタを、入力ポートとして用いる場合、ＭＰＵ
で制御された（例えばデータが書き込まれた）データレ
ジスタの内容を送信ブロックを介してシリアル通信で相
手方の送受信部のゲートアレイの受信ブロックに伝送
し、出力ポートから前記データレジスタの内容を出力す
る。前記データレジスタを、出力ポートとして用いる場
合、相手方の送受信部におけるゲートアレイの入力ポー
トの伝送データが送信ブロックからシリアル通信で伝送
され、それを受信ブロックで受信して前記データレジス
タの内容が相手方からの伝送データに書き換えられ（デ
ータレジスタに伝送データが格納され）、これをＭＰＵ
でモニタすることができる。

【００１７】

【実施例】以下、本発明に係るシリアル通信方法及び装
置の実施例を図面に従って説明する。

【００１８】図１乃至図５で本発明に係るシリアル通信
装置の第１実施例を説明する。図１は第１実施例のブロ
ック図であり、左側の送受信部３０Ａと右側の送受信部
３０Ｂ間でシリアル通信によるデータ伝送を行う場合を
示している。

【００１９】図１において、左側の送受信部３０Ａは、
半導体集積回路で構成された固定チャンネル型ゲートア
レイＧＡとライン・ドライバ／レシーバＤＲとを内蔵し
たベースターミナル３１Ａと、該ベースターミナル３１
Ａにパラレルラインで接続されたサテライトターミナル
３２Ａとを備えている。そして、サテライトターミナル
３２Ａには入出力機器が接続される。例えば、左側の送
受信部３０Ａから右側の送受信部３０Ｂに伝送データを
送信する場合であれば、送受信部３０Ａのサテライトタ
ーミナル３２Ａには各種スイッチ（リミットスイッチ
等）、センサ（圧力センサ、温度センサ、光センサ
等）、その他の入力操作器等の入力機器３３が接続され
ている。

【００２０】また、右側の送受信部３０Ｂは、半導体集
積回路で構成された固定チャンネル型ゲートアレイＧＡ
とライン・ドライバ／レシーバＤＲとを内蔵したベース
ターミナル３１Ｂと、該ベースターミナル３１Ｂにパラ
レルラインで接続されたサテライトターミナル３２Ｂと
を備えている。そして、サテライトターミナル３２Ｂに
は前記入力機器３３に対応したバルブ、リレー、ＬＥＤ
等の表示機器、アクチュエータ等の出力機器３４が接続
されている。そして、左右の送受信部３０Ａ，３０Ｂ
は、データ伝送回線としてのシリアルライン（例えば２
本のツイストワイヤ）３５で接続されている。

【００２１】図２は第１実施例で用いている半導体集積
回路として構成された固定チャンネル型ゲートアレイＧ
Ａの構成を示す。この固定チャンネル型ゲートアレイＧ
Ａは、端子ＳＩに入力された外部からのシリアル受信入
力信号をパラレル受信信号に変換するシリアル−パラレ
ル変換用の受信ブロック１と、パラレル送信信号をシリ
アル送信出力信号に変換して端子ＳＯから出力するパラ
レル−シリアル変換用の送信ブロック２と、４個の入出
力ポート（Ｉ／Ｏ）Ｐ０，Ｐ１，Ｐ２，Ｐ３と、それら
の入出力ポートのいずれかを時分割で順次選択するセレ
クタ３と、前記受信ブロック１又は送信ブロック２と前
記セレクタ３で選択された入出力ポートＰ０乃至Ｐ３と
を接続する通信データバス４と、前記セレクタ３で選択
された入出力ポートＰ０乃至Ｐ３に接続可能なＭＰＵ接
続用の８ビットＣＰＵデータバス５と、前記通信データ
バス４及びＣＰＵデータバス５に接続されていて前記送
信ブロック２に送る送信データ又は前記受信ブロック１
からの受信データ等を格納するデータレジスタ＃０乃至
＃１５と、ＣＰＵデータバス５に接続された入力／出力
設定レジスタ７及びステータスレジスタ８と、ＣＰＵデ
ータバス５と外部のＭＰＵを接続するための端子ＤＢ０
乃至ＤＢ７との間に設けられるバスバッファ９とを具備
している。なお、前記セレクタ３は通信データバス４と
ＣＰＵデータバス５とを接続することもできる。

【００２２】前記受信ブロック１及び送信ブロック２に
よる送受信は、マンチェスタ符号を用いるサイクリック
符号方式で行い、伝送データの誤りを検知して高信頼性
のデータ伝送を目的とするために伝送データに誤り検出
用のビット（ＣＲＣビット：Cyclic Redundanncy Chec
k）を付加する冗長ビット付加方式である。

【００２３】前記受信ブロック１及び送信ブロック２の
通信制御のために通信制御部１０が設けられており、送
信データのマンチェスタ符号への変換並びにマンチェス
タ符号の受信データへの変換を制御するとともに、伝送
データの誤り検出を行い、誤り検出結果を外部に出力で
きるようになっている。

【００２４】また、前記受信ブロック１及び通信データ
バス４には割り込み検出用のデータコンパレータ１１が
接続されており、受信ブロック１及び通信データバス４
に所定の割り込み信号が到来したことを内部データと照
合して検出し、割り込み検出信号を出力するためのもの
である。

【００２５】入出力ポートＰ０は８ビットのパラレル信
号である入出力信号の入出力のために８個の端子Ｐ００
乃至Ｐ０７を有し、入出力ポートＰ１は８ビットのパラ
レル信号である入出力信号の入出力のために８個の端子
Ｐ１０乃至Ｐ１７を有し、入出力ポートＰ２は８ビット
のパラレル信号である入出力信号の入出力のために８個
の端子Ｐ２０乃至Ｐ２７を有し、入出力ポートＰ３は８
ビットのパラレル信号である入出力信号の入出力のため
に８個の端子Ｐ３０乃至Ｐ３７を有している。

【００２６】また、入出力ポートＰ０乃至Ｐ３に付随し
て入出力制御部１２が設けられている。該入出力制御部
１２は当該固定チャンネル型ゲートアレイのチップアド
レスを設定する信号を端子ＣＡ０乃至ＣＡ４に受けると
ともに、ＭＰＵの接続、非接続の設定信号を端子ＭＯＤ
Ｅで受ける。また、入出力制御部１２は各入出力ポート
Ｐ０乃至Ｐ３の使用、不使用の設定信号を端子ＰＥＮ０
乃至ＰＥＮ３で受け、各入出力ポートＰ０乃至Ｐ３を入
力ポートとして使用するか出力ポートとして使用するか
を設定する信号を端子ＩＯＭ０乃至ＩＭＯ３で受ける。

【００２７】前記入力／出力設定レジスタ７は外部のＭ
ＰＵからバスバッファ９及びＣＰＵデータバス５を経由
して制御可能なもので、前記入出力制御部１２と同様の
入出力ポートＰ０乃至Ｐ３についての設定が行えるよう
になっている。

【００２８】前記ステータスレジスタ８は、通信状態や
各種エラー発生を一時記憶しておくものである。

【００２９】アドレスデコーダ２０はＭＰＵ接続モード
時のデータレジスタ＃０乃至＃１５、入力／出力設定レ
ジスタ７及びステータスレジスタ８のアドレス入力を端
子Ａ０乃至Ａ４で受けるものである。

【００３０】リード／ライトロジック２１はＭＰＵ接続
モード時のチップセレクト、データ読み出し、書き込み
等の指令信号を受けるためのものであり、ＭＰＵ接続モ
ード時のバスバッファ９への端子ＤＢ０乃至ＤＢ７は入
出力データバスとなる。なお、割り込み検出用のデータ
コンパレータ１１が割り込み検出したとき、リード／ラ
イトロジック２１から外部に割り込み検出信号が出され
る。

【００３１】クロックバッファ２２は端子ＣＬＫ１，Ｃ
ＬＫ２に外付け発振子を接続することで発振回路を構成
するためのものである。ＣＬＫ０はその発振回路の出力
端子である。

【００３２】タイミングクロックジェネレータ２３は当
該固定チャンネル型ゲートアレイの動作クロック設定を
行うためのものであり、端子ＣＬＫＩからシステムクロ
ックを受け、端子ＣＬＫＳからの信号でシステムクロッ
クの１倍又は１／２倍の動作クロック設定となる。端子
ＣＫＨＦからはシステムクロックの１／２クロック出力
を出す。

【００３３】リセット回路２４は電源投入時に自動的に
リセットをかけるための回路である。

【００３４】なお、図１に示したサテライトターミナル
３２Ａ，３２Ｂはベースターミナル３１Ａ，３１Ｂに内
蔵された固定チャンネル型ゲートアレイＧＡの入出力ポ
ートＰ０乃至Ｐ３にそれぞれ接続されるようになってい
る。また、ライン・ドライバ／レシーバＤＲは図２の固
定チャンネル型ゲートアレイＧＡの端子ＳＯからのシリ
アル送信出力信号を増幅してシリアルライン３５に出力
するとともに、シリアルライン３５からのシリアル信号
を増幅して端子ＳＩにシリアル受信入力信号として送出
する機能を持つものである。また、図１の第１実施例で
は、ＭＰＵは使用せず、ベースターミナル３１Ａ，３１
Ｂ同士を接続するものであり、固定チャンネル型ゲート
アレイＧＡ内のＣＰＵデータバス５は使用しない。

【００３５】前記受信ブロック１及び送信ブロック２に
よる送受信は、マンチェスタ符号を用いるサイクリック
符号方式であって、伝送データ（入出力ポートから入力
された本来的に伝送すべきデータ）に誤り検出用のビッ
ト（ＣＲＣビット：CyclicRedundanncy Check）を付加
する冗長ビット付加方式であり、前記シリアル送信出力
信号（送信データ）のビット列を多項式とみなし、特定
の多項式である生成多項式で割り切れる構成とするため
に伝送データに誤り検出用ビットを付加して送信ブロッ
ク２から前記シリアル送信出力信号として送信し、前記
受信ブロック１は前記伝送データを前記生成多項式で割
り算し、割り切れたときに誤り無しとして正常に受信す
るとともに、送信側の送受信部の受信ブロック１に正常
受信であることを示すＡＣＫ信号を返送する。

【００３６】図３はそのサイクリック符号方式を具体的
に説明したものであり、図３に示すように、送信ブロッ
ク２内には符号化回路が、受信ブロック１内には復号化
回路が設けられている。入力データＰ(Ｘ)は符号化回路
内でＰ′(Ｘ)に転位し、このＰ′(Ｘ)を特定の生成多項
式Ｇ(Ｘ)で割り算して余りＲ(Ｘ)を求める(ＣＲＣ作
成)。それからＰ′(Ｘ)に余りＲ(Ｘ)を付加して送信デ
ータ(シリアル送信出力信号)とする。データ伝送回線と
してのシリアルラインを通った送信データは受信ブロッ
ク１の復号化回路に入力され、ＣＲＣチェックが行われ
る。すなわち、｛Ｐ′(Ｘ)＋Ｒ(Ｘ)｝／Ｇ(Ｘ)が行わ
れ、余りの有無が判定される。余り＝０であれば、正常
受信と判定して出力データＰ(Ｘ)を出力するとともに送
信側に受信結果「良」のＡＣＫ信号を出す。余り≠０で
あれば、通信エラーと判定して出力データは出力せず、
送信側に受信結果「不良」のＡＣＫ信号を出す。

【００３７】次に、この第１実施例の動作説明を図４の
通信方式の説明図及び図５の状態遷移図と共に行う。図
１では、左側の送受信部３０Ａのサテライトターミナル
３２Ａには入力機器３３が接続されているので、ベース
ターミナル３１Ａ内の固定チャンネル型ゲートアレイＧ
Ａの各入出力ポートＰ０乃至Ｐ３は入力ポートに設定す
る。右側の送受信部３０Ｂのサテライトターミナル３２
Ｂには出力機器３４が接続されているので、ベースター
ミナル３１Ｂ内の固定チャンネル型ゲートアレイＧＡの
各入出力ポートＰ０乃至Ｐ３は出力ポートに設定する。

【００３８】そして、左側の送受信部３０Ａにおいて、
サテライトターミナル３２Ａを介しベースターミナル３
１Ａ内の固定チャンネル型ゲートアレイＧＡの入出力ポ
ートＰ０乃至Ｐ３にそれぞれ入力されたチャンネルＣＨ
０乃至ＣＨ３の伝送データ（パラレル送信信号）は時分
割でチャンネルＣＨ０から順に送信ブロック２からシリ
アル送信出力信号としてシリアルライン３５に送信され
る。すなわち、図４のように、サイクリック通信方式で
チャンネルＣＨ０の伝送データを含むシリアル送信出力
信号の送信を固定チャンネル型ゲートアレイＧＡ内の送
信ブロック２から始めて、チャンネルＣＨ０の出力側
（右側の送受信部３０Ｂ）からの正常に受信できたこと
を示す応答（正常受信を表すＡＣＫ信号）を受信ブロッ
ク１で確認し、以下同様にしてチャンネルＣＨ１，ＣＨ
２，ＣＨ３の送信を順次行う（通信データバス４に接続
する入出力ポートをセレクタ３で順次切り換えることで
実施できる。）。チャンネルＣＨ０の入力側（左側の送
受信部３０Ａ）は、シリアルライン上をモニタしなが
ら、一定時間キャリア（シリアルデータを伝送するのに
用いる搬送波）がなくなると再びチャンネルＣＨ０につ
いてのＣＨ０データの送信を行う。受信側（右側の送受
信部３０Ｂ）は、キャリア有りで、データチェックによ
り正常データ受信と判断されたときにアドレス比較によ
り自分のチャンネルアドレスのパケットデータのみを受
け取り、所定の入出力ポートに出力する（例えば図１で
は左側の送受信部３０Ａの入出力ポートＰ０に入力され
たチャンネルＣＨ０の伝送データを右側の送受信部３０
Ｂの入出力ポートＰ０に出力する）とともに、正常に受
信できたときは正常受信を表すＡＣＫ信号を相手側に送
信する。

【００３９】この第１実施例によれば、次の通りの効果
を得ることができる。

【００４０】(1) シリアル受信入力信号をパラレル受
信信号に変換するシリアル−パラレル変換用の受信ブロ
ック１と、パラレル送信信号をシリアル送信出力信号に
変換するパラレル−シリアル変換用の送信ブロック２と
を備えた固定チャンネル型ゲートアレイＧＡを送受信部
３０Ａ，３０Ｂの各ベースターミナル３１Ａ，３１Ｂが
有しており、１シリアルラインで多数の入出力ポートの
入出力データを高速で伝達可能である。例えば、図１の
場合、ベースターミナル３１Ａ，３１Ｂがそれぞれ１個
の固定チャンネル型ゲートアレイＧＡを有しているの
で、４個の入出力ポートＰ０乃至Ｐ３（１個の入出力ポ
ートに１個のチャンネルを割り当てるとすれば４個のチ
ャンネルＣＨ０乃至ＣＨ３）の入出力データを伝達可能
である。

【００４１】(2) ベースターミナル３１Ａ，３１Ｂ間
で入出力データの高速伝送が可能であるため、伝送遅延
時間を０．５ｍＳ以内とすることができ、コンピュータ
内部バスに匹敵する程の伝送速度の高速化を図ることが
できる。従って、スイッチ、センサ等の入力機器からの
信号入力に対するアクチュエータ等の出力機器駆動まで
の動作の時間差は実質的に零とみなすことが可能で、そ
の時間差分を補償するためにスイッチ、センサ等の取付
位置調整を行う必要は無くなり、ＦＡ装置等の各種装置
の設計も容易となる。

【００４２】(3) 各固定チャンネル型ゲートアレイＧ
Ａ内の受信ブロック１及び送信ブロック２による送受信
は、誤り検出機能を持つマンチェスタ符号を用いるサイ
クリック符号方式で行い、伝送データの誤りを検知して
高信頼性のデータ伝送を目的とするために伝送データに
誤り検出用のビット（ＣＲＣビット）を付加する冗長ビ
ット付加方式である。このため、高い信頼性を確保する
ことができる。また、１個の入出力ポートのデータを送
信後、相手側より正常に受信されたことを示す信号（正
常受信を表すＡＣＫ信号）が返ってきたことを確認し
て、次の１個の入出力ポートのデータを順次送信する受
信応答確認方式でデータ送受信を行うため、高い障害検
出機能を持つ。この結果、誤った伝送データで出力機器
等が誤動作する事態の発生を未然に防止できる。

【００４３】(4) 送受信部３０Ａ，３０Ｂは、固定チ
ャンネル型ゲートアレイＧＡを内蔵したベースターミナ
ル３１Ａ，３１Ｂと、入出力機器接続用のサテライトタ
ーミナル３２Ａ，３２Ｂとをパラレルラインで接続した
構成としたので、多種多様な入出力機器に合わせて複数
種のサテライトターミナルを予め用意しておくことで、
多種多様な入出力機器の接続が可能である。

【００４４】図６は本発明の第２実施例を示す。この図
６は第２実施例のブロック図であり、左側の送受信部４
０Ａと右側の送受信部４０Ｂ間でシリアル通信によるデ
ータ伝送を行う場合を示しており、各送受信部４０Ａ，
４０Ｂがそれぞれ２個のベースターミナルを具備する場
合を示している。

【００４５】図６において、左側の送受信部４０Ａは、
半導体集積回路で構成された固定チャンネル型ゲートア
レイＧＡとライン・ドライバ／レシーバＤＲとを内蔵し
たベースターミナル４１Ａ，４１Ｂと、各ベースターミ
ナル４１Ａ，４１Ｂにパラレルラインでそれぞれ接続さ
れたサテライトターミナル４２Ａ，４２Ｂとを備えてい
る。そして、サテライトターミナル４２Ａ，４２Ｂには
入出力機器がそれぞれ接続される。ここでは、左側の送
受信部４０Ａのベースターミナル４１Ａから右側の送受
信部４０Ｂに伝送データを送信し、左側の送受信部４０
Ａのベースターミナル４１Ｂで右側の送受信部４０Ｂか
らの伝送データを受信する場合を示しており、サテライ
トターミナル４２Ａには各種スイッチ（リミットスイッ
チ等）、センサ（圧力センサ、温度センサ、光センサ
等）、その他の入力操作器等の入力機器３３が接続さ
れ、サテライトターミナル４２Ｂにはバルブ、リレー、
ＬＥＤ等の表示機器、アクチュエータ等の出力機器３４
が接続されている。

【００４６】また、右側の送受信部４０Ｂは、半導体集
積回路で構成された固定チャンネル型ゲートアレイＧＡ
とライン・ドライバ／レシーバＤＲとを内蔵したベース
ターミナル４１Ｃ，４１Ｄと、各ベースターミナル４１
Ｃ，４１Ｄにパラレルラインでそれぞれ接続されたサテ
ライトターミナル４２Ｃ，４２Ｄとを備えている。そし
て、サテライトターミナル４２Ｃ，４２Ｄには入出力機
器がそれぞれ接続される。ここでは、右側の送受信部４
０Ｂのベースターミナル４１Ｃで左側の送受信部４０Ａ
からの伝送データを受信し、右側の送受信部４０Ｂのベ
ースターミナル４１Ｄから左側送受信部４０Ａに伝送デ
ータを送信する場合を示しており、サテライトターミナ
ル４２Ｃにはバルブ、リレー、ＬＥＤ等の表示機器、ア
クチュエータ等の出力機器３４が接続され、サテライト
ターミナル４２Ｄには各種スイッチ（リミットスイッチ
等）、センサ（圧力センサ、温度センサ、光センサ
等）、その他の入力操作器等の入力機器３３が接続され
ている。

【００４７】図６の第２実施例の場合、入力機器３３か
ら入力されたチャンネルＣＨ０乃至ＣＨ３の伝送データ
はサテライトターミナル４２Ａに入力され、ベースター
ミナル４１Ａ、シリアルライン３５、ベースターミナル
４１Ｃを経由してサテライトターミナル４２Ｃに接続さ
れた出力機器３４から出力される。逆に入力機器３３か
ら入力されたチャンネルＣＨ４乃至ＣＨ７の伝送データ
はサテライトターミナル４２Ｄに入力され、ベースター
ミナル４１Ｄ、シリアルライン３５、ベースターミナル
４１Ｂを経由してサテライトターミナル４２Ｂの出力機
器３４から出力される。この第２実施例は、左右の送受
信部４０Ａ，４０Ｂがそれぞれ伝送データの送受信を行
うことが可能であることを示している。なお、ベースタ
ーミナル４１Ａ，４１Ｂ，４１Ｃ，４１Ｄやサテライト
ターミナル４２Ａ，４２Ｂ，４２Ｃ，４２Ｄ等の構成及
び動作は、前述の第１実施例と同様であり、また、その
他の作用効果も前述の第１実施例と同様である。

【００４８】なお、第２実施例において、１個のベース
ターミナル内の固定チャンネル型ゲートアレイＧＡの入
出力ポートＰ０乃至Ｐ３は全て入力ポートとして使用す
るか、あるいは全て出力ポートとして使用するようにし
たが、同一ゲートアレイＧＡ内の入出力ポートＰ０乃至
Ｐ３のなかで入力ポートとして使用するものと出力ポー
トとして使用するものとが混在してもよい。なお、シリ
アル通信の際のベースターミナルの選択は、各ベースタ
ーミナルに内蔵されたゲートアレイにチップアドレスを
付与し、このチップアドレスを指定（伝送データに付加
する）してやることで行うことができる。

【００４９】図７は本発明の第３実施例であって、固定
チャンネル型ゲートアレイＧＡとライン・ドライバ／レ
シーバＤＲとを内蔵するシリアル通信ボード５５を付加
したパーソナルコンピュータ５０を中心として、ベース
ターミナル５１Ａ，５１Ｂ，５１Ｃ，５１Ｄ及びサテラ
イトターミナル５２Ａ，５２Ｂ，５２Ｃ，５２Ｄで構成
したものである。パーソナルコンピュータ５０内のＭＰ
Ｕ６０と固定チャンネル型ゲートアレイＧＡとはＣＰＵ
バス６１で接続され、該ＣＰＵバス６１は図２に示すゲ
ートアレイＧＡ内部のＣＰＵデータバス５を介してデー
タレジスタ＃０乃至＃１５に接続されている。なお、シ
リアル通信ボード５５（ＭＰＵに接続された送受信部と
して働く）と各ベースターミナル５１Ａ乃至５１Ｄ間は
シリアルライン３５で接続されている。また、シリアル
通信ボード５５内のゲートアレイＧＡはＭＰＵ接続モー
ドで働くことになる。

【００５０】図８に示すように、１個の固定チャンネル
型ゲートアレイＧＡは１６個のデータレジスタ＃０乃至
＃１５を有しており、図７の第３実施例では、データレ
ジスタ＃０乃至＃３がチャンネルＣＨ０乃至ＣＨ３の伝
送データを取り扱うベースターミナル５１Ａ及びサテラ
イトターミナル５２Ａの組を持つ送受信部に対応し、デ
ータレジスタ＃４乃至＃７がチャンネルＣＨ４乃至ＣＨ
７の伝送データを取り扱うベースターミナル５１Ｂ及び
サテライトターミナル５２Ｂの組を持つ送受信部に対応
し、データレジスタ＃８乃至＃１１がチャンネルＣＨ８
乃至ＣＨ１１の伝送データを取り扱うベースターミナル
５１Ｃ及びサテライトターミナル５２Ｃの組を持つ送受
信部に対応し、データレジスタ＃１２乃至＃１５がチャ
ンネルＣＨ１２乃至ＣＨ１５の伝送データを取り扱うベ
ースターミナル５１Ｄ及びサテライトターミナル５２Ｄ
の組を持つ送受信部に対応している。

【００５１】この第３実施例では、各データレジスタ＃
０乃至＃１５を、ＭＰＵ６０が直接書き込み、読み出し
可能な入出力ポートとして利用できる（第１及び第２実
施例の入出力ポートＰ０乃至Ｐ３の代わりに利用でき
る。）。例えば、サテライトターミナル５２Ａに接続さ
れた入力機器からのチャンネルＣＨ０乃至ＣＨ３の伝送
データは、サテライトターミナル５２Ａ、ベースターミ
ナル５１Ａ、シリアルライン３５を経由してシリアル通
信ボード５５に伝送され、内蔵する固定チャンネル型ゲ
ートアレイＧＡ内の受信ブロック１で受信され、シリア
ル−パラレル変換されて通信データバス４を介して出力
ポートとして機能するデータレジスタ＃０乃至＃３に書
き込まれる（格納される）。このとき、ＭＰＵ６０では
データレジスタ＃０乃至＃３の格納データをモニタする
ことができる。

【００５２】データレジスタ＃４乃至＃７を入力ポート
として使用するときは、ＭＰＵ６０からデータレジスタ
＃４乃至＃７にチャンネルＣＨ４乃至ＣＨ７の伝送デー
タを書き込み、該データレジスタ＃４乃至＃７の格納内
容を通信データバス４を介して送信ブロック２に送る。
送信ブロック２で伝送データはパラレル−シリアル変換
され、ベースターミナル５１Ｂ、サテライトターミナル
５２Ｂを経由して該サテライトターミナル５２Ｂに接続
された出力機器に出力される。

【００５３】同様に、データレジスタ＃８乃至＃１１を
入力ポートとして使用するときは、ＭＰＵ６０からデー
タレジスタ＃８乃至＃１１にチャンネルＣＨ８乃至ＣＨ
１１の伝送データを書き込み、該データレジスタ＃８乃
至＃１１の格納内容を通信データバス４、送信ブロック
２、ベースターミナル５１Ｃ、サテライトターミナル５
２Ｃを経由して該サテライトターミナル５２Ｃに接続さ
れた出力機器に出力可能である。

【００５４】また、サテライトターミナル５２Ｄに接続
された入力機器からのチャンネルＣＨ１２乃至ＣＨ１５
の伝送データは、サテライトターミナル５２Ｄ、ベース
ターミナル５１Ｄ、シリアルライン３５を経由してシリ
アル通信ボード５５に伝送され、ゲートアレイＧＡの出
力ポートとして機能するデータレジスタ＃１２乃至＃１
５に書き込まれる（格納される）。このとき、ＭＰＵ６
０ではデータレジスタ＃１２乃至＃１５の格納データを
モニタすることができる。なお、ベースターミナル５１
Ａ，５１Ｂ，５１Ｃ，５１Ｄやサテライトターミナル５
２Ａ，５２Ｂ，５２Ｃ，５２Ｄ等の構成及び動作は、前
述の第１実施例と同様であり、また、その他の作用効果
も前述の第１実施例と同様である。

【００５５】この第３実施例のＭＰＵ６０で入出力ポー
トとして機能するデータレジスタ＃０乃至＃１５の制御
する動作モード（ＭＰＵ接続モード）の場合でも、固定
チャンネル型ゲートアレイＧＡが内部にＣＰＵデータバ
ス５を有しているため、高速のデータ伝送が可能であ
る。このように固定チャンネル型ゲートアレイＧＡがＣ
ＰＵデータバス５を有することで、ＭＰＵ６０との接続
を簡単に行うことができ、ＭＰＵ６０はＣＰＵデータバ
ス５を通して受信又は送信ブロックのデータを格納した
データレジスタ＃０乃至＃１５や入力／出力設定レジス
タ７等にアクセスすることができる。さらに、セレクタ
３で通信データバス４とＣＰＵデータバス５とを接続で
き、前記シリアルライン３５で結ばれた他のゲートアレ
イの入出力ポートもＭＰＵからみて非常に遅延の少ない
入出力ポートとして使用できることになる。

【００５６】なお、図７の点線で示すシリアルライン３
５Ａにベースターミナル及びサテライトターミナルを増
設することも可能である。

【００５７】以上本発明の実施例について説明してきた
が、本発明はこれに限定されることなく請求項の記載の
範囲内において各種の変形、変更が可能なことは当業者
には自明であろう。

【００５８】

【発明の効果】以上説明したように、本発明によれば、
シリアル−パラレル変換用の受信ブロック及びパラレル
−シリアル変換用の送信ブロックを有するゲートアレイ
をそれぞれの送受信部に設けるとともに各送受信部をシ
リアルラインで接続した場合において、送信側の送受信
部では入出力ポートに入力されたパラレル送信信号を前
記送信ブロックでシリアル送信出力信号に変換して送信
し、受信側の送受信部では前記受信ブロックで前記シリ
アルラインを経由したシリアル受信入力信号をパラレル
受信信号に変換して入出力ポートに出力することがで
き、高速ゲートアレイを各送受信部に用いることで、多
数の入出力ポート間の高速シリアル通信が可能である。
例えば、伝送遅延時間は、入出力機器の接続点数にもよ
るが、０．５ｍＳ以内とすることができ、コンピュータ
内部バスに匹敵する程の伝送速度の高速化を図ることが
できる。従って、スイッチ、センサ等の入力機器からの
信号入力に対するアクチュエータ等の出力機器駆動まで
の動作の時間差は実質的に零とみなすことが可能で、そ
の時間差分を補償するためにスイッチ、センサ等の取付
位置調整を行う必要は無くなり、多数の入出力機器を用
いるＦＡ装置等の各種装置の設計も容易となる。

【図面の簡単な説明】

【図１】本発明に係るシリアル通信方法及び装置の第１
実施例を示すブロック図である。

【図２】第１実施例で用いる固定チャンネル型ゲートア
レイの構成を示すブロック図である。

【図３】第１実施例のシリアル通信で用いるサイクリッ
ク符号方式の説明図である。

【図４】第１実施例の通信方式を示す説明図である。

【図５】図４の如き通信方式の場合における状態遷移図
である。

【図６】本発明の第２実施例を示すブロック図である。

【図７】本発明の第３実施例を示すブロック図である。

【図８】第３実施例におけるデータレジスタの各チャン
ネルへの割り当てを示す説明図である。

【符号の説明】

１ 受信ブロック ２ 送信ブロック ３ セレクタ ４ 通信データバス ５ ＣＰＵデータバス ７ 入力／出力設定レジスタ ８ ステータスレジスタ ９ バスバッファ １０ 通信制御部 １１ データコンパレータ ２０ アドレスデコーダ ２１ リード／ライトロジック ２２ クロックバッファ ２３ タイミングクロックジェネレータ ２４ リセット回路 ３０Ａ，３０Ｂ，４０Ａ，４０Ｂ 送受信部 ３１Ａ，３１Ｂ，４１Ａ，４１Ｂ，４１Ｃ，４１Ｄ，５
１Ａ，５１Ｂ，５１Ｃ，５１Ｄ ベースターミナル ３２Ａ，３２Ｂ，４２Ａ，４２Ｂ，４２Ｃ，４２Ｄ，５
２Ａ，５２Ｂ，５２Ｃ，５２Ｄ サテライトターミナル ３３ 入力機器 ３４ 出力機器 ３５ シリアルライン ５０ パーソナルコンピュータ ５５ シリアル通信ボード ６０ ＭＰＵ ＃０乃至＃１５ データレジスタ ＧＡ 固定チャンネル型ゲートアレイ Ｐ０乃至Ｐ３ 入出力ポート

フロントページの続き (56)参考文献 特開 平５−14416（ＪＰ，Ａ) 特開 平６−290280（ＪＰ，Ａ) 特開 平４−307834（ＪＰ，Ａ) 特開 平８−37463（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03M 9/00

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 シリアル−パラレル変換用の受信ブロッ
   ク及びパラレル−シリアル変換用の送信ブロックを有す
   るゲートアレイをそれぞれの送受信部に設けるとともに
   各送受信部をシリアルラインで接続しておき、送信側の
   送受信部では入出力ポートに入力されたパラレル送信信
   号を前記送信ブロックでシリアル送信出力信号に変換し
   て送信し、受信側の送受信部では前記受信ブロックで前
   記シリアルラインを経由したシリアル受信入力信号をパ
   ラレル受信信号に変換して入出力ポートに出力するシリ
   アル通信方法であって、 前記送信ブロックは、前記シリアル送信出力信号のビッ
   ト列を多項式とみなし、特定の多項式である生成多項式
   で割り切れる構成とするために伝送データに誤り検出用
   ビットを付加して前記シリアル送信出力信号として送信
   し、前記受信ブロックは前記シリアル送信出力信号を前
   記生成多項式で割り算し、割り切れたときに誤り無しと
   して正常に受信するとともに、前記送信側の送受信部に
   正常受信であることを示すＡＣＫ信号を返送する ことを
   特徴とするシリアル通信方法。
2. 【請求項２】 シリアル受信入力信号をパラレル受信信
   号に変換するシリアル−パラレル変換用の受信ブロック
   と、パラレル送信信号をシリアル送信出力信号に変換す
   るパラレル−シリアル変換用の送信ブロックと、前記受
   信ブロック又は送信ブロックに選択的に接続される複数
   の入出力ポートとを有するゲートアレイを内蔵した複数
   の送受信部を備え、これらの送受信部の受信ブロック及
   び送信ブロック同士をシリアルラインで接続したシリア
   ル通信装置であって、 前記ゲートアレイが前記受信ブロック又は送信ブロック
   に選択的に接続されるＣＰＵデータバス及びデータレジ
   スタを有し、前記ＣＰＵデータバスを介しＭＰＵで制御
   される前記データレジスタを入出力ポートとして使用す
   る ことを特徴とするシリアル通信装置。。
3. 【請求項３】 前記送受信部が、前記ゲートアレイを内
   蔵したベースターミナルと、入出力機器接続用のサテラ
   イトターミナルとをパラレルラインで接続したものであ
   る請求項２記載のシリアル通信装置。